CN115458599A - 一种sgt-mosfet元胞及其制造方法和一种电子装置 - Google Patents

一种sgt-mosfet元胞及其制造方法和一种电子装置 Download PDF

Info

Publication number
CN115458599A
CN115458599A CN202210878815.4A CN202210878815A CN115458599A CN 115458599 A CN115458599 A CN 115458599A CN 202210878815 A CN202210878815 A CN 202210878815A CN 115458599 A CN115458599 A CN 115458599A
Authority
CN
China
Prior art keywords
gate
oxide layer
shielding
sgt
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210878815.4A
Other languages
English (en)
Inventor
和巍巍
李学会
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Basic Semiconductor Ltd
Original Assignee
Basic Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Basic Semiconductor Ltd filed Critical Basic Semiconductor Ltd
Priority to CN202210878815.4A priority Critical patent/CN115458599A/zh
Publication of CN115458599A publication Critical patent/CN115458599A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种SGT‑MOSFET元胞，包括依次生成的N型衬底(1)、N‑外延层(2)、沟槽场氧化层(3)、第一隔离氧化层(4A)、第二隔离氧化层(4B)、栅氧化层(5)、第一屏蔽栅(6A)、第二屏蔽栅(6B)、P阱(7)、N+源区(8)、介质层(9)、背面金属(10)、控制栅(11)、沟槽(12)、正面金属(13)、接触孔(14)；第一屏蔽栅(6A)的导电多晶硅用于接源极电位，第二屏蔽栅(6B)导电多晶硅浮空；从而能够在使用时抬高沟槽(12)中部第一屏蔽栅(6A)拐角处电场，同时降低第二屏蔽栅(6B)拐角处即整个沟槽(12)底部的电场，使得漂移区纵向电场分布远离波浪形分布而接近矩形，优化电场分布，提高器件的击穿电压。

Description

一种SGT-MOSFET元胞及其制造方法和一种电子装置
技术领域
本发明涉及半导体器件技术领域，尤其是涉及一种SGT-MOSFET元胞及其制造方法和一种电子装置。
背景技术
SGT-MOSFET(Split-Gate-Trench-MOSFET，分裂栅极沟槽金属氧化物半导体场效应晶体管)结构因具有电荷耦合效应，在传统沟槽MOSFET垂直耗尽(P-Body/N-Epi结)基础上引入了水平耗尽，将器件电场由三角形分布改变为近似矩形的波浪形分布。在采用同样掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构在中低压功率器件领域得到广泛应用。
如图1所示是传统SGT-MOSFET剖面结构示意图(图中钝化层未画出)，图中1是N+衬底，2是N-外延层，3是场氧化层，4是屏蔽栅与控制栅之间的隔离氧化层，5是栅氧化层，6是屏蔽栅，7是P阱，8是N+源区，9是介质层，10是背面金属，11是控制栅，12是沟槽，13是正面金属，14是接触孔。先通过一道刻蚀形成沟槽，然后在沟槽内生长屏蔽电极介质层，通常为厚氧化层来实现电荷平衡。这种结构的SGT-MOSFET其源漏击穿电压受控于该氧化层厚度，击穿电压越高，需要氧化层厚度越厚，对于100V器件该氧化层厚度已经达到6000A左右。因而，在器件设计时需要将沟槽CD(关键尺寸，指沟槽宽度)定义得比较宽(100V器件沟槽CD需要1um以上)。而目前SGT(屏蔽栅晶体管)器件设计的一个主流方向是为了获得更低的Rsp(单位面积导通电阻)，需要尽可能缩小单位元胞的尺寸，传统的SGT-MOSFET结构特点使其元胞很难再进一步减小，显然阻碍了其自身发展。
需要说明的是，在上述背景技术部分公开的信息仅用于对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述背景技术中传统的SGT-MOSFET结构特点使其元胞很难再进一步减小而阻碍其自身发展的缺点，提供一种SGT-MOSFET元胞及其制造方法和一种电子装置。
为实现上述目的，本发明采用以下技术方案：
提供一种SGT-MOSFET元胞，包括依次生成的N型衬底(1)、N-外延层(2)、沟槽场氧化层(3)、第一隔离氧化层(4A)、第二隔离氧化层(4B)、栅氧化层(5)、第一屏蔽栅(6A)、第二屏蔽栅(6B)、P阱(7)、N+源区(8)、介质层(9)、背面金属(10)、控制栅(11)、沟槽(12)、正面金属(13)、接触孔(14)；第一屏蔽栅(6A)的导电多晶硅用于接源极电位，第二屏蔽栅(6B)导电多晶硅浮空；从而能够在使用时抬高沟槽(12)中部第一屏蔽栅(6A)拐角处电场，同时降低第二屏蔽栅(6B)拐角处即整个沟槽(12)底部的电场，使得漂移区纵向电场分布远离波浪形分布而接近矩形，优化电场分布，提高器件的击穿电压。
进一步地，所述控制栅(11)是N型控制栅(11)，所述第一隔离氧化层(4A)位于第一屏蔽栅(6A)与控制栅(11)之间；第二隔离氧化层(4B)位于第一屏蔽栅(6A)与第二屏蔽栅(6B)之间。
进一步地，所述第一屏蔽栅(6A)与N型控制栅(11)之间的第一隔离氧化层(4A)厚度大于第一屏蔽栅(6A)与第二屏蔽栅(6B)之间的第二隔离氧化层(4B)厚度。
进一步地，所述沟槽(12)深度为9微米时，击穿电压为125V-150V。
进一步地，所述第一屏蔽栅(6A)和第二屏蔽栅(6B)与控制栅(11)之间的第一隔离氧化层(4A)厚度在0.2微米到0.5微米之间。
进一步地，所述接触孔(14)进入硅中的深度为0.3—0.6微米。
提供一种分裂栅极沟槽金属氧化物半导体场效应晶体管，包括上述任一项所述的SGT-MOSFET元胞。
提供一种中低压功率器件，包括如上述所述的分裂栅极沟槽金属氧化物半导体场效应晶体管。
提供一种电子装置，包括如上述所述的中低压功率器件。
提供一种SGT-MOSFET的制造方法，包括如下步骤：
A、在N+衬底上形成N-外延层，在N-外延层上形成沟槽；
B、沟槽侧壁上生长场氧化层；
C、第一次多晶硅淀积、掺杂并进行多晶扩散，刻蚀多晶硅形成第二屏蔽栅；
D、热氧化，形成第二隔离氧化层；
E、第二次多晶硅淀积、掺杂并进行多晶扩散，刻蚀多晶硅形成第一屏蔽栅；
F、氧化层腐蚀至与第一屏蔽栅顶部齐平处，然后进行栅氧化，再进行多晶硅淀积、掺杂和扩散，并进行抛光去掉硅片表面的多晶硅和氧化层，形成第一隔离氧化层和控制栅；
G、进行硼注入和扩散形成P阱，然后进行砷注入和扩散形成N+源区；
H、淀积形成介质层；
I、接触孔刻蚀至硅中形成接触孔，并进行接触孔P型高掺杂注入；
J、正面金属溅射、光刻和刻蚀，形成正面金属；
K、背面减薄并形成背面金属。
进一步地，步骤H中所述介质层材质包括两层介质层，两层介质层分别为USG层和PSG层，先沉淀USG层，再沉淀PSG层。
进一步地，步骤F中所述抛光采用化学机械抛光CMP。
进一步地，步骤F中所述控制栅采用N型控制栅。
本发明具有如下有益效果：
1、在相同沟槽深度的情况下，本发明SGT-MOSFET双屏蔽栅结构比传统单屏蔽栅结构能获得更大的击穿电压，从而可以减小沟槽深度，相应地也可以减小外延层厚度，故可以减小比导通电阻，节省芯片面积。
2、本结构沟槽场氧化层厚度小于传统结构的沟槽场氧化层厚度，从而可以得到更小的元胞尺寸和更大的元胞密度，故可以减小比导通电阻，进一步节省芯片面积。
附图说明
图1是现有技术中SGT-MOSFET元胞剖面结构示意图；
图2是本发明实施例一种SGT-MOSFET元胞剖面结构示意图；
图3A是本发明实施例一种SGT-MOSFET元胞中沟槽刻蚀后的剖面示意图；
图3B是本发明实施例一种SGT-MOSFET元胞中场氧化层形成后的剖面示意图；
图3C是本发明实施例一种SGT-MOSFET元胞中第二屏蔽栅形成后的剖面示意图；
图3D是本发明实施例一种SGT-MOSFET元胞中第二隔离氧化层形成后的剖面示意图；
图3E是本发明实施例一种SGT-MOSFET元胞中第一屏蔽栅形成后的剖面示意图；
图3F是本发明实施例一种SGT-MOSFET元胞中控制栅形成后的剖面示意图；
图3G是本发明实施例一种SGT-MOSFET元胞中N+源区形成后的剖面示意图；
图3H是本发明实施例一种SGT-MOSFET元胞立体结构示意图。
具体实施方式
以下对本发明的实施方式做详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。另外，连接既可以是用于固定作用也可以是用于耦合或连通作用。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多该特征。在本发明实施例的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
传统SGT-MOSFET漂移区中电场分布存在的问题是：纵向电场分布不是矩形分布而是呈波浪形分布，主要是两个波峰一个波谷，其中第一个波峰位于P阱与N-漂移区形成的PN结的界面处，第二个波峰位于沟槽底部拐角处，即沟槽底部屏蔽栅前的外延层中。波谷位于与屏蔽栅中央处等高的沟槽外的漂移区中。一般第二个波峰电场大于第一个波峰电场，第二个波峰与波谷之间的差值较大，一般在1E5(105)V/cm左右。沟槽越深，第二个波峰与波谷之间的差值越大，对击穿电压的充分提高越不利。
由于传统结构击穿电压不能充分提高，从而芯片面积不能充分减小，因而也不利于充分减小芯片制造成本。
请参阅图2，本发明实施例SGT-MOSFET元胞剖面结构示意图如图2所示(图中钝化层未画出)。图中1是N+衬底，N+表示N型掺杂浓度很高，2是N-外延层，3是沟槽场氧化层。4A是第一隔离氧化层，即第一屏蔽栅与控制栅之间的隔离氧化层，4B是第二隔离氧化层，即第一屏蔽栅与第二屏蔽栅之间的隔离氧化层。5是栅氧化层，屏蔽栅包括第一屏蔽栅和第二屏蔽栅，6A是第一屏蔽栅，6B是第二屏蔽栅，7是P阱，8是N+源区，9是介质层，10是背面金属，11是控制栅，12是沟槽，13是正面金属，14是接触孔。其结构特征是：第一屏蔽栅6A与控制栅11之间的第一隔离氧化层4A厚度大于第一屏蔽栅6A与第二屏蔽栅6B之间的第二隔离氧化层4B厚度。对于相同电压等级的SGT-MOSFET，本结构沟槽场氧化层3厚度小于传统结构的沟槽场氧化层厚度。另外，栅氧化层在控制栅的两侧，场氧化层位于第一屏蔽栅和第二屏蔽栅两侧。接触孔位于P阱中，P阱和N+源区位于漂移区(外延层)上方，N+源区位于P阱上方。本结构是将传统的屏蔽栅分裂为上下两个屏蔽栅，也称为双屏蔽栅结构。
本发明实施例SGT-MOSFET元胞包括依次生成的N型衬底(1)、N-外延层(2)、沟槽场氧化层(3)、第一隔离氧化层(4A)、第二隔离氧化层(4B)、栅氧化层(5)、第一屏蔽栅(6A)、第二屏蔽栅(6B)、P阱(7)、N+源区(8)、介质层(9)、背面金属(10)、控制栅(11)、沟槽(12)、正面金属(13)、接触孔(14)；第一屏蔽栅(6A)的导电多晶硅用于接源极电位，第二屏蔽栅(6B)导电多晶硅浮空；从而能够在使用时抬高沟槽(12)中部第一屏蔽栅(6A)拐角处电场，同时降低第二屏蔽栅(6B)拐角处即整个沟槽(12)底部的电场，使得漂移区纵向电场分布远离波浪形分布而接近矩形，优化电场分布，提高器件的击穿电压。
所述控制栅(11)是N型控制栅(11)，所述第一隔离氧化层(4A)位于第一屏蔽栅(6A)与控制栅(11)之间；第二隔离氧化层(4B)位于第一屏蔽栅(6A)与第二屏蔽栅(6B)之间。
在图2中的SGT-MOSFET元胞剖面结构示意图中，相当于在一条条很长的沟槽里面进行沟槽侧壁的氧化，使侧壁上生长一定厚度氧化层。再在长沟槽条里从下到上放置第二屏蔽栅、第二隔离氧化层、第一屏蔽栅、第一隔离氧化层、控制栅、介质层、金属。场氧化层厚度远大于栅氧化层厚度。场氧化层厚度一般为2000埃-7000埃，栅氧化层厚度一般为200埃-1000埃。
本发明实施例N型制栅导电多晶硅用于接栅极电位，第一屏蔽栅6A导电多晶硅用于接源极电位，第二屏蔽栅6B导电多晶硅浮空。由于第一屏蔽栅6A导电多晶硅接源极电位，在器件耐压时，第一屏蔽栅6A导电多晶硅的电势比第二屏蔽栅6B导电多晶硅的电势低，所以N-漂移区内有大量的N型杂质与第一屏蔽栅内的电子耗尽，导致第一屏蔽栅6A底部外侧漂移区电场提高，从而整个沟槽中部电场提高，而传统SGT-MOSFET元胞结构整个沟槽中部电场偏低。同时由于第二屏蔽栅6B浮空，器件承受电压时第二屏蔽栅6B会带上高电压，使得沟槽12底部的电场降低。这样通过抬高沟槽12中部第一屏蔽栅6A拐角处电场，同时适当降低第二屏蔽栅6B拐角处即整个沟槽12底部的电场，使得漂移区纵向电场分布远离波浪形分布而接近矩形，优化了电场分布，提高了器件的击穿电压。在其他条件相同的情况下，当沟槽深度为9微米时，本发明实施例SGT-MOSFET结构比传统结构相比，击穿电压从传统结构的100V增大到本结构的125V-150V，从而本结构击穿电压增大25％以上。
第一屏蔽栅6A与漂移区相当于构成一个PN结，在反向电压的作用下PN结相互耗尽，以便承受耐压，由于第一屏蔽栅6A的主要作用是与漂移区耗尽从而改善电场分布，提高击穿电压。第二屏蔽栅6B的主要作用是降低沟槽底部拐角处的波峰电场，使纵向电场分布矩形化。在沟槽12深度一定的情况下，通过仿真和工艺拉偏，可以设置第一屏蔽栅6A和第二屏蔽栅6B的最佳深度，从而达到最高击穿电压。但在沟槽12深度一定的情况下，本案第一屏蔽栅6A和第二屏蔽栅6B不同深度的设置都比传统单一屏蔽栅的设置所达到的击穿电压大。
本发明实施例两屏蔽栅与N型控制栅11之间的隔离氧化层4A与传统结构相同，厚度在0.2微米到0.5微米之间。第一屏蔽栅6A与第二屏蔽栅6B之间的隔离氧化层4B厚度太大则影响击穿电压的提高。故本案采用第一屏蔽栅6A与控制栅11之间的氧化层4A厚度大于第一屏蔽栅6A与第二屏蔽栅6B之间的氧化层4B厚度的结构，以充分提高击穿电压。
在相同沟槽深度的情况下，本发明实施例SGT-MOSFET双屏蔽栅结构比传统单屏蔽栅结构能获得更大的击穿电压，从而可以减小沟槽深度，相应地可以减小外延层厚度，故可以减小比导通电阻，节省芯片面积。
由于第一屏蔽栅6A导电多晶硅接源极电位，第二屏蔽栅6B导电多晶硅浮空，器件承受电压时第二屏蔽栅6B会带上高电压，即第二屏蔽栅6B会承担一部分漏极耐压，故对于相同电压等级的SGT-MOSFET，本结构沟槽场氧化层3厚度小于传统结构的沟槽场氧化层厚度。在其中一个实施例中，沟槽场氧化层3的厚度可以从传统结构的
Figure BDA0003763485920000071
(埃)减小到本结构的
Figure BDA0003763485920000072
减小33％。因此，可以得到更小的元胞尺寸和更大的元胞密度，因此可以减小比导通电阻，进一步节省芯片面积。
本发明实施例还包括一种分裂栅极沟槽金属氧化物半导体场效应晶体管，包括上述所述的SGT-MOSFET元胞；本发明实施例还包括一种中低压功率器件，包括上述所述的分裂栅极沟槽金属氧化物半导体场效应晶体管；本发明实施例还包括一种电子装置，包括上述所述的中低压功率器件。在本发明中，30V-250V的功率器件可以用在储能和同步整流等电子装置中。
本发明实施例屏蔽栅MOSFET的制造方法：
请参阅图3A，步骤A：在N+衬底上形成N-外延层，在N-外延层上形成沟槽。图3A是沟槽刻蚀后的剖面示意图，图中1是N+衬底，2是N-外延层，12是沟槽。
请参阅图3B，步骤B：沟槽侧壁上生长场氧化层。图3B是场氧化层形成后的剖面示意图，图中1是N+衬底，2是N-外延层，12是沟槽，3是场氧化层。
请参阅图3C，步骤C：第一次多晶硅淀积、掺杂并进行多晶扩散，刻蚀多晶硅形成第二屏蔽栅。图3C是第二屏蔽栅形成后的剖面示意图，图中1是N+衬底，2是N-外延层，3A是沟槽场氧化层，6B是第二屏蔽栅，12是沟槽。
请参阅图3D，步骤D：热氧化，形成第二隔离氧化层。图3D是第二隔离氧化层形成后的剖面示意图，图中1是N+衬底，2是N-外延层，3A是沟槽场氧化层。4B是第二隔离氧化层，6B是第二屏蔽栅，12是沟槽。
请参阅图3E，步骤E：第二次多晶硅淀积、掺杂并进行多晶扩散，刻蚀多晶硅形成第一屏蔽栅。图3E是第一屏蔽栅形成后的剖面示意图，图中1是N+衬底，2是N-外延层，3A是场氧化层，4B是第二隔离氧化层(第一屏蔽栅与第二屏蔽栅之间的隔离氧化层)，6A是第一屏蔽栅，6B是第二屏蔽栅，12是沟槽。
请参阅图3F，步骤F：氧化层腐蚀至与第一屏蔽栅顶部齐平处，然后进行栅氧化，再进行多晶硅淀积、掺杂和扩散，并进行化学机械抛光(CMP)去掉硅片表面的多晶硅和氧化层，形成第一隔离氧化层和N型控制栅。图3F是控制栅形成后的剖面示意图。图中1是N+衬底，2是N-外延层，3是沟槽场氧化层，4A是第一隔离氧化层(即屏蔽栅与N型控制栅之间的隔离氧化层)，4B是第二隔离氧化层(即第一屏蔽栅与第二屏蔽栅之间的隔离氧化层)，5是栅氧化层，6A是第一屏蔽栅，6B是第二屏蔽栅，11是N型控制栅，12是沟槽。
请参阅图3G，步骤G：进行硼注入和扩散形成P阱，然后进行砷注入和扩散形成N+源区。图3G是N+源区形成后的剖面示意图。图中1是N+衬底，2是N-外延层，3是沟槽场氧化层，4A是第一隔离氧化层(即屏蔽栅与N型控制栅之间的隔离氧化层)，4B是第二隔离氧化层(即第一屏蔽栅与第二屏蔽栅之间的隔离氧化层)，5是栅氧化层，6A是第一屏蔽栅，6B是第二屏蔽栅，7是P阱，8是N+源区，11是N型控制栅，12是沟槽。
请参阅图3H，步骤H：淀积形成介质层，材质是USG(未掺杂硅玻璃)层和PSG(掺磷硅玻璃)层。图3H是本发明实施例SGT-MOSFET元胞立体结构示意图。图中1是N+衬底，2是N-外延层，3是沟槽场氧化层。4A是第一隔离氧化层，即屏蔽栅与N型控制栅之间的隔离氧化层，4B是第二隔离氧化层，即第一屏蔽栅与第二屏蔽栅之间的隔离氧化层。5是栅氧化层，6A是第一屏蔽栅，6B是第二屏蔽栅，7是P阱，8是N+源区，9是介质层，10是背面金属，11是N型控制栅，12是沟槽，13是正面金属，14是接触孔。所述介质层包括两层介质层，两层介质层分别为USG层和PSG层，先沉淀USG层，再沉淀PSG层，两层介质层结构作用是阻挡外界杂质离子进入芯片内部。
步骤I：接触孔刻蚀至硅中形成接触孔，并进行接触孔P型高掺杂注入。接触孔进入硅中的深度为0.3—0.6微米。
步骤J：正面金属溅射、光刻和刻蚀，形成正面金属。
步骤K、背面减薄并形成背面金属。
本发明实施例具有如下有益效果：
1、在相同沟槽深度的情况下，本发明实施例SGT-MOSFET双屏蔽栅结构比传统单屏蔽栅结构能获得更大的击穿电压，从而可以减小沟槽深度，相应地也可以减小外延层厚度，故可以减小比导通电阻，节省芯片面积。
2、本结构沟槽场氧化层厚度小于传统结构的沟槽场氧化层厚度，从而可以得到更小的元胞尺寸和更大的元胞密度，故可以减小比导通电阻，进一步节省芯片面积。
本发明的背景部分可以包含关于本发明的问题或环境的背景信息，而不一定是描述现有技术。因此，在背景技术部分中包含的内容并不是申请人对现有技术的承认。
以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。在本说明书的描述中，参考术语“一种实施例”、“一些实施例”、“优选实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。尽管已经详细描述了本发明的实施例及其优点，但应当理解，在不脱离专利申请的保护范围的情况下，可以在本文中进行各种改变、替换和变更。

Claims (13)

1.一种SGT-MOSFET元胞，其特征在于，包括依次生成的N型衬底(1)、N-外延层(2)、沟槽场氧化层(3)、第一隔离氧化层(4A)、第二隔离氧化层(4B)、栅氧化层(5)、第一屏蔽栅(6A)、第二屏蔽栅(6B)、P阱(7)、N+源区(8)、介质层(9)、背面金属(10)、控制栅(11)、沟槽(12)、正面金属(13)、接触孔(14)；第一屏蔽栅(6A)的导电多晶硅用于接源极电位，第二屏蔽栅(6B)导电多晶硅浮空；从而能够在使用时抬高沟槽(12)中部第一屏蔽栅(6A)拐角处电场，同时降低第二屏蔽栅(6B)拐角处即整个沟槽(12)底部的电场，使得漂移区纵向电场分布远离波浪形分布而接近矩形，优化电场分布，提高器件的击穿电压。
2.如权利要求1所述SGT-MOSFET元胞，其特征在于，所述控制栅(11)是N型控制栅(11)，所述第一隔离氧化层(4A)位于第一屏蔽栅(6A)与控制栅(11)之间；第二隔离氧化层(4B)位于第一屏蔽栅(6A)与第二屏蔽栅(6B)之间。
3.如权利要求2所述SGT-MOSFET元胞，其特征在于，所述第一屏蔽栅(6A)与N型控制栅(11)之间的第一隔离氧化层(4A)厚度大于第一屏蔽栅(6A)与第二屏蔽栅(6B)之间的第二隔离氧化层(4B)厚度。
4.如权利要求1所述SGT-MOSFET元胞，其特征在于，所述沟槽(12)深度为9微米时，击穿电压为125V-150V。
5.如权利要求1所述SGT-MOSFET元胞，其特征在于，所述第一屏蔽栅(6A)和第二屏蔽栅(6B)与控制栅(11)之间的第一隔离氧化层(4A)厚度在0.2微米到0.5微米之间。
6.如权利要求1所述SGT-MOSFET元胞，其特征在于，所述接触孔(14)进入硅中的深度为0.3—0.6微米。
7.一种分裂栅极沟槽金属氧化物半导体场效应晶体管，其特征在于，包括权利要求1-6中任一项所述的SGT-MOSFET元胞。
8.一种中低压功率器件，其特征在于，包括如权利要求7所述的分裂栅极沟槽金属氧化物半导体场效应晶体管。
9.一种电子装置，其特征在于，包括如权利要求8所述的中低压功率器件。
10.一种SGT-MOSFET的制造方法，其特征在于，包括如下步骤：
A、在N+衬底上形成N-外延层，在N-外延层上形成沟槽；
B、沟槽侧壁上生长场氧化层；
C、第一次多晶硅淀积、掺杂并进行多晶扩散，刻蚀多晶硅形成第二屏蔽栅；
D、热氧化，形成第二隔离氧化层；
E、第二次多晶硅淀积、掺杂并进行多晶扩散，刻蚀多晶硅形成第一屏蔽栅；
F、氧化层腐蚀至与第一屏蔽栅顶部齐平处，然后进行栅氧化，再进行多晶硅淀积、掺杂和扩散，并进行抛光去掉硅片表面的多晶硅和氧化层，形成第一隔离氧化层和控制栅；
G、进行硼注入和扩散形成P阱，然后进行砷注入和扩散形成N+源区；
H、淀积形成介质层；
I、接触孔刻蚀至硅中形成接触孔，并进行接触孔P型高掺杂注入；
J、正面金属溅射、光刻和刻蚀，形成正面金属；
K、背面减薄并形成背面金属。
11.如权利要求10所述SGT-MOSFET的制造方法，其特征在于，步骤H中所述介质层包括两层介质层，两层介质层分别为USG层和PSG层，先沉淀USG层，再沉淀PSG层。
12.如权利要求10所述SGT-MOSFET的制造方法，其特征在于，步骤F中所述抛光采用化学机械抛光CMP。
13.如权利要求10所述SGT-MOSFET的制造方法，其特征在于，步骤F中所述控制栅采用N型控制栅。
CN202210878815.4A 2022-07-25 2022-07-25 一种sgt-mosfet元胞及其制造方法和一种电子装置 Pending CN115458599A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210878815.4A CN115458599A (zh) 2022-07-25 2022-07-25 一种sgt-mosfet元胞及其制造方法和一种电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210878815.4A CN115458599A (zh) 2022-07-25 2022-07-25 一种sgt-mosfet元胞及其制造方法和一种电子装置

Publications (1)

Publication Number Publication Date
CN115458599A true CN115458599A (zh) 2022-12-09

Family

ID=84296699

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210878815.4A Pending CN115458599A (zh) 2022-07-25 2022-07-25 一种sgt-mosfet元胞及其制造方法和一种电子装置

Country Status (1)

Country Link
CN (1) CN115458599A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116259544A (zh) * 2023-05-15 2023-06-13 江苏应能微电子股份有限公司 一种屏蔽闸沟槽式功率金属氧化物半导体制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116259544A (zh) * 2023-05-15 2023-06-13 江苏应能微电子股份有限公司 一种屏蔽闸沟槽式功率金属氧化物半导体制作方法
CN116259544B (zh) * 2023-05-15 2023-08-08 江苏应能微电子股份有限公司 一种屏蔽闸沟槽式功率金属氧化物半导体制作方法

Similar Documents

Publication Publication Date Title
US10211333B2 (en) Scalable SGT structure with improved FOM
TWI528458B (zh) 半導體元件及其製備方法
TWI515900B (zh) 二維遮罩柵電晶體裝置及其製備方法
TWI289355B (en) Trench MOSFET and method of manufacturing same
TWI475614B (zh) 溝渠裝置結構及製造
CN111969059A (zh) 一种屏蔽栅沟槽式金属氧化物半导体场效应管
JP2008103683A (ja) 省スペース型のエッジ構造を有する半導体素子
JP2006344760A (ja) トレンチ型ｍｏｓｆｅｔ及びその製造方法
TW202006956A (zh) 具有整合的偽肖特基二極體於源極接觸溝槽之功率金屬氧化物半導體場效電晶體
CN112382658B (zh) 具有阶梯分立屏蔽槽的低栅电荷器件及其制造方法
TW201248851A (en) New and improved edge termination configurations for high voltage semiconductor power devices
CN115799339A (zh) 一种屏蔽栅沟槽mosfet结构及其制造方法
CN111933714A (zh) 三段式氧化层屏蔽栅沟槽mosfet结构的制造方法
TW200423402A (en) DMOS device having a trenched bus structure
CN115458599A (zh) 一种sgt-mosfet元胞及其制造方法和一种电子装置
CN113851523A (zh) 一种屏蔽栅mosfet及制作方法
US20220302308A1 (en) Trench field effect transistor structure and manufacturing method for same
WO2020114072A1 (zh) 沟槽型功率器件及其形成方法
CN117038453A (zh) Mosfet结构及工艺方法
WO2024026904A1 (zh) 一种低压超结沟槽mos器件的制备方法及结构
JP2003518749A (ja) ゲートのブレークダウン保護機能付きのシリコンカーバイトｌｍｏｓｆｅｔ
CN115810546A (zh) 一种具有高k介质的屏蔽栅沟槽MOSFET的制造方法
CN113659011A (zh) 基于超结mosfet的集成器件及其制造方法
CN116207149A (zh) 半导体器件及其制作方法
CN209859916U (zh) 一种优化的深沟道半导体器件终端

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination