CN113327976A - 超结功率mosfet的制备方法 - Google Patents

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Abstract

本申请公开一种超结功率MOSFET的制备方法，该方法经多次外延生长，每次外延生长后进行单排或多排离子注入，然后经高温推进在半导体衬底上形成第一导电类型外延层和n个第二导电类型区，第二导电类型区之间的第一导电类型外延层与第二导电类型区沿水平方向交替排列形成超结结构；在超结结构的第二导电类型区上刻蚀沟槽，在沟槽内的栅极氧化层上填充栅极材料形成沟槽栅极，在沟槽之间的平面上的栅极氧化层形成平面栅极，并在沟槽栅极上形成源极，能够获得兼有平面栅极和沟槽栅极的超结功率MOSFET，其中沟槽栅极连接源极，能够：减少超结外延层的导通电阻和层数；该MOSFET具有超低电容，可增加开关速度，且具有更加优化的FOM。

Description

超结功率MOSFET的制备方法
技术领域
本申请涉及半导体器件技术领域，具体涉及一种超结功率MOSFET的制备方法。
背景技术
功率MOSFET(金属氧化物半导体场效应晶体管，Metal-Oxide-SemiconductorField-Effect Transistor)是多子导电性器件，具有开关速度快、输入阻抗高、易驱动、不存在二次击穿现象等优点。理想的功率MOSFET应具有较低的导通电阻、开关损耗和较高的阻断电压；由于其导通电阻和击穿电压之间的牵制作用，限制了功率MOSFET的发展。目前改善功率MOSFET性能(如功率、频率)的主要实现方式包括：改进制备工艺和器件结构，通过改进器件结构优化性能的MOSFET主要包括沟槽栅VDMOS(垂直双扩散金属氧化物半导体场效应管，Vertical Double-diffused MOSFET)和DMOS(双扩散金属氧化物半导体场效应管，Double-diffused MOSFET)。但在高压应用领域，随着击穿电压的升高，功率VDMOS的外延层厚度不断增加，掺杂浓度逐渐降低，导致导通电阻会随着击穿电压的增大而成2.5次方急剧增加，使得通态功耗增加。
随着纵向耐压层新结构(即超结的耐压结构)理论的提出，打破了硅限理论，它利用的是电荷补偿理论。如图1所示，现有的超结功率MOSFET的漂移区一般由一系列横向交替排列的P型区和N型区组成；当加上反偏电压时，器件内部不仅存在纵向电场，在两个阱区之间还存在横向电场；虽在击穿之前P型区和N型区能够完全耗尽时，可实现击穿电压不降低的情况下降低导通电阻而不会使击穿电压下降；但其仍不能满足高压应用领域对功率MOSFET的性能要求。
因此，亟待开发出性能更优的超结功率MOSFET。
发明内容
鉴于此，本申请提供一种超结功率MOSFET的制备方法，以改善现有功率MOSFET的性能。
本申请的一个方面提供一种超结功率MOSFET的制备方法，该方法包括步骤：S1、提供一面设有漏极的半导体衬底；S2、采用多次外延生长，每次外延生长后进行单排或多排离子注入，然后采用高温推进，在所述半导体衬底的与所述一面相对设置的另一面形成第一导电类型外延层，在所述第一导电类型外延层中形成n个间隔的第二导电类型区，n为正整数；所述第二导电类型区之间的第一导电类型外延层与所述第二导电类型区沿水平方向交替排列形成超结结构；S3、采用刻蚀在所述n个第二导电类型区上对应形成n个沟槽；S4、采用硅热氧化，沿所述沟槽及沟槽之间的平面形成栅极氧化层；S5、采用化学气相沉积在所述沟槽内填充栅极材料形成沟槽栅极；S6、采用化学气相沉积在所述平面上选择性淀积栅极材料形成平面栅极；S7、采用离子溅射在所述沟槽栅极上形成源极。
在一些实施例中，步骤S2具体包括：采用多次外延生长在所述半导体衬底的与所述一面相对设置的另一面依次形成多层子第一导电类型外延层，每次外延生长后向形成的子第一导电类型外延层中进行单排或多排离子注入，使得在所述多层子第一导电类型外延层中形成阵列分布的n列子第二导电类型区，采用高温推进，使所述多层子第一导电类型外延层沿竖直方向形成第一导电类型外延层，每列子第二导电类型区沿竖直方向形成第二导电类型区，从而在所述第一导电类型外延层中形成n个间隔的第二导电类型区，n为正整数；所述第二导电类型区之间的第一导电类型外延层与所述第二导电类型区沿水平方向交替排列形成超结结构。
在一些实施例中，步骤S5还包括：在所述沟槽内填充形成沟槽栅极之后，退火氧化，使所述沟槽栅极表面氧化形成栅极氧化层。
在步骤S6之后且在步骤S7之前，还包括：S61、采用低压化学气相沉积，淀积钝化材料覆盖所述平面栅极和栅极氧化层，形成钝化层；S62、采用刻蚀，在所述沟槽栅极上形成接触孔。
步骤S7进一步包括：采用离子溅射，使源极材料填充于所述接触孔并覆盖所述钝化层，从而在所述沟槽栅极和钝化层上形成源极。
在一些实施例中，在步骤S5之后，还包括：S8、采用离子注入，经高温推进，在所述第一导电类型外延层中形成2n个第二导电类型的体区，所述第二导电类型的体区位于所述沟槽两侧与所栅极氧化层连接。
在一些实施例中，在步骤S8之后，还包括：S9、采用离子注入，经高温推进，填充所述第二导电类型的体区与所栅极氧化层围成的区域，在所述第一导电类型外延层中形成2n个第一导电类型的源区，所述第一导电类型的源区设于所述沟槽两侧。
在一些实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
在一些实施例中，所述刻蚀的方式为反应离子刻蚀。
在一些实施例中，步骤S2中，所述第一导电类型外延层的材料为磷掺杂第一导电类型材料；和/或，每次外延生长后进行单排或多排硼离子注入。
在一些实施例中，步骤S3中，所述沟槽的形状为U型。
在一些实施例中，步骤S4中，所述硅热氧化的方式是干氧氧化。
在一些实施例中，所述高温推进的温度为900-2000摄氏度(℃)，所述高温推进的时间为10-500分钟(min)。
本申请的超结功率MOSFET的制备方法，通过形成超结结构，在超结结构的第二导电类型区上刻蚀沟槽，在沟槽内的栅极氧化层上填充栅极材料形成沟槽栅极，在沟槽之间的平面上的栅极氧化层形成平面栅极，并在沟槽栅极上形成源极，能够获得兼有平面栅极(普通栅极)和沟槽栅极(源极栅极)的超结功率MOSFET，其中沟槽栅极连接源极；如此使得：(1)MOSFET的超结结构与沟槽栅极能够同时产生电荷补偿效应，从而大幅降低所需耐压下第二导电类型外延层的电阻率，电阻率的降低进而可以减少导通电阻(Rds(on))；(2)降低了超结外延层的层数，相同的耐压要求下可以用较少的外延层达到所需耐压；(3)MOSFET具有超低电容：基于电容由栅极氧化层结构决定，沟槽栅极结构能够增大了栅极氧化层的电荷量；则获得的MOSFET由于连接源极的沟槽栅极的存在，能够大幅降低栅-漏电容(Cgd)、栅-源电容(Cgs)，从而可以降低栅-漏电荷(Qgd)，增加开关速度，达到一个更加优化的品质因数FOM(Rds(on)*Qgd)值。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的一种超结功率MOSFET的截面结构示意图；
图2是本申请一实施例的超结功率MOSFET的制备方法的流程图；
图3是图2所示的步骤S2中，经一次外延生长，单排离子注入后得到的半导体衬底的截面结构示意图；
图4是图2所示的步骤S2中，经3次外延生长，每次外延生长后进行单排或多排离子注入后得到的半导体衬底的截面结构示意图；
图5是经图2所示的步骤S2处理后得到的半导体衬底的截面结构示意图；
图6是图5所示的半导体衬底经图2所示的步骤S3处理后得到的半导体衬底的截面结构示意图；
图7是图6所示的半导体衬底经图2所示的步骤S4处理后得到的半导体衬底的截面结构示意图；
图8是图7所示的半导体衬底经图2所示的步骤S5和S6处理后得到的半导体衬底的截面结构示意图；
图9是图8所示的半导体衬底经图2所示的步骤S7处理后得到的超结功率MOSFET的截面结构示意图；
图9a是图9所示的超结功率MOSFET经步骤S8、S9处理后得到的超结功率MOSFET的截面结构示意图；
图10是图7所示的半导体衬底经包含有S51的步骤S5处理后得到的半导体衬底的截面结构示意图；
图11是图10所示的半导体衬底经步骤S61处理后得到的半导体衬底的截面结构示意图；
图12是图11所示的半导体衬底经步骤S62处理后得到的半导体衬底的截面结构示意图；
图13是图12所示的半导体衬底经进一步包括其它内容的步骤S7处理后得到的超结功率MOSFET的截面结构示意图；
图13a是图13所示的超结功率MOSFET经步骤S8、S9处理后得到的超结功率MOSFET的截面结构示意图。
各附图标记分别代表：1、漏极；2、半导体衬底；3、第一导电类型区；4、第二导电类型区；5、沟槽；6、栅极氧化层；7、沟槽栅极；8、平面栅极；9、源极；10、第二导电类型的体区；11、第一导电类型的源区；12、接触孔；13、钝化层；21、一面；22、另一面；31、32和33均为子第一导电类型外延层；41、子第二导电类型区。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参阅图2，本申提供一种超结功率MOSFET的制备方法，该方法包括如下步骤S1-S7。
请参阅图3至图5，S1、提供一面21设有漏极(Drain，D)1的半导体衬底2。所述漏极(D)1可为但不限于金属电极，所述半导体衬底2可为但不限于基于硅的半导体衬底，示例性地，所述半导体衬底2为硅片。
S2、采用多次外延生长，每次外延生长后进行单排或多排离子注入，然后采用高温推进，在所述半导体衬底2的与所述一面21相对设置的另一面22形成第一导电类型外延层3，在所述第一导电类型外延层3中形成n个间隔的第二导电类型区4，n为正整数；所述第二导电类型区4之间的第一导电类型外延层3与所述第二导电类型区4沿水平方向交替排列形成超结结构。步骤2具体包括：采用多次(如3次)外延生长在所述半导体衬底2的与所述一面21相对设置的另一面22依次形成多层子第一导电类型外延层(如多层为3层，包括子第一导电类型外延层31、子第一导电类型外延层32、子第一导电类型外延层33)，每次外延生长后向形成的子第一导电类型外延层(子第一导电类型外延层31、子第一导电类型外延层32或子第一导电类型外延层33)中进行单排或多排离子注入，使得在所述多层子第一导电类型外延层(如多层为3层，包括子第一导电类型外延层31、子第一导电类型外延层32和子第一导电类型外延层33)中形成阵列分布的n列子第二导电类型区41，采用高温推进，使所述多层子第一导电类型外延层(如多层为3层，包括子第一导电类型外延层31、子第一导电类型外延层32和子第一导电类型外延层33)沿竖直方向形成第一导电类型外延层3，每列子第二导电类型区41沿竖直方向形成第二导电类型区4，从而在所述第一导电类型外延层3中形成n个间隔的第二导电类型区4，n为正整数；所述第二导电类型区4之间的第一导电类型外延层3与所述第二导电类型区4沿水平方向交替排列形成超结结构。经步骤S2处理得到的半导体衬底2的结构如图5所示。
S3、采用刻蚀在所述n个第二导电类型区上对应形成n个沟槽5；经步骤S3处理得到的半导体衬底2的结构如图6所示。
S4、采用硅热氧化，沿所述沟槽及沟槽之间的平面形成栅极氧化层；经步骤S4处理得到的半导体衬底2的结构如图7所示。所述栅极氧化层的材料可为但不限于二氧化硅(SiO2)。
S5、采用化学气相沉积(Chemical Vapor Deposition，CVD)在所述沟槽5内填充栅极材料形成沟槽栅极7；所述栅极材料可为但不限于多晶硅(poly-Si)。
S6、采用化学气相沉积在所述平面上选择性淀积栅极材料形成平面栅极8；经步骤S5和S6处理得到的半导体衬底2的结构如图8所示。
S7、采用离子溅射在所述沟槽栅极7上形成源极9；所述源极9材料可包括但不限于铝、铜中的至少一种。经步骤S7处理得到的超结功率MOSFET的结构如图9所示。
在一些实施例中，步骤S5还包括：S51、在所述沟槽内填充形成沟槽栅极之后，退火氧化，使所述沟槽栅极7表面氧化形成栅极氧化层6；经步骤S51处理得到的半导体衬底2的结构如图10所示。可选地，退火氧化的气体氛围为O2、HCl和N2的混合气氛，退火氧化的温度为900-2000摄氏度(℃)，退火氧化的时间为10-500分钟(min)。
在步骤S6之后且在步骤S7之前，还包括：S61、采用低压化学气相沉积(LowPressure Chemical Vapor Deposition，LPCVD)，淀积钝化材料覆盖所述平面栅极8和栅极氧化层6，形成钝化层13；经步骤S61处理得到的半导体衬底2的结构如图11所示。可选地，所述钝化材料可为但不限于硼磷硅玻璃(Boro-Phospho-Silicate Glass，BPSG)和二氧化硅(SiO2)混合物。通过设置钝化层13，能够提高所述半导体衬底2表面的平坦化，为光刻设置接触孔提供更大的工艺范围；另外，在器件受到各类环境压力时，钝化层13还能够对整个器件提供了可靠的保护。
S62、采用刻蚀，在所述沟槽栅极7上形成接触孔12；经步骤S62处理得到的半导体衬底2的结构如图12所示。
步骤S7进一步包括：采用离子溅射，使源极材料填充于所述接触孔12并覆盖所述钝化层13，从而在所述沟槽栅极7和钝化层13上形成源极；经步骤S7处理得到的超结功率MOSFET的结构如图13所示。
请参阅图9a、图13a，在一些实施例中，在步骤S5之后，还包括：S8、采用离子注入，经高温推进，在所述第一导电类型外延层3中形成2n个第二导电类型的体区10，所述第二导电类型的体区10位于所述沟槽5两侧与所栅极氧化层6连接。可选地，步骤S8中，所述离子注入可为但不限于硼(B)离子注入。
在一些实施例中，在步骤S8之后，还包括：S9、采用离子注入，经高温推进，填充所述第二导电类型的体区10与所栅极氧化层6围成的区域，在所述第一导电类型外延层3中形成2n个第一导电类型的源区11，所述第一导电类型的源11区设于所述沟槽5两侧。可选地，步骤S9中，所述离子注入可为但不限于砷(As)和/或磷(P)离子注入。经步骤S8和S9处理得到的超结功率MOSFET的结构如图9a、13a所示。
在一些实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
在一些实施例中，所述刻蚀的方式为反应离子刻蚀(Reactive ion etching，RIE)。
在一些实施例中，步骤S2中，所述第一导电类型外延层3的材料为磷掺杂第一导电类型材料；和/或，每次外延生长后进行单排或多排硼离子注入。
在一些实施例中，步骤S3中，所述沟槽5的形状为U型。将沟槽5设置为U型槽，相对于V型槽或条形槽，可防止沟槽5底部漏电，从而防止器件失效，有利于延长器件的使用寿命。
在一些实施例中，步骤S4中，所述硅热氧化的方式是干氧氧化。可选地，硅热氧化的气体氛围为O2、HCl和N2的混合气氛，硅热氧化的温度为900-2000摄氏度(℃)，硅热氧化的时间为10-500分钟(min)。
在一些实施例中，所述高温推进的温度为900-2000摄氏度(℃)，所述高温推进的时间为10-500分钟(min)。可选地，高温推进的气体氛围为N2。
本申请还提供一种超结功率MOSFET，其采用如上任一所述的制备方法制备而成。请参阅图9、图9a、图13、图13a，在所述MOSFET的截面上，所述MOSFET包括：半导体衬底2，所述半导体衬底2具有相对设置的一面21和另一面22；设于所述一面21上的漏极(Drain，D)1；设于所述另一面22上第一导电类型外延层3，所述第一导电类型外延层3包括n个第二导电类型区4和n个沟槽5，n为正整数，所述第二导电类型区4沿水平方向间隔设置，所述第二导电类型区4之间的第一导电类型外延层3与所述第二导电类型区4形成超结结构，所述沟槽5对应设于所述第二导电类型区4上，所述沟槽5底部与所述第二导电类型区4相接触；沿所述沟槽4及沟槽之间的平面设有栅极(Gate，G)氧化层6，所述平面与所述沟槽5开口处于同一水平面上，所述沟槽5内填充有沟槽栅极7，所述平面上的栅极氧化层上设有平面栅极8；所述沟槽栅极7上设有源极9。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，在本申请的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (11)

1.一种超结功率MOSFET的制备方法，其特征在于，包括步骤：
S1、提供一面设有漏极的半导体衬底；
S2、采用多次外延生长，每次外延生长后进行单排或多排离子注入，然后采用高温推进，在所述半导体衬底的与所述一面相对设置的另一面形成第一导电类型外延层，在所述第一导电类型外延层中形成n个间隔的第二导电类型区，n为正整数；所述第二导电类型区之间的第一导电类型外延层与所述第二导电类型区沿水平方向交替排列形成超结结构；
S3、采用刻蚀在所述n个第二导电类型区上对应形成n个沟槽；
S4、采用硅热氧化，沿所述沟槽及沟槽之间的平面形成栅极氧化层；
S5、采用化学气相沉积在所述沟槽内填充栅极材料形成沟槽栅极；
S6、采用化学气相沉积在所述平面上选择性淀积栅极材料形成平面栅极；
S7、采用离子溅射在所述沟槽栅极上形成源极。
2.根据权利要求1所述的制备方法，其特征在于，步骤S2具体包括：采用多次外延生长在所述半导体衬底的与所述一面相对设置的另一面依次形成多层子第一导电类型外延层，每次外延生长后向形成的子第一导电类型外延层中进行单排或多排离子注入，使得在所述多层子第一导电类型外延层中形成阵列分布的n列子第二导电类型区，采用高温推进，使所述多层子第一导电类型外延层沿竖直方向形成第一导电类型外延层，每列子第二导电类型区沿竖直方向形成第二导电类型区，从而在所述第一导电类型外延层中形成n个间隔的第二导电类型区，n为正整数；所述第二导电类型区之间的第一导电类型外延层与所述第二导电类型区沿水平方向交替排列形成超结结构。
3.根据权利要求1所述的制备方法，其特征在于，步骤S5还包括：在所述沟槽内填充形成沟槽栅极之后，退火氧化，使所述沟槽栅极表面氧化形成栅极氧化层；
在步骤S6之后且在步骤S7之前，还包括：
S61、采用低压化学气相沉积，淀积钝化材料覆盖所述平面栅极和栅极氧化层，形成钝化层；
S62、采用刻蚀，在所述沟槽栅极上形成接触孔；
步骤S7进一步包括：采用离子溅射，使源极材料填充于所述接触孔并覆盖所述钝化层，从而在所述沟槽栅极和钝化层上形成源极。
4.根据权利要求1所述的制备方法，其特征在于，在步骤S5之后，还包括：
S8、采用离子注入，经高温推进，在所述第一导电类型外延层中形成2n个第二导电类型的体区，所述第二导电类型的体区位于所述沟槽两侧与所栅极氧化层连接。
5.根据权利要求4所述的制备方法，其特征在于，在步骤S8之后，还包括：
S9、采用离子注入，经高温推进，填充所述第二导电类型的体区与所栅极氧化层围成的区域，在所述第一导电类型外延层中形成2n个第一导电类型的源区，所述第一导电类型的源区设于所述沟槽两侧。
6.根据权利要求1所述的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或者，
所述第一导电类型为P型，所述第二导电类型为N型。
7.根据权利要求1或3所述的制备方法，其特征在于，所述刻蚀的方式为反应离子刻蚀。
8.根据权利要求1所述的制备方法，其特征在于，步骤S2中，所述第一导电类型外延层的材料为磷掺杂第一导电类型材料；和/或，每次外延生长后进行单排或多排硼离子注入。
9.根据权利要求1所述的制备方法，其特征在于，步骤S3中，所述沟槽的形状为U型。
10.根据权利要求1所述的制备方法，其特征在于，步骤S4中，所述硅热氧化的方式是干氧氧化。
11.根据权利要求1、2、4、5中的任意一项所述的制备方法，其特征在于，所述高温推进的温度为900-2000摄氏度，所述高温推进的时间为10-500分钟。
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