CN220526925U - 改善fom性能的sj mosfet器件 - Google Patents
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Abstract
本实用新型属于半导体技术领域，具体涉及一种改善FOM性能的SJ MOSFET器件，包括外延层和柱区，还包括至少一沟槽，沟槽位于外延层上，沟槽内下部设置有柱区；沟槽内还具有：一栅极多晶硅，栅极多晶硅位于沟槽内上部；一隔离氧化物层，隔离氧化物层位于栅极多晶硅和柱区之间，由隔离氧化物层将栅极多晶硅和柱区隔开；一栅极氧化物介质层，栅极氧化物介质层位于栅极多晶硅与沟槽之间，由栅极氧化物介质层将栅极多晶硅和沟槽隔开，栅极氧化物介质层的底部连接隔离氧化物层。本实用新型通过增设器件沟道结构，将柱区和栅极多晶硅设置在沟道内，这种设计，可以降低导通电阻，进而降低FOM，进而提高SJ MOSFET器件的性能。
Description
技术领域
本实用新型属于半导体技术领域，具体涉及一种改善FOM性能的SJ MOSFET器件。
背景技术
超结型MOSFET(SJMOSFET)器件的基本结构主要包括若干P柱和N柱，其部分结构如图1所示，包括外延层(例如N-Epi)101、外延层101上交错排布的P柱(P Pillar)1021和N柱(N pillar)1022、栅极多晶硅(Gate Poly)103、栅极氧化物介质层(GOX)104、介质隔离层(ILD)105、体区(例如P-body)106、源区(例如N+)107、金属层(Metal)108等部分。
上述结构的器件，处于阻断状态时，超结结构中的P柱和N柱完全耗尽，在漂移区横向电场的调制下，器件的纵向电场趋于均匀分布，维持了较高的耐压。理论上超结结构的耐压能力仅依赖于漂移区的厚度，而与掺杂浓度无关，因此超结结构打破了传统功率器件导通电阻受击穿电压限制的“硅极限”，使导通电阻与击穿电压达到近似线性的关系，显著提高了器件性能。因此，超结型MOSFET器件具有较低的导通电阻和较快的开关速度，所以已经广泛用于太阳能、风力发电、服务器和通信电源系统、医疗和工业控制、电源开关等领域，是大功率电力电子行业应用的关键器件。
另外，FOM(Figure of merit)是衡量功率器件设计优劣的重要标准，计算公式为Rdson*Qg，FOM越小表明器件的性能越佳。因此，希望能进一步改善SJ MOSFET器件的FOM性能。
实用新型内容
本实用新型针对现有的SJ MOSFET器件改善FOM性能较为困难的技术问题，目的在于提供一种改善FOM性能的SJ MOSFET器件。
为了解决前述技术问题，本实用新型的一方面提供一种改善FOM性能的SJ MOSFET器件，包括外延层和柱区，还包括至少一沟槽，所述沟槽位于所述外延层上，所述沟槽内下部设置有所述柱区；
所述沟槽内还具有：
一栅极多晶硅，所述栅极多晶硅位于所述沟槽内上部；
一隔离氧化物层，所述隔离氧化物层位于所述栅极多晶硅和所述柱区之间，由所述隔离氧化物层将所述栅极多晶硅和所述柱区隔开；
一栅极氧化物介质层，所述栅极氧化物介质层位于所述栅极多晶硅与所述沟槽之间，由所述栅极氧化物介质层将所述栅极多晶硅和所述沟槽隔开，所述栅极氧化物介质层的底部连接所述隔离氧化物层。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述沟槽中心深度：所述柱区的厚度为100：90-100：105，优选为100：95-100：100，更优选为100：97.5。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述沟槽中心深度：所述栅极多晶硅的厚度为100：1-100：4，优选为100：2-100：3，更优选为100：2.5。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述外延层中具有：
一注入区，所述注入区位于所述沟槽外，所述注入区至少包围所述沟槽的底部。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述注入区包围所述柱区的下部及底部。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述注入区的底部到所述沟槽中心底部的距离为60nm-140nm，优选为80nm-120nm，更优选为100nm。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述改善FOM性能的SJMOSFET器件还包括：
一体区，所述体区位于所述外延层上方；
一源区，所述源区位于所述体区上方；
一介质隔离层，所述介质隔离层位于所述源区上方；
一金属层，所述金属层位于所述介质隔离层上方，所述金属层与所述源区之间由所述介质隔离层隔开；
一连接孔，所述连接孔上端连接所述金属层，所述连接孔下端贯穿所述介质隔离层以及源区并和所述体区连接；
所述沟槽从上往下依次贯穿所述源区和所述体区并延伸入于所述外延层。
可选地，在如前所述的改善FOM性能的SJ MOSFET器件中，所述外延层、所述栅极多晶硅、所述源区均采用第一掺杂类型，所述源区的离子掺杂浓度小于所述栅极多晶硅的离子掺杂浓度；
所述柱区、所述注入区、所述体区均采用第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
可选地，所述柱区、所述注入区、所述体区的离子掺杂浓度不同。
可选地，所述柱区采用P柱，所述P柱两侧分别为N柱，所述P柱和所述N柱交替存在。
可选地，所述N柱的上方连接所述体区，所述N柱的下方连接所述外延层。
本实用新型的积极进步效果在于：
1、本实用新型通过增设器件沟道结构，将柱区和栅极多晶硅设置在沟道内，这种设计，可以降低导通电阻(Rdson)，进而降低FOM，进而提高SJ MOSFET器件的性能。
2、本实用新型通过在沟槽外增设注入区的方式，来降低等效电容中的介电常数ε，从而降低Crss，即降低了栅电荷量(Qg)，最终降低器件的开关损耗，进一步提高了SJMOSFET器件的性能。
附图说明
参照附图，本实用新型的公开内容将更加显然。应当了解，这些附图仅仅用于说明的目的，而并非意在对本实用新型的保护范围构成限制。图中：
图1为现有技术中SJ MOSFET器件的一种断面示意图；
图2为本实用新型的一种断面示意图；
图3为本实用新型的一种工艺流程图。
具体实施方式
以下通过特定的具体示例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
在本实用新型的描述中，需要说明的是，对于方位词，如有术语“外侧”，“中段”、“内”、“外”等指示方位和位置关系为基于附图所示的方位或位置关系，仅是为了便于叙述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定方位构造和操作，不能理解为限制本实用新型的具体保护范围。
此外，如有术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明技术特征的数量。由此，限定有“第一”、“第二”特征可以明示或者隐含包括一个或者多个该特征，在本实用新型描述中，“数个”、“若干”的含义是两个或两个以上，除非另有明确具体的限定。
参照图2，本实用新型提供一种改善FOM性能的SJ MOSFET器件，包括外延层(Epi)201、若干交替排布的P柱2021和N柱2022和若干沟槽203，若干沟槽203分别位于外延层201上，相邻沟槽203之间具有预设距离，每个沟槽203内均具有：
P柱2021，P柱2021位于沟槽203内下部。
栅极多晶硅(Gate Poly)204，栅极多晶硅204位于沟槽203内上部。
隔离氧化物层(IPO)205，隔离氧化物层205位于栅极多晶硅204和P柱2021之间，由隔离氧化物层205将栅极多晶硅204和P柱2021隔开。
栅极氧化物介质层(GOX)206，栅极氧化物介质层206位于栅极多晶硅204与沟槽203之间，由栅极氧化物介质层206将栅极多晶硅204和沟槽203隔开，栅极氧化物介质层206的底部连接隔离氧化物层205。
由于FOM性能的计算公式为Rdson*Qg，为了能降低FOM，本实用新型摈弃了传统SJMOSFET器件的结构，通过增设沟道结构，将P柱2021和栅极多晶硅204设置在沟道内，这种设计，可以降低导通电阻(Rdson)，进而降低FOM，进而提高SJ MOSFET器件的性能。
在一些实施例中，参照图2，线段AA表示沟槽203中心深度，线段BB表示P柱2021的上下厚度，则AA：BB＝100：90-100：99，优选AA：BB＝100：95-100：98，更优选AA：BB＝100：97.5。
在一些实施例中，参照图2，线段AA表示沟槽203中心深度，线段CC表示栅极多晶硅204的上下厚度，则AA：CC＝100：1-100：4，优选AA：CC＝100：2-100：3，更优选AA：CC＝100：2.5。
在一些实施例中，参照图2，外延层201中具有注入区207，注入区207位于沟槽203外，注入区207至少包围沟槽203的底部。如图2中所示，注入区207将沟槽203的整个底部均包围在内。
本实用新型通过在沟槽203外增设注入区207的方式，来降低等效电容中的介电常数ε，从而降低Crss，即降低了栅电荷量(Qg)，最终降低器件的开关损耗，由于FOM性能的计算公式为Rdson*Qg，降低了栅电荷量(Qg)，进而降低FOM，进一步提高了SJ MOSFET器件的性能。
在一些实施例中，参照图2，注入区207包围P柱2021的下部及底部。
在一些实施例中，参照图2，注入区207的底部到沟槽203中心底部的距离为线段DD，线段DD长度为60nm-140nm，优选为80nm-120nm，更优选为100nm。
在一些实施例中，参照图2，改善FOM性能的SJ MOSFET器件还包括：
体区208，体区208位于外延层201上方。
源区209，源区209位于体区208上方。
介质隔离层(ILD)210，介质隔离层210位于源区209上方。
金属层(Metal)211，金属层211位于介质隔离层210上方，金属层211与源区209之间由介质隔离层210隔开。
连接孔(CT)212，连接孔212上端连接金属层211，连接孔212下端贯穿介质隔离层210并和源区209连接。
沟槽203从上往下依次贯穿源区209和体区208并延伸入于外延层201。
在一些实施例中，参照图2，注入区207的顶部不高于外延层201的顶部，即注入区207位于外延层201内不伸出于外延层，注入区207与体区208具有预设距离。
在一些实施例中，外延层201、栅极多晶硅204、源区209均采用第一掺杂类型，源区209的离子掺杂浓度小于栅极多晶硅204的离子掺杂浓度。P柱2021、注入区207、体区208均采用第二掺杂类型，第二掺杂类型与第一掺杂类型相反。
在一些实施例中，P柱2021、注入区207、体区208的离子掺杂浓度不同。
在一些实施例中，当柱区采用P柱2021时，外延层201采用N型掺杂类型(N-Epi)，栅极多晶硅204采用N型掺杂类型，源区209采用N型掺杂类型的N型掺杂区(N+)。注入区207采用P型掺杂类型，体区208采用P型掺杂类型的P型掺杂区(P-body)。
在一些实施例中，当柱区采用P柱2021时，P柱2021两侧分别为N柱2022，且P柱2021和N柱2022交替存在。
在一些实施例中，N柱2022的上方连接体区208，N柱2022的下方连接外延层201。
在一些实施例中，参照图3，制作本实用新型的改善FOM性能的SJ MOSFET器件具体可采用如下步骤：
步骤①，外延层201生长，沟槽203刻蚀；
步骤②，沟槽203下部和底部注入区注入207；
步骤③，沟槽203内生长P型掺杂多晶硅并回刻，则在沟槽203内下部形成P柱2021，在P柱2021两侧的外延层自然形成N柱2022，最终形成P柱2021和N柱2022交替存在的柱区；
步骤④，在沟槽203内生长隔离氧化物层205并回刻；在沟槽203内生长栅极氧化物介质层206；
步骤⑤，在沟槽203内生长栅极多晶硅204并回刻。
步骤⑥，分别注入体区208、源区209。
以上结合附图实施例对本实用新型进行了详细说明，本领域中普通技术人员可根据上述说明对本实用新型做出种种变化例。因而，实施例中的某些细节不应构成对本实用新型的限定，本实用新型将以所附权利要求书界定的范围作为保护范围。
Claims (16)
1.一种改善FOM性能的SJ MOSFET器件，所述改善FOM性能的SJ MOSFET器件包括外延层和柱区，其特征在于，所述改善FOM性能的SJ MOSFET器件还包括至少一沟槽，所述沟槽位于所述外延层上，所述沟槽内下部设置有所述柱区；
所述沟槽内还具有：
一栅极多晶硅，所述栅极多晶硅位于所述沟槽内上部；
一隔离氧化物层，所述隔离氧化物层位于所述栅极多晶硅和所述柱区之间，由所述隔离氧化物层将所述栅极多晶硅和所述柱区隔开；
一栅极氧化物介质层，所述栅极氧化物介质层位于所述栅极多晶硅与所述沟槽之间，由所述栅极氧化物介质层将所述栅极多晶硅和所述沟槽隔开，所述栅极氧化物介质层的底部连接所述隔离氧化物层。
2.如权利要求1所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述沟槽中心深度：所述柱区的厚度为100：90-100：99。
3.如权利要求2所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述沟槽中心深度：所述柱区的厚度为100：95-100：98。
4.如权利要求3所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述沟槽中心深度：所述柱区的厚度为100：97.5。
5.如权利要求1所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述沟槽中心深度：所述栅极多晶硅的厚度为100：1-100：4。
6.如权利要求5所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述沟槽中心深度：所述栅极多晶硅的厚度为100：2-100：3。
7.如权利要求6所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述沟槽中心深度：所述栅极多晶硅的厚度为100：2.5。
8.如权利要求1至7中任意一项所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述外延层中具有：
一注入区，所述注入区位于所述沟槽外，所述注入区至少包围所述沟槽的底部。
9.如权利要求8所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述注入区包围所述柱区的下部及底部。
10.如权利要求8所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述注入区的底部到所述沟槽中心底部的距离为60nm-140nm。
11.如权利要求10所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述注入区的底部到所述沟槽中心底部的距离为80nm-120nm。
12.如权利要求11所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述注入区的底部到所述沟槽中心底部的距离为100nm。
13.如权利要求8所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述改善FOM性能的SJ MOSFET器件还包括：
一体区，所述体区位于所述外延层上方；
一源区，所述源区位于所述体区上方；
一介质隔离层，所述介质隔离层位于所述源区上方；
一金属层，所述金属层位于所述介质隔离层上方，所述金属层与所述源区之间由所述介质隔离层隔开；
一连接孔，所述连接孔上端连接所述金属层，所述连接孔下端贯穿所述介质隔离层以及源区并和所述体区连接；
所述沟槽从上往下依次贯穿所述源区和所述体区并延伸入于所述外延层。
14.如权利要求13所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述外延层、所述栅极多晶硅、所述源区均采用第一掺杂类型，所述源区的离子掺杂浓度小于所述栅极多晶硅的离子掺杂浓度；
所述柱区、所述注入区、所述体区均采用第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反。
15.如权利要求13所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述柱区采用P柱，所述P柱的两侧分别为N柱，所述N柱和所述P柱交替存在。
16.如权利要求15所述的改善FOM性能的SJ MOSFET器件，其特征在于，所述N柱的上方连接所述体区，所述N柱的下方连接所述外延层。
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