CN102751332A

CN102751332A - 耗尽型功率半导体器件及其制造方法

Info

Publication number: CN102751332A
Application number: CN2012102535100A
Authority: CN
Inventors: 叶俊; 张邵华; 李敏
Original assignee: Hangzhou Silan Microelectronics Co Ltd
Current assignee: Hangzhou Silan Microelectronics Co Ltd
Priority date: 2012-07-20
Filing date: 2012-07-20
Publication date: 2012-10-24
Anticipated expiration: 2032-07-20
Also published as: CN102751332B

Abstract

本发明提供了一种耗尽型功率半导体器件及其形成方法，所述器件包括：半导体衬底；位于所述半导体衬底上的第一掺杂类型的外延层；形成于所述外延层内的第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反，所述阱区的表面具有第一掺杂类型的反型层；依次位于所述外延层上的栅介质层和栅电极，所述阱区横向延伸至所述栅电极下方的距离为0.75×Xj+b，其中Xj为所述阱区的结深，-2μm≤b≤5μm。本发明工艺制程简单、成本低、阈值电压可控性好。

Description

耗尽型功率半导体器件及其制造方法

技术领域

本发明涉及一种耗尽型功率半导体器件及其制造方法。

背景技术

MOSFET晶体管、IGBT晶体管等功率半导体器件因其具有高耐压、大电流、低导通电阻等优点被广泛应用于中、高功率领域。耗尽型功率半导体器件（例如MOSFET、IGBT等)为常开器件，使用时其栅极G、源极S(或发射极E)端接零电位器件导通，导通后源极S(或发射极E)端电位升高（VS(E)>0），使得栅极和源极（或发射极）之间的电压VGS(E)<0。当VGS(E)（对MOSFET而言是S，对IGBT而言是E）<V_TH时，器件自动关断，因而简化了栅驱动，可有效减小系统功耗，被广泛应用于固态继电器、线性放大器、逆变器、恒流源、电源电路中。

现有技术中，传统耗尽型功率半导体器件要么阈值电压可控性差、设计灵活度小；要么工艺制程复杂；要么制备需要额外增加掩膜版，增加芯片成本；要么器件可靠性降低，阈值电压漂移严重。

专利号为5,021,356的美国专利文献中公开了一种耗尽型器件的形成方法，其对多晶硅栅进行P型离子轻掺杂（p-），研制出阈值电压在+0.25V左右的耗尽型P沟道MOSFET晶体管。但是，该方法主要通过对多晶硅的选择性掺杂达到阈值电压调节的目的，因此阈值电压设计灵活度小。

专利号为4,786,611的美国专利文献通过难溶金属硅化物对多晶硅栅的扩散掺杂来达到阈值电压调节的目的，但该方法的工艺制程比较复杂，阈值电压的可控性差。

专利号为3,667,115的美国专利文献通过在沟道区生长氧化层，利用氧化层的吸“硼”排“磷”特性使沟道反型，制造出耗尽型MOSFET晶体管，但反型程度有限且难以控制，阈值电压可控性差，设计灵活度小。

专利号为5,907,777的美国专利文献通过对栅介质进行可动离子掺杂制造出耗尽型MOSFET，但器件可靠性低、阈值电压漂移大。

现有技术中还有一种方法是通过对沟道区进行反型离子注入研制出耗尽型晶体管，由于其仅对沟道区进行选择性反型离子注入，因此需要额外增加掩膜版，增加了成本。

发明内容

本发明要解决的技术问题是提供一种耗尽型功率半导体器件及其制造方法，工艺制程简单、成本低、阈值电压可控性好。

为解决上述技术问题，本发明提供了一种耗尽型功率半导体器件，包括：

半导体衬底；

位于所述半导体衬底上的第一掺杂类型的外延层；

形成于所述外延层内的第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反，所述阱区的表面具有第一掺杂类型的反型层；

依次位于所述外延层上的栅介质层和栅电极，所述阱区横向延伸至所述栅电极下方的距离为0.75×Xj+b，其中Xj为所述阱区的结深，-2μm≤b≤5μm。

可选地，所述b的取值范围为：0μm≤b≤1μm。

可选地，所述阱区横向延伸至所述栅电极下方的距离为1.5μm~5.5μm。

可选地，所述阱区横向延伸至所述栅电极下方的距离为2.25μm~4.75μm。

可选地，所述耗尽型功率半导体器件的阈值电压V_TH的取值范围为：-10V≤V_TH≤10V。

可选地，所述耗尽型功率半导体器件为n沟道器件，其阈值电压V_TH的取值范围为：-5V≤V_TH≤0V。

可选地，所述耗尽型功率半导体器件为p沟道器件，其阈值电压V_TH的取值范围为：0V≤V_TH≤5V。

可选地，所述耗尽型功率半导体器件为VDMOS器件，所述半导体衬底为第一掺杂类型的，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述栅电极两侧的阱区中还形成有第一掺杂类型的源区。

可选地，所述半导体衬底包括核心区域和位于所述核心区域周边的终端区域，所述终端区域的外延层中形成有第二掺杂类型的耐压环；所述终端区域的外延层表面上形成有场氧化层；所述耐压环上方、相邻场氧化层之间填充有氧化层；所述场氧化层、氧化层上覆盖有介质层，所述介质层中形成有通孔，金属场板通过该通孔与所述耐压环相连。

可选地，所述介质层中形成有一个或多个串联的保护齐纳二极管，其阴极与所述栅电极电性连接，其阳极与所述源区电性连接。

可选地，所述耗尽型功率半导体器件为IGBT器件，所述半导体衬底为第一掺杂类型的，所述半导体衬底面还形成有第二掺杂类型的集电区，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述栅电极两侧的阱区中还形成有第一掺杂类型的发射区。

可选地，所述耗尽型功率半导体器件为LDMOS器件，所述半导体衬底为第二掺杂类型的，所述阱区中形成有第一掺杂类型的源区，所述外延层内还形成有与所述阱区并列的第一掺杂类型的漏区，所述漏区和阱区之间的外延层上还形成有场氧化层，所述栅介质层和栅电极覆盖所述场氧化层和源区之间的外延层。

可选地，所述耗尽型功率半导体器件为LIGBT器件，所述半导体衬底为第二掺杂类型的，所述半导体衬底的上表面形成有第一掺杂类型的埋层，所述外延层位于所述埋层上，所述阱区中形成有第一掺杂类型的发射区，所述外延层中还形成有与所述阱区并列的第一掺杂类型的集电端阱区，所述集电端阱区中形成有第二掺杂类型的集电区，所述集电区和阱区之间的外延层上还形成有场氧化层，所述栅介质层和栅电极覆盖所述场氧化层和发射区之间的外延层。

本发明还提供了一种耗尽型功率半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上形成第一掺杂类型的外延层；

使用阱区注入掩膜版对所述外延层进行离子注入，注入的离子类型为与所述第一掺杂类型相反的第二掺杂类型，以在所述外延层中形成第二掺杂类型的阱区；

对所述外延层进行离子注入，注入的离子类型为第一掺杂类型，以在所述阱区的表面形成具有第一掺杂类型的反型层；

在所述外延层的表面依次形成栅介质层和栅电极层；

使用栅电极刻蚀掩膜版对所述栅电极层进行刻蚀以形成栅电极，所述阱区注入掩膜版与所述栅电极的刻蚀掩膜版之间具有偏离值b。

可选地，所述偏离值b的取值范围为：-2μm≤b≤5μm。

可选地，所述偏离值b的取值范围为：0μm≤b≤1μm。

可选地，形成所述反型层的离子注入中所采用的掩膜版为有源区掩膜版。

可选地，形成所述反型层的离子注入的剂量为1e12~5e13cm^-2。

可选地，形成所述反型层的离子注入的剂量为5e12~1e13cm^-2。

可选地，形成所述阱区的离子注入的剂量为5e12~3e14cm^-2。

可选地，形成所述阱区的离子注入的剂量为2e13~7e13cm^-2。

可选地，所述耗尽型功率半导体器件为VDMOS器件，所述半导体衬底为第一掺杂类型的，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述制造方法还包括：对所述栅电极两侧的阱区进行离子注入，注入的离子类型为第一掺杂类型，以在所述阱区中形成源区。

可选地，所述耗尽型功率半导体器件为IGBT器件，所述半导体衬底为第一掺杂类型的，所述半导体衬底面还形成有第二掺杂类型的集电区，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述制造方法还包括：对所述栅电极两侧的阱区进行离子注入，注入的离子类型为第一掺杂类型，以在所述阱区中形成发射区。

可选地，所述耗尽型功率半导体器件为LDMOS器件，所述半导体衬底为第二掺杂类型的，所述制造方法还包括：在所述外延层的表面形成场氧化层；对所述外延层进行离子注入，注入离子类型为第一掺杂类型，以在所述阱区中形成第一掺杂类型的源区，在所述阱区外的外延层中形成与所述阱区并列的第一掺杂类型的漏区，所述场氧化层位于所述漏区和阱区之间，所述栅介质层和栅电极覆盖所述场氧化层和源区之间的外延层。

可选地，所述耗尽型功率半导体器件为LIGBT器件，所述半导体衬底为第二掺杂类型的，所述半导体衬底的上表面形成有第一掺杂类型的埋层，所述外延层位于所述埋层上，所述制造方法还包括：在所述外延层的表面形成场氧化层；对所述外延层进行离子注入，以在所述阱区中形成第一掺杂类型的发射区，在所述阱区外的外延层中形成与所述阱区并列的第一掺杂类型的集电端阱区，在所述集电端阱区中形成第二掺杂类型的集电区，所述场氧化层位于所述集电区和阱区之间，所述栅介质层和栅电极覆盖所述场氧化层和发射区之间的外延层。

与现有技术相比，本发明具有以下优点：

本发明实施例的耗尽型功率半导体器件及其制造方法中，阱区的表面具有与阱区掺杂类型相反的反型层，而且阱区的注入掩膜版与所述栅电极的刻蚀掩膜版之间具有偏离值b，从而能够通过调节该偏离值b来精细化调整沟道长度，进而更加有效地调节阈值电压，提高了设计的灵活度。

本发明实施例的技术方案工艺制程简单，可与增强型功率半导体器件工艺兼容，能够适用于多种器件类型，例如MOSFET器件、IGBT器件等。

本发明实施例的技术方案中，形成反型层的离子注入过程可以采用先前形成有源区所采用的掩膜版，无需额外增加掩膜版，有利于降低成本。

附图说明

图1是本发明实施例的耗尽型功率半导体器件的制造方法的流程示意图；

图2至图5是本发明实施例的耗尽型VDMOS器件的制造方法中各步骤对应的器件剖面结构示意图；

图6是本发明实施例的IGBT器件的剖面结构示意图；

图7是本发明实施例的LDMOS器件的剖面结构示意图；

图8是本发明实施例的LIGBT器件的剖面结构示意图；

图9是本发明实施例的另一种VDMOS器件的剖面结构示意图；

图10是图9所述的VDMOS器件的元胞版图；

图11是图9所述的VDMOS器件的击穿曲线；

图12是图9所述的VDMOS器件的电流分布图；

图13是图9所述的VDMOS器件在偏移值b=0时的沟道成型特写图；

图14是图9所述的VDMOS器件在偏移值b=1.6μm时的沟道成型特写图；

图15是图9所述的VDMOS器件的杂质分布曲线；

图16是图9所述的VDMOS器件的阈值电压曲线。

具体实施方式

下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。

图1示出了本实施例的耗尽型功率半导体器件制造方法的流程示意图，包括以下步骤：

步骤S11，提供半导体衬底；

步骤S12，在所述半导体衬底上形成第一掺杂类型的外延层；

步骤S13，使用阱区注入掩膜版对所述外延层进行离子注入，注入的离子类型为与所述第一掺杂类型相反的第二掺杂类型，以在所述外延层中形成第二掺杂类型的阱区；

步骤S14，对所述外延层进行离子注入，注入的离子类型为第一掺杂类型，以在所述阱区的表面形成具有第一掺杂类型的反型层；

步骤S15，在所述外延层的表面依次形成栅介质层和栅电极层；

步骤S16，使用栅电极刻蚀掩膜版对所述栅电极层进行刻蚀以形成栅电极，所述阱区注入掩膜版与所述栅电极的刻蚀掩膜版之间具有偏离值b。

下面结合图2至图5对VDMOS器件制造方法中的各个步骤进行详细说明。需要说明的是，作为一个非限制性的例子，在本文中第一掺杂类型为n型，第二掺杂类型为p型。但是本领域技术人员应当理解，在实际应用中，第一掺杂类型也可以是p型，相应地，第二掺杂类型为n型。

首先参考图2，首先提供半导体衬底11，其可以是硅衬底、硅锗衬底等半导体制造领域中常用的衬底。本实施例中，半导体衬底11为n+掺杂的硅衬底。

之后在半导体衬底11的上表面生长n-掺杂的外延层12。并在外延层12的表面生长场氧化层（未示出），并通过光刻和刻蚀定义出有源区（图2中所示出的外延层区域都是有源区）。此外，还可以在外延层12的有源区部分的表面形成氧化层100。外延层12可以是常规外延生长所形成的掺杂的半导体层，也可以采用p/n交替的超级结（SJ，Super Junction）结构，用来降低导通电阻，进一步提高器件性能。

之后采用阱区注入掩膜版101对外延层12进行光刻、离子注入，从而在外延层12中形成p型阱区13。本实施例中注入离子可以是硼离子或者其他p型离子，注入离子的剂量为5e12~3e14cm^-2，优选为2e13~7e13cm^-2，其具体取值可以根据器件的阈值电压来确定。

接下来参考图3，对外延层12进行离子注入，注入离子类型与阱区3的掺杂类型相反且与外延层12的掺杂类型相同，从而在阱区13的表面形成n型掺杂的反型层14A。本实施例中，形成反型层14A的离子注入过程中所采用的掩膜版102可以是有源区掩膜版，从而无需额外增加掩膜版。本实施例中，本步骤注入的离子类型为n型，离子注入的剂量为1e12~5e13cm^-2，优选为5e12~1e13cm^-2。

采用有源区掩膜版注入之后，阱区13以外的外延层12表面区域的掺杂浓度得到加强，形成掺杂浓度高于外延层12的积累层14B。之后可以将外延层12表面的氧化层100去除。

经过离子注入之后，积累层14B的掺杂浓度得到加强，使得积累层14B与外延层12之间具有较大的浓度梯度，例如在一具体实施例中，积累层14B的浓度为1E17cm^-3，而外延层浓度为1E14cm^-3，二者相差3个数量级。

接下来参考图4，在外延层12的表面依次形成栅介质层15和栅电极层16，之后使用栅电极刻蚀掩膜版103对栅电极层16和栅介质层15进行刻蚀，从而形成栅电极G以及位于其下的栅介质层15。其中，栅电极G以及位于其下的栅介质层15覆盖相邻阱区13之间的外延层12。本实施例中，栅介质层15的材料为氧化硅，栅电极层16的材料为多晶硅或掺杂的多晶硅。

其中，阱区注入掩膜版101与栅电极刻蚀掩膜版103之间具有偏离值b。具体而言，阱区注入掩膜版101所定义的窗口边界与栅电极刻蚀掩膜版103所定义的窗口边界之间并非是对齐的，而是具有偏离值b。偏离值b的取值范围为-2μm≤b≤5μm，优选为0μm≤b≤1μm，偏离值b的具体取值可以根据器件的阈值电压来确定。由于阱区注入掩膜版101与栅电极刻蚀掩膜版103之间具有偏离值b，因而可以通过调节偏离值b来调节阱区13延伸至栅电极G下方的距离，从而精细化调整沟道长度，进而更加有效地调节阈值电压，提高了设计的灵活度，能够满足各种应用需求。

现有技术通常是使用栅电极刻蚀掩膜版103刻蚀形成栅电极G之后，以栅电极G为掩膜进行自对准离子注入来形成阱区13，因而阱区13延伸至栅电极G下方的距离取决于离子注入工艺以及随后的退火工艺，根据经验公式，阱区13横向延伸至栅电极G下方的距离为0.75×Xj，其中Xj为阱区的结深。但是，在本实施例中，阱区13是使用阱区注入掩膜版101来形成的，其与栅电极刻蚀掩膜版103之间具有偏离值b，因而阱区13横向延伸至栅电极G下方的距离为0.75×Xj+b，根据偏离值b的取值不同，其可以大于或小于传统的0.75×Xj。

例如，现有技术中，阱区13横向延伸至栅电极G下方的距离范围为0.75×Xj=1.5μm~4.5μm，较好范围为2.25μm~3.75μm。而本实施例中，偏离值b的取值为-2μm≤b≤5μm，优选为0μm≤b≤1μm，相应的，阱区13延伸至栅电极G下方的距离为0.75×Xj+b=1.5μm~5.5μm，较好范围为2.25μm~4.75μm。

之后参考图5，对栅电极G两侧的阱区13进行离子注入，注入的离子类型为n型，从而在阱区13中形成源区17，该离子注入过程可以是以栅电极G为掩膜的自对准注入。此外，还可以在阱区13中通过离子注入形成与阱区13掺杂类型相同的阱区接触区18。接下来可以在整个表面淀积介质层19，并对该介质层19进行刻蚀以形成接触孔，暴露出栅电极G和源区17，之后可以在接触孔中填充金属（例如通过溅射的方式形成铝）从而形成源电极S。接下来还可以在半导体衬底11的底面上形成漏电极1D。

至此，本实施例的VDMOS器件已经形成，其结构如图5所示，主要包括：n+掺杂的半导体衬底11；位于半导体衬底11上的n-掺杂的外延层12；位于外延层12内的p掺杂的阱区13，阱区13的表面具有n型掺杂的反型层14A；阱区13以外的外延层12的表面具有浓度加深的积累层14B；栅介质层15和栅电极G，覆盖相邻阱区13之间的外延层12；n+掺杂的源区17及p+掺杂的接触区18，位于栅电极G两侧的阱区13中。其中，阱区13的注入掩膜版101与栅电极刻蚀掩膜版103之间具有偏离值b。其中，阱区13横向延伸至栅电极G下方的距离为0.75×Xj+b，其中Xj为所述阱区的结深，例如可以是1.5μm~5.5μm，较好为2.25μm~4.75μm，b的取值范围为-2μm≤b≤5μm，较好为：0μm≤b≤1μm。（掺杂浓度的高低说明如下：n+>n>n-，p+>p>p-，下同）

图6示出了本实施例提供的IGBT器件的剖面图，包括：n+掺杂的半导体衬底61；位于半导体衬底61上的n-掺杂的外延层62；位于外延层62中的p掺杂的阱区63；阱区63的表面具有n型掺杂的反型层64A；阱区63以外的外延层62的表面具有浓度加深的积累层64B；阱区63中形成有n+掺杂的发射区67以及p+掺杂的接触区68；堆叠的栅介质层65和栅电极G覆盖相邻阱区63之间的外延层62，发射区67位于栅电极G的两侧；与发射区67电性连接的发射极E；围绕发射极E的介质层69；形成于半导体衬底61底面上的p型掺杂的集电区610A；与集电区610A电学接触的集电极C。其中，阱区63形成过程中所采用的掩膜版为阱区注入掩膜版601，反型层64A形成过程中所采用的掩膜版为有源区掩膜版602，栅电极G形成过程中所采用的掩膜版为栅电极刻蚀掩膜版603。其中，阱区63横向延伸至栅电极G下方的距离为0.75×Xj+b，其中Xj为所述阱区的结深，例如可以是1.5μm~5.5μm，较好为2.25μm~4.75μm，b的取值范围为-2μm≤b≤5μm，较好为：0μm≤b≤1μm。

图6所示的IGBT器件的形成方法与前述VDMOS器件的形成方法类似，区别主要是将源区的形成过程替换为发射区67的形成过程，以及在半导体衬底61的底面形成p型掺杂的集电区610A，集电区610A可以在半导体衬底61的底面减薄之后通过背面的离子注入来形成。与VDMOS器件形成过程相同地，阱区注入掩膜版601与栅电极刻蚀掩膜版603之间具有偏离值b。

图7示出了本实施例提供的LDMOS器件的剖面结构示意图，包括：p+掺杂的半导体衬底71；位于半导体衬底71上的n-掺杂的外延层72；形成于外延层72上的场氧化层72A’，场氧化层72A’覆盖区域以外的区域为有源区2A；位于外延层72中的p掺杂的阱区73；位于外延层72中的n掺杂的漏端缓冲区73A；阱区73的表面具有n型掺杂的反型层74A；阱区73以外的外延层72以及漏端阱区73A的表面具有浓度加深的积累层74B；阱区73中形成有n+掺杂的源区77以及p+掺杂的接触区78；漏端阱区73A中形成有n+掺杂的漏区77A，漏区77A可以和源区77在同一离子注入过程中一起形成；堆叠的栅介质层75和栅电极G覆盖场氧化层72A’与源区77之间的外延层72；与源区77电性连接的源电极S；围绕源电极S的介质层79；与漏区77A电性接触的漏电极D；形成于半导体衬底71底面上的衬底电极Sub。其中，阱区73形成过程中所采用的掩膜版为阱区注入掩膜版701，反型层74A形成过程中所采用的掩膜版为有源区掩膜版702，栅电极G形成过程中所采用的掩膜版为栅电极刻蚀掩膜版703。其中，阱区73横向延伸至栅电极G下方的距离为0.75×Xj+b，其中Xj为所述阱区的结深，例如可以是1.5μm~5.5μm，较好为2.25μm~4.75μm，b的取值范围为-2μm≤b≤5μm，较好为：0μm≤b≤1μm。

图7所示的LDMOS器件的形成方法与前述VDMOS器件的形成方法类似，区别主要是漏区77A与阱区73是并列形成在外延层72中的，而非形成在半导体衬底71的背面；另外，所形成的场氧化层72A’位于漏区77A和阱区73之间，栅介质层75和栅电极G覆盖场氧化层72A’和源区77之间的外延层72。与VDMOS器件形成过程相同地，阱区注入掩膜版701与栅电极刻蚀掩膜版703之间具有偏离值b。

图8示出了本实施例提供的LIGBT器件的剖面结构示意图，包括：p+掺杂的半导体衬底81，其表面上形成有n+掺杂的埋层81A，埋层81A可以通过对半导体衬底81进行离子注入来形成；位于埋层81A上的n-掺杂的外延层82；形成于外延层82上的场氧化层82A’，场氧化层82A’覆盖区域以外的区域为有源区2A；位于外延层82中的p掺杂的阱区83；位于外延层82中的n掺杂的集电端阱区83A；阱区83的表面具有n型掺杂的反型层84A；阱区83以外的外延层82以及集电端阱区83A的表面具有浓度加深的积累层84B；阱区83中形成有n+掺杂的发射区87以及p+掺杂的接触区88；集电端阱区83A中形成有p+掺杂的集电区88A；堆叠的栅介质层85和栅电极G覆盖场氧化层82A’与发射区87之间的外延层82；与发射区87电性连接的发射极E；围绕发射极E的介质层89；与集电区88A电性接触的集电极C；形成于半导体衬底81底面上的衬底电极Sub。其中，阱区83形成过程中所采用的掩膜版为阱区注入掩膜版801，反型层84A形成过程中所采用的掩膜版为有源区掩膜版802，栅电极G形成过程中所采用的掩膜版为栅电极刻蚀掩膜版803。其中，阱区83横向延伸至栅电极G下方的距离为0.75×Xj+b，其中Xj为所述阱区的结深，例如可以是1.5μm~5.5μm，较好为2.25μm~4.75μm，b的取值范围为-2μm≤b≤5μm，较好为：0μm≤b≤1μm。

图8所示的LIGBT器件的形成方法与前述IGBT器件的形成方法类似，区别主要是集电区88A与阱区83是并列形成在外延层82中的，而非形成在半导体衬底81的背面，另外半导体衬底81的表面上形成有埋层81A。与上述几种器件形成过程相同地，阱区注入掩膜版801与栅电极刻蚀掩膜版803之间具有偏离值b。

以上所形成的各种耗尽型器件中，阈值电压V_TH的取值范围为：-10V≤V_TH≤10V；较佳范围为-5V≤V_TH≤5V，可以根据不同需求选择。另外需要说明的是，对于n沟道器件，其阈值电压V_TH的取值范围较佳为：-5V≤V_TH≤0V；对于p沟道器件，其阈值电压V_TH的取值范围较佳为：0V≤V_TH≤5V。

图9示出了本实施例的另一种VDMOS器件的剖面结构图，与图5所示的VDMOS器件基本类似，其中图5仅示出了器件的核心（cell）区域2A，图9还示出了核心区域2A周边的终端区域（termination zone）2B。核心区域2A的具体结构及形成方法请参见图5及相关描述，其中相同的标号在图9中仍然适用，这里不再赘述。

在终端区域2B中，外延层12中形成有多个p型掺杂的耐压环13B；外延层12的表面上形成有场氧化层12A’；耐压环13B上方、相邻场氧化层12A’之间可以填充有氧化层19A；介质层19覆盖整个器件的表面；介质层19中可以形成有通孔，金属场板10通过该通孔与耐压环13B相连。此外，栅电极G和源电极S之间还可以形成有ESD保护结构，例如相互间隔的多个n型掺杂的多晶硅层16A和p型掺杂的多晶硅层16B形成串联的保护齐纳（Zener）管，其中个n型掺杂的多晶硅层16A与栅电极G电性连接，p型掺杂的多晶硅层16B与源电极S电性连接。本实施例中采用保护二极管来增强ESD能力，核心区域2A采用了条状、圆形阵列版图（如图10所示），另外终端区域2B采用金属场板10和耐压环13B结合的方式来提高击穿电压，使其击穿电压可以达到655V（如图11所示）。当然，在其他实施例中，还可以采用场板（FP，Field Plate）、线性变掺杂（VLD，Variation of LateralDoping）、场限环（FLR，Field Limiting Ring）等其他本领域技术人员公知的终端技术来提高耐压。

图12是图9所述的VDMOS器件在VGS=0V，VDS=25V时的电流分布图，由图可知，VGS=0V器件即可导通，验证了“耗尽”特性。图13是图9所述的VDMOS器件在偏移值b=0（此时沟道长度L1≈1.8μm）时的沟道成型特写图，图14是图9所述的VDMOS器件在偏移值b=1.6μm（此时沟道长度L2≈3.2μm）时的沟道成型特写图。图15是图9所述的VDMOS器件的杂质分布曲线，图16是图9所述的VDMOS器件的阈值电压曲线，由于浓度对沟道深度的积分即是总的沟道耗尽电荷量（Q），在其他相同条件下，Q值决定了阈值电压V_TH，Q值越大V_TH越小；随b值增大，V_TH也逐渐增大，当b值增大到一定程度时，V_TH>0，器件由耗尽型变为增强型。

综上，本实施例的技术方案中，阱区注入掩膜版与栅电极刻蚀掩膜版之间具有偏离值b，通过该偏离值b可以精细化调节器件的沟道长度，进而有效地调节器件的阈值电压，提高了设计灵活度。本实施例所提供的耗尽型功率半导体器件可以用于固态继电器、线性放大器、逆变器、恒流源、电源电路等应用中。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种耗尽型功率半导体器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上的第一掺杂类型的外延层；

2.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述b的取值范围为：0μm≤b≤1μm。

3.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述阱区横向延伸至所述栅电极下方的距离为1.5μm~5.5μm。

4.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述阱区横向延伸至所述栅电极下方的距离为2.25μm~4.75μm。

5.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件的阈值电压V_TH的取值范围为：-10V≤V_TH≤10V。

6.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件为n沟道器件，其阈值电压V_TH的取值范围为：-5V≤V_TH≤0V。

7.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件为p沟道器件，其阈值电压V_TH的取值范围为：0V≤V_TH≤5V。

8.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件为VDMOS器件，所述半导体衬底为第一掺杂类型的，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述栅电极两侧的阱区中还形成有第一掺杂类型的源区。

9.根据权利要求7所述的耗尽型功率半导体器件，其特征在于，所述半导体衬底包括核心区域和位于所述核心区域周边的终端区域，所述终端区域的外延层中形成有第二掺杂类型的耐压环；所述终端区域的外延层表面上形成有场氧化层；所述耐压环上方、相邻场氧化层之间填充有氧化层；所述场氧化层、氧化层上覆盖有介质层，所述介质层中形成有通孔，金属场板通过该通孔与所述耐压环相连。

10.根据权利要求8所述的耗尽型功率半导体器件，其特征在于，所述介质层中形成有一个或多个串联的保护齐纳二极管，其阴极与所述栅电极电性连接，其阳极与所述源区电性连接。

11.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件为IGBT器件，所述半导体衬底为第一掺杂类型的，所述半导体衬底面还形成有第二掺杂类型的集电区，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述栅电极两侧的阱区中还形成有第一掺杂类型的发射区。

12.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件为LDMOS器件，所述半导体衬底为第二掺杂类型的，所述阱区中形成有第一掺杂类型的源区，所述外延层内还形成有与所述阱区并列的第一掺杂类型的漏区，所述漏区和阱区之间的外延层上还形成有场氧化层，所述栅介质层和栅电极覆盖所述场氧化层和源区之间的外延层。

13.根据权利要求1所述的耗尽型功率半导体器件，其特征在于，所述耗尽型功率半导体器件为LIGBT器件，所述半导体衬底为第二掺杂类型的，所述半导体衬底的上表面形成有第一掺杂类型的埋层，所述外延层位于所述埋层上，所述阱区中形成有第一掺杂类型的发射区，所述外延层中还形成有与所述阱区并列的第一掺杂类型的集电端阱区，所述集电端阱区中形成有第二掺杂类型的集电区，所述集电区和阱区之间的外延层上还形成有场氧化层，所述栅介质层和栅电极覆盖所述场氧化层和发射区之间的外延层。

14.一种耗尽型功率半导体器件的制造方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成第一掺杂类型的外延层；

在所述外延层的表面依次形成栅介质层和栅电极层；

15.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，所述偏离值b的取值范围为：-2μm≤b≤5μm。

16.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，所述偏离值b的取值范围为：0μm≤b≤1μm。

17.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，形成所述反型层的离子注入中所采用的掩膜版为有源区掩膜版。

18.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，形成所述反型层的离子注入的剂量为1e12~5e13cm^-2。

19.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，形成所述反型层的离子注入的剂量为5e12~1e13cm^-2。

20.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，形成所述阱区的离子注入的剂量为5e12~3e14cm^-2。

21.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，形成所述阱区的离子注入的剂量为2e13~7e13cm^-2。

22.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，所述耗尽型功率半导体器件为VDMOS器件，所述半导体衬底为第一掺杂类型的，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述制造方法还包括：对所述栅电极两侧的阱区进行离子注入，注入的离子类型为第一掺杂类型，以在所述阱区中形成源区。

23.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，所述耗尽型功率半导体器件为IGBT器件，所述半导体衬底为第一掺杂类型的，所述半导体衬底面还形成有第二掺杂类型的集电区，所述栅介质层和栅电极覆盖相邻阱区之间的外延层，所述制造方法还包括：对所述栅电极两侧的阱区进行离子注入，注入的离子类型为第一掺杂类型，以在所述阱区中形成发射区。

24.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，所述耗尽型功率半导体器件为LDMOS器件，所述半导体衬底为第二掺杂类型的，所述制造方法还包括：在所述外延层的表面形成场氧化层；对所述外延层进行离子注入，注入离子类型为第一掺杂类型，以在所述阱区中形成第一掺杂类型的源区，在所述阱区外的外延层中形成与所述阱区并列的第一掺杂类型的漏区，所述场氧化层位于所述漏区和阱区之间，所述栅介质层和栅电极覆盖所述场氧化层和源区之间的外延层。

25.根据权利要求14所述的耗尽型功率半导体器件的制造方法，其特征在于，所述耗尽型功率半导体器件为LIGBT器件，所述半导体衬底为第二掺杂类型的，所述半导体衬底的上表面形成有第一掺杂类型的埋层，所述外延层位于所述埋层上，所述制造方法还包括：在所述外延层的表面形成场氧化层；对所述外延层进行离子注入，以在所述阱区中形成第一掺杂类型的发射区，在所述阱区外的外延层中形成与所述阱区并列的第一掺杂类型的集电端阱区，在所述集电端阱区中形成第二掺杂类型的集电区，所述场氧化层位于所述集电区和阱区之间，所述栅介质层和栅电极覆盖所述场氧化层和发射区之间的外延层。