CN105097801B

CN105097801B - 半导体元件、其制造方法与其操作方法

Info

Publication number: CN105097801B
Application number: CN201410211024.1A
Authority: CN
Inventors: 陈永初
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2014-05-19
Filing date: 2014-05-19
Publication date: 2018-03-23
Anticipated expiration: 2034-05-19
Also published as: CN105097801A

Abstract

本发明公开了一种半导体元件、其制造方法与其操作方法，该半导体元件包括：金属氧化物半导体晶体管、电阻以及增纳二极管。金属氧化物半导体晶体管包括栅极、源极与漏极。电阻的一端与漏极电性连接，其中电阻具有高电阻值，足以使大部分电流均流过金属氧化物半导体晶体管。增纳二极管包括阴极与阳极，阴极与栅极以及电阻的另一端电性连接，阳极与基底栅极电性连接。

Description

半导体元件、其制造方法与其操作方法

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种高压半导体元件、其制造方法及其操作方法。

背景技术

高压元件工艺广泛地使用在电源管理集成电路(Power Management IC，PMIC)、切换式电源供应(switching mode power supply，SMPS)以及发光二极管(light emittingdiode，LED)驱动器。近年来，随着环保意识抬头，高转换效率以及低待机功率耗损的绿色能源需求逐渐受到重视，使得LED广泛地使用在照明上。一般而言，LED驱动器可分成线性LED驱动器(Linear LED driver)以及切换式LED驱动器(Switch mode LED driver)。

高压线性LED电路使用高压空乏型金属氧化物半导体(High Voltage DepletionMOS，HV-DMOS)元件或高压结场效晶体管(High Voltage Junction Field EffectTransistor，HV-JFET)当作电流来源。然而，HV-JFET需要较大的漂移区(drift region)面积来形成减少表面电场(Reduced Surface Field，RESURF)，而且HV-JFET的夹止(pinchoff)特性也较不敏锐。反观，HV-DMOS则可利用栅极到源极间的压差使得漏极电流增加，其中HV-DMOS的漏极电流大于HV-JFET的漏极电流。因此，高压元件通常使用HV-DMOS以达到减少元件面积且增加漏极电流的功效。

发明内容

本发明提供一种半导体元件可以在仅增加少许的面积的况下，增大漏极电流。

本发明的半导体元件的制造方法可以与现有的高压半导体工艺兼容，不需要额外增加掩模与工艺。

本发明提出一种半导体元件，包括金属氧化物半导体晶体管、齐纳二极管以及高阻值导体结构。金属氧化物半导体晶体管位于基底上，其包括具有一第一导电型的一高压阱区、隔离结构、具有所述第一导电型的源极区与漏极区以与栅极结构。高压阱区位于所述基底中。隔离结构位于所述高压阱区上。源极区位于所述隔离结构的第一侧的所述高压阱区中。漏极区位于所述隔离结构的第二侧的所述高压阱区中。栅极结构位于所述高压阱区上，并延伸覆盖部分所述隔离结构。所述栅极结构下方的所述高压阱区的掺杂深度小于位于所述源极区与所述漏极区下方的所述高压阱区的掺杂深度。齐纳二极管位于所述基底上，其包括与基底栅极电性连接的阳极；以及与所述栅极结构电性连接的阴极。高阻值导体结构位于所述隔离结构的上方，其为连续的结构，其第一端与所述漏极区电性连接，且其第二端与所述齐纳二极管的所述阴极以及所述栅极结构电性连接。

依照本发明实施例所述，上述齐纳二极管包括具有所述第一导电型的第一阱区、具有所述第二导电型的第一掺杂区、具有所述第一导电型的基体区、具有所述第一导电型的一第二掺杂区、具有所述第一导电型的一第三掺杂区、具有所述第二导电型的一第二阱区以及具有所述第二导电型的一第四掺杂区。第一阱区位于所述基底中。第一掺杂区位于所述第一阱区中。基体区位于所述第一阱区中，其中所述基体区位于所述第一掺杂区的下方。第二掺杂区位于所述第一掺杂区的第一侧的所述第一阱区中。第三掺杂区位于所述第一掺杂区的第二侧的所述第一阱区中。第二阱区位于所述基底中，与所述第一阱区相邻。第四掺杂区，位于所述第二阱区中。

本发明还提出一种半导体元件，包括金属氧化物半导体晶体管、齐纳二极管以及高阻值导体结构。金属氧化物半导体晶体管位于基底上，其包括具有一第一导电型的一高压阱区、隔离结构、具有所述第一导电型的源极区与漏极区、栅极结构、具有一第二导电型的第一阱区、具有所述第二导电型的第一场区以及具有所述第二导电型的一第一掺杂区。高压阱区位于所述基底中。隔离结构位于所述高压阱区上。源极区位于所述隔离结构的第一侧的所述高压阱区中。漏极区位于所述隔离结构的第二侧的所述高压阱区中。栅极结构位于所述高压阱区上，其中所述栅极结构部分覆盖所述隔离结构。第一阱区位于所述隔离结构与所述源极区之间的所述高压阱区之内。第一场区位于所述第一阱区中。第一掺杂区位于所述第一场区中，其中所述第一掺杂区与一基底栅极电性连接且与所述栅极结构相邻。齐纳二极管位于所述基底上，其包括与基底栅极电性连接的阳极；以及与所述栅极结构电性连接的阴极。高阻值导体结构位于所述隔离结构的上方，其为连续的结构，其第一端与所述漏极区电性连接，且其第二端与所述齐纳二极管的所述阴极以及所述栅极结构电性连接。

依照本发明实施例所述，上述齐纳二极管包括：具有所述第一导电型的第二阱区、具有所述第二导电型的第二掺杂区、具有所述第一导电型的基体区、具有所述第一导电型的第三掺杂区、具有所述第一导电型的第四掺杂区、具有所述第二导电型的第三阱区、具有所述第二导电型的第二场区以及具有所述第二导电型的第五掺杂区。第二阱区位于所述基底中。第二掺杂区位于所述第二阱区中。基体区位于所述第二阱区中，其中所述基体区位于所述第二掺杂区的下方。第三掺杂区位于所述第二掺杂区的第一侧的所述第二阱区中。第四掺杂区位于所述第二掺杂区的第二侧的所述第二阱区中。第三阱区，位于所述基底中，与所述第一阱区相邻。第二场区位于所述第三阱区中。第五掺杂区电性连接所述基体栅极，位于所述第二场区中。

本发明又提出一种半导体元件的制造方法，包括于基底上形成金属氧化物半导体晶体管。于所述金属氧化物半导体晶体管的第一侧的所述基底上形成齐纳二极管。所述齐纳二极管包括阳极与阴极，其中阳极与基底栅极电性连接，阴极与金属氧化物半导体晶体管电性连接。所述齐纳二极管的形成步骤包括于所述基底中形成具有第一导电型的第一阱区，于所述第一阱区中形成具有一第二导电型的第一掺杂区，于所述第一阱区中形成具有所述第一导电型的基体区，其中所述基体区位于所述第一掺杂区的下方。于所述第一掺杂区的第一侧的所述第一阱区中形成具有所述第一导电型的第二掺杂区。于所述第一掺杂区的第二侧的所述第一阱区中形成具有所述第一导电型的第三掺杂区。于所述基底中形成具有所述第二导电型的第二阱区，所述第二阱区与所述第一阱区相邻。于所述第二阱区中形成具有所述第二导电型的第四掺杂区。于所述隔离结构的上方形成高阻值导体结构，其中所述高阻值导体结构为连续的结构。所述第一掺杂区与所述第四掺杂区做为所述齐纳二极管的阳极。所述第二掺杂区与所述第三掺杂区做为所述齐纳二极管的所述阴极。所述高阻值导体结构的第一端与所述漏极区电性连接，所述高阻值导体结构的第二端与所述齐纳二极管的所述阴极以及所述金属氧化物半导体晶体管的栅极电性连接。

依照本发明实施例所述，上述金属氧化物半导体晶体管的形成步骤包括于所述基底中形成具有所述第一导电型的高压阱区。于所述高压阱区上形成隔离结构。于所述隔离结构的第一侧的所述高压阱区中形成具有所述第一导电型的源极区。于所述隔离结构的第二侧的所述高压阱区中形成具有所述第一导电型的漏极区。于所述高压阱区上形成所述栅极结构，其中所述栅极结构部分覆盖所述隔离结构，且所述栅极结构下方的所述高压阱区的掺杂深度小于所述源极区与所述漏极区下方的所述高压阱区的掺杂深度。

依照本发明实施例所述，上述所述金属氧化物半导体晶体管的形成步骤包括于所述基底中形成具有所述第一导电型的高压阱区。于所述高压阱区上形成隔离结构。于所述隔离结构的第一侧的所述高压阱区中形成具有所述第一导电型的源极区。于所述隔离结构的第二侧的所述高压阱区中形成具有所述第一导电型的漏极区。于所述高压阱区上形成栅极结构，其中所述栅极结构部分覆盖所述隔离结构。于所述隔离结构与所述源极区之间的所述高压阱区中形成具有所述第二导电型的第三阱区。于所述第三阱区中形成具有所述第二导电型的第一场区。于所述第一场区中形成具有所述第二导电型的第五掺杂区，其中所述第五掺杂区与基底栅极电性连接且与所述栅极结构相邻。所述齐纳二极管的形成步骤包括在所述第二阱区中形成第二场区，其中所述第四掺杂区形成于所述第二场区中。

本发明还提供一种半导体元件，包括金属氧化物半导体晶体管、齐纳二极管以及电阻。金属氧化物半导体晶体管包括栅极、源极与漏极。电阻，其一端与漏极电性连接，其中电阻具有高电阻值，足以使大部分电流均流过金属氧化物半导体晶体管。齐纳二极管包括阴极与阳极，阴极与栅极以及电阻的另一端电性连接，阳极与基底栅极电性连接。

本发明还提供一种上述半导体元件的操作方法，包括在漏极施加0V至600V的漏极电压，并在基底栅极0V或负电压。

本发明还提供一种上述半导体元件的操作方法，包括漏极施加0V至600V的漏极电压，并在源极施加0V，且在基底栅极施加负电压，以使金属氧化物半导体晶体管达到夹止状态。

基于上述，本发明的半导体元件包括金属氧化物半导体晶体管、齐纳二极管以及高阻值导体结构。此高阻值导体结构可做为高阻值电阻，提供压降给齐纳二极管，而齐纳二极管可产生压差给金属氧化物半导体晶体管的栅极，提高栅极电压，使得漏极电流增加。由于做为高阻值电阻的高阻值导体结构可以设置在半导体元件原有的隔离结构上，不需要增加额外的布局面积，而齐纳二极管的面积很小，因此，本发明可以在仅增加少许的面积的况下，增大电流。此外，本发明可利用图案化的掩模层与离子注入工艺来调整栅极结构下方的高压阱区的掺杂深度。另外，本发明的半导体元件的制造方法可以与现有的高压半导体工艺兼容，不需要额外增加掩模与工艺。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A为本发明的第一实施例的半导体元件的剖面示意图。

图1B为图1A的半导体元件的上视图。

图2为图1A的半导体元件的等效电路图。

图3为本发明的第二实施例的半导体元件的立体剖面示意图。

图4A为图3的A-A’切线的剖面示意图。

图4B为图3的B-B’切线的剖面示意图。

图4C为图3的C-C’切线的剖面示意图。

图4D为图3的D-D’切线的剖面示意图。

图5为本发明另一实施例的半导体元件的剖面示意图。

图6为应用本发明半导体元件来驱动LED的等效电路图。

图7为图6的电路的应用例的等效电路图。

【符号说明】

10、30、40、50：隔离结构

20：高阻值导体结构

70：驱动电路

74：调光电路

100、500：基底

100a：基体

102、102a、102b、102c、202、202a、202b、202c：高压阱区

104：源极区

106：漏极区

108：栅极结构

108a：栅极

108b：栅介电层

110：顶层

112：淡掺杂层

114、116、128：阱区

118：基体区

120、122、124、126、132：掺杂区

130、134：场区

136：埋入层

138：外延层

200、400：金属氧化物半导体晶体管

300、600：齐纳二极管

D1、D2、D3：深度

W：宽度

G：栅极

D：漏极

S：源极

R、R’：电阻

Z：齐纳二极管

BG：基底栅极

DIM：调光控制讯号

具体实施方式

在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本发明并不以此为限。另外，相同或相似的元件符号代表相同或相似的元件。

图1A为本发明的第一实施例的半导体元件的剖面示意图。图1B为图1A的半导体元件的上视图。请参照图1A，本发明的第一实施例的半导体元件包括：金属氧化物半导体晶体管200、齐纳二极管300以及高阻值导体结构20。金属氧化物半导体晶体管200位于基底100上。齐纳二极管300位于基底100上，与金属氧化物半导体晶体管200相邻。基底100的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。基底100也可以是硅覆绝缘(SOI)基底。

金属氧化物半导体晶体管200可以为空乏型金属氧化物半导体晶体管，但不以此为限。金属氧化物半导体晶体管200包括具有第一导电型的高压阱区102、隔离结构10、栅极结构108、具有第一导电型的源极区104以及具有第一导电型的漏极区106。

具有第一导电型的高压阱区102位于基底100中。在本发明实施例中，高压阱区102可以分为高压阱区102a、102b、102c三部分。高压阱区102c位于高压阱区102a与高压阱区102b之间。更具体地说，高压阱区102c位于栅极结构108下方，其掺杂深度D1小于源极区104与漏极区106下方的高压阱区102的掺杂深度D2、D3。高压阱区102a、102b、102c的形成方法可于基底上100上形成图案化的掩模层。此图案化的掩模层覆盖预定形成高压阱区102c的基底上100上，暴露出预定形成高压阱区102a、102b的基底100。接着，进行离子注入工艺，以形成高压阱区102a、102b。之后，进行热工艺。高压阱区102a、102b中所注入的掺杂扩散至栅极结构108的下方区域，而形成高压阱区102c。由于掺杂浓度的梯度(gradient)不同，因此经由扩散形成的高压阱区102c的掺杂深度会小于高压阱区102a、102b的掺杂深度。在一实施例中，高压阱区102所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×10¹¹/cm²至8×10¹²/cm²。

隔离结构10位于高压阱区102上。隔离结构10的材料例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成的方法可以利用局部区域热氧化法(LOCOS)、浅沟道隔离法(STI)或深沟道隔离法(DTI)。

具有第一导电型的源极区104位于隔离结构10的第一侧的高压阱区102中。具有第一导电型的漏极区106位于隔离结构10的第二侧的高压阱区102中。源极区104与漏极区106可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，源极区104与漏极区106所注入的掺杂例如是磷或是砷，掺杂的剂量例如是8×10¹⁴/cm²至1×10¹⁶/cm²。

栅极结构108位于高压阱区102上并且覆盖部分的隔离结构10。更具体地说，栅极结构108包括栅极108a以与栅介电层108b。栅介电层108b与栅极108a的形成方法可以先形成栅介电材料层与栅极材料层。栅极材料层的材料包括多晶硅、金属、金属硅化物或其组合，形成方法例如是化学气相沉积法。栅介电材料层的材料例如是氧化硅、氮化硅或是介电常数大于4的高介电常数材料，形成方法例如是热氧化法或是化学气相沉积法。之后，再以光刻与刻蚀工艺图案化栅极材料层与栅介电材料层。

在本实施例中，在基底栅极(body gate)施加电压可使金属氧化物半导体晶体管200达到夹止(pinch off)状态。因此，可通过不同的掺杂深度的高压阱区102来调整金属氧化物半导体晶体管200的夹止电压。在本实施例中，由于高压阱区102c的掺杂深度D1小于高压阱区102a、102b的掺杂深度D2、D3。

在一实施例中，金属氧化物半导体晶体管200可以更包括具有第二导电型的顶层110以及具有第一导电型的淡掺杂层112。顶层110位于隔离结构10的下方的高压阱区102中。顶层110具有减少表面电场(RESURF)的功效，进而提升金属氧化物半导体晶体管200的崩溃电压(breakdown voltage)。顶层110可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，顶层110所注入的掺杂例如是硼，掺杂的剂量例如是5×10¹¹/cm²至5×10¹³/cm²。淡掺杂层112位于隔离结构10与顶层110之间。淡掺杂层112可降低所在区域的导通电阻，以增加金属氧化物半导体晶体管200的漏极电流。淡掺杂层112可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，淡掺杂层112所注入的掺杂例如是磷或是砷，掺杂的剂量例如是5×10¹¹/cm²至2×10¹³/cm²。

高阻值导体结构20位于隔离结构10的上方。虽然在剖面图1A中的高阻值导体结构20为多个彼此分离的部分。然而，本发明的高阻值导体结构20为连续的结构(图1B)所示。请参照图1B，高阻值导体结构20的第一端与漏极区106电性连接，而高阻值导体结构20的第二端则与栅极结构108以及齐纳二极管300电性连接。附带一提，虽然，在图1B所示的半导体元件为圆形，高阻值导体结构20为螺旋状或圆环状，但本发明不以此为限。本发明的半导体元件的形状可以依照实际的需求来设计，其形状可以是圆形、椭圆型以及八边形或其组合；而高阻值导体结构20可以依照半导体元件的形状来改变。此外，本发明其他实施例的半导体元件亦可利用多通道(multi-channel)来调整漏极电流及其饱和电流。

在本实施例中，高阻值导体结构20可视为高阻值电阻。高阻值导体结构20的形成方法例如是形成导体材料层，然后，利用光刻与刻蚀工艺图案化。导体材料层的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法。上述高阻值导体结构20的阻值可利用离子注入掺质的剂量来调整。在一实施例中，注入于高阻值导体结构20的掺杂例如是磷，掺杂的剂量例如是1x10¹³至1x10¹⁵/cm²。

齐纳二极管300与金属氧化物半导体晶体管200相邻。齐纳二极管300包括具有第一导电型的阱区114、具有第二导电型的阱区116、具有第一导电型的基体区118、具有第二导电型的掺杂区120、具有第一导电型的掺杂区122、具有第一导电型的掺杂区124以及具有第二导电型的掺杂区126。掺杂区120与掺杂区126可做为齐纳二极管300的阳极，与基底栅极(BG)电性连接。掺杂区122与掺杂区124可做为齐纳二极管300的阴极，与金属氧化物半导体晶体管200的栅极108a以及高阻值导体结构20电性连接。

更详细地说，具有第一导电型的阱区114位于基底100中。阱区114可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，阱区114所注入的掺杂例如是磷或是砷，掺杂的剂量例如是8×10¹¹/cm²至4×10¹³/cm²。

具有第二导电型的阱区116位于高压阱区102与阱区114之间的基底100中。阱区116可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，阱区116所注入的掺杂例如是硼，掺杂的剂量例如是5×10¹²/cm²至1×10¹⁴/cm²。

具有第二导电型的掺杂区120位于阱区114中；具有第二导电型的掺杂区126位于阱区116中。在一实施例中，掺杂区120与掺杂区126可做为齐纳二极管300的阳极，与基底栅极BG电性连接。掺杂区120与掺杂区126可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，掺杂区120与掺杂区126所注入的掺杂例如是硼，掺杂的剂量例如是8×10¹⁴/cm²至1×10¹⁶/cm²。

具有第一导电型的掺杂区122与具有第一导电型的掺杂区124在阱区114中，分别位于掺杂区120的第一侧与第二侧。掺杂区122与掺杂区124可做为齐纳二极管300的阴极，与栅极108a以及高阻值导体结构20电性连接。掺杂区122与掺杂区124可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，掺杂区122与掺杂区124所注入的掺杂例如是磷或是砷，掺杂的剂量例如是8×10¹⁴/cm²至1×10¹⁶/cm²。

具有第一导电型的基体区118位于掺杂区120的下方的阱区114中。齐纳二极管300的崩溃电压可通过基体区118的掺杂浓度的不同来进行调整。基体区118可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，基体区118所注入的掺杂例如是磷或是砷，掺杂的剂量例如是8×10¹²/cm²至2×10¹³/cm²。

齐纳二极管300可更包括隔离结构30与隔离结构40。隔离结构30位于齐纳二极管300的掺杂区126与金属氧化物半导体晶体管200的源极区104之间的基底100上。隔离结构40位于阱区114与阱区116之间。隔离结构30与隔离结构40的材料例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成的方法可以利用局部区域热氧化法、浅沟道隔离法或深沟道隔离法。

简而言之，在本发明的第一实施例中，通过具有高阻值电阻特性的高阻值导体结构20以及齐纳二极管300可以增加金属氧化物半导体晶体管200的漏极电流。由于高阻值导体结构20可以设置在隔离结构10上，因此，仅需增加齐纳二极管300的面积，即可以大幅增加漏极电流。另外，通过减少栅极结构108下方之高压阱区102c的掺杂深度D1可减少金属氧化物半导体晶体管200的夹止电压。此外，当温度增加，空乏型的金属氧化物半导体晶体管200的漏极电流会下降，而齐纳二极管300的崩溃电压则会增加以补偿温度增加所造成的影响。

图2为图1A的等效电路图。请参照图2，本发明的半导体元件包括金属氧化物半导体晶体管、电阻(R)以及齐纳二极管(Z)。金属氧化物半导体晶体管包括栅极(G)、源极(S)与漏极(D)。电阻(R)，其一端与漏极(D)电性连接。电阻(R)具有高电阻值，足以使大部分电流均流过金属氧化物半导体晶体管。齐纳二极管(Z)包括阴极与阳极，阴极与栅极(G)以及电阻(R)的另一端电性连接，阳极与基底栅极(BG)电性连接。

当有高电压(Vdd)施加在金属氧化物半导体晶体管的漏极(D)时，因为电阻(R)的阻值很高，所以大部分(例如是大于99％)的电流都由漏极(D)流经金属氧化物半导体晶体管，仅有一小部分(例如是小于1％)电流会流过高阻值的电阻(R)。电流流经电阻(R)后会产生压降，此时齐纳二极管(R)为逆向偏压，所以齐纳二极管(Z)会产生一压差(例如是约4-10V)，此压差会施加到金属氧化物半导体晶体管的栅极(G)，而提高栅极(G)的电压。因为栅极(G)电压提高，所以会使漏极(D)电流上升。此外，金属氧化物半导体晶体管之夹止(pinchoff)可由基底栅极(BG)的施加电压来控制。透过在基底栅极(BG)施加例如是0V或负电压，当施加负电压可以使金属氧化物半导体晶体管达到夹止的状态。例如负15V为夹止电压。

请参照图2，在操作上，举例来说，于漏极D施加0V至5V的电压(Vdd)，基底栅极(BG)与源极(S)为0V，此时大部分电流流向金属氧化物半导体晶体管，其余电流(约莫1×10^-7A)流向电阻R与齐纳二极管(Z)，栅极源极电压(Vgs)由0V升至5V，则漏极电流随Vgs增加而增加。

此外，在施加到漏极D的电压(Vdd)为5.1V至600V且基底栅极(BG)与源极(S)为0V的情况，此时大部分电流流向金属氧化物半导体晶体管，其余电流(约莫1×10-⁶A)流向电阻R与齐纳二极管Z。栅极源极电压(Vgs)升至5V时，则漏极电流随Vdd增加而增加，直到Vdd大于一预定值(例如20V)，此时漏极电流为饱和电流。

此外，在漏极D施加如15V至600V的电压Vdd，源极S为0V，此时大部分电流流向金属氧化物半导体晶体管，其余电流流向电阻(R)与齐纳二极管(Z)。当栅极源极电压(Vgs)升至5V时，此时漏极电流为饱和电流并随着Vgs电压增加使漏极电流增加。当基底栅极(BG)施加负电压至15V，则漏极电流为0A，此时金属氧化物半导体晶体管成为夹止状态。

图3为本发明的第二实施例的半导体元件的立体剖面示意图。图4A为图3的A-A’切线的剖面示意图。图4B为图3的B-B’切线的剖面示意图。图4C为图3的C-C’切线的剖面示意图。图4D为图3的D-D’切线的剖面示意图。

请参照图3至图4B，本发明的第二实施例的半导体元件包括：金属氧化物半导体晶体管400、齐纳二极管600以及高阻值导体结构20。金属氧化物半导体晶体管400与齐纳二极管600位于基底100上。基底100的材料如上述实施例所述，于此不再赘述。

金属氧化物半导体晶体管400可以为空乏型金属氧化物半导体晶体管，但不以此为限。金属氧化物半导体晶体管400包括栅极结构108、具有第一导电型的源极区104、具有第一导电型的漏极区106、具有第一导电型的高压阱区202、具有第二导电型的阱区128、具有第二导电型的场区130、具有第二导电型的掺杂区132、隔离结构10以及隔离结构50。

请参照图3、图4B、图4D，高压阱区202位于基底100中。具体来说，高压阱区202可分成高压阱区202a、高压阱区202b以及高压阱区202c三部分。高压阱区202a与高压阱区202b可通过高压阱区202c彼此相连。高压阱区202c与高压阱区202a以及高压阱区202b可以具有相同的掺杂深度。换言之，本实施例与第一实施例不同，在本实施例中，位于栅极结构108下方的高压阱区202c的掺杂深度可以不需要比高压阱区202a以及高压阱区202b的掺杂深度浅。另外，请参照图4C，在本实施例中，金属氧化物半导体晶体管400的夹止电压可以通过调整高压阱区202c的宽度W来调整之。

高压阱区202的高压阱区202a、高压阱区202b以及高压阱区202c三部分可以通过形成单一个图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，高压阱区202所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×10¹¹/cm²至8×10¹²/cm²。

请参照图3与图4B，栅极结构108位于高压阱区202c上并覆盖部分隔离结构10。栅极结构108包括栅极108a以与栅介电层108b。栅极108a以与栅介电层108b的形成方法如上所述于此不再赘述。源极区104与漏极区106位于高压阱区202b中，在栅极结构108与隔离结构50分隔。源极区104与漏极区106可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，源极区104与漏极区106所注入的掺杂例如是磷或是砷，掺杂的剂量例如是8×10¹⁴/cm²至1×10¹⁶/cm²。

具有第二导电型的阱区128位于基底100中。更具体地说，从图4A来看，阱区128位于高压阱区202a与高压阱区202b之间。从图4C来看，高压阱区202c夹在阱区128的两部分之间。阱区128的掺杂深度小于高压阱区202a、202b、202c的掺杂深度。阱区128可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，阱区128所注入的掺杂例如是硼，掺杂的剂量例如是8×10¹¹/cm²至8×10¹³/cm²。

具有第二导电型的场区130位于阱区128中；具有第二导电型的掺杂区132位于场区130中。掺杂区132的掺杂深度例如是1000埃至4000埃。掺杂区132可与基底栅极(BG)电性连接，通过控制施加在基底栅极(BG)的电压(例如施加0V或负电压)，可使金属氧化物半导体晶体管400达到夹止状态。掺杂区132可以通过形成图案化的掩模层以及进行离子注入工艺来形成。由于掺杂区132可以经由离子注入来形成，因此，掺杂区132的掺杂深度或轮廓可以通过控制离子注入的能量来调整。在一实施例中，掺杂区132所注入的掺杂例如是硼，掺杂的剂量例如是8×10¹⁴/cm²至1×10¹⁶/cm²。

场区130的掺杂浓度大于阱区128的掺杂浓度，其可用来降低金属氧化物半导体晶体管400的夹止电压，使得与掺杂区132电性连接的基底栅极(BG)使金属氧化物半导体晶体管400更容易达到夹止状态。在一实施例中，场区130的掺杂浓度为阱区128的掺杂浓度的80至120倍。场区130可以通过形成图案化的掩模层以及进行离子注入工艺来形成。在一实施例中，场区130所注入的掺杂例如是硼，掺杂的剂量例如是1×10¹²/cm²至1×10¹⁴/cm²。

隔离结构10位于漏极区106与掺杂区132之间。隔离结构50位于源极区104与掺杂区132之间。隔离结构10与隔离结构50的材料例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成的方法可以利用局部区域热氧化法、浅沟道隔离法或深沟道隔离法。

在一实施例中，金属氧化物半导体晶体管400可以更包括具有第二导电型的顶层110以及具有第一导电型的淡掺杂层112以及高阻值导体结构20。顶层110、淡掺杂层112的位置、材料与形成方法如以上第一实施例所述，于此不再赘述。

请参照图4B，在本实施例中，金属氧化物半导体晶体管400的高压阱区202c的掺杂深度不需要控制得较浅来增加金属氧化物半导体晶体管400的夹止特性的灵敏度。如图3所示，基底栅极(BG)可经由掺杂区132表层控制金属氧化物半导体晶体管400达到夹止的状态。而且通过场区130的掺杂浓度可调整金属氧化物半导体晶体管400的夹止电压。当场区130的掺杂浓度愈高，则金属氧化物半导体晶体管400的夹止电压愈小。

请参照图3与图4A，齐纳二极管600位于金属氧化物半导体晶体管400的第一侧的基底100上。图4A的齐纳二极管600与图1A的齐纳二极管300相似。齐纳二极管600除了具有第一导电型的阱区114、具有第二导电型的阱区116、具有第一导电型的基体区118、具有第二导电型的掺杂区120、具有第一导电型的掺杂区122、具有第一导电型的掺杂区124以及具有第二导电型的掺杂区126之外，还具有场区134。图3的齐纳二极管600与图1A的齐纳二极管300的构件相同之处于此不再赘述。特别值得一提的差异点在于图3的齐纳二极管600具有场区134。场区134位于阱区116中，且掺杂区126位于场区134中。由于场区134的掺杂浓度大于阱区116的掺杂浓度，其可用来降低金属氧化物半导体晶体管400的夹止电压，使得与掺杂区126电性连接的基底栅极更容易使金属氧化物半导体晶体管400成为夹止状态。在一实施例中，场区134的掺杂浓度为阱区116的掺杂浓度的100至130倍。

高阻值导体结构20同样做为高阻值电阻，其位置、材料、连接关系与形成方法等如以上第一实施例所述，于此不再赘述。

在本实施例中，基底栅极(BG)可经由掺杂区132表层使金属氧化物半导体晶体管400达到夹止的状态。而且由于本发明的场区130的掺杂浓度大于阱区128的掺杂浓度，可使金属氧化物半导体晶体管400的夹止电压减小。因此，与基底栅极电性连接的掺杂区132可以更容易关闭金属氧化物半导体晶体管400。而且，掺杂区132是以离子注入的方式形成，而不是单纯通过热扩散的方式形成，因此，可以形成所需的轮廓。此外，高压阱区202c的宽度W亦可用来调整金属氧化物半导体晶体管400的夹止电压。当高压阱区202c的宽度W愈小时，金属氧化物半导体晶体管400的夹止电压愈小。

图5为本发明另一实施例的半导体元件的剖面示意图。请参照图5，图5的半导体元件与图1A的半导体元件相似，两者之间的差异点在于图5的基底500包括基体100a、具有第二导电型的外延层138以及具有第一导电型的埋入层136。基体100a例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。外延层138具有第二导电型，例如是具有P型掺杂的外延层，位于基体100a上。外延层138的材料包括硅或碳化硅。在一实施例中，外延层138所注入的掺杂例如是硼，掺杂的剂量例如是8×10¹²/cm²至8×10¹⁴/cm²。埋入层136具有第一导电型，例如是N型埋入层，其位于外延层138与基体100a之间。埋入层136可提升半导体元件的崩溃电压。埋入层136可以在形成外延层138之前，通过形成图案化的掩模层以及进行离子注入工艺形成在预定形成金属氧化物半导体晶体管200的基体100a的表面上。在一实施例中，埋入层136所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×10¹³/cm²至1×10¹⁵/cm²。

金属氧化物半导体晶体管200、齐纳二极管300以及高阻值导体结构20的构件则是形成在具有第二导电型的外延层138之中或之上，其形成方法如上所述，于此不再赘述。

图6为应用本发明半导体元件来驱动LED的等效电路图。请参照图6，本发明半导体元件可以应用在LED的驱动电路的一个范例，本发明半导体元件(驱动电路)70连接在发光二极管串LED的负极侧。在驱动电路70，基底栅极(BG)接地且于源极(S)经由电阻(R’)连接到接地，漏极D连接发光二极管串LED的负极。此电阻(R’)为选择性，可是实际需求省略之。驱动电路70以上述的操作方式，提供大的驱动电流(漏极电流)来驱动发光二极管串LED。如上所述，本发明的半导体元件电路可以提供大的漏极电流，又不会使元件布局的面积增加太多。因此，利用本发明的半导体元件电路的电路设计，可以在不会过度增加面积的状况下，提供大漏极电流来对LED进行驱动或调光。

图7为图6的驱动LED的电路的应用例的等效电路图。如图7所示，此例是在图6的基础上再增加一调光电路74。透过输入调光控制讯号DIM，来调整发光二极管串LED的光亮度。

综上所述，本发明的半导体元件包括金属氧化物半导体晶体管、齐纳二极管以及高阻值电阻。高阻值电阻可提供压降给齐纳二极管，使齐纳二极管产生压差给金属氧化物半导体晶体管的栅极，提高栅极电压，使得漏极电流增加。由于做为高阻值电阻的高阻值导体结构可以设置在半导体元件原有的隔离结构上，不需要增加额外的布局面积，而齐纳二极管的面积很小，因此，本发明可以在仅增加少许的面积的况下，增大电流。再者，本发明的齐纳二极管具有稳定电压的功效。另外，在一些实施例中，本发明可通过减少高压阱区的掺杂深度或缩减高压阱区的宽度来降低金属氧化物半导体晶体管夹止电压。在另一实施例中，在齐纳二极管设置与基底栅极电性连接的掺杂区，可经由掺杂区的表面来使金属氧化物半导体晶体管达到夹止状态。换言之，金属氧化物半导体晶体管的夹止特性将更为灵敏。再者，还可以通过场区的设置，来降低金属氧化物半导体晶体管的夹止电压。此外，本发明的半导体元件的制造方法可以与现有的高压半导体工艺兼容，不需要额外增加掩模与工艺。另外，本发明的半导体元件电路的电路设计，可以在不会过度增加面积的状况下，提供大漏极电流来对LED进行驱动或调光。此外，在本发明的半导体元件电路的电路设计的基础上再增加调光电路，则可透过输入调光控制讯号DIM，来调整发光二极管串LED的光亮度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体元件，包括：

一金属氧化物半导体晶体管，位于一基底上，其中该金属氧化物半导体晶体管包括：

具有一第一导电型的一高压阱区，位于该基底中；

一隔离结构，位于该高压阱区上；

具有该第一导电型的一源极区，位于该隔离结构的第一侧的该高压阱区中；

具有该第一导电型的一漏极区，位于该隔离结构的第二侧的该高压阱区中；以及

一栅极结构，位于该高压阱区上，并延伸覆盖部分该隔离结构，其中该栅极结构下方的该高压阱区的掺杂深度小于位于该源极区与该漏极区下方的该高压阱区的掺杂深度；

一齐纳二极管，位于该基底上，且设置在半导体元件的隔离结构上，其中该齐纳二极管包括：

一阳极，与一基底栅极电性连接；以及

一阴极，与该栅极结构电性连接；以及

一高阻值导体结构，位于该隔离结构的上方，其中该高阻值导体结构为连续的结构，其中该高阻值导体结构的第一端与该漏极区电性连接，且该高阻值导体结构的第二端与该齐纳二极管的该阴极以及该栅极结构电性连接；

其中，该高阻值导体结构提供压降给该齐纳二极管，使该齐纳二极管产生压差给该金属氧化物半导体晶体管的栅极，提高栅极电压，使得漏极电流增加。

2.根据权利要求1所述的半导体元件，其中该齐纳二极管包括：

具有该第一导电型的一第一阱区，位于该基底中；

具有一第二导电型的一第一掺杂区，位于该第一阱区中；

具有该第一导电型的一基体区，位于该第一阱区中，其中该基体区位于该第一掺杂区的下方；

具有该第一导电型的一第二掺杂区，位于该第一掺杂区的一第一侧的该第一阱区中；

具有该第一导电型的一第三掺杂区，位于该第一掺杂区的一第二侧的该第一阱区中；

具有该第二导电型的一第二阱区，位于该基底中，与该第一阱区相邻；以及

具有该第二导电型的一第四掺杂区，位于该第二阱区中。

3.一种半导体元件，包括：

具有一第一导电型的一高压阱区，位于该基底中；

一隔离结构，位于该高压阱区上；

具有该第一导电型的一漏极区，位于该隔离结构的第二侧的该高压阱区中；

一栅极结构，位于该高压阱区上，其中该栅极结构部分覆盖该隔离结构；

具有一第二导电型的一第一阱区，位于该隔离结构与该源极区之间的该高压阱区之内；

具有该第二导电型的一第一场区，位于该第一阱区中；以及

具有该第二导电型的一第一掺杂区，位于该第一场区中，其中该第一掺杂区与一基底栅极电性连接且与该栅极结构相邻；

一阳极，与该基底栅极电性连接；以及

一阴极，与该栅极结构电性连接；以及

一高阻值导体结构，位于该隔离结构的上方，其中该高阻值导体结构为连续的结构，其中该高阻值导体结构的第一端与该漏极区电性连接，且该高阻值导体结构的第二端与该齐纳二极管的该阴极以及所述栅极结构电性连接；

4.根据权利要求3所述的半导体元件，其中该齐纳二极管包括：

具有该第一导电型的一第二阱区，位于该基底中；

具有该第二导电型的一第二掺杂区，位于该第二阱区中；

具有该第一导电型的一基体区，位于该第二阱区中，其中该基体区位于该第二掺杂区的下方；

具有该第一导电型的一第三掺杂区，位于该第二掺杂区的第一侧的该第二阱区中；

具有该第一导电型的一第四掺杂区，位于该第二掺杂区的第二侧的该第二阱区中；

具有该第二导电型的一第三阱区，位于该基底中，与该第一阱区相邻；

具有该第二导电型的一第二场区，位于该第三阱区中；以及

具有该第二导电型的一第五掺杂区，电性连接该基体栅极，位于该第二场区中。

5.一种半导体元件的制造方法，包括：

于一基底上形成一金属氧化物半导体晶体管；

于该金属氧化物半导体晶体管的第一侧的该基底上形成一齐纳二极管，其中该齐纳二极管设置在半导体元件的隔离结构上，包括一阳极与一阴极，其中该阳极与一基底栅极电性连接，该阴极与该金属氧化物半导体晶体管电性连接，其中该齐纳二极管的形成步骤包括：

于该基底中形成具有一第一导电型的一第一阱区；

于该第一阱区中形成具有一第二导电型的一第一掺杂区；

于该第一阱区中形成具有该第一导电型的一基体区，其中该基体区位于该第一掺杂区的下方；

于该第一掺杂区的第一侧的该第一阱区中形成具有该第一导电型的一第二掺杂区；

于该第一掺杂区的第二侧的该第一阱区中形成具有该第一导电型的一第三掺杂区；

于该基底中形成具有该第二导电型的一第二阱区，该第二阱区与该第一阱区相邻；

于该第二阱区中形成具有该第二导电型的一第四掺杂区；以及

于一隔离结构的上方形成一高阻值导体结构，其中该高阻值导体结构为连续的结构，

其中该第一掺杂区与该第四掺杂区做为该齐纳二极管的该阳极，与一基底栅极电性连接；

该第二掺杂区与该第三掺杂区做为该齐纳二极管的该阴极；以及

该高阻值导体结构的一第一端与一漏极区电性连接，该高阻值导体结构的一第二端与该齐纳二极管的该阴极以及该金属氧化物半导体晶体管的一栅极结构的一栅极电性连接；

6.根据权利要求5所述的半导体元件的制造方法，其中该金属氧化物半导体晶体管的形成步骤包括：

于该基底中形成具有该第一导电型的一高压阱区；

于该高压阱区上形成一隔离结构；

于该隔离结构的第一侧的该高压阱区中形成具有该第一导电型的一源极区；

于该隔离结构的第二侧的该高压阱区中形成具有该第一导电型的一漏极区；以及

于该高压阱区上形成该栅极结构，其中该栅极结构部分覆盖该隔离结构，且该栅极结构下方的该高压阱区的掺杂深度小于该源极区与该漏极区下方的该高压阱区的掺杂深度。

7.根据权利要求5所述的半导体元件的制造方法，其中：

该金属氧化物半导体晶体管的形成步骤包括：

于该基底中形成具有该第一导电型的一高压阱区；

于该高压阱区上形成一隔离结构；

于该隔离结构的第二侧的该高压阱区中形成具有该第一导电型的一漏极区；

于该高压阱区上形成一栅极结构，其中该栅极结构部分覆盖该隔离结构；

于该隔离结构与该源极区之间的该高压阱区中形成具有该第二导电型的一第三阱区；

于该第三阱区中形成具有该第二导电型的一第一场区；以及

于该第一场区中形成具有该第二导电型的一第五掺杂区，其中该第五掺杂区与该基底栅极电性连接且与该栅极结构相邻；以及

该齐纳二极管的形成步骤包括：

在该第二阱区中形成一第二场区，其中该第四掺杂区形成于该第二场区中。

8.一种半导体元件，包括：

一金属氧化物半导体晶体管，包括一栅极、一源极与一漏极；

一电阻，一端与该漏极电性连接，其中该电阻具有高电阻值，足以使大部分电流均流过该金属氧化物半导体晶体管；以及

一齐纳二极管，设置在半导体元件的隔离结构上，包括一阴极与一阳极，该阴极与该栅极以及该电阻的另一端电性连接，该阳极与一基底栅极电性连接；

其中，具有高电阻值的该电阻提供压降给该齐纳二极管，使该齐纳二极管产生压差给该金属氧化物半导体晶体管的栅极，提高栅极电压，使得漏极电流增加。

9.一种如权利要求8的半导体元件的操作方法，包括：在该漏极施加一0V至600V的漏极电压，并在该基底栅极施加0V或负电压。

10.一种如权利要求8的半导体元件的操作方法，包括：在该漏极施加一0V至600V的漏极电压，并在该源极施加0V，且在该基底栅极施加负电压，以使该金属氧化物半导体晶体管达到夹止状态。