KR101076668B1

KR101076668B1 - 반도체 장치

Info

Publication number: KR101076668B1
Application number: KR1020090092902A
Authority: KR
Inventors: 가즈야 아이자와
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2008-09-30
Filing date: 2009-09-30
Publication date: 2011-10-26
Also published as: KR20100037003A

Abstract

본 발명은 반도체 장치에 관한 것으로서, 기동 회로와 주변 회로를 합쳐서 집적화할 수 있는 반도체 회로를 제공하는 것을 과제로 한다.

본 발명에 의하면, 소자 분리 영역(13)에 의해 규정되는 드레인 영역(121)에 보디 영역(15)이 형성되고, 보디 영역(15)에 N형의 제1 소스 영역(16)이 형성된다. 드레인 영역(121)과 제1 소스 영역(16) 사이에 제1 게이트 전극(20)이 배치된다. 소자 분리 영역(13)은 개구부(133)가 형성된 루프형부(131)와, 개구부(133)를 통하여 드레인 영역(121)에 접속된 연재 영역(122)를 규정하는 부분(132)을 구비한다. 연재 영역(122)에, 제2 소스 영역(23)이 형성된다. 드레인 영역(121)에 P형의 제2 보디 영역(15)이 형성되고, 제2 보디 영역(15)에 N형의 제3 소스 영역(16)이 형성되며, 드레인 영역(121)과 제3 소스 영역(16) 사이에 제2 게이트 전극(331)이 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치에 관한 것이며, 상세하게는 고내압(高耐壓) 반도체 장치에 관한 것이다.

전원용 IC에 사용되는 기동 회로에는, 고내압의 MOSFET, 예를 들면, LDMOS(Laterally Diffused MOS)가 일반적으로 사용되고 있다. 종래의 기동 회로는, 도 32의 (A)에 나타낸 바와 같이, LDMOS(411)의 드레인-게이트 사이에 수 MΩ의 저항 R을 접속하여, LDMOS(411)의 구동 및 오프(off) 시의 바이어스 전류를 제어하고 있다.

이 회로 구성에서는, 주 전원의 온(on)에 의해, 기동 단자 T에 하이 레벨의 전압이 인가되면, 저항 R을 통하여 LDMOS(411)의 게이트에 하이 레벨의 전압이 인가되어, LDMOS(411)가 온되고, 내부 회로(412)에 전류가 공급된다.

그 후, 내부 회로(412)가 동작하여, LDMOS의 게이트 전압을 로우 레벨로 하면, LDMOS(411)는 오프되고, 내부 회로(412)에 대한 전류의 공급이 정지된다.

이 기동 회로에서는, 저항 R을 통하여 전원 전압에 따른 바이어스 전류가 항상 흐른다. 그러므로, 저소비 전력화에 적합하지 않다. 또한, LDMOS(411)의 드레 인은, IC 패키지의 핀에 직접 와이어 본딩되므로 정전기 등이 인가된 경우에, 저항이 파괴되는 경우가 있다.

그래서, 도 32의 (B)에 나타내는 회로 구성을 채용하고, LDMOS(411)의 구동 및 리크 전류의 제어를 JFET(413)에 의해 행함으로써, 전술한 문제점을 개선하는 것을 고려할 수 있다. 이 회로 구성에 의하면, LDMOS(411)가 오프되어 있는 기간의 바이어스 전류가, JFET(413)의 포화 전류로 규정되고, 전압에 대한 전류가 일정값이 된다. 또한, 서지 전압에 약한 고저항을 사용하지 않으므로, 파괴에 강해진다.

그러나, 이 기동 회로를 그대로 IC화하면, 고내압 소자가 2개 필요하게 되므로, 넓은 칩 면적을 점유하게 된다.

또한, 기동 회로 이외에도, 주변 회로로서, 대전류를 흐르게 하기 위한 파워 MOS, 파워 MOS에 흐르는 전류를 검출하기 위한 센스 MOS 등을 기동 회로에 접속할 필요가 있으며, 번잡하게 된다.

또한, JFET를 사용하여 기동용 소자의 고내압화와 저온(低ON) 저항화를 행하는 기술이 알려져 있다. 그러나, 이와 같은 JFET의 구성을 채용하더라도 소자 면적이 커지고 2개의 독립된 고내압 소자가 필요한 점에는 변함이 없다.

본 발명은, 전술한 실정을 감안하여 행해진 것으로서, 기동 회로와 주변회로를 합쳐서 집적화할 수 있는 반도체 회로를 제공하는 것을 목적으로 한다.

또한, 본 발명은, 단일 반도체 장치에, 복수의 회로 소자를 효율적으로 내장하는 것을 또 다른 목적으로 한다.

전술한 목적을 달성하기 위해, 본 발명의 반도체 장치는,

제1 도전형의 층(11)과,

제1 도전형의 층(11) 상에 형성된 제2 도전형의 층(12)과,

상기 제2 도전형의 층(12)의 표면 영역으로부터 상기 제1 도전형의 층(11)에 이르기까지, 제2 도전형의 드레인 영역(121)으로서 기능하는 소자 영역을 규정하는 제1 도전형의 소자 분리 영역(13)과,

상기 소자 영역에 형성된 제1 도전형의 제1 영역(15)과,

상기 제1 도전형의 제1 영역(15)에 형성된 제2 도전형의 제1 소스 영역(16)과,

상기 제1 도전형의 제1 영역(15) 내에 있어서, 드레인 영역(121)과 제1 소스 영역(16) 사이에 위치하는 영역의 위에 형성된 제1 게이트 전극(20)과,

상기 제2 도전형의 층(12) 내에 있어서, 역바이어스 시에, 소자 분리 영역(13), 제1 도전형의 층(11), 및 제1 도전형의 제1 영역(15) 중의 적어도 어느 하 나로부터 확대되는 공핍층(空乏層)에 의해 상기 드레인 영역(121)과의 사이의 채널이 제어되는 위치에 형성된 제2 도전형의 제2 소스 영역(23)을 구비하는 제1 반도체 영역과,

상기 소자 영역에 형성된 제1 도전형의 제2 영역(15-1)과, 제1 도전형의 제2 영역(15-1)에 형성된 제2 도전형의 제3 소스 영역(16-1)과, 드레인 영역(121)과 제2 도전형의 제3 소스 영역(16-1) 사이에 위치하는 제1 도전형의 제2 영역(15-1) 상에 형성된 제2 게이트 전극(331)을 구비하는 제2 반도체 소자

를 구비하는 것을 특징으로 한다.

상기 소자 영역에 형성된 제1 도전형의 제3 영역(15-2)과, 제1 도전형의 제3 영역(15-2)에 형성된 제2 도전형의 제4 소스 영역(16-2)과, 드레인 영역(121)과 제4 소스 영역(16) 사이에 위치하는 제1 도전형의 제3 영역(15-2) 상에 형성되고, 제2 게이트 전극(331)에 접속된 제3 게이트 전극(321)을 더 설치해도 된다.

제1 도전형의 제2 영역(15-1)은, 소자 분리 영역(13)에 접속되어 있는 것이 바람직하다.

제1 도전형의 소자 분리 영역(13)은, 그 일부에 개구부(133)가 형성되고, 드레인 영역(121)을 규정하는 루프형부(131)와, 개구부(133)를 통하여 드레인 영역(121)에 접속된 제2 도전형의 연재(延在) 영역(122)을 규정하는 부분(132)을 구비하고,

제2 도전형의 제2 소스 영역(23)은, 제2 도전형의 연재 영역(122)에 형성되어 있는 것이 바람직하다.

개구부(133)는, 소자 분리 영역(13)의 루프형부(131)의 일부에 설치되어 있는 것이 바람직하다.

제2 도전형의 연재 영역(122)을 규정하는 부분(132)은, 원호형으로 형성되고, 제2 도전형의 연재 영역(122)은, 루프형부(131)와 제2 도전형의 연재 영역(122)을 규정하는 부분(132) 사이에 원호형으로 형성되어 있는 것이 바람직하다.

개구부(133) 상에 게이트 절연막(35)을 형성하고, 이 게이트 절연막(35) 상에 게이트 전극(36)을 배치하고, 게이트 전극(36)에 인가하는 게이트 전압을 설정하거나 또는 조정할 수 있도록 하는 것이 바람직하다.

개구부(133) 내의 제1 도전형의 층(11)과 제2 도전형의 층(12) 사이에, 개구부(133) 내의 제2 도전형의 층(12)의 불순물 농도보다 고농도의 제2 도전형의 제2 영역(37)을 형성하는 것이 바람직하다.

제2 도전형의 제2 영역(37)은, 개구율이 설정 가능한 이온 마스크를 이용하여 이온 주입에 의해 형성되어 있는 것이 바람직하다.

제2 도전형의 제2 소스 영역(23)은, 제1 도전형의 제1 영역(15)과, 드레인 영역(121)을 규정하는 소자 분리 영역(13) 사이에 있어서 드레인 영역(121)의 표면 영역에 형성되어 있는 것이 바람직하다.

제2 도전형의 제2 소스 영역(23)은, 제1 도전형의 제1 영역(15) 및 소자 분리 영역(13)보다 얕게 형성되어 있는 것이 바람직하다.

제2 도전형의 드레인 영역(121)의 중앙부에는, 드레인 인출 영역(14)이 형성되고, 드레인 인출 영역(14)을 에워싸도록, 제1 도전형의 제1 영역(15)이 루프형으 로 형성되어 있는 것이 바람직하다.

제1 도전형의 층(11)의 표면 영역에는, 불순물 농도가 조정 가능한 제2 도전형의 제1 영역(22)이 형성되어 있는 것이 바람직하다.

제2 도전형의 제1 영역(22)은, 드레인 영역(121)의 바로 아래에 형성된 원반형의 영역(22C)과, 제1 도전형의 제1 영역(15)의 아래에 형성된 링형의 영역(22R)으로부터 구성되어 있는 것이 바람직하다.

원반형의 영역(22C) 및 링형의 영역(22R)은, 각각, R부, 역R부 및 직선부로 구성되며, R부의 불순물 농도를 상기 직선부의 불순물 농도보다 높게 하고, 또한 상기 직선부의 불순물 농도를 상기 역R부의 불순물 농도보다 높게 하는 것이 바람직하다.

원반형의 영역(22C) 및 링형의 영역(22R)은, 개구율이 설정 가능한 이온 마스크를 사용하여 이온 주입에 의해 형성되고, 원반형의 영역(22C) 및 링형의 영역(22R)의 R부에 대응하는 부분의 개구율을 직선부에 대응하는 부분의 개구율보다 높게 하고, 직선부에 대응하는 부분의 개구율을 역R부에 대응하는 부분의 개구율 보다 높게 하는 것이 바람직하다.

제2 도전형의 제1 영역(22)은, 개구율이 설정 가능한 이온 마스크를 사용하여 이온 주입에 의해 형성되어 있는 것이 바람직하다.

제1 도전형의 소자 분리 영역(13)은, 제2 도전형의 제1 영역(22) 및 제1 도전형의 제1 영역(15)을 에워싸도록 루프형으로 형성되어 있는 것이 바람직하다.

제2 도전형의 제2 소스 영역(23)은, 제1 도전형의 제1 영역(15)과 소자 분리 영역(13) 사이에 있어서 루프형으로 형성되어 있는 것이 바람직하다.제2 도전형의 제2 소스 영역(23)은, 제1 도전형의 제1 영역(15)과 소자 분리 영역(13) 사이에 있어서 주위 방향의 일부에 하나 또는 복수개 형성되어 있는 것이 바람직하다.

예를 들면, 제2 도전형의 드레인 영역(121)과 제2 도전형의 제1 소스 영역(16)과 게이트 전극(20)은, LDMOS(Laterally Diffused MOS)를 구성하고, 제2 도전형의 드레인 영역(121)과 제2 도전형의 제2 소스 영역(23)과 제1 도전형의 소자 분리 영역(13)은, JFET(Junction Field-Effect Transistor)를 구성한다.

본 발명에 의하면, LDMOS와 JFET를 복합화한 기동 회로와, 주변 회로를 구성하는 다른 반도체 소자를 집적화할 수 있다.

본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하여 설명한다.

(참고용 반도체 장치의 설명)

본 발명의 실시예에 따른 반도체 장치를 설명하기 전에, IC화 대상이 되는 반도체 장치의 기본 구성(제1 참조예)에 대하여 설명한다.

본 참고용 반도체 장치(10O)는, LDMOS(Laterally Diffused M0S)와 JFET[Junction FET(Field-Effect Transistor)(접합형 전계 효과 트랜지스터)]를 내장하는 구성을 가진다.

먼저, 이 반도체 장치(100)의 구성을 도 1∼도 5를 참조하여 설명한다. 도 1∼도 3은, 제1 참고예에 따른 반도체 장치(100)의 단면도, 도 4는 도 1 나타내는 에피택셜층의 표면 영역에 나타나는 불순물층의 분포를 나타낸 평면도이다. 도 5는 전극 배치를 나타내는 평면도이다. 도 1은 도 4 및 도 5의 A-A선을 따라 절단한 단면도, 도 2는 도 4 및 도 5의 B-B선을 따라 절단한 단면도, 도 3은 도 4 및 도 5의 C-C선을 따라 절단한 단면도이다.

반도체 장치(100)의 구성을 도 1∼도 5를 참조하여 설명한다.

반도체 장치(100)는, 도 1에 나타낸 바와 같이 P형 반도체 기판(제1 도전형의 층)(11)과, 에피택셜층(제2 도전형의 층)(12)과, P형의 소자 분리 영역(제1 도전형의 소자 분리 영역)(13)과, 드레인 인출 영역(14)과, P형의 보디 영역(제1 도전형의 제1 영역)(15)과, N형의 소스 영역(제2 도전형의 제1 소스 영역)(16)과, 보디 인출 영역(17)과, 필드 절연막(18)과, 게이트 절연막(19)과, 게이트 전극(제1 게이트 전극)(20)과, 필드 플레이트(21)와, N형 매입 영역(buried area)(제2 도전형의 제1 영역)(22)과, N형의 소스 인출 영역(제2 도전형의 제2 소스 영역)(23)과, 표면 절연막(140)과, 드레인 전극(141)과, 소스 전극(161)과, 보디 전극(171)과, 소스 전극(231)을 구비한다.

P형 반도체 기판(11)은, P형 단결정 실리콘 기판으로 구성된다.

에피택셜층(12)는, P형 반도체 기판(11) 상에 에피택셜 성장에 의해 형성된 N형 단결정 실리콘층이다.

표면 절연막(14O)은, 에피택셜층(12)의 표면 전체면에 형성된 비교적 두꺼운 SiO₂ 등의 절연체의 층이다.

소자 분리 영역(13)은, 소자 영역을 규정하며, P형의 확산 영역으로 구성되고, 에피택셜층(12)의 표면으로부터 P형 반도체 기판(11)까지 도달하는 깊이를 가진다. 소자 분리 영역(13)은, 상대적으로 고농도인 기판 측 확산 영역 부위와 상대적으로 저농도인 표면 측 확산 영역 부위로 구성된다. 소자 분리 영역(13)은, 보디 영역(15)과 동일한 단계로 제조된다. 그리고, 소자 분리 영역(13)은 전용 단계에서 형성되며, 소자 분리 영역(13) 전체를 상대적으로 고농도로 하는 것이 바람직하다.

소자 분리 영역(13)은, 도 1, 도 2 및 도 4에 나타낸 바와 같이, N형 매입 영역(제2 도전형의 제1 영역)(22) 및 보디 영역(15)을 에워싸도록 루프형, 더 구체적으로는 링형으로 형성되어 있다. 소자 분리 영역(13)은, 일부에 폭이 5∼100㎛, 예를 들면 30㎛정도의 개구부(133)가 형성된 루프형, 더 구체적으로는 링형의 링형부(131)와, 링형부(131)에 인접하여 개구부(133)로부터 연장되는 원호형의 연재부(132)를 구비한다.

링형부(131)와 P형 반도체 기판(11)으로 에워싸인 N형의 섬형 영역이, LDMOS와 JFET에 공통의 N형 드레인 영역(121)으로서 기능한다.

또한, 링형부(131), 연재부(132) 및 P형 반도체 기판(11)은, 개구부(133)를 통하여 섬형 영역[링형부(131)가 정의하는 원반형의 N형 드레인 영역(121)]에 접속 하는 N형 연재 영역(제2 도전형의 연재 영역)(122)을 규정한다. 즉, N형 연재 영 역(122)은, 링형부(131)를 따르도록, 링형부(131)와 연재부(132) 사이에 원호형으로 형성되어 있다. 즉, 에피택셜층(12)은, N형 드레인 영역(121)과 N형 연재 영역(122)을 가진다.

드레인 인출 영역(14)은, N형 드레인 영역(121)의 중앙부의 표면 영역에 형성되고, 도 4에 나타낸 바와 같이, 평면 형상이 링형인 N형 고농도층이다.

드레인 인출 영역(14)의 중앙 부분에는 필드 절연막(24)이 배치되어 있다.

표면 절연막(140) 상에는, Al(알루미늄) 등의 도전체로 구성된 드레인 전극(141)이 배치되어 있다. 드레인 전극(141)은, 컨택트홀을 통하여 드레인 인출 영역(14)에 접속되어 있다. 드레인 전극(141)은, 접속 패드로서도 기능하고, 예를 들면 본딩 와이어가 직접 접속(납땜)된다.

드레인 인출 영역(14)은, LDMOS 및 JFET에 공통인 N형 드레인 영역(121)과 드레인 전극(141)의 오믹컨택트를 실현한다.

보디 영역(15)은, P형의 확산 영역이며, 도 4에 나타낸 바와 같이, N형 드레인 영역(121) 내에, 루프형 더 구체적으로는 링형으로 형성되어 있다. 보디 영역(15)의 내주 측에 위치하고, 게이트 전극(20)에 대향하는 표면 영역은, LDMOS의 채널 영역으로서 기능한다. 또한, 보디 영역(15)의 다른 영역은, LDMOS의 보디 영역으로서 기능한다.

소스 영역(16)은, N형의 영역이며, 도 4에 나타낸 바와 같이, 보디 영역(15) 내에 링형으로 형성되어 있다. 소스 영역(16)은, LDMOS의 소스 영역으로서 기능한다.

보디 인출 영역(17)은, P형의 고농도 영역이며, 보디 영역(15) 내의 소스 영역(16)의 외측에 루프형, 더 구체적으로는 링형으로 형성되어 있다. 보디 인출 영역(17)의 위에는, 도 1 및 도 5에 나타낸 바와 같이, Al 등의 도전체로 구성된 링형의 보디 전극(171)이 배치되어 있다. 보디 전극(171)은, 컨택트홀을 통하여 보디 인출 영역(17)에 접촉되어 있다. 보디 인출 영역 영역(17)은, 보디 전극(171)으로부터 인가되는 고정의 백 게이트 전압을 보디 영역(15)에 인가한다.

필드 절연막(18)은, LOCOS(Local Oxidation of Silicon) 등의 비교적 두꺼운 절연막으로 구성되어 있다. 필드 절연막(18)은, 드레인 인출 영역(14)을 에워싸도록, N형 드레인 영역(121) 상에 형성되어 있다.

게이트 절연막(19)은, SiO₂막 등의 절연막으로 구성되며, 필드 절연막(18)과 소스 영역(16) 사이의 채널 영역 상에 형성되어 있다.

게이트 전극(20)은, 불순물을 첨가한 폴리 실리콘막이나, Al막 등의 도전막으로 구성되며, 게이트 절연막(19) 상과, 필드 절연막(18)의 단부(端部)의 위에 형성되어 있다.

필드 플레이트(21)는, 절연막(211)을 통하여 서로 용량 결합된 복수의 링형의 도전체로 구성되어 있다. 필드 플레이트(21)는, 그 바로 아래의 N형 드레인 영역(121)에 있어서의 전위의 구배(勾配)를 실질적으로 일정하게 유지한다.

N형 매입 영역(22)은, P형 반도체 기판(11)의 표면 영역에 형성되고, 불순물 농도가 조정 가능하게 된 N형 영역이다. 이 N형 매입 영역(22)은, 고내압이 요구 되는 소자이면 불순물 농도가 상대적으로 낮게 형성되며, 저온(低ON) 저항이 요구되는 소자이면 불순물 농도가 상대적으로 높게 형성된다.

소스 인출 영역(23)은, N형 연재 영역(122)의 표면 영역에 배치된 N형의 고농도층이다. 표면 절연막(140)의 위에는, Al 등의 도전체로 구성된 JFET의 소스 전극(231)이, 도 1 및 도 5에 나타낸 바와 같이 배치되어 있다. 소스 전극(231)은, 컨택트홀을 통하여 소스 인출 영역(23)에 접속되어 있다. N형 연재 영역(122)은 JFET의 소스 영역으로서 기능한다. 소스 인출 영역(23)은, 소스 인출 전극(231)과 N형 연재 영역(122) 사이의 오믹컨택트를 형성한다.

전술한 구성에 있어서, LDMOS의 드레인 영역은 N형 드레인 영역(121), 채널 영역은 보디 영역(15)의 내주측의 표면 영역, 소스는 소스 영역(16), 보디는 보디 영역(15), 드레인 전극은 드레인 전극(141), 게이트 전극은 게이트 전극(20), 소스 전극은 소스 전극(161), 보디 전극은 보디 전극(171), 게이트 절연막은 게이트 절연막(19)으로 각각 구성된다.

한편, JFET의 드레인 영역은 N형 드레인 영역(121), 채널 영역은 소자 분리 영역(13)의 개구부(133), 소스 영역은 N형 연재 영역(122), 드레인 전극은 드레인 전극(141), 게이트 전극은 소자 분리 영역(13), 소스 전극은 소스 전극(231)으로 각각 구성된다.

이와 같은 구성된 반도체 장치(100) 상에는, 예를 들면 도 6에 나타낸 바와 같이 전극 패드가 배치된다. 예를 들면, 드레인 전극(141)에는 본딩 와이어가 직접 본딩된다. 또한, 게이트 전극(20)은 전극 패드(31)에 접속되고, LDMOS의 소스 전극(161)은 전극 패드(32)에 접속된다. 또한, JFET의 소스 전극(231)은 전극 패드(33)에 접속된다. 각각의 전극 패드에는 본딩 와이어가 본딩된다. 그리고, 이들 전극 패드의 배치의 유무나 배치 위치 등은 임의로 설정 가능하다.

전술한 구성에 의해, 도 7의 등가 회로에 나타낸 바와 같이, 반도체 장치(100)는, 공통의 드레인 영역[드레인 전극(141)]을 가지는 LDMOS(51)와 JFET(52)를 구성하고, 또한 LDMOS(51)와 JFET(52) 사이에 형성된 소자 분리 영역(13)의 개구부(133)가 JFET(52)의 게이트의 일부를 구성한다.

이 상태에서, 도 8에 나타내는 바와 같이 접속하고, 도 32의 (B)에 나타내는 기동 회로와 마찬가지의 LDMOS(51)와 JFET(52)로 형성된 기동 회로를 구성하는 경우를 고찰한다.

이 구성에 있어서는, 소자 분리 영역(13)[JFET(52)의 게이트 전극] 및 LDMOS(51)의 보디 전극(171)은 모두 접지되어 있다. 또한, LDMOS(51)의 게이트 전극(20)과 JFET(52)의 소스 전극(231)은 접속되어 있다. 또한, LDMOS(51) 및 JFET(52)의 공통의 드레인 전극(141)은 드레인 전압 Vd를 인가하는 전원에 접속되어 있다. 또한, LDMOS(51)의 소스 전극(161)과 JFET(52)의 소스 전극(231)은 모두 내부 회로(413)에 접속되어 있다.

이 상태에서 드레인 전극(141)에 플러스의 드레인 전압 Vd를 인가하면, 드레인 전극(141)→드레인 인출 영역(14)→N형 드레인 영역(121)→링형부(131)의 개구부(133)→연재 영역(122)→소스 인출 영역(23)→소스 전극(231)의 경로로 JFET(52)의 드레인-소스간에 전류(드레인-소스간 전류 Ids)가 흐른다.

그리고, 드레인 전압 Vd를 서서히 상승시키면, 도 10에 나타낸 바와 같이, JFET(52)의 드레인-소스간 전류 Ids는 서서히 증가한다. 또한, 드레인-소스간 전류 Ids에 의해, LDMOS(51)의 게이트 전극(20)이 충전되고, LDMOS(51)의 드레인-소스 사이에도 전류가 흐르고, 드레인 전압 Vd의 상승에 수반하여 전류가 증가한다.

플러스의 드레인 전압 Vd가 드레인 전극(141)에 인가됨으로써, 플러스의 전압이 드레인 인출 영역(14)을 통하여 에피택셜층(12)에 인가된다. 그러면, 소자 분리 영역(13)의 P형의 링형부(131) 및 P형 반도체 기판(11)과, N형의 에피택셜층(12)에 의해 구성되는 PN 접합이, 에피택셜층(12)에 인가되는 플러스의 전압에 의해 역바이어스된다. 그러므로, 도 9의 (A)∼(C)에 모식적으로 나타낸 바와 같이, 드레인 전압 Vd의 상승에 수반하여 PN 접합면으로부터 에피택셜층(12)의 개구부(133)에서는 공핍층 DL이 서서히 넓어진다. 이와 같이, 드레인 전압 Vd가 소정값(포화 전압: 도 10에서는 전압 Vsat)을 하회하면, 링형부(131)의 개구부(133)는, 공핍층 DL에 의해 닫히지 않고, 채널이 통전(제어)되고, 드레인-소스간 전류 Ids가 흐른다.

한편, 드레인 전압 Vd가 소정값(포화 전압: 도 10에서는 전압 Vsat)에 이르면, 도 9의 (D)에 모식적으로 나타낸 바와 같이, 링형부(131)의 개구부(133)[JFET(52)의 채널 영역]에서는 에피택셜층(12) 전체가 공핍층 DL에 의해 닫혀지고, 채널이 차단(제어)되고, 핀치오프(pinch-off)된다. 도 10에 나타낸 바와 같이, 핀치오프 이후는, JFET(52)의 드레인-소스간 전류 Ids는 포화되고, 실질적으로 일정하게 된다.

따라서, 전술한 구성의 기동 회로에 의하면, LDMOS(51)와 JFET(52)가 병렬로 접속되고, 고내압화가 가능할 뿐만 아니라, LDMOS(51) 및 JFET(52)에서 공통되는 드레인 전극(141)에 소정 전압(전압 Vsat) 이상의 드레인 전압 Vd를 인가함으로써 핀치오프로 되고, JFET(52)의 드레인-소스간 전류 Ids가 일정값으로 한정되어, 소비 전력을 억제할 수 있다.

또한, 전술한 구성의 반도체 장치(100)는, LDMOS(51)와 JFET(52) 사이에 형성된 소자 분리 영역(13)의 개구부(133)가 JFET(52)의 게이트의 일부를 구성하고, 또한 LDMOS(51)와 JFET(52)가 N형 드레인 영역(121)을 공유하고, JFET(52)가 LDMOS(51)의 외주를 따라 형성되어 있다. 따라서, 2개의 반도체 소자를 비교적 작은 점유 면적으로 형성할 수 있다.

또한, 드레인 전극(141)을 비교적 크게 형성함으로써, 드레인 전극(141)에 직접 본딩이 가능하며, 소자의 중심으로부터 고압 배선을 인출할 필요가 없다. 또한, 드레인 전극(141)이 패드를 겸하고 있으므로, 드레인 전극(141)용 본딩 패드를 설치할 필요가 없으며, 접속을 위한 패드 면적을 필요로 하지 않는다.

드레인 전극(141)에 직접 본딩 가능하기 때문에, 별체로 보호 소자가 불필요하며, 또한 LDMOS(51)의 내량(耐量)으로 서지에 대한 보호가 가능하다.

이상의 설명에서는, 링형부(131)에 형성된 채널 영역으로서의 개구부(133)의 폭[JFET(52)의 게이트 전극의 폭]을 30㎛ 정도로서 설명하였으나, 개구부(133)의 크기는, 목적하는 포화 전압 및 포화 전류를 얻을 수 있도록 적절하게 설정된다. 즉, 개구부(133)의 크기, 불순물 농도, N형 연재 영역(122)의 불순물 농도·크기 등을 적절하게 변경함으로써, 공핍층의 확대를 제어할 수 있다. 그리고 이렇게 함으로써, 포화 전압 및 포화 전류를 원하는 값으로 설정하고, 또는 임의의 특성으로 제어할 수 있다.

또한, 이상의 설명에서는, P형 반도체 기판(11) 및 소자 분리 영역(13)[JFET(52)의 게이트 전극]을 접지하였지만, 각각의 영역에 인가하는 전압은 임의로 정할 수 있다. 예를 들면, P형 반도체 기판(11) 및 P형의 소자 분리 영역(13)에, 소정의 전압을 인가하는 수단으로서의 직류 전원을 이용하여 마이너스 전압을 인가함으로써, 소자 분리 영역(13)과 에피택셜층(12)의 PN 접합으로부터 확대되는 공핍층 DL을 더욱 넓혀서 포화 전압 및 포화 전류를 저감시키는 것도, 이론적으로는 가능하다.

도 11은, P형 반도체 기판(11) 및 P형의 소자 분리 영역(13)의 전위[소자 분리 영역(13)에 대한 인가 전압]를 강제적으로 변화시킨 경우의 드레인 전압 Vd와 JFET(52)의 드레인-소스간 전류 Ids와의 관계를 나타낸다. 도시한 바와 같이, JFET(52)의 게이트 전압 Vg[소자 분리 영역(13)에 대한 인가 전압]를 변화시킴으로써, 핀치오프가 되는 전압(포화 전압 Vsat)이 변화하고, 포화 전류 Isat도 변화한다.

또한, 도 12에 단면으로 나타낸 바와 같이, 소자 분리 영역(13)의 개구부(133)[JFET(52)의 채널 영역] 상에, 절연막(게이트 절연막)(35)을 형성한다. 그리고, 이 게이트 절연막(35) 상에 게이트 전극(36)을 배치하고, 게이트 전극(36)에 인가하는 게이트 전압을 설정 또는 조정할 수 있는 구성으로 할 수도 있다.

게이트 전극(36)에 접지 전위[P형 반도체 기판(11)의 전위]를 기준으로 하여 플러스의 게이트 전압 Vg를 인가하면, JFET(52)의 채널 영역[개구부(133) 내의 N형 에피택셜층(12)]에 생성되는 공핍층이 쉽게 확대되지 않는다. 그러므로, 게이트 전압 Vg를 플러스로 더 크게 함에 따라서, 포화 전압 Vsat 및 포화 전류 Isat을 모두 크게 할 수 있다. 그리고, 게이트 전극(36)은, 개구부(133)의 위에만 배치되어 있어도 되고, 또는 링형으로 전체적으로 배치되어 있어도 된다.

또한, 도 13에 단면으로 나타낸 바와 같이, JFET(52)의 채널 영역[개구부(133)]에 N형 매입 영역(제2 도전형의 제2 영역)(37)을 배치함으로써, 포화 전류 Isat을 조정할 수 있다. 즉, 개구부(133) 내의 P형 반도체 기판(11)과 에피택셜층(12) 사이에, 고농도[개구부(133) 내의 N형 에피택셜층(12)의 불순물 농도를 기준으로]의 N형 매입 영역(37)을 형성하고, N형 매입 영역(37)의 불순물 농도와 N형 매입 영역(37)의 상면의 깊이를 조정함으로써, 드레인-소스 사이의 포화 전류 Isat을 조정할 수 있게 된다.

N형 매입 영역(37)을 배치함으로써, P형 반도체 기판(11) 측으로부터 확대되는 공핍층의 위치가, N형 매입 영역(37)을 배치하지 않는 경우보다 낮아지고, 포화 전압 Vsat이 커지고, 포화 전류 Isat도 커지게 된다. 그리고, N형 매입 영역(37)은, 개구부(133) 내의 N형 에피택셜층(12)을 기준으로 저불순물 농도로 해도 된다.

또한, N형 매입 영역(37)은, 예를 들면 도 14의 (A)에 나타낸 바와 같이, JFET(52)의 채널 영역만, 도 14의 (B)에 나타낸 바와 같이, JFET(52)의 채널 영역과 그 근방, 도 14의 (C)에 나타낸 바와 같이, JFET(52)의 채널 영역 및 N형 연재 영역(122) 내에 각각 형성해도 된다. 이와 같이, N형 매입 영역(37)이 차지하는 면적이 클수록, 포화 전압 Vsat 및 포화 전류 Isat이 커지게 된다. 또한, 도 14의 (D)에 나타낸 바와 같이, N형 매입 영역(37)을 연재시켜서, N형 매입 영역(22)과 일체로 구성해도 된다. 또한, 도 14의 (E)에 나타낸 바와 같이, 보디 영역(15)의 일부를 형성하지 않음(제거함)으로써, 포화 전압 Vsat 및 포화 전류 Isat을 조정할 수도 있다.

일반적으로, 다른 조건이 동일하다면, N형 매입 영역(37)의 N형의 불순물 농도가 높을수록, 포화 전압 Vsat 및 포화 전류 Isat가 상승하고, N형 매입 영역(37)이 깊을수록, 포화 전압 Vsat 및 포화 전류 Isat가 상승하고, N형 매입 영역(37)이 넓을수록, 포화 전압 Vsat 및 포화 전류 Isat가 상승한다.

그리고, N형 매입 영역(22, 37)의 농도나 농도 분포는, 예를 들면 후술하는 바와 같이, 이온 주입(확산) 시에 사용하는 이온 마스크의 개구율을 적절하게 설정함으로써 조정된다.

또한, JFET(52)의 소스 인출 영역(23) 및 소스 전극(231)의 위치를 변경함으로써, 포화 전류 Isat을 조절할 수도 있다. 예를 들면, 도 15에 나타낸 바와 같이, JFET(52)의 채널 영역[개구부(133)]으로부터 가까운 제1 위치 P1부터 순차적으로 P2, P3와, 개구부(133)로부터 소스 인출 영역(23) 및 소스 전극(231)까지의 위치를 이격시킴으로써 포화 전류 Isat을 작게 할 수 있다. 특히, 링형부(131)와 원호형의 연재부(132) 사이에 끼워지는 원호형의 N형 연재 영역(122)을 설치함으로써, JFET(52)의 크기를 그다지 크게 하지 않고도, 포화 전류 Isat을 작게 할 수 있 다.

(실시예에 따른 반도체 장치의 설명)

이상 설명한 참고용 반도체 장치의 구성에서는, 개구부(133)의 크기(폭)가 한정되어 있고, 드레인 전압 Vd의 상승에 수반하여, 링형부(131)의 개구부(133)에있어서의 에피택셜층(12) 내의 공핍층 DL이 3방향[좌우의 링형부(131)와 아래의 P형 반도체 기판(11)과의 PN 접합면]으로부터 확대되므로 드레인 전압 Vd가 비교적 작을 때부터 게이트 영역이 핀치오프된다. 그러므로, 큰 포화 전압 및 포화 전류를 얻기 곤란하다. 만일, 개구부(133)의 폭을 넓게 해도, P형 반도체 기판(11)과의 PN 접합면으로부터 확대되는 공핍층을 억제할 수 없고, 포화 전압 및 포화 전류의 증대화에는 한계가 있다.

그래서, 이하에서, 상대적으로 큰 포화 전압 및 포화 전류를 얻을 수 있는 반도체 장치(200)에 대하여 설명한다.

(제2 참고예)

상기 참고용(제1 참고예)의 반도체 장치(100)에서는, LDMOS(51)의 외주를 따르도록, 링형부(131)의 외측에 JFET(52)의 N형 연재 영역(소스 영역)(122)을 형성하였다. 이에 비해, 본 참고예 의반도체 장치(200)에 있어서는, JFET(52)의 소스 영역을 LDMOS의 소자 영역 내에 배치한다. 이에 따라 반도체 소자의 점유 영역이 더욱 소형화된다. 그 이외의 구성은, 이하에서 특별히 설명하는 경우를 제외하면 제1 참고예의 반도체 장치(100)와 동일하다.

도 16과 도 17은, 제2 참고예의 반도체 장치(200)의 구조를 나타내고, 도 16 은 반도체 장치(200)의 단면도, 도 17은 도 16에 나타내는 에피택셜층(12)의 표면 영역에 나타나는 불순물층의 분포를 나타낸 평면도이다. 도 18의 (A)∼(C)는 드레인 전압 Vd의 상승(0<V21<V22)에 수반하여 보디 영역(15) 및 소자 분리 영역(13)으로부터 공핍층이 어떻게 늘어나는지 모식적으로 나타낸 도면이다. 도 19는 다른 에피택셜층의 표면 영역에 나타나는 불순물층의 분포를 나타낸 평면도이다. 그리고, 도 16은, 도 17 및 도 19의 A-A선을 따라 절단한 단면도에 상당한다.

도시한 바와 같이, 본 참고예에서는, 소자 분리 영역(13)은, N형 드레인 영역(121)을 에워싸도록 루프형, 더 구체적으로는 링형으로 형성되어 있고, 연재부(132)는 배치되어 있지 않다. 소자 분리 영역(13)은, 1종류의 링형으로 형성되어 있다.

드레인 인출 영역(14)을 에워싸도록, 보디 영역(15)이 링형으로 형성되어 있다. JFET(52)의 소스 인출 영역(23)은, N형 드레인 영역(121)보다 고농도의 N형의 영역이다. 소스 인출 영역(23)은, 보디 영역(15)과, N형 드레인 영역(121)을 규정하는 소자 분리 영역(13) 사이에 있어서 N형 드레인 영역(121)의 표면 영역에 링형으로 형성되어 있다. 소스 인출 영역(23)은, 인접하는 보디 영역(15) 및 소자 분리 영역(13)보다 얕게 형성되어 있다. 표면 절연막(140) 상의 소스 인출 영역(23)에 대향하는 위치에, 소스 전극(231)이 배치되고, 컨택트홀을 통하여 소스 인출 영역(23)에 접속되어 있다.

또한, N형 매입 영역(22)은, N형 드레인 영역(121)의 바로 아래에 형성된 원반형의 영역(22C)과, 보디 영역(15) 아래에 형성된 링형의 영역(22R)으로 구성된 다.

이 구성에 있어서, 예를 들면, LDMOS의 보디 영역(15)의 전압, 소자 분리 영역(13)의 전압, P형 반도체 기판(11)의 전압을 각각 그라운드 레벨(접지 전위)로 하면, 드레인 전압 Vd의 상승에 수반하여, 도 18의 (A)∼(C)에 모식적으로 나타낸 바와 같이, 공핍층 DL이, P형의 보디 영역(15), P형의 소자 분리 영역(13), 및 P형 반도체 기판(11)과, N형의 에피택셜층(12) 및 링형의 영역(22R)과의 사이의 PN 접합면으로부터 확대된다. 그리고, 드레인 전압 Vd가 일정 레벨 V22(V22>V21>0)에 이르면, 핀치오프된다.

이러한 구성에 따르면, JFET(52)의 채널 영역은, P형의 보디 영역(15), P형의 소자 분리 영역(13), P형 반도체 기판(11)의 영역 사이에 존재하는 N형의 에피택셜층(12) 내에 존재한다. 그리고, 드레인 전압 Vd의 상승에 수반하여, 공핍층 DL이 N형의 에피텍셜층(12)과 보디 영역(15)과의 PN 접합면과, N형의 에피택셜층(12)과 P형 반도체 기판(11)과의 PN 접합면의 상하 2방향으로부터 확대되어서 핀치오프된다. 이 JFET(52)는, 상하 2방향으로부터 확대되는 공핍층 DL에 의해 핀치오프시키는 구성이다. 그러므로, 게이트의 가로 방향의 길이(본 참고예에서는, 원형의 LDMOS이므로, 소스 인출 영역(23)의 원주길이에 상당함)에 대응하는 전류(드레인-소스간 전류 Ids)를 흐르게 할 수 있다. 그리고, 보디 영역(15), 소스 인출 영역(23), 및 JFET(52)의 게이트 전극으로서의 소자 분리 영역(13)이 모두 LDMOS의 전체 주위에 걸쳐서 링형으로 형성되어 있으므로, JFET(52)의 크기를 작게 유지하면서, JFET(52)의 포화 전류 Isat를 크게 확보할 수 있다. 여기서는, JFET(52)의 크기에 따라 상이하지만, 수십 mA까지 흐르게 하는 것도 가능하다.

그리고, JFET(52)의 소스 인출 영역(23)은, 전체 주위에 링형으로 형성되는 구성으로 한정되지 않고, 도 19에 나타낸 바와 같이, 주위 방향의 일부에 하나 또는 복수개 형성되어 있어도 된다. 이로써, 도 17에 나타내는 소스 인출 영역(23)이 전체 주위에 걸쳐서 링형으로 형성되어 있는 구조보다, JFET(52)의 게이트 전극 폭이 좁아지고, 포화 전압 Vsat(핀치오프 전압)를 유지한 채 포화 전류 Isat를 작게 할 수 있다.

또한, 도 18의 (A)∼(C)에 나타낸 바와 같이, N형 매입 영역(22R)의 유무에 따라, P형 반도체 기판(11)과의 PN 접합면으로부터의 공핍층이 확대되는 것을 제어할 수 있고, 포화 전압 Vsat를 조정하는 것도 가능하다.

또한, 도 16 및 도 17에 나타내는 구조에 있어서는, N형 매입 영역(22)이, 반도체 장치(100)와는 달리, N형 드레인 영역(121)의 바로 아래의 N형 매입 영역(22C)과 보디 영역(15)의 근방의 링형의 N형 매입 영역(22R)으로 구성되어 있다. 이 N형 매입 영역(22C, 22R), 특히 링형의 N형 매입 영역(22R)의 위치·크기 및 불순물 농도를 적절하게 설정함으로써, 공핍층의 확대를 제어하여, 포화 전압 Vsat 및 포화 전류 Isat를 원하는 값으로 설정하고, 혹은 임의의 특성으로 제어할 수 있다.

예를 들면, 도 20의 (A)에 나타낸 바와 같이, 보디 영역(15)의 아래에 배치되어 있는 N형 매입 영역(22R)을, 도 20의 (B)에 나타낸 바와 같이, 소스 인출 영역(23)의 아래쪽까지 연장시킴으로써, 포화 전압 Vsat를 상승시킬 수 있다.

예를 들면, 도 20의 (C)에 나타낸 바와 같이 비교적 얕은 N형 매입 영역(22R)을 도 20의 (D)에 나타낸 바와 같이 깊게 형성함으로써, 포화 전압 Vsat를 상승시킬 수 있다.

예를 들면, 도 20의 (E)에 나타내는 보디 영역(15)을 도 20의 (F)에 나타낸 바와 같이 얕게 함으로써, 포화 전압 Vsat를 상승시킬 수 있다.

또한, 도 20의 (G)에 나타낸 바와 같이 보디 영역(15)과 소스 인출 영역(23)의 거리를, 도 20의 (H)에 나타낸 바와 같이 길게 함으로써, 포화 전압 Vsat를 상승시킬 수 있다.

또한, 도 21의 (A) 및 (B)에 나타낸 바와 같이, 보디 영역(15) 아래에 배치되어 있는 N형 매입 영역(22R)을, 주위 방향의 일부에 하나 또는 복수개 형성해도 된다. 다만, 포화 전압 Vsat는, N형 매입 영역(22R)이 존재하지 않는 부분에서 정해진다.

또한, N형 드레인 영역(121) 바로 아래의 N형 매입 영역(22C) 또는 보디 영역(15) 아래에 배치되어 있는 N형 매입 영역(22R) 중 어느 하나를 배치하지 않는 구성도 가능하다.

그리고, N형 매입 영역(22R, 22C)의 농도나 농도 분포는, 예를 들면 후술하는 바와 같이, 이온 주입(확산) 시에 사용하는 이온 마스크의 개구율을 적절하게 설정함으로써 실시된다.

이와 같이, 반도체 장치(200)에 의하면, LDMOS(51)의 보디 영역(15)과, 소자 분리 영역(13), P형 반도체 기판(11), 및 이들로 협지된 N형의 에피택셜층(12)으로 LDMOS(51)의 게이트부를 구성하고, LDMOS(51)와 JFET(52)가 N형 드레인 영역(121)을 공유하고, 보디 영역(15)과 소자 분리 영역(13) 사이에 소스 인출 영역(23)을 설치하고 있으므로, 1개의 소자 면적으로 LDMOS와 JFET의 2개의 특성을 얻을 수 있다.

또한, LDMOS와 JFET가 병렬로 복합화되어 있으므로, 고내압이다.

또한, 드레인 전극에 직접 본딩 가능하므로, 별체로 접속을 위한 패드 면적이 불필요하고, 반도체 장치의 중심부로부터 고압의 배선을 인출할 필요가 없다.

드레인 전극(141)에 직접 본딩 가능하기 때문에, 별체의 보호 소자가 불필요하고, 또한 LDMOS의 내량으로 보호 가능하다.

JFET(52)의 포화 전압 Vsat와 포화 전류 Isat를, 제조 프로세스를 크게 변경하지 않고, N형 매입 영역(22R)의 농도, 길이 및 위치의 조정만으로, 설정 가능하다.

전술한 제1 및 제2 참고예에 있어서는, LDMOS를 원형으로 하였으나, 더욱 대전류화하기 위해, 봉형 또는 빗살형으로 할 수도 있다.

이와 같은 구성의 반도체 장치의 평면 구성을 도 22에 나타낸다. 그리고, 도 22는, 에피택셜층(12)의 표면에 노출된 반도체 영역을 나타낸 것이며, 드레인 인출 영역(14)은 빗모양으로 형성되어 있다.

드레인 인출 영역(14) 및 필드 절연막(24)를 에워싸도록, 필드 절연막(18), 필드 플레이트(21), 게이트 절연막(19), 게이트 전극(20), 보디 영역(15), 소스 영역(16), 보디 인출 영역(17), 소스 인출 영역(23) 및 소자 분리 영역(13)이 각각 루프형으로 형성되어 있다.

따라서, 예를 들면, 도 22의 D-D선, E-E선, F-F선을 따라 절단한 단면은, 도 16에 나타내는 구성으로 설명된다. 그리고, 드레인 인출 영역(14)을 링형으로 형성할지의 여부, 필드 절연막(24)을 배치할지의 여부는 임의로 정할 수 있다.

이와 같은 구성에 의하면, 전류(드레인-소스간 전류 Ids)의 전류로를 넓게 형성할 수 있으며, 또한 대전류를 제어할 수 있게 된다.

그리고, 이상의 설명에서는, JFET(52)의 소스 영역[제1 실시예의 N형 연재 영역(122)에 상당]을 보디 영역(15)과 소자 분리 영역(13) 사이에 배치한다. 그러나 이에 한정되지 않고, 제1 참고예와 마찬가지로, 보디 영역(15)의 밖에 개구부(133)를 가지는 링형부(131)를 형성한다. 그리고, 이 개구부(133)를 통하여 N형 드레인 영역(121)에 접속하는 N형 연재 영역(122)을 LDMOS를 따라 배치한다. 또한, N형 연재 영역(122) 상에 소스 인출 영역(23) 및 소스 전극(231)을 형성할 수도 있다.

LDMOS의 소자 구조를 봉형으로 한 경우, 드레인을 에워싸도록 굴곡되어 있는 부분(R부; 도 22에서 아래로 볼록하게 굴곡되어 있는 영역)에 전계가 집중하여, LDMOS의 내압을 저하시킬 우려가 있다. 한편, 굴곡되어 있어도 드레인을 에워싸고 있지 않은 부분(역R부; 도 22에서 위로 볼록하게 굴곡되어 있는 영역)에는, 전계는 집중하지 않는다. 그래서, R부의 전계를 완화하기 위해, R부의 N형 매입 영역(22C, 22R)의 불순물 농도를 직선부의 N형 매입 영역(22C, 22R)의 불순물 농도 보다 높게 하고, 직선부의 N형 매입 영역(22C, 22R)의 불순물 농도를 역R부의 N형 매입 영역(22C, 22R)의 불순물 농도보다 높게 하는 것이 효과적이다.

이 경우, 단순하게, 영역마다 이온 주입이나 불순물 확산의 농도를 변경하고자 하면, 이온 주입의 위치에 따라 삽입 프로세스를 변경할 필요가 있고, 추가 공정이 필요하게 되므로, 비용이 상승한다.

이 경우, 이온 주입 시 또는 불순물 확산 시의 마스크를 연구함으로써 적절한 농도 설정이 가능하게 된다.

예를 들면, 도 22에 나타내는 빗모양의 소자 구조의 반도체 장치(100 또는 200)의 매입 영역(22C)을 형성하는 경우에, 이온 주입 마스크로서, 도 23의 (A)에 개략적으로 나타내는 이온 마스크(41)를 사용할 수 있다.

이 이온 마스크(41)는, 도 22의 소자의 R부에 대응하는 부분의 개구 OP의 개구율(단위 면적당 개구 면적)은, 직선부에 대응하는 부분(예를 들면, 영역 ST)의 개구 OP의 개구율보다도 높게(넓게) 하고, 직선부에 대응하는 부분의 개구 0P의 개구율은, 역R부에 대응하는 부분의 개구 OP의 개구율 보다도 높다(넓다).

따라서, 예를 들면, 도 23의 (B)에 모식적으로 나타낸 바와 같이, P형 반도체 기판(11) 상에 이온 마스크(41)를 배치하여, 이온 조사원(42)으로부터, 전체면에 균일한 밀도로 이온 빔 IB를 조사하면, 적절한 농도로 이온이 P형 반도체 기판(11)의 표면 영역에 주입된다. 주입된 이온이, 그 후의 열 처리로 확산됨으로써, 적절한 농도 분포, 즉, 후 공정에서 형성되는 빗모양 LDMOS의 굴곡부에 대응하는 부분(전계가 상대적으로 집중되기 쉬운 부분)에서 불순물 농도가 높고, 직선부에 대응하는 부분(전계가 상대적으로 집중하기 곤란한 부분)에서 불순물 농도가 낮 은 N형 매입 영역(22)을 얻을 수 있다. 그러므로, 이온 주입의 도스량이나 에너지를 제어하지 않아도, 굴곡부에 적절한 농도 분포의 N형 매설 영역(22)을 형성할 수 있다.

그리고, 이온 마스크(41)는, 이온 주입으로 한정되지 않고, 임의의 확산 방법의 불순물 마스크로서 사용 가능하다,

그리고, 전체를 1장의 이온 마스크(41)로 형성할 필요는 없다. 예를 들면, 개구 0P의 패턴이나 개구율이 상이한 복수의 마스크(또는 주입 마스크 형성용 포토마스크)(41a∼41i)를 도 24의 (A)∼(I)에 나타낸 바와 같이 준비해 두고, 예를 들면 이온 주입 시에, 굴곡부에는 개구율이 높고, 직선부에는 개구율의 낮은 마스크를 사용하도록 하는 식으로, 사용하는 이온 마스크를 전환하면서 이온 주입을 행해도 된다. 예를 들면, 도 24의 (A)∼(C)에서는, 원형의 개구 0P의 직경, 개수, 배치 등을 적절하게 조정하여 개구율을 조정하고 있다. 또한, 도 24의 (E)∼(G)에서는, 스트라이프형의 개구 OP의 길이, 폭, 개수, 배치 등을 적절하게 조정하여 개구율을 조정하고 있다. 도 24의 (D) 및 (H)에서는, 또한 개구 OP의 형상을 조정하여 개구율을 조정하고 있다. 도 24의 (I)에서는 농도 분포에 구배를 줄 수 있다.

전술한 바와 같이, N형 매입 영역(22C)의 농도를 조정함으로써, LDMOS의 내압, Vd-Id 특성 등을 개선 및 변경할 수 있다. 예를 들면, 도 25의 (A)에 나타내는 포화 영역이 발현하지 않고, 소자 내압의 낮은 상태로부터, N형 매입 영역(22)의 농도 및 그 분포를 적절하게 설정함으로써, 도 25의 (B)에 나타낸 바와 같은 포화 영역이 명확하게 발현하고, 소자 내압이 높은 특성으로 변경할 수도 있다.

(실시예)

다음에, 1칩 상에, LDMOS(51)과 JFET(52)의 복합 소자 및 다른 임의의 반도체 소자를 집적화하는 실시예에 대하여 설명한다.

여기서는, 도 26에 나타낸 바와 같이, LDMOS(51)와 JFET(52)에 더하여, 대전류를 흐르게 하기 위한 파워 LDMOS(53)와, 파워 LDMOS(53)를 흐르는 전류를 검출하기 위한 센스 LDMOS(54)를 구비하는 회로를 드레인을 공통으로 하여 1칩 상에 형성한다.

도 27에, 도 26에 나타내는 회로를 1칩 상에 형성한 때의 영역 배치와 전극 배치의 일례를 나타낸다. 이 구성은, LDMOS(51) 및 JFET(52)로서 도 1∼도 3에서 나타낸 구성을 채용한 때의 예이다.

도 27에 있어서, 영역(411)에는, 전술한 LDMOS(51)와 JFET(52)가 형성되어 있다. N형 드레인 영역(121)으로부터 연재 영역(122)이 인출되며, N형 드레인 영역(121) 상에는, LDMOS(51)의 게이트 전극(20), 소스 전극(161) 및 보디 전극(171)이 배치되어 있다. 또한, 연재 영역(122) 상에는, JFET(52)의 소스 전극(231)이 배치되어 있다. 영역(411)의 단면 G-G는, 도 1의 단면의 드레인 전극(141)으로부터 우측 절반과 동일한 구성으로 된다.

또한, 영역(412)에는, 센스 LDMOS(54)가 형성되어 있고, 센스 LDMOS(54)에는 게이트 전극(제3 게이트 전극)(321)과 소스 전극(322)이 배치되어 있다. 다른 영역에는, 파워 LDMOS(53)가 형성되어 있고, 영역(411)에서 개구되며, 드레인 전극(141)을 에워싸도록 배치된 게이트 전극(제2 게이트 전극)(331)과, 영역(411) 및 영역(412)에서 개구부를 가지고, 드레인 전극(141)을 에워싸도록 배치된 소스 전극(332)이 배치되어 있다.

파워 LDMOS(53)의 게이트 전극(331)과 센스 LDMOS(54)의 게이트 전극(321)은 일체로 형성되어 있다. 또한, LDMOS(51)의 게이트 전극(20)과, 파워 LDMOS(53)의 게이트 전극(331) 및 센스 LDMOS(54)의 게이트 전극(321)은 별체로 구성되어 있다. 또한, 파워 LDMOS(53)의 소스 전극(332), 센스 LDMOS(54)의 소스 전극(322), LDMOS(51)의 소스 전극(161), 및 JFET(52)의 소스 전극(231)은 각각 별체로 구성되어 있다.

그리고, 파워 LDMOS(53)의 보디 인출 영역과 보디 전극은, 임의의 위치에 임의의 크기로 형성된다.

파워 LDMOS(53)의 단면 H-H, 및 센스 LDMOS(54)의 단면 I-I는 공통된 구성을 가지고 있고, 도 29에 나타낸 바와 같이, JFET(52)의 소스 영역(23)이 설치되어 있지 않은 점, 보디 영역(제1 도전형의 제2 영역)(15-2)과 소자 분리 영역(13)이 접속되어 있는 점을 제외하면, 전술한 LDMOS(51)의 구성과 동일하다.

그리고, 파워 LDMOS(53)용 보디 영역(제1 도전형의 제2 영역)(15-2)과 센스 LDMOS(54)용 보디 영역(제1 도전형의 제3 영역)(15-2)은 일체로 구성된다. 또한, LDMOS(51) 및 JFET(52)용의 보디 영역(15)과, 파워 LDMOS(53) 및 센스 LDMOS(54)용의 보디 영역(15)은 별체로 구성된다. 그리고, 파워 LDMOS(53)용 보디 영역(15)과 센스 LDMOS(54)용 보디 영역(15)을 별체로 구성할 수도 있다.

그리고, 소자 영역의 중앙부에는 4개의 소자의 공통된 N형 드레인 영역(121) 이 배치되고, 그 중앙에는 드레인 인출 영역(14)과 드레인 전극(141)이 배치되어 있다.

도 28에, 도 26에 나타내는 회로를 1칩 상에 형성한 때의 영역 배치와 전극 배치의 다른 예를 나타낸다. 이 구성은, LDMOS(51) 및 JFET(52)로서, 도 16 및 도 17에 나타내는 구성을 채용한 경우의 구성예이다. 도 28에 있어서, 영역(411)에는, LDMOS(51)와 JFET(52)가 형성되고, LDMOS(51)의 게이트 전극(20)과 소스 전극(161)과 보디 전극(171)이 형성되어 있다. 그리고, 보디 전극(171)과 소자 분리 영역(13) 사이에는, JFET(52)의 소스 전극(231)이 배치되어 있다. 영역(411)의 단면 G-G는, 도 16의 단면의 드레인 전극(141)으로부터 우측 절반과 동일한 구성이 된다.

또한, 영역(411)에 인접하는 영역(412)에는, 센스 LDMOS(54)가 형성되어 있고, 게이트 전극(321)과 소스 전극(322)이 배치되어 있다. 다른 영역에는, 파워 LDMOS(53)가 형성되어 있고, 영역(413)에서 개구되고, 드레인 전극(141)을 에워싸도록 배치된 게이트 전극(331)과, 영역(412) 및 영역(413)에서 개구부를 가지고, 드레인 전극(141)을 에워싸도록 C자형으로 배치된 소스 전극(332)이 배치되어 있다.

또한, 파워 LDMOS(53)의 보디 인출 영역과 보디 전극은, 임의의 위치에 임의의 크기로 형성된다.

파워 LDMOS(53)의 단면 H-H, 및 센스 LDMOS(54)의 단면 I-I의 구성은, 도 29에 나타낸 바와 같이, JFET(52)의 소스 영역(23)이 설치되어 있지 않은 점, 보디 영역(제1 도전형의 제2 영역)(15-2)과 소자 분리 영역(13)이 접속되어 있는 점을 제외하면, 전술한 LDMOS(51)의 구성과 동일하다.

그리고, 파워 LDMOS(53)의 게이트 전극(331)과 센스 LDMOS(54)의 게이트 전극(321)은 일체로 형성되어 있다. 또한, LDMOS(51)의 게이트 전극(20)과 파워 LDMOS(53)의 게이트 전극(331) 및 센스 LDMOS(54)의 게이트 전극(321)은 별체로 구성되어 있다. 또한, 파워 LDMOS(53)의 소스 전극(332)과 센스 LDMOS(54)의 소스 전극(322)은 별체로 구성되어 있다.

칩의 주위 둘레부에는, 파워 LDMOS 게이트 전극 접속 패드, 파워 LDMOS 소스 전극 패드, 센스 LDMOS 소스 전극 패드, LDMOS 소스 전극 패드, LDM0S 게이트 패드 전극 등이 배치되고, 각각, 대응하는 전극에 도시하지 않은 배선 및 컨택트를 통하여 접속되어 있다.

그리고, 파워 LDMOS(53)용 보디 영역(제1 도전형의 제2 영역)(15-2)과 센스 LDMOS(54)용 보디 영역(제1 도전형의 제3 영역)(15-2)은 일체로 구성된다.

또한, LDMOS(51) 및 JFET(52)용의 보디 영역(15)과, 파워 LDMOS(53) 및 센스 LDMOS(54)용의 보디 영역(15)은 별체로 구성된다. 그리고, 파워 LDMOS(53)용 보디 영역(15)과 센스 LDMOS(54)용 보디 영역(15)을 별체로 해도 된다.

그리고, 소자 영역의 중앙부에는 4개의 소자의 공통된 N형 드레인 영역(121)이 배치되고, N형 드레인 영역(121)의 중앙부에는 드레인 인출 영역(14)과 드레인 전극(141)이 배치되어 있다.

이와 같은 구성의 반도체 장치에 의해, 예를 들면, i) LDMOS(51)와 JFET(52)에 의해 기동 회로를 구성하여, 기동 시에, 내부 회로(412)에 대한 전력의 공급을 개시하여 내부 회로(412)를 기동시키고, ii) 기동된 내부 회로(412)가 주변 회로로서의 파워 LDMOS(53)를 기동시켜서 대전류를 대상 회로에 공급시키고, 또한 주변 회로로서의 센스 LDMOS(54)의 출력으로부터 전류값을 모니터링하는 동작이 가능하게 되고, 별도로 필요하던 디스크리트디바이스도 불필요하게 된다.

또한, 배치할 전극 패드를 조정함으로써, 임의의 소자의 사용·불사용을 설정할 수 있다. 예를 들면, 센스 LDMOS(54)가 불필요한 경우에는, 센스용 전극 패드를 배치하지 않으면 된다. 또한, 고내압 스위치가 불필요한 경우에는, 파워 LDMOS(53)용 전극 패드를 배치하지 않으면 된다. 그리고, 소자 그 자체를 내장하지 않을 수도 있다.

이상의 예에서는, 4개의 반도체 소자를 기판(11) 상에 내장하였지만, 어떤 반도체 소자를 내장할 것인가에 대해서는 임의로 정할 수 있으며, 4개의 반도체 소자 중 2개 또는 3개만을 내장하거나, 다른 종류의 소자를 내장해도 된다.

예를 들면, 파워 LDMOS(53)에 JFET를 복합화하고, 합계 5개의 소자를 1칩화 (집적화)할 수도 있다. 이 경우에는, 예를 들면 도 30에 나타낸 바와 같이, 파워 LDMOS(53)를 도 1∼도 3에 나타내는 구성으로 하고, 임의의 위치, 예를 들면 영역(414)에 있어서, 파워 LDMOS(53)의 링형의 소자 분리 영역(13)에 개구부를 형성하여, 연재부(132)를 인출하고, 이 연재부(132)에 소스 인출 영역을 형성하고, 소스 전극(232)을 배치한다. 또한, JFET용 전극 패드를 배치한다.

또한, 예를 들면 도 31에 나타낸 바와 같이, 파워 LDMOS(53)를 도 16 및 도 17에 나타낸 바와 같이 구성하고, 임의의 위치, 예를 들면 영역(415)에 있어서, 파워 LDMOS(53)의 보디 영역(제1 도전형의 제2 영역)(15-2)과 소자 분리 영역(13) 사이에 소스 인출 영역을 형성하고, 소스 전극(232)을 배치한다. 또한, JFET용 전극 패드를 배치한다.

이와 같은 구성으로 하면, 예를 들면, 파워 LDMOS와 JFET의 복합체, LDMOS와 JFET의 복합체, 센스 LDMOS 등을, 드레인을 공통으로 하여 1개의 칩에 내장할 수 있게 되고, 디스크리트디바이스는 불필요하게 된다.

또한, 파워 LDMOS(53)의 내압을 더욱 높여서, 대전류 구동을 가능하게 하기 위해, 도 22에 예시한 LDMOS와 마찬가지로, 드레인을 빗살형으로 하고, 파워 LDMOS(53)의 게이트 및 소스를 빗살형의 드레인 영역을 따라 배치해도 된다.

본 발명은 전술한 실시예로 한정되지 않고 다양한 수정 및 응용이 가능하다. 소자 구조는 일례이며, 적절하게 변경 가능하다.

본 출원은, 2008년 9월 30일자로 출원된 일본 특허 출원 제2008-255760호 및 2009년 9월 25일자로 출원된 일본 특허 출원 제2009-221683호에 기초한 우선권을 주장하고, 상기 출원의 발명의 상세한 설명(명세서), 특허 청구의 범위, 도면 및 발명의 개요를 포함한다. 일본 특허 출원 제2008-255760호 및 2009-221683호에 개시된 내용은, 여기서는 참조에 의해 모두 원용된다.

도 1은 본 발명의 제1 참고예에 따른 반도체 장치의 단면도이며, 도 4 및 도 5의 A-A선을 따라 절단한 단면도에 상당한다.

도 2는 본 발명의 제1 참고예에 따른 반도체 장치의 단면도이며, 도 4 및 도 5의 B-B선을 따라 절단한 단면도에 상당한다.

도 3은 본 발명의 제1 참고예에 따른 반도체 장치의 단면도이며, 도 4 및 도 5의 C-C선을 따라 절단한 단면도에 상당한다.

도 4는 본 발명의 제1 참고예에 따른 반도체 장치의 에피택셜층 표면의 불순물층의 배치 구성을 나타낸 평면도이다.

도 5는 본 발명의 제1 참고예에 따른 반도체 장치의 전극의 배치 구성을 나타낸 평면도이다.

도 6은 본 발명의 제1 참고예에 따른 반도체 장치의 전극 및 본딩 패드의 배치 구성을 나타낸 평면도이다.

도 7은 본 발명의 제1 참고예에 따른 반도체 장치의 등가 회로의 회로도이다.

도 8은 본 발명의 제1 참고예에 따른 반도체 장치를 기동 회로로서 사용한 경우의 회로도이다.

도 9의 (A)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd = O), 분리 영역의 개구부에서 공핍층이 어떻게 확대되는지를 모식적으로 나타낸 도면이다.

도 9의 (B)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd = V1), 분리 영역의 개구부에서 공핍층이 어떻게 확대되는지를 모식적으로 나타낸 도면이다.

도 9의 (C)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd = V2), 분리 영역의 개구부에서 공핍층이 어떻게 확대되는지를 모식적으로 나타낸 도면이다.

도 9의 (D)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd = V3), 분리 영역의 개구부에서 공핍층이 어떻게 확대되는지를 모식적으로 나타낸 도면이다.

도 10은 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd와 JFET의 드레인-소스간 전류 Ids의 관계를 나타낸 도면이다.

도 11은 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, JFET의 게이트 전압 Vg를 변화시킨 경우, 드레인 전압 Vd와 JFET의 드레인-소스간 전류 Ids의 관계를 나타낸 도면이다.

도 12는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 소자 분리 영역의 개구부 상에 게이트 절연막 및 게이트 전극을 배치한 구성을 설명하는 도면이다.

도 13은 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 소자 분리 영역의 개구부에 N형 매입 영역을 배치한 구성을 설명하는 도면이다.

도 14의 (A)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 도 13에 나타낸 N형 매입 영역의 평면적인 배치예를 나타낸 도면이다.

도 14의 (B)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 도 13에 나타낸 N형 매입 영역의 평면적인 배치예를 나타낸 도면이다.

도 14의 (C)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 도 13에 나타낸 N형 매입 영역의 평면적인 배치예를 나타낸 도면이다.

도 14의 (D)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 도 13에 나타낸 N형 매입 영역의 평면적인 배치예를 나타낸 도면이다.

도 14의 (E)는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, 보디 영역의 평면적인 배치예를 나타낸 도면이다.

도 15는 본 발명의 제1 참고예에 따른 반도체 장치에 있어서, JFET의 소스 전극의 배치를 변화시키는 예를 설명하는 도면이다.

도 16은 본 발명의 제2 참고예에 따른 반도체 장치의 단면도이며, 도 17의 A-A선을 따라 절단한 단면도에 상당한다.

도 17은 본 발명의 제2 참고예에 따른 반도체 장치의 에피택셜층의 표면 위의 불순물층의 배치 구성을 나타낸 평면도이다.

도 18의 (A)는 본 발명의 제2 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd = O), 보디 영역 및 분리 영역으로부터 공핍층이 어떻게 확대되는지를 모식적으로 나타낸 도면이다.

도 18의 (B)는 본 발명의 제2 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd = V21), 보디 영역 및 분리 영역으로부터 공핍층이 어떻게 확대되는지지를 모식적으로 나타낸 도면이다.

도 18의 (C)는 본 발명의 제2 참고예에 따른 반도체 장치에 있어서, 드레인 전압 Vd의 상승에 수반하여(Vd=V22), 보디 영역 및 분리 영역으로부터 공핍층이 어떻게 확대되는지를 모식적으로 나타낸 도면이다.

도 19는 본 발명의 제2 참고예에 따른 반도체 장치의 변형예의 에피택셜층의 표면 위의 불순물층의 배치 구성을 나타낸 평면도이다.

도 20의 (A)는 N형 매입 영역의 구성의 변화가 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (B)는 N형 매입 영역의 구성의 변화가 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (C)는 N형 매입 영역의 구성의 변화가 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (D)는 N형 매입 영역의 구성의 변화가 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (E)는 보디 영역의 구성이 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (F)는 보디 영역의 구성이 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (G)는 보디 영역과 소스 인출 영역의 거리가 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 20의 (H)는 보디 영역과 소스 인출 영역의 거리가 포화 전압 및 포화 전류에 미치는 영향을 설명하기 위한 도면이다.

도 21의 (A)는 N형 매입 영역의 구성의 변형예를 나타낸 도면이다.

도 21의 (B)는 N형 매입 영역의 구성의 다른 변형예를 나타낸 도면이다.

도 22는 제2 참고예에 따른 반도체 장치의 에피택셜층의 표면 영역의 불순물층의 배치 구성을 나타낸 평면도이다.

도 23의 (A)는 제2 참고예에 따른 반도체 장치의 N형 매입 영역을 형성하기 위한 이온 마스크의 구성을 나타낸 도면이다.

도 23의 (B)는 제2 참고예에 따른 반도체 장치의 N형 매입 영역을 형성하기 위한 이온 마스크를 사용하여 불순물을 확산시키는 프로세스를 설명하는 도면이다.

도 24의 (A)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (B)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (C)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (D)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (E)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (F)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (G)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (H)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 24의 (I)는 개구율이 상이한 이온 마스크의 일례를 나타낸 도면이다.

도 25의 (A)는 N형 매립 영역의 불순물 농도를 조정함으로써, 드레인 전압- 소스·드레인 전류 특성이 변화하는 것을 나타낸 도면이다.

도 25의 (B)는 N형 매립 영역의 불순물 농도를 조정함으로써, 드레인 전압-소스·드레인 전류 특성이 변화하는 것을 나타낸 도면이다.

도 26은 본 발명의 실시예에 따른 반도체 장치의 등가 회로를 나타내는 회로도이다.

도 27은 본 발명의 실시예에 따른 반도체 장치의 전극 배치의 제1 예를 나타내는 평면도이다.

도 28은 본 발명의 실시예에 따른 반도체 장치의 전극 배치의 제2 예를 나타내는 평면도이다.

도 29는 본 발명의 실시예에 따른 반도체 장치의 단면도이며, 도 27, 도 28의 H-H선 및 I-I선을 따라 절단한 단면도에 상당한다.

도 30은 본 발명의 실시예에 따른 반도체 장치의 파워 LDMOS에 JFET를 복합화한 제1 예를 나타내는 평면도이다.

도 31은 본 발명의 실시예에 따른 반도체 장치의 파워 LDMOS에 JFET를 복합화한 제2 예를 나타내는 평면도이다.

도 32의 (A)는 종래의 기동 회로의 구성을 나타낸 회로도이다.

도 32의 (B)는 JFET와 LDMOS를 사용하는 기동 회로의 회로도이다.

Claims

제1 도전형의 층(11);

상기 제1 도전형의 층(11) 상에 형성된 제2 도전형의 층(12);

상기 제2 도전형의 층(12)의 표면 영역으로부터 상기 제1 도전형의 층(11)에 이르기까지, 제2 도전형의 드레인 영역(121)으로서 기능하는 소자 영역을 규정하는 제1 도전형의 소자 분리 영역(13);

상기 소자 영역에 형성된 제1 도전형의 제1 영역(15);

상기 제1 도전형의 제1 영역(15)에 형성된 제2 도전형의 제1 소스 영역(16);

상기 제1 도전형의 제1 영역(15) 내에 있어서, 상기 드레인 영역(121)과 상기 제1 소스 영역(16) 사이에 위치하는 영역의 위에 형성된 제1 게이트 전극(20);

상기 제2 도전형의 층(12) 내에 있어서, 상기 제1 도전형의 소자 분리 영역(13) 및 상기 제1 도전형의 층(11)과, 상기 제2 도전형의 층(12)에 의해 구성되는 PN 접합이 역바이어스 될 때에, 상기 제1 도전형의 소자 분리 영역(13), 상기 제1 도전형의 층(11), 및 상기 제1 도전형의 제1 영역(15) 중 적어도 어느 하나로부터 확대되는 공핍층(空乏層)에 의해 상기 드레인 영역(121)과의 사이의 채널이 제어되는 위치에 형성된 제2 소스 영역(23)을 구비하는 제1 복합 반도체 소자; 및

상기 소자 영역에 형성된 제1 도전형의 제2 영역(15-1)과, 상기 제1 도전형의 제2 영역(15-1)에 형성된 제2 도전형의 제3 소스 영역(16-1)과, 상기 드레인 영역(121)과 상기 제3 소스 영역(16) 사이에 위치하는 제1 도전형의 제2 영역(15-1) 상에 형성된 제2 게이트 전극(331)을 구비하는 제2 반도체 소자;

를 포함하는 반도체 장치.
제1항에 있어서,

상기 소자 영역에 형성된 제1 도전형의 제3 영역(15-2)과, 상기 제1 도전형의 제3 영역(15-2)에 형성된 제2 도전형의 제4 소스 영역(16-2)과, 상기 드레인 영역(121)과 상기 제4 소스 영역(16-2) 사이에 위치하는 제1 도전형의 제3 영역(15-2) 상에 형성되고 상기 제2 게이트 전극(331)에 접속된 제3 게이트 전극(321)을 더 포함하는, 반도체 장치.
제1항에 있어서,

상기 제1 도전형의 제2 영역(15-1)은, 상기 제1 도전형의 소자 분리 영역(13)에 접속되어 있는, 반도체 장치.
제1항에 있어서,

상기 제1 도전형의 소자 분리 영역(13)은, 일부에 개구부(133)이 형성되고, 상기 드레인 영역(121)을 규정하는 루프형부(131)과, 상기 개구부(133)를 통하여 상기 드레인 영역(121)에 접속된 제2 도전형의 연재 영역(122)을 규정하는 부분(132)을 포함하고,

상기 제2 도전형의 제2 소스 영역(23)은, 상기 제2 도전형의 연재 영역(122)으로 규정되어 있는, 반도체 장치.
제4항에 있어서,

상기 개구부(133)는, 상기 제1 도전형의 소자 분리 영역(13)의 상기 루프형부(131)의 일부에 설치되어 있는, 반도체 장치.
제4항에 있어서,

상기 제2 도전형의 연재 영역(122)을 규정하는 부분(132)은, 원호형으로 형성되고, 상기 제2 도전형의 연재 영역(122)은, 상기 루프형부(131)와, 상기 제2 도전형의 연재 영역(122)을 규정하는 부분(132) 사이에 원호형으로 형성되어 있는, 반도체 장치.
제4항에 있어서,

상기 개구부(133) 상에 게이트 절연막(35)을 형성하고, 상기 게이트 절연막(35) 상에 게이트 전극(36)을 배치하여, 상기 게이트 전극(36)에 인가하는 게이트 전압을 설정하거나 또는 조정할 수 있도록 한, 반도체 장치.
제4항에 있어서,

상기 개구부(133) 내에서의 상기 제1 도전형의 층(11)과 상기 제2 도전형의 층(12) 사이에, 상기 개구부(133) 내의 상기 제2 도전형의 층(12)의 불순물 농도보다 고농도의 제2 도전형의 제2 영역(37)을 형성한, 반도체 장치.
제8항에 있어서,

상기 제2 도전형의 제2 영역(37)은, 개구율이 설정 가능한 이온 마스크를 사용하여 이온 주입에 의해 형성되어 있는, 반도체 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 도전형의 제2 소스 영역(23)은, 상기 제1 도전형의 제1 영역(15)과, 상기 드레인 영역(121)을 규정하는 상기 제1 도전형의 소자 분리 영역(13) 사이에 있어서 상기 드레인 영역(121)의 표면 영역에 형성되어 있는, 반도체 장치.
제10항에 있어서,

상기 제2 도전형의 제2 소스 영역(23)은, 상기 제1 도전형의 제1 영역(15) 및 상기 제1 도전형의 소자 분리 영역(13)보다 얕게 형성되어 있는, 반도체 장치.
제10항에 있어서,

상기 제2 도전형의 드레인 영역(121)의 중앙부에는, 드레인 인출 영역(14)이 형성되고, 상기 드레인 인출 영역(14)을 둘러싸도록, 상기 제1 도전형의 제1 영역(15)이 루프형으로 형성되어 있는, 반도체 장치.
제10항에 있어서,

상기 제1 도전형의 층(11)의 표면 영역에는, 불순물 농도가 조정 가능하게 된 제2 도전형의 제1 영역(22)이 형성되어 있는, 반도체 장치.
제13항에 있어서,

상기 제2 도전형의 제1 영역(22)은,

드레인 영역(121)의 바로 아래에 형성된 원반형의 영역(22C); 및

제1 도전형의 제1 영역(15)의 아래에 형성된 링형의 영역(22R);

으로 구성되어 있는, 반도체 장치.
제14항에 있어서,

상기 원반형의 영역(22C) 및 상기 링형의 영역(22R)은, 각각 R부, 역R부 및 직선부로 구성되며, 상기 R부의 불순물 농도를, 상기 직선부의 불순물 농도보다 높게 하며, 또한 상기 직선부의 불순물 농도를, 상기 역R부의 불순물 농도보다 높게 한, 반도체 장치.
제15항에 있어서,

상기 원반형의 영역(22C) 및 상기 링형의 영역(22R)은, 개구율이 설정 가능한 이온 마스크를 사용하여 이온 주입에 의해 형성되고, 상기 원반형의 영역(22C) 및 링형의 영역(22R)의 R부에 대응하는 부분의 개구율을 상기 직선부에 대응하는 부분의 개구율보다 높게 하고, 또한 상기 직선부에 대응하는 부분의 개구율을 역R 부에 대응하는 부분의 개구율보다 높게 한, 반도체 장치.
제13항에 있어서,

상기 제2 도전형의 제1 영역(22)은, 개구율이 설정 가능한 이온 마스크를 사용하여 이온 주입에 의해 형성되어 있는, 반도체 장치.
제12항에 있어서,

상기 제1 도전형의 소자 분리 영역(13)은, 상기 제2 도전형의 제1 영역(22) 및 상기 제1 도전형의 제1 영역(15)을 에워싸도록 루프형으로 형성되어 있는, 반도체 장치.
제18항에 있어서,

상기 제2 도전형의 제2 소스 영역(23)은, 상기 제1 도전형의 제1 영역(15)과 상기 제1 도전형의 소자 분리 영역(13) 사이에 있어서 루프형으로 형성되어 있는, 반도체 장치.
제19항에 있어서,

상기 제2 도전형의 제2 소스 영역(23)은, 상기 제1 도전형의 제1 영역(15)과 상기 제1 도전형의 소자 분리 영역(13) 사이에 있어서 상기 루프형의 주위 방향의 일부에 하나 또는 복수개 형성되어 있는, 반도체 장치.