JP2004095729A - Ｍｏｓｆｅｔとその製造方法 - Google Patents
Ｍｏｓｆｅｔとその製造方法 Download PDFInfo
- Publication number
- JP2004095729A JP2004095729A JP2002252896A JP2002252896A JP2004095729A JP 2004095729 A JP2004095729 A JP 2004095729A JP 2002252896 A JP2002252896 A JP 2002252896A JP 2002252896 A JP2002252896 A JP 2002252896A JP 2004095729 A JP2004095729 A JP 2004095729A
- Authority
- JP
- Japan
- Prior art keywords
- region
- mosfet
- concentration drain
- drain region
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ＭＯＳＦＥＴの特性を変えることなく、ホットキャリア劣化による絶縁破壊に至る確率を低減できるＭＯＳＦＥＴとその製造方法を提供する。
【解決手段】低濃度ドレイン領域内に開口部を有するマスクを通して、不純物を半導体基板表面領域に注入し、低濃度ドレイン領域内に、チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域を、複数の端部が互いに分離幅だけ離れて配置されるように形成する。
【選択図】図１
【解決手段】低濃度ドレイン領域内に開口部を有するマスクを通して、不純物を半導体基板表面領域に注入し、低濃度ドレイン領域内に、チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域を、複数の端部が互いに分離幅だけ離れて配置されるように形成する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ホットキャリアによるデバイス破壊を抑制することができるＭＯＳＦＥＴ、特に、横型高耐圧ＭＯＳＦＥＴとその製造方法に関するものである。
【０００２】
【従来の技術】
例えば、１０Ｖ以上の高電圧で動作する横型高耐圧のＭＯＳＦＥＴには様々な形態のものが存在する。従来の技術として、例えばゲート電極をセルフアラインマスクとして用い、素子分離されたアクティブ領域内に低濃度のソース、ドレイン領域（以下、グレード層という）を形成し、このグレード層内に、ゲート電極から所定間隔を離して高濃度のソース、ドレイン領域を設けた構造が知られている。
【０００３】
以下、一例を挙げて、従来の高耐圧ＭＯＳＦＥＴの構造を説明する。
【０００４】
図７は、従来の横型高耐圧ＭＯＳＦＥＴの一例のレイアウト図である。ここで、同図（ａ）および（ｂ）は、それぞれＭＯＳＦＥＴのレイアウト平面図および断面図を示す。半導体基板１２の表面領域上には、素子分離用の酸化膜が形成された素子分離領域１４と、この素子分離領域１４によって囲まれたアクティブ領域１６が形成されている。ＭＯＳＦＥＴ４０は、このアクティブ領域１６に形成されている。
【０００５】
アクティブ領域１６の上層には、ゲート絶縁膜１８を介して、図７（ａ）中上下方向に延びるゲート電極２０が形成されている。ゲート電極２０により２分割されたアクティブ領域１６の図中左右の領域にはそれぞれグレード層２２ａ，２２ｂが形成され、グレード層２２ａ，２２ｂ内には、それぞれ高濃度ソース、ドレイン領域２４ａ，２４ｂが、ゲート電極２０から所定の間隔を離して形成されている。
【０００６】
素子分離領域１４、アクティブ領域１６およびゲート電極２０の上層には、層間絶縁膜２６が全面に被覆され、その高濃度ソース、ドレイン領域２４ａ，２４ｂに対応する位置、およびゲート電極２０の図７（ａ）中上端部に対応する位置にコンタクト孔２８が開孔されている。また、層間絶縁膜２６の上層にはメタル配線３０が形成されており、コンタクト孔２８を介して高濃度ソース、ドレイン領域２４ａ，２４ｂおよびゲート電極２０と接続されている。
【０００７】
このような構造は、例えばＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造やＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ ）構造と呼ばれている。あるいは、図８に示すように、絶縁膜（フィールドプレート）４２をパターニングし、これをマスクとして用いて、ゲート電極から所定間隔を離して高濃度ソース、ドレイン領域を形成することも可能である。この構造をフィールドプレート構造と呼ぶ場合もある。本明細書中では、このような構造を総称してオフセット型と呼ぶことにする。
【０００８】
【発明が解決しようとする課題】
高耐圧ＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴでは、ホットキャリアによるトランジスタの性能劣化を抑制することが重要な課題の１つである。これはホットキャリアの影響を受けやすいＮＭＯＳＦＥＴでは特に重要である。オフセット型高耐圧ＭＯＳＦＥＴに顕著に現れるホットキャリア劣化の現象として、単にドライバビリティ低下等のトランジスタの性能低下が起こるだけでなく、ゲート酸化膜の絶縁破壊といった致命的な結果に至る場合が多いという問題がある。
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、特性を変えることなく、ホットキャリア劣化による絶縁破壊に至る確率を低減することができるＭＯＳＦＥＴとその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、分離領域に囲まれた半導体基板表面領域上に、ゲート絶縁膜を介してゲート電極を形成し、該半導体基板表面領域の該ゲート電極によって覆われた部分に、第１導電型のチャネル領域を形成する工程と、
前記ゲート電極をマスクとして、第２導電型の第１の不純物を前記半導体基板表面領域に注入して、前記チャネル領域の両側に低濃度ソース、ドレイン領域を形成する工程と、
前記低濃度ドレイン領域内に開口部を有するマスクを通して、前記第２導電型の第２の不純物を前記半導体基板表面領域に注入し、前記低濃度ドレイン領域内に、前記チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域を、該複数の端部が互いに分離幅だけ離れて配置されるように形成する工程と、
前記高濃度ドレイン領域上に絶縁膜を形成し、該形成された絶縁膜に、前記高濃度ドレイン領域を配線に接続するコンタクト孔を形成する工程とを含むことを特徴とするＭＯＳＦＥＴの製造方法を提供するものである。
【００１１】
ここで、前記分離幅が前記オフセット長よりも大きいのが好ましい。
【００１２】
また、前記複数の端部を含む高濃度ドレイン領域の形成を、前記チャネル領域に対向する辺をそれぞれ有する複数の島状高濃度ドレイン領域を形成することによって行い、該複数の島状高濃度ドレイン領域のそれぞれを前記配線に接続するように、前記コンタクト孔を形成するのが好ましい。
【００１３】
また、前記複数の島状高濃度ドレイン領域の少なくとも１つに対して、前記配線に接続するコンタクト孔を、複数、形成するのが好ましい。
【００１４】
また、前記配線に接続するコンタクト孔の少なくとも１つを、対応する島状高濃度ドレイン領域の前記チャネル領域に対向する辺に対しては第１のマージンで、他の辺の少なくとも１つに対しては、該第１のマージンと異なる第２のマージンで配置されるように形成するのが好ましい。
【００１５】
また、本発明は、分離領域に囲まれた半導体基板表面領域に形成された第１導電型のチャネル領域と、該チャネル領域の両側に形成された第２導電型のソース、ドレイン領域からなるＭＯＳＦＥＴであって、
前記ドレイン領域が、平坦な表面を有する前記半導体基板表面領域に、前記チャネル領域に隣接するように形成された低濃度ドレイン領域と、該低濃度ドレイン領域内に形成され、コンタクトによって配線に接続される高濃度ドレイン領域とからなり、
前記高濃度ドレイン領域が、前記チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有し、かつ、互いに該オフセット長より大きな分離幅だけ離れて配置された複数の端部を含むことを特徴とするＭＯＳＦＥＴを提供する。
【００１６】
ここで、前記分離幅が前記オフセット長の３倍以下であるのが好ましい。
【００１７】
また、前記高濃度ドレイン領域の端部の前記チャネル領域に対向する辺の長さが、前記分離幅よりも大きいのが好ましい。
【００１８】
また、前記高濃度ドレイン領域の端部の前記チャネル領域に対向する辺の長さが２０μｍ以下であるのが好ましい。
【００１９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＭＯＳＦＥＴとその製造方法を詳細に説明する。
【００２０】
図１は、本発明のオフセット型の横型高耐圧ＭＯＳＦＥＴの一実施形態の概略図である。ここで、同図（ａ）は、ＭＯＳＦＥＴのレイアウト平面図、同図（ｂ）は、同図（ａ）のＡ−Ａ’線部分におけるレイアウト断面図を示す。このＭＯＳＦＥＴ１０は、図１に示すように、第１導電型の半導体基板（ウェル）１２の平坦な表面を有する表面領域上の、素子分離用の酸化膜が形成された素子分離領域１４によって囲まれたアクティブ領域１６に形成されている。
【００２１】
ここで、アクティブ領域１６の上層には、ゲート絶縁膜（ゲート酸化膜）１８を介して、アクティブ領域１６を図中左右の２つの領域に分割するように、図１（ａ）中上下方向に延びるゲート電極２０が形成されている。このゲート電極２０の下層の、半導体基板１２の表面領域近傍の内部領域には、半導体基板１２と同一の第１導電型のチャネル領域１７が形成される。
【００２２】
このゲート電極２０により分割されたアクティブ領域１６の図中左右の領域には、第１導電型とは反対の導電型である第２導電型の低濃度ソース、ドレイン領域（グレード層）２２ａ，２２ｂがそれぞれ形成されている。また、低濃度ソース領域２２ａ内には、第２導電型の高濃度ソース領域２４ａが形成され、同様に、低濃度ドレイン領域２２ｂ内には、第２導電型の高濃度ドレイン領域２４ｂが形成されている。
【００２３】
それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂは、ゲート電極２０の下層に形成されたチャネル領域１７とグレード層２２ａ，２２ｂとの境界位置から所定のオフセット長Ｄ１だけ離れた位置に配置されている。また、それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂは、素子分離領域１４とグレード層２２ａ，２２ｂとの境界位置から、所定のオフセット長Ｄ２だけ離れた位置に配置されている。また、それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂは、互いに所定の分離幅Ｄ３だけ離れた位置に配置されている。
【００２４】
この例では、高濃度ソース、ドレイン領域２４ａ，２４ｂが、それぞれ、複数の島状高濃度ソース、ドレイン領域２４ａ，２４ｂの集合体として構成されている。この場合、それぞれの島状高濃度ドレイン領域２４ｂの、ゲート電極２０（チャネル領域１７）に対向する部分が、本発明の高濃度ドレイン領域の端部となる。
【００２５】
上記素子分離領域１４、アクティブ領域１６およびゲート電極２０の上層には、層間絶縁膜２６が全面に被覆されている。この層間絶縁膜２６の、高濃度ソース、ドレイン領域２４ａ，２４ｂに対応する位置およびゲート電極２０の図１（ａ）中上端部に対応する位置にコンタクト孔２８が開孔されている。また、層間絶縁膜２６の上層にはメタル配線３０が形成されている。このメタル配線３０は、コンタクト孔２８を介してそれぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂおよびゲート電極２０に接続されている。
【００２６】
本実施形態のＭＯＳＦＥＴ１０は１８Ｖの高電圧で動作する。素子分離領域１４は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜により、Ｐ型シリコン基板（Ｐウェル）１２の表面領域上に形成されている。また、アクティブ領域１６の図中左右の領域には、Ｎ型のグレード層２２ａ，２２ｂがそれぞれ形成されている。高濃度ソース、ドレイン領域２４ａ，２４ｂは、図１に示すように、グレード層２２ａ，２２ｂのそれぞれにおいて、４つずつ島状に形成されている。
【００２７】
また、本実施形態の場合、ゲート長（ゲート電極２０の幅）Ｌは４μｍ、ゲート幅（ゲート電極２０の、アクティブ領域１６と重なった部分の長さ）Ｗは５０μｍである。それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂとゲート電極（チャネル領域）２０との間のオフセット長Ｄ１は１．５μｍ、それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂと素子分離領域１４との間のオフセット長Ｄ２は、素子分離領域１４とグレード層２２ａ，２２ｂとの間の接合耐圧の低下を防止するために１μｍとしてある。また、分離幅Ｄ３は、オフセット長Ｄ１の約１．３倍に相当する２μｍである。
【００２８】
また、本実施形態の場合、図１（ａ）に示すように、それぞれの島状高濃度ソース、ドレイン領域２４ａ，２４ｂおよびゲート電極２０に対して、コンタクト孔２８がそれぞれ２つずつ開孔されている。
【００２９】
次に、図２に示す製造工程の断面図を参照しながら、図１に示す本発明の一実施形態に係る横型高耐圧ＭＯＳＦＥＴの製造方法を説明する。
【００３０】
まず、図２（ａ）に示すように、不純物濃度が３Ｅ１６ａｔｏｍｓ／ｃｍ３ 程度の低不純物濃度のＰウェル１２の表面領域に、５００ｎｍ程度の厚みの素子分離用のＬＯＣＯＳ膜（酸化膜）１４を形成して各アクティブ領域１６を分離する。また、図１に示すように、アクティブ領域１６の上層に、アクティブ領域１６を図中左右の２つの領域に分割するように、ゲート絶縁膜１８を介してゲート電極２０を形成する。
【００３１】
半導体基板１２表面領域の、このゲート電極２０によって覆われた部分１７は、以降説明する工程によっても第１導電型（本実施形態ではＰ型）に保たれる。この領域１７が、完成後のＭＯＳＦＥＴ１０の動作時にチャネルが形成されるチャネル領域として機能する。
【００３２】
続いて、図２（ｂ）に示すように、リン（Ｐ）等のＮタイプドーパントを、例えば８０ｋｅＶ、５Ｅ１２ａｔｏｍｓ／ｃｍ２ の条件で、アクティブ領域１６内の表面領域にイオン注入する。これにより、ゲート電極２０（チャネル領域１７）の両側にＰウェル１２の数倍の濃度となる低濃度Ｎソース、ドレイン領域（Ｎグレード層）２２ａ，２２ｂを形成する。この時、ゲート電極２０はセルフアラインマスクとして機能するので、ゲート電極２０の下にはグレード層２２ａ，２２ｂは形成されない。
【００３３】
続いて、図２（ｃ）に示すように、フォトマスク３２をパターニングして、例えば２Ｅ１５ａｔｏｍｓ／ｃｍ２ の条件でグレード層２２ａ，２２ｂ内の表面領域にヒ素（Ａｓ）を注入する。これにより、図１に示すように、ゲート電極２０（チャネル領域１７）から所定のオフセット長Ｄ１だけ間隔を離し、素子分離領域１４とアクティブ領域１６との境界位置から所定のオフセット長Ｄ２だけ間隔を離し、なおかつ、互いに所定の分離幅Ｄ３だけ間隔を離して、グレード層２２ａ，２２ｂ内に島状の高濃度Ｎ＋ ソース、ドレイン層２４ａ，２４ｂを形成する。
【００３４】
この後、図２（ｄ）に示すように、素子分離領域１４、アクティブ領域１６およびゲート電極２０の上層の表面全面に層間絶縁膜２６を形成し、同図（ｅ）に示すように、層間絶縁膜２６の、高濃度ソース、ドレイン領域２４ａ，２４ｂに対応する位置、およびゲート電極２０の図１（ａ）中上端部に対応する位置にコンタクト孔２８をそれぞれ開孔してメタル配線３０を行う。上記各工程により、高耐圧ＮＭＯＳＦＥＴ１０が形成される。
【００３５】
なお、上記工程の途中で、グレード層２２ａ，２２ｂ、および高濃度ソース、ドレイン領域２４ａ，２４ｂを活性化させるための、例えば９００℃、２時間の高温熱処理が必要であるが、そのタイミングは任意である。
【００３６】
図２（ｃ）では、フォトマスク３２により、高濃度ソース、ドレイン領域２４ａ，２４ｂのパターニングを行う場合を示しているが、フィールドプレートと呼ばれる酸化膜層をパターニング加工し、この酸化膜マスクを用いることによっても同様に高濃度ソース、ドレイン領域２４ａ，２４ｂを形成することも可能である。また、ＰＭＯＳＦＥＴの場合も、逆のタイプのドーパントを用いることによって、ＮＭＯＳＦＥＴ１０の場合と全く同様に形成できる。
【００３７】
ここで、高濃度ソース、ドレイン領域２４ａ，２４ｂの配置は、ゲート電極２０に垂直な方向（図１（ａ）の左右方向）には、ゲート電極２０（チャネル領域１７）からのオフセット長Ｄ１をトランジスタの性能（ドライバビリティ）を考慮して決め、素子分離領域１４とアクティブ領域１６との境界位置からのオフセット長Ｄ２を耐圧を考慮して決める。一方、ゲート電極２０に平行な方向（図１（ａ）の上下方向）の配置は、後から述べるように、ホットキャリア耐性やドライバビリティを考慮して決める。これに対してコンタクト孔２８は、メタル配線３０との接続が容易に行えるよう、ＭＯＳＦＥＴ１０が含まれる半導体集積回路チップの表面全体に対して設定される、一定ピッチのグリッド上に配置される。高濃度ソース、ドレイン領域２４ａ，２４ｂに対しては、コンタクト孔２８は、製造に使用するプロセスによって決められる最小値以上のマージンを持って配置される必要があるが、それ以外は自由である。
【００３８】
この結果、高濃度ソース、ドレイン領域２４ａ，２４ｂの各辺に対するコンタクト孔２８のマージンは、同一になるとは限らない。むしろ、図１（ａ）の例のように、ゲート電極２０（チャネル領域１７）に対向する辺に対しては第１のマージンで、その他の辺（例えば、ゲート電極２０に対して垂直な辺）に対しては、第１のマージンとは異なる第２のマージンで配置されることが多い。
【００３９】
次に、本発明のオフセット型の横型高耐圧ＭＯＳＦＥＴの特性を調査した結果を詳細に説明する。
【００４０】
オフセット型の横型高耐圧ＭＯＳＦＥＴのホットキャリア劣化について、特に絶縁破壊に至るか否かという点に注目して、オフセット型の横型高耐圧ＭＯＳＦＥＴの特性を詳細に調査した。その結果、ゲート幅Ｗが小さいほど、ＭＯＳＦＥＴが絶縁破壊に至る確率が、ゲート幅の縮小から予想される以上の割合で急激に低くなり、トランジスタとしての信頼性が高いということを見出した。
【００４１】
一般に、ゲート幅Ｗ、良品率Ｆ、絶縁破壊に至る欠陥の単位ゲート幅当りの密度（欠陥密度）Ａとの関係は、Ｆ＝ｅｘｐ（−Ａ＊Ｗ）の式で表される。ここで、通常は、欠陥密度Ａはゲート幅Ｗに依存しない定数と仮定される。ところが現実には、ゲート幅Ｗの減少にともなって欠陥密度Ａも減少することがわかった。
【００４２】
図３の表には、さまざまなゲート幅ＷのＮＭＯＳＦＥＴに、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝１８Ｖ、ソース電圧Ｖｓ＝基板電圧Ｖｂ＝０Ｖのストレスを印加して、１００００秒後にゲート絶縁膜の絶縁破壊を起こさなかった良品率Ｆを調査した結果を示す。この結果から、ゲート幅Ｗの小さいトランジスタは、ゲート幅Ｗの大きいトランジスタよりも欠陥密度Ａが低いことがわかる。特に、ゲート幅Ｗが２０μｍ以下であれば、良品率Ｆはほぼ１であり、高い信頼性が得られることがわかった。
【００４３】
さらに長時間の調査において、一般的に、ゲート幅Ｗをゲート電極と高濃度ソース、ドレイン領域との間のオフセット長Ｄ１の１２倍以下（Ｄ１＝１．５μｍの場合には１８μｍ以下）とすれば、実使用に問題がないことが判明した。
【００４４】
ゲート幅Ｗの小さいトランジスタが、ゲート幅Ｗの大きいトランジスタよりも欠陥密度Ａが低いという現象は、絶縁破壊に至るウィークポイントに流れる電流がゲート幅Ｗに依存することに起因するものであると理解することができる。すなわち、ゲート幅Ｗが１００倍になれば、ホットキャリア劣化の原因となる基板電流も１００倍になる。この場合、点で存在する最も弱いウィークポイントにかかるストレスは、１００倍とは言わずとも数〜数１０倍になっていると推定される。
【００４５】
この考えを実証するように、ゲート幅Ｗの大きなトランジスタを避け、例えばゲート幅Ｗが１０μｍのトランジスタを１０個並列に並べたトランジスタのストレス試験を行った。その結果、ゲート幅Ｗが５０μｍのトランジスタと比較して、オン電流が２倍になったにも関わらず、デバイス破壊に対してはるかに高い信頼性を持つことが確認された。
【００４６】
しかし、ゲート幅Ｗの小さいトランジスタを、多数、並列に並べて使用することは結果的に素子分離領域を大きくし、素子密度を低下させる。さらに、ＬＯＣＯＳ膜上に乗り上げたゲート電極下に存在する寄生トランジスタの増大により、オフ電流が大きく増加する。
【００４７】
そのため、図１に示す実施形態のＭＯＳＦＥＴでは、ゲート幅Ｗを小さくした場合と等価の効果が得られるように、高濃度ソース、ドレイン領域を島状に配置した。グレード層は、数ＫΩ／□の高抵抗体である。従って、この形状は、ゲート幅Ｗの大きなトランジスタと同等のドライバビリティ（オン電流）を有するトランジスタを、ゲート幅Ｗの小さな多数の並列のトランジスタで構成するために、ＬＯＣＯＳ膜ではなく、グレード層で分離したものであると考えると、その効果を理解しやすい。ここで、グレード層による分離効果を得るためには、分離幅Ｄ３は、オフセット長Ｄ１より大きいことが好ましいと考えられる。
【００４８】
続いて、図４に、高濃度ソース、ドレイン領域間の分離幅Ｄ３をパラメータとした実験の結果を示す。
【００４９】
実験対象のＭＯＳＦＥＴは、図４（ａ）に示すように、ゲート電極２０と高濃度ソース、ドレイン領域２４ａ，２４ｂとの間のオフセット長Ｄ１＝１．５μｍ、ゲート長Ｌ＝４μｍ（＝２．６Ｄ１）、ゲート幅Ｗ＝６０μｍ（＝４０Ｄ１）のものである。また、高濃度ソース、ドレイン領域２４ａ，２４ｂの、ゲート電極２０に平行な方向（図１（ａ）の上下方向）の配置のピッチを１０μｍ（＝６．７Ｄ１）とした。すなわち、図３において全く不良が観察されなかったゲート幅Ｗが１０μｍ以下のトランジスタを、６個並列に配置した構造を得ることを意図している。
【００５０】
次に、図４（ｂ）に、ドレイン電流（オン電流）と分離幅Ｄ３との関係を示す。
【００５１】
図４（ｂ）に示すグラフは、図１に示す実施形態のＭＯＳＦＥＴ１０において、分離幅Ｄ３を変化させた場合のＭＯＳＦＥＴの規格化されたドレイン電流（オン電流）を表したものである。ドレイン電流の変化を見ることにより、従来のＭＯＳＦＥＴとの特性の違いを判定することができる。
【００５２】
図４（ｂ）のグラフの縦軸は、従来構成のＭＯＳＦＥＴのドレイン電流を１として規格化された、図１に示す本実施形態のＭＯＳＦＥＴ１０のドレイン電流、横軸は同じく分離幅Ｄ３を表す。なお、これらのグラフにおいて、１．５μｍ、３μｍ、４．５μｍにおける縦線は、オフセット長Ｄ１の整数倍を表す仕切り線である。なお、分離幅Ｄ３＝０は、従来構成のＭＯＳＦＥＴの特性を表す。
【００５３】
図４（ｂ）のグラフに示すように、ドレイン電流は、分離幅Ｄ３が３μｍ、すなわちオフセット長Ｄ１の２倍付近では全く減少しないか、むしろわずかに増加する。しかし、分離幅Ｄ３がオフセット長Ｄ１の３倍を超えた辺りからドレイン電流は徐々に減少する。この現象は、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝３．３Ｖという低電圧の場合は顕著ではないが、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝１８Ｖという高電圧の場合には顕著に発生する。このことからは、分離幅Ｄ３を、オフセット長Ｄ１の３倍以下とするのが好ましいと言える。
【００５４】
従って、上記の調査結果を総合すると、分離幅Ｄ３は、オフセット長Ｄ１よりも大きく、なおかつオフセット長Ｄ１の３倍以下とするのが最も好ましいと言える。前記のように、高濃度ドレイン領域２４ｂの配置のピッチは１０μｍ（＝６．７Ｄ１）であるため、この範囲において、それぞれの島状高濃度ドレイン領域２４ｂのゲート電極２０（チャネル領域１７）に対向する辺の長さは、分離幅Ｄ３よりも大きい。
【００５５】
なお、本明細書中では、ゲート電極と高濃度ソース、ドレイン領域との間の距離であるオフセット長Ｄ１を基準として各部の寸法を表現した。これは、ＭＯＳＦＥＴの動作電圧が異なる場合には、各部の寸法の絶対値には意味がなくなるからである。逆に、特定の動作電圧を想定してトランジスタを最適化した場合、ゲート長Ｌやオフセット長Ｄ１は特定値に収束する。以上の点はスケーリング則としてよく知られている。
【００５６】
オフセット長Ｄ１は、ゲート長Ｌに次ぐ重要なパラメータであり、特定の動作電圧を想定した製品においては常に一定のオフセット長Ｄ１を有するＭＯＳＦＥＴが使われるのが通例である。この意味で、オフセット長Ｄ１は、分離幅Ｄ３を規定するための基準単位として適していると言える。
【００５７】
本発明は、トランジスタの初期特性を変えるものではない。すなわち、同一のゲート幅Ｗを有する従来のＭＯＳＦＥＴと実質的に同一のドレイン電流（オン電流）を有する。従って、回路設計においては、従来のＭＯＳＦＥＴと区別することなく使用することができる。つまり、回路設計に対して全く負担をかけることがない。しかし、ゲート絶縁膜の絶縁破壊のような致命的な劣化に至る確率を、従来方法で作製した同じゲート幅Ｗを持つトランジスタよりも格段に低減させる効果がある。
【００５８】
なお、上記実施形態では、左右対称形状のＭＯＳＦＥＴを例に挙げて説明したが、左右対称形状である必要はない。例えば、ソース領域側には高電圧が印加されない場合、ドレイン領域側だけに本発明を適用して高耐圧構造としてもよい。この場合、ソース領域側は、高濃度ソース領域を島状に分割する必要はない。もしくはさらに、低濃度ソース領域を設ける必要もなく、図５に示すように、全面を高濃度ソース領域とすることも可能である。
【００５９】
また、上記実施形態では、高濃度ソース、ドレイン領域を島状に分割しているが、これも限定されない。図６に示すように、例えば高濃度ソース、ドレイン領域のゲート電極（チャネル領域）に対向する側の辺を、少なくとも２つの凸部を含む凹凸形状に形成してもよい。すなわち、それぞれの凸部の間が分離幅Ｄ３だけ離れるように形成される。この場合、高濃度ドレイン領域２４ｂのそれぞれの凸部の先端部が、本発明の高濃度ドレイン領域の端部となる。
【００６０】
この場合、ホットキャリアによるデバイス破壊を抑制するための十分な効果を得るためには、凹部の深さＤ４は、オフセット長Ｄ１よりも長い方が好ましい。また、従来のＭＯＳＦＥＴと同等のドレイン電流（オン電流）を流すことができるように、凸部の、ゲート電極（チャネル領域）に対向する側の辺の長さＤ５は、分離幅Ｄ３よりも大きくするのが好ましい。また、ホットキャリア耐性を向上させるためには、凸部の、ゲート電極に対向する側の辺の長さは、２０μｍ以下とするのが好ましい。
【００６１】
また、第１導電型の半導体基板は、上記Ｐ型のシリコン基板に限定されず、Ｎ型のシリコン基板であってもよい。また、シリコン基板以外の半導体基板を使用することも可能である。また、図１に示す実施形態のＭＯＳＦＥＴは１８Ｖで動作するが、本発明はこれに限定されず、１８Ｖ以外の高電圧でＭＯＳＦＥＴを駆動してもよい。また、ゲート長Ｌ，ゲート幅Ｗ、オフセット長Ｄ１，Ｄ２等の長さも適宜変更してもよい。
【００６２】
上記実施形態では、第１の不純物としてリンを注入して低濃度ソース、ドレイン領域２２ａ，２２ｂを形成し、第１の不純物とは異なるヒ素を、第２の不純物として注入して、高濃度ソース、ドレイン２４ａ，２４ｂを形成した。しかし、注入する不純物の種類は、必要な低濃度および高濃度ソース、ドレイン領域が形成可能である範囲で適切に選択すればいい。第１の不純物および第２の不純物として、同一のものを選択することも可能である。
【００６３】
また、素子分離用の酸化膜もＬＯＣＯＳ膜に限定されず、従来公知の素子分離用の絶縁膜を使用することができる。また、グレード層内に形成される高濃度ソース、ドレイン領域の個数も何ら限定されず、２個以上いくつの領域に分割してもよい。また、それぞれの高濃度ソース、ドレイン領域の形状、サイズも同一にする必要はなく、各々異なる形状やサイズであってもよいし、全てが同じ形状やサイズであってもよい。
【００６４】
また、それぞれの高濃度ソース、ドレイン領域に対して設けられるコンタクト孔の個数は何ら限定されない。すなわち、図１に示す実施形態のように、各高濃度ソース、ドレイン領域に対して複数のコンタクト孔を設けてもよいし、あるいはコンタクト孔を１つずつ設けてもよい。また、全ての高濃度ソース、ドレイン領域に対して同数のコンタクト孔を設けてもよいし、あるいはそれぞれの高濃度ソース、ドレイン領域に対して異なる個数のコンタクト孔を設けてもよい。
【００６５】
しかし、コンタクト抵抗を低減して大きなオン電流（ドライバビリティ）を得るために、２個、もしくはそれ以上の個数のコンタクト孔を配置することが可能な寸法を持つ島状高濃度ソース、ドレイン領域２４ａ，２４ｂに対しては、２個以上のコンタクト孔を配置することが好ましい。
【００６６】
本発明は、基本的に以上のようなものである。
以上、本発明のＭＯＳＦＥＴとその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６７】
【発明の効果】
以上詳細に説明した様に、本発明は、オフセット型の高耐圧ＭＯＳＦＥＴにおいて、チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域が、この複数の端部が互いに分離幅だけ離れて配置されるようにしたものである。
これにより、本発明によれば、ＭＯＳＦＥＴの特性を変えることなく、ホットキャリアによって高耐圧ＭＯＳＦＥＴが絶縁破壊される確率を格段に減少させることができる。また、本発明によれば、製造工程上、マスクパターンを変更するだけなので、何らコストアップも工程数の増加もないという利点もある。
【図面の簡単な説明】
【図１】（ａ）は、本発明の横型高耐圧ＭＯＳＦＥＴの一実施形態のレイアウト平面図、（ｂ）は、図１（ａ）のＡ−Ａ’線部分におけるＭＯＳＦＥＴのレイアウト断面図である。
【図２】（ａ）〜（ｅ）は、本発明の一実施形態に係る横型高耐圧ＭＯＳＦＥＴの製造工程を表す断面図である。
【図３】本発明の一実施形態に係る高耐圧ＭＯＳＦＥＴのゲート幅と欠陥密度の関係を示す表である。
【図４】（ａ）は、本発明の別の実施形態に係る高耐圧ＭＯＳＦＥＴのレイアウト平面図、（ｂ）は、分離幅と規格化されたドレイン電流との関係を示すグラフである。
【図５】（ａ）および（ｂ）本発明の別の実施形態に係る高耐圧ＭＯＳＦＥＴのレイアウト平面図およびレイアウト断面図である。
【図６】本発明の別の実施形態に係る高耐圧ＭＯＳＦＥＴのレイアウト平面図である。
【図７】（ａ）は、従来の横型高耐圧ＭＯＳＦＥＴの一例のレイアウト平面図、（ｂ）は、図７（ａ）のＢ−Ｂ’線部分におけるＭＯＳＦＥＴのレイアウト断面図である。
【図８】従来の横型高耐圧ＭＯＳＦＥＴの別の例のレイアウト断面図である。
【符号の説明】
１０，４０ ＭＯＳＦＥＴ
１２ 半導体基板（ウェル）
１４ 素子分離領域
１６ アクティブ領域
１７ チャネル領域
１８ ゲート絶縁膜
２０ ゲート電極
２２ａ，２２ｂ 低濃度ソース、ドレイン領域（グレード層）
２４ａ，２４ｂ 高濃度ソース、ドレイン領域
２６ 層間絶縁膜
２８ コンタクト孔
３０ メタル配線
３２ フォトマスク
４２ 絶縁膜（フィールドプレート）
【発明の属する技術分野】
本発明は、ホットキャリアによるデバイス破壊を抑制することができるＭＯＳＦＥＴ、特に、横型高耐圧ＭＯＳＦＥＴとその製造方法に関するものである。
【０００２】
【従来の技術】
例えば、１０Ｖ以上の高電圧で動作する横型高耐圧のＭＯＳＦＥＴには様々な形態のものが存在する。従来の技術として、例えばゲート電極をセルフアラインマスクとして用い、素子分離されたアクティブ領域内に低濃度のソース、ドレイン領域（以下、グレード層という）を形成し、このグレード層内に、ゲート電極から所定間隔を離して高濃度のソース、ドレイン領域を設けた構造が知られている。
【０００３】
以下、一例を挙げて、従来の高耐圧ＭＯＳＦＥＴの構造を説明する。
【０００４】
図７は、従来の横型高耐圧ＭＯＳＦＥＴの一例のレイアウト図である。ここで、同図（ａ）および（ｂ）は、それぞれＭＯＳＦＥＴのレイアウト平面図および断面図を示す。半導体基板１２の表面領域上には、素子分離用の酸化膜が形成された素子分離領域１４と、この素子分離領域１４によって囲まれたアクティブ領域１６が形成されている。ＭＯＳＦＥＴ４０は、このアクティブ領域１６に形成されている。
【０００５】
アクティブ領域１６の上層には、ゲート絶縁膜１８を介して、図７（ａ）中上下方向に延びるゲート電極２０が形成されている。ゲート電極２０により２分割されたアクティブ領域１６の図中左右の領域にはそれぞれグレード層２２ａ，２２ｂが形成され、グレード層２２ａ，２２ｂ内には、それぞれ高濃度ソース、ドレイン領域２４ａ，２４ｂが、ゲート電極２０から所定の間隔を離して形成されている。
【０００６】
素子分離領域１４、アクティブ領域１６およびゲート電極２０の上層には、層間絶縁膜２６が全面に被覆され、その高濃度ソース、ドレイン領域２４ａ，２４ｂに対応する位置、およびゲート電極２０の図７（ａ）中上端部に対応する位置にコンタクト孔２８が開孔されている。また、層間絶縁膜２６の上層にはメタル配線３０が形成されており、コンタクト孔２８を介して高濃度ソース、ドレイン領域２４ａ，２４ｂおよびゲート電極２０と接続されている。
【０００７】
このような構造は、例えばＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造やＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ ）構造と呼ばれている。あるいは、図８に示すように、絶縁膜（フィールドプレート）４２をパターニングし、これをマスクとして用いて、ゲート電極から所定間隔を離して高濃度ソース、ドレイン領域を形成することも可能である。この構造をフィールドプレート構造と呼ぶ場合もある。本明細書中では、このような構造を総称してオフセット型と呼ぶことにする。
【０００８】
【発明が解決しようとする課題】
高耐圧ＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴでは、ホットキャリアによるトランジスタの性能劣化を抑制することが重要な課題の１つである。これはホットキャリアの影響を受けやすいＮＭＯＳＦＥＴでは特に重要である。オフセット型高耐圧ＭＯＳＦＥＴに顕著に現れるホットキャリア劣化の現象として、単にドライバビリティ低下等のトランジスタの性能低下が起こるだけでなく、ゲート酸化膜の絶縁破壊といった致命的な結果に至る場合が多いという問題がある。
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、特性を変えることなく、ホットキャリア劣化による絶縁破壊に至る確率を低減することができるＭＯＳＦＥＴとその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、分離領域に囲まれた半導体基板表面領域上に、ゲート絶縁膜を介してゲート電極を形成し、該半導体基板表面領域の該ゲート電極によって覆われた部分に、第１導電型のチャネル領域を形成する工程と、
前記ゲート電極をマスクとして、第２導電型の第１の不純物を前記半導体基板表面領域に注入して、前記チャネル領域の両側に低濃度ソース、ドレイン領域を形成する工程と、
前記低濃度ドレイン領域内に開口部を有するマスクを通して、前記第２導電型の第２の不純物を前記半導体基板表面領域に注入し、前記低濃度ドレイン領域内に、前記チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域を、該複数の端部が互いに分離幅だけ離れて配置されるように形成する工程と、
前記高濃度ドレイン領域上に絶縁膜を形成し、該形成された絶縁膜に、前記高濃度ドレイン領域を配線に接続するコンタクト孔を形成する工程とを含むことを特徴とするＭＯＳＦＥＴの製造方法を提供するものである。
【００１１】
ここで、前記分離幅が前記オフセット長よりも大きいのが好ましい。
【００１２】
また、前記複数の端部を含む高濃度ドレイン領域の形成を、前記チャネル領域に対向する辺をそれぞれ有する複数の島状高濃度ドレイン領域を形成することによって行い、該複数の島状高濃度ドレイン領域のそれぞれを前記配線に接続するように、前記コンタクト孔を形成するのが好ましい。
【００１３】
また、前記複数の島状高濃度ドレイン領域の少なくとも１つに対して、前記配線に接続するコンタクト孔を、複数、形成するのが好ましい。
【００１４】
また、前記配線に接続するコンタクト孔の少なくとも１つを、対応する島状高濃度ドレイン領域の前記チャネル領域に対向する辺に対しては第１のマージンで、他の辺の少なくとも１つに対しては、該第１のマージンと異なる第２のマージンで配置されるように形成するのが好ましい。
【００１５】
また、本発明は、分離領域に囲まれた半導体基板表面領域に形成された第１導電型のチャネル領域と、該チャネル領域の両側に形成された第２導電型のソース、ドレイン領域からなるＭＯＳＦＥＴであって、
前記ドレイン領域が、平坦な表面を有する前記半導体基板表面領域に、前記チャネル領域に隣接するように形成された低濃度ドレイン領域と、該低濃度ドレイン領域内に形成され、コンタクトによって配線に接続される高濃度ドレイン領域とからなり、
前記高濃度ドレイン領域が、前記チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有し、かつ、互いに該オフセット長より大きな分離幅だけ離れて配置された複数の端部を含むことを特徴とするＭＯＳＦＥＴを提供する。
【００１６】
ここで、前記分離幅が前記オフセット長の３倍以下であるのが好ましい。
【００１７】
また、前記高濃度ドレイン領域の端部の前記チャネル領域に対向する辺の長さが、前記分離幅よりも大きいのが好ましい。
【００１８】
また、前記高濃度ドレイン領域の端部の前記チャネル領域に対向する辺の長さが２０μｍ以下であるのが好ましい。
【００１９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＭＯＳＦＥＴとその製造方法を詳細に説明する。
【００２０】
図１は、本発明のオフセット型の横型高耐圧ＭＯＳＦＥＴの一実施形態の概略図である。ここで、同図（ａ）は、ＭＯＳＦＥＴのレイアウト平面図、同図（ｂ）は、同図（ａ）のＡ−Ａ’線部分におけるレイアウト断面図を示す。このＭＯＳＦＥＴ１０は、図１に示すように、第１導電型の半導体基板（ウェル）１２の平坦な表面を有する表面領域上の、素子分離用の酸化膜が形成された素子分離領域１４によって囲まれたアクティブ領域１６に形成されている。
【００２１】
ここで、アクティブ領域１６の上層には、ゲート絶縁膜（ゲート酸化膜）１８を介して、アクティブ領域１６を図中左右の２つの領域に分割するように、図１（ａ）中上下方向に延びるゲート電極２０が形成されている。このゲート電極２０の下層の、半導体基板１２の表面領域近傍の内部領域には、半導体基板１２と同一の第１導電型のチャネル領域１７が形成される。
【００２２】
このゲート電極２０により分割されたアクティブ領域１６の図中左右の領域には、第１導電型とは反対の導電型である第２導電型の低濃度ソース、ドレイン領域（グレード層）２２ａ，２２ｂがそれぞれ形成されている。また、低濃度ソース領域２２ａ内には、第２導電型の高濃度ソース領域２４ａが形成され、同様に、低濃度ドレイン領域２２ｂ内には、第２導電型の高濃度ドレイン領域２４ｂが形成されている。
【００２３】
それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂは、ゲート電極２０の下層に形成されたチャネル領域１７とグレード層２２ａ，２２ｂとの境界位置から所定のオフセット長Ｄ１だけ離れた位置に配置されている。また、それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂは、素子分離領域１４とグレード層２２ａ，２２ｂとの境界位置から、所定のオフセット長Ｄ２だけ離れた位置に配置されている。また、それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂは、互いに所定の分離幅Ｄ３だけ離れた位置に配置されている。
【００２４】
この例では、高濃度ソース、ドレイン領域２４ａ，２４ｂが、それぞれ、複数の島状高濃度ソース、ドレイン領域２４ａ，２４ｂの集合体として構成されている。この場合、それぞれの島状高濃度ドレイン領域２４ｂの、ゲート電極２０（チャネル領域１７）に対向する部分が、本発明の高濃度ドレイン領域の端部となる。
【００２５】
上記素子分離領域１４、アクティブ領域１６およびゲート電極２０の上層には、層間絶縁膜２６が全面に被覆されている。この層間絶縁膜２６の、高濃度ソース、ドレイン領域２４ａ，２４ｂに対応する位置およびゲート電極２０の図１（ａ）中上端部に対応する位置にコンタクト孔２８が開孔されている。また、層間絶縁膜２６の上層にはメタル配線３０が形成されている。このメタル配線３０は、コンタクト孔２８を介してそれぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂおよびゲート電極２０に接続されている。
【００２６】
本実施形態のＭＯＳＦＥＴ１０は１８Ｖの高電圧で動作する。素子分離領域１４は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜により、Ｐ型シリコン基板（Ｐウェル）１２の表面領域上に形成されている。また、アクティブ領域１６の図中左右の領域には、Ｎ型のグレード層２２ａ，２２ｂがそれぞれ形成されている。高濃度ソース、ドレイン領域２４ａ，２４ｂは、図１に示すように、グレード層２２ａ，２２ｂのそれぞれにおいて、４つずつ島状に形成されている。
【００２７】
また、本実施形態の場合、ゲート長（ゲート電極２０の幅）Ｌは４μｍ、ゲート幅（ゲート電極２０の、アクティブ領域１６と重なった部分の長さ）Ｗは５０μｍである。それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂとゲート電極（チャネル領域）２０との間のオフセット長Ｄ１は１．５μｍ、それぞれの高濃度ソース、ドレイン領域２４ａ，２４ｂと素子分離領域１４との間のオフセット長Ｄ２は、素子分離領域１４とグレード層２２ａ，２２ｂとの間の接合耐圧の低下を防止するために１μｍとしてある。また、分離幅Ｄ３は、オフセット長Ｄ１の約１．３倍に相当する２μｍである。
【００２８】
また、本実施形態の場合、図１（ａ）に示すように、それぞれの島状高濃度ソース、ドレイン領域２４ａ，２４ｂおよびゲート電極２０に対して、コンタクト孔２８がそれぞれ２つずつ開孔されている。
【００２９】
次に、図２に示す製造工程の断面図を参照しながら、図１に示す本発明の一実施形態に係る横型高耐圧ＭＯＳＦＥＴの製造方法を説明する。
【００３０】
まず、図２（ａ）に示すように、不純物濃度が３Ｅ１６ａｔｏｍｓ／ｃｍ３ 程度の低不純物濃度のＰウェル１２の表面領域に、５００ｎｍ程度の厚みの素子分離用のＬＯＣＯＳ膜（酸化膜）１４を形成して各アクティブ領域１６を分離する。また、図１に示すように、アクティブ領域１６の上層に、アクティブ領域１６を図中左右の２つの領域に分割するように、ゲート絶縁膜１８を介してゲート電極２０を形成する。
【００３１】
半導体基板１２表面領域の、このゲート電極２０によって覆われた部分１７は、以降説明する工程によっても第１導電型（本実施形態ではＰ型）に保たれる。この領域１７が、完成後のＭＯＳＦＥＴ１０の動作時にチャネルが形成されるチャネル領域として機能する。
【００３２】
続いて、図２（ｂ）に示すように、リン（Ｐ）等のＮタイプドーパントを、例えば８０ｋｅＶ、５Ｅ１２ａｔｏｍｓ／ｃｍ２ の条件で、アクティブ領域１６内の表面領域にイオン注入する。これにより、ゲート電極２０（チャネル領域１７）の両側にＰウェル１２の数倍の濃度となる低濃度Ｎソース、ドレイン領域（Ｎグレード層）２２ａ，２２ｂを形成する。この時、ゲート電極２０はセルフアラインマスクとして機能するので、ゲート電極２０の下にはグレード層２２ａ，２２ｂは形成されない。
【００３３】
続いて、図２（ｃ）に示すように、フォトマスク３２をパターニングして、例えば２Ｅ１５ａｔｏｍｓ／ｃｍ２ の条件でグレード層２２ａ，２２ｂ内の表面領域にヒ素（Ａｓ）を注入する。これにより、図１に示すように、ゲート電極２０（チャネル領域１７）から所定のオフセット長Ｄ１だけ間隔を離し、素子分離領域１４とアクティブ領域１６との境界位置から所定のオフセット長Ｄ２だけ間隔を離し、なおかつ、互いに所定の分離幅Ｄ３だけ間隔を離して、グレード層２２ａ，２２ｂ内に島状の高濃度Ｎ＋ ソース、ドレイン層２４ａ，２４ｂを形成する。
【００３４】
この後、図２（ｄ）に示すように、素子分離領域１４、アクティブ領域１６およびゲート電極２０の上層の表面全面に層間絶縁膜２６を形成し、同図（ｅ）に示すように、層間絶縁膜２６の、高濃度ソース、ドレイン領域２４ａ，２４ｂに対応する位置、およびゲート電極２０の図１（ａ）中上端部に対応する位置にコンタクト孔２８をそれぞれ開孔してメタル配線３０を行う。上記各工程により、高耐圧ＮＭＯＳＦＥＴ１０が形成される。
【００３５】
なお、上記工程の途中で、グレード層２２ａ，２２ｂ、および高濃度ソース、ドレイン領域２４ａ，２４ｂを活性化させるための、例えば９００℃、２時間の高温熱処理が必要であるが、そのタイミングは任意である。
【００３６】
図２（ｃ）では、フォトマスク３２により、高濃度ソース、ドレイン領域２４ａ，２４ｂのパターニングを行う場合を示しているが、フィールドプレートと呼ばれる酸化膜層をパターニング加工し、この酸化膜マスクを用いることによっても同様に高濃度ソース、ドレイン領域２４ａ，２４ｂを形成することも可能である。また、ＰＭＯＳＦＥＴの場合も、逆のタイプのドーパントを用いることによって、ＮＭＯＳＦＥＴ１０の場合と全く同様に形成できる。
【００３７】
ここで、高濃度ソース、ドレイン領域２４ａ，２４ｂの配置は、ゲート電極２０に垂直な方向（図１（ａ）の左右方向）には、ゲート電極２０（チャネル領域１７）からのオフセット長Ｄ１をトランジスタの性能（ドライバビリティ）を考慮して決め、素子分離領域１４とアクティブ領域１６との境界位置からのオフセット長Ｄ２を耐圧を考慮して決める。一方、ゲート電極２０に平行な方向（図１（ａ）の上下方向）の配置は、後から述べるように、ホットキャリア耐性やドライバビリティを考慮して決める。これに対してコンタクト孔２８は、メタル配線３０との接続が容易に行えるよう、ＭＯＳＦＥＴ１０が含まれる半導体集積回路チップの表面全体に対して設定される、一定ピッチのグリッド上に配置される。高濃度ソース、ドレイン領域２４ａ，２４ｂに対しては、コンタクト孔２８は、製造に使用するプロセスによって決められる最小値以上のマージンを持って配置される必要があるが、それ以外は自由である。
【００３８】
この結果、高濃度ソース、ドレイン領域２４ａ，２４ｂの各辺に対するコンタクト孔２８のマージンは、同一になるとは限らない。むしろ、図１（ａ）の例のように、ゲート電極２０（チャネル領域１７）に対向する辺に対しては第１のマージンで、その他の辺（例えば、ゲート電極２０に対して垂直な辺）に対しては、第１のマージンとは異なる第２のマージンで配置されることが多い。
【００３９】
次に、本発明のオフセット型の横型高耐圧ＭＯＳＦＥＴの特性を調査した結果を詳細に説明する。
【００４０】
オフセット型の横型高耐圧ＭＯＳＦＥＴのホットキャリア劣化について、特に絶縁破壊に至るか否かという点に注目して、オフセット型の横型高耐圧ＭＯＳＦＥＴの特性を詳細に調査した。その結果、ゲート幅Ｗが小さいほど、ＭＯＳＦＥＴが絶縁破壊に至る確率が、ゲート幅の縮小から予想される以上の割合で急激に低くなり、トランジスタとしての信頼性が高いということを見出した。
【００４１】
一般に、ゲート幅Ｗ、良品率Ｆ、絶縁破壊に至る欠陥の単位ゲート幅当りの密度（欠陥密度）Ａとの関係は、Ｆ＝ｅｘｐ（−Ａ＊Ｗ）の式で表される。ここで、通常は、欠陥密度Ａはゲート幅Ｗに依存しない定数と仮定される。ところが現実には、ゲート幅Ｗの減少にともなって欠陥密度Ａも減少することがわかった。
【００４２】
図３の表には、さまざまなゲート幅ＷのＮＭＯＳＦＥＴに、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝１８Ｖ、ソース電圧Ｖｓ＝基板電圧Ｖｂ＝０Ｖのストレスを印加して、１００００秒後にゲート絶縁膜の絶縁破壊を起こさなかった良品率Ｆを調査した結果を示す。この結果から、ゲート幅Ｗの小さいトランジスタは、ゲート幅Ｗの大きいトランジスタよりも欠陥密度Ａが低いことがわかる。特に、ゲート幅Ｗが２０μｍ以下であれば、良品率Ｆはほぼ１であり、高い信頼性が得られることがわかった。
【００４３】
さらに長時間の調査において、一般的に、ゲート幅Ｗをゲート電極と高濃度ソース、ドレイン領域との間のオフセット長Ｄ１の１２倍以下（Ｄ１＝１．５μｍの場合には１８μｍ以下）とすれば、実使用に問題がないことが判明した。
【００４４】
ゲート幅Ｗの小さいトランジスタが、ゲート幅Ｗの大きいトランジスタよりも欠陥密度Ａが低いという現象は、絶縁破壊に至るウィークポイントに流れる電流がゲート幅Ｗに依存することに起因するものであると理解することができる。すなわち、ゲート幅Ｗが１００倍になれば、ホットキャリア劣化の原因となる基板電流も１００倍になる。この場合、点で存在する最も弱いウィークポイントにかかるストレスは、１００倍とは言わずとも数〜数１０倍になっていると推定される。
【００４５】
この考えを実証するように、ゲート幅Ｗの大きなトランジスタを避け、例えばゲート幅Ｗが１０μｍのトランジスタを１０個並列に並べたトランジスタのストレス試験を行った。その結果、ゲート幅Ｗが５０μｍのトランジスタと比較して、オン電流が２倍になったにも関わらず、デバイス破壊に対してはるかに高い信頼性を持つことが確認された。
【００４６】
しかし、ゲート幅Ｗの小さいトランジスタを、多数、並列に並べて使用することは結果的に素子分離領域を大きくし、素子密度を低下させる。さらに、ＬＯＣＯＳ膜上に乗り上げたゲート電極下に存在する寄生トランジスタの増大により、オフ電流が大きく増加する。
【００４７】
そのため、図１に示す実施形態のＭＯＳＦＥＴでは、ゲート幅Ｗを小さくした場合と等価の効果が得られるように、高濃度ソース、ドレイン領域を島状に配置した。グレード層は、数ＫΩ／□の高抵抗体である。従って、この形状は、ゲート幅Ｗの大きなトランジスタと同等のドライバビリティ（オン電流）を有するトランジスタを、ゲート幅Ｗの小さな多数の並列のトランジスタで構成するために、ＬＯＣＯＳ膜ではなく、グレード層で分離したものであると考えると、その効果を理解しやすい。ここで、グレード層による分離効果を得るためには、分離幅Ｄ３は、オフセット長Ｄ１より大きいことが好ましいと考えられる。
【００４８】
続いて、図４に、高濃度ソース、ドレイン領域間の分離幅Ｄ３をパラメータとした実験の結果を示す。
【００４９】
実験対象のＭＯＳＦＥＴは、図４（ａ）に示すように、ゲート電極２０と高濃度ソース、ドレイン領域２４ａ，２４ｂとの間のオフセット長Ｄ１＝１．５μｍ、ゲート長Ｌ＝４μｍ（＝２．６Ｄ１）、ゲート幅Ｗ＝６０μｍ（＝４０Ｄ１）のものである。また、高濃度ソース、ドレイン領域２４ａ，２４ｂの、ゲート電極２０に平行な方向（図１（ａ）の上下方向）の配置のピッチを１０μｍ（＝６．７Ｄ１）とした。すなわち、図３において全く不良が観察されなかったゲート幅Ｗが１０μｍ以下のトランジスタを、６個並列に配置した構造を得ることを意図している。
【００５０】
次に、図４（ｂ）に、ドレイン電流（オン電流）と分離幅Ｄ３との関係を示す。
【００５１】
図４（ｂ）に示すグラフは、図１に示す実施形態のＭＯＳＦＥＴ１０において、分離幅Ｄ３を変化させた場合のＭＯＳＦＥＴの規格化されたドレイン電流（オン電流）を表したものである。ドレイン電流の変化を見ることにより、従来のＭＯＳＦＥＴとの特性の違いを判定することができる。
【００５２】
図４（ｂ）のグラフの縦軸は、従来構成のＭＯＳＦＥＴのドレイン電流を１として規格化された、図１に示す本実施形態のＭＯＳＦＥＴ１０のドレイン電流、横軸は同じく分離幅Ｄ３を表す。なお、これらのグラフにおいて、１．５μｍ、３μｍ、４．５μｍにおける縦線は、オフセット長Ｄ１の整数倍を表す仕切り線である。なお、分離幅Ｄ３＝０は、従来構成のＭＯＳＦＥＴの特性を表す。
【００５３】
図４（ｂ）のグラフに示すように、ドレイン電流は、分離幅Ｄ３が３μｍ、すなわちオフセット長Ｄ１の２倍付近では全く減少しないか、むしろわずかに増加する。しかし、分離幅Ｄ３がオフセット長Ｄ１の３倍を超えた辺りからドレイン電流は徐々に減少する。この現象は、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝３．３Ｖという低電圧の場合は顕著ではないが、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝１８Ｖという高電圧の場合には顕著に発生する。このことからは、分離幅Ｄ３を、オフセット長Ｄ１の３倍以下とするのが好ましいと言える。
【００５４】
従って、上記の調査結果を総合すると、分離幅Ｄ３は、オフセット長Ｄ１よりも大きく、なおかつオフセット長Ｄ１の３倍以下とするのが最も好ましいと言える。前記のように、高濃度ドレイン領域２４ｂの配置のピッチは１０μｍ（＝６．７Ｄ１）であるため、この範囲において、それぞれの島状高濃度ドレイン領域２４ｂのゲート電極２０（チャネル領域１７）に対向する辺の長さは、分離幅Ｄ３よりも大きい。
【００５５】
なお、本明細書中では、ゲート電極と高濃度ソース、ドレイン領域との間の距離であるオフセット長Ｄ１を基準として各部の寸法を表現した。これは、ＭＯＳＦＥＴの動作電圧が異なる場合には、各部の寸法の絶対値には意味がなくなるからである。逆に、特定の動作電圧を想定してトランジスタを最適化した場合、ゲート長Ｌやオフセット長Ｄ１は特定値に収束する。以上の点はスケーリング則としてよく知られている。
【００５６】
オフセット長Ｄ１は、ゲート長Ｌに次ぐ重要なパラメータであり、特定の動作電圧を想定した製品においては常に一定のオフセット長Ｄ１を有するＭＯＳＦＥＴが使われるのが通例である。この意味で、オフセット長Ｄ１は、分離幅Ｄ３を規定するための基準単位として適していると言える。
【００５７】
本発明は、トランジスタの初期特性を変えるものではない。すなわち、同一のゲート幅Ｗを有する従来のＭＯＳＦＥＴと実質的に同一のドレイン電流（オン電流）を有する。従って、回路設計においては、従来のＭＯＳＦＥＴと区別することなく使用することができる。つまり、回路設計に対して全く負担をかけることがない。しかし、ゲート絶縁膜の絶縁破壊のような致命的な劣化に至る確率を、従来方法で作製した同じゲート幅Ｗを持つトランジスタよりも格段に低減させる効果がある。
【００５８】
なお、上記実施形態では、左右対称形状のＭＯＳＦＥＴを例に挙げて説明したが、左右対称形状である必要はない。例えば、ソース領域側には高電圧が印加されない場合、ドレイン領域側だけに本発明を適用して高耐圧構造としてもよい。この場合、ソース領域側は、高濃度ソース領域を島状に分割する必要はない。もしくはさらに、低濃度ソース領域を設ける必要もなく、図５に示すように、全面を高濃度ソース領域とすることも可能である。
【００５９】
また、上記実施形態では、高濃度ソース、ドレイン領域を島状に分割しているが、これも限定されない。図６に示すように、例えば高濃度ソース、ドレイン領域のゲート電極（チャネル領域）に対向する側の辺を、少なくとも２つの凸部を含む凹凸形状に形成してもよい。すなわち、それぞれの凸部の間が分離幅Ｄ３だけ離れるように形成される。この場合、高濃度ドレイン領域２４ｂのそれぞれの凸部の先端部が、本発明の高濃度ドレイン領域の端部となる。
【００６０】
この場合、ホットキャリアによるデバイス破壊を抑制するための十分な効果を得るためには、凹部の深さＤ４は、オフセット長Ｄ１よりも長い方が好ましい。また、従来のＭＯＳＦＥＴと同等のドレイン電流（オン電流）を流すことができるように、凸部の、ゲート電極（チャネル領域）に対向する側の辺の長さＤ５は、分離幅Ｄ３よりも大きくするのが好ましい。また、ホットキャリア耐性を向上させるためには、凸部の、ゲート電極に対向する側の辺の長さは、２０μｍ以下とするのが好ましい。
【００６１】
また、第１導電型の半導体基板は、上記Ｐ型のシリコン基板に限定されず、Ｎ型のシリコン基板であってもよい。また、シリコン基板以外の半導体基板を使用することも可能である。また、図１に示す実施形態のＭＯＳＦＥＴは１８Ｖで動作するが、本発明はこれに限定されず、１８Ｖ以外の高電圧でＭＯＳＦＥＴを駆動してもよい。また、ゲート長Ｌ，ゲート幅Ｗ、オフセット長Ｄ１，Ｄ２等の長さも適宜変更してもよい。
【００６２】
上記実施形態では、第１の不純物としてリンを注入して低濃度ソース、ドレイン領域２２ａ，２２ｂを形成し、第１の不純物とは異なるヒ素を、第２の不純物として注入して、高濃度ソース、ドレイン２４ａ，２４ｂを形成した。しかし、注入する不純物の種類は、必要な低濃度および高濃度ソース、ドレイン領域が形成可能である範囲で適切に選択すればいい。第１の不純物および第２の不純物として、同一のものを選択することも可能である。
【００６３】
また、素子分離用の酸化膜もＬＯＣＯＳ膜に限定されず、従来公知の素子分離用の絶縁膜を使用することができる。また、グレード層内に形成される高濃度ソース、ドレイン領域の個数も何ら限定されず、２個以上いくつの領域に分割してもよい。また、それぞれの高濃度ソース、ドレイン領域の形状、サイズも同一にする必要はなく、各々異なる形状やサイズであってもよいし、全てが同じ形状やサイズであってもよい。
【００６４】
また、それぞれの高濃度ソース、ドレイン領域に対して設けられるコンタクト孔の個数は何ら限定されない。すなわち、図１に示す実施形態のように、各高濃度ソース、ドレイン領域に対して複数のコンタクト孔を設けてもよいし、あるいはコンタクト孔を１つずつ設けてもよい。また、全ての高濃度ソース、ドレイン領域に対して同数のコンタクト孔を設けてもよいし、あるいはそれぞれの高濃度ソース、ドレイン領域に対して異なる個数のコンタクト孔を設けてもよい。
【００６５】
しかし、コンタクト抵抗を低減して大きなオン電流（ドライバビリティ）を得るために、２個、もしくはそれ以上の個数のコンタクト孔を配置することが可能な寸法を持つ島状高濃度ソース、ドレイン領域２４ａ，２４ｂに対しては、２個以上のコンタクト孔を配置することが好ましい。
【００６６】
本発明は、基本的に以上のようなものである。
以上、本発明のＭＯＳＦＥＴとその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６７】
【発明の効果】
以上詳細に説明した様に、本発明は、オフセット型の高耐圧ＭＯＳＦＥＴにおいて、チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域が、この複数の端部が互いに分離幅だけ離れて配置されるようにしたものである。
これにより、本発明によれば、ＭＯＳＦＥＴの特性を変えることなく、ホットキャリアによって高耐圧ＭＯＳＦＥＴが絶縁破壊される確率を格段に減少させることができる。また、本発明によれば、製造工程上、マスクパターンを変更するだけなので、何らコストアップも工程数の増加もないという利点もある。
【図面の簡単な説明】
【図１】（ａ）は、本発明の横型高耐圧ＭＯＳＦＥＴの一実施形態のレイアウト平面図、（ｂ）は、図１（ａ）のＡ−Ａ’線部分におけるＭＯＳＦＥＴのレイアウト断面図である。
【図２】（ａ）〜（ｅ）は、本発明の一実施形態に係る横型高耐圧ＭＯＳＦＥＴの製造工程を表す断面図である。
【図３】本発明の一実施形態に係る高耐圧ＭＯＳＦＥＴのゲート幅と欠陥密度の関係を示す表である。
【図４】（ａ）は、本発明の別の実施形態に係る高耐圧ＭＯＳＦＥＴのレイアウト平面図、（ｂ）は、分離幅と規格化されたドレイン電流との関係を示すグラフである。
【図５】（ａ）および（ｂ）本発明の別の実施形態に係る高耐圧ＭＯＳＦＥＴのレイアウト平面図およびレイアウト断面図である。
【図６】本発明の別の実施形態に係る高耐圧ＭＯＳＦＥＴのレイアウト平面図である。
【図７】（ａ）は、従来の横型高耐圧ＭＯＳＦＥＴの一例のレイアウト平面図、（ｂ）は、図７（ａ）のＢ−Ｂ’線部分におけるＭＯＳＦＥＴのレイアウト断面図である。
【図８】従来の横型高耐圧ＭＯＳＦＥＴの別の例のレイアウト断面図である。
【符号の説明】
１０，４０ ＭＯＳＦＥＴ
１２ 半導体基板（ウェル）
１４ 素子分離領域
１６ アクティブ領域
１７ チャネル領域
１８ ゲート絶縁膜
２０ ゲート電極
２２ａ，２２ｂ 低濃度ソース、ドレイン領域（グレード層）
２４ａ，２４ｂ 高濃度ソース、ドレイン領域
２６ 層間絶縁膜
２８ コンタクト孔
３０ メタル配線
３２ フォトマスク
４２ 絶縁膜（フィールドプレート）
Claims (7)
- 分離領域に囲まれた半導体基板表面領域上に、ゲート絶縁膜を介してゲート電極を形成し、該半導体基板表面領域の該ゲート電極によって覆われた部分に、第１導電型のチャネル領域を形成する工程と、
前記ゲート電極をマスクとして、第２導電型の第１の不純物を前記半導体基板表面領域に注入して、前記チャネル領域の両側に低濃度ソース、ドレイン領域を形成する工程と、
前記低濃度ドレイン領域内に開口部を有するマスクを通して、前記第２導電型の第２の不純物を前記半導体基板表面領域に注入し、前記低濃度ドレイン領域内に、前記チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有する複数の端部を含む高濃度ドレイン領域を、該複数の端部が互いに分離幅だけ離れて配置されるように形成する工程と、
前記高濃度ドレイン領域上に絶縁膜を形成し、該形成された絶縁膜に、前記高濃度ドレイン領域を配線に接続するコンタクト孔を形成する工程とを含むことを特徴とするＭＯＳＦＥＴの製造方法。 - 前記複数の端部を含む高濃度ドレイン領域の形成を、前記チャネル領域に対向する辺をそれぞれ有する複数の島状高濃度ドレイン領域を形成することによって行い、該複数の島状高濃度ドレイン領域のそれぞれを前記配線に接続するように、前記コンタクト孔を形成することを特徴とする請求項１に記載のＭＯＳＦＥＴの製造方法。
- 前記複数の島状高濃度ドレイン領域の少なくとも１つに対して、前記配線に接続するコンタクト孔を、複数、形成することを特徴とする請求項２に記載のＭＯＳＦＥＴの製造方法。
- 前記配線に接続するコンタクト孔の少なくとも１つを、対応する島状高濃度ドレイン領域の前記チャネル領域に対向する辺に対しては第１のマージンで、他の辺の少なくとも１つに対しては、該第１のマージンと異なる第２のマージンで配置されるように形成することを特徴とする請求項２または３に記載のＭＯＳＦＥＴの製造方法。
- 分離領域に囲まれた半導体基板表面領域に形成された第１導電型のチャネル領域と、該チャネル領域の両側に形成された第２導電型のソース、ドレイン領域からなるＭＯＳＦＥＴであって、
前記ドレイン領域が、平坦な表面を有する前記半導体基板表面領域に、前記チャネル領域に隣接するように形成された低濃度ドレイン領域と、該低濃度ドレイン領域内に形成され、コンタクトによって配線に接続される高濃度ドレイン領域とからなり、
前記高濃度ドレイン領域が、前記チャネル領域のドレイン領域側端部に対してオフセット長だけ離れて対向する辺をそれぞれ有し、かつ、互いに該オフセット長より大きな分離幅だけ離れて配置された複数の端部を含むことを特徴とするＭＯＳＦＥＴ。 - 前記分離幅が前記オフセット長の３倍以下であることを特徴とする請求項５に記載のＭＯＳＦＥＴ。
- 前記高濃度ドレイン領域の端部の前記チャネル領域に対向する辺の長さが、前記分離幅よりも大きいことを特徴とする請求項５または６に記載のＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002252896A JP2004095729A (ja) | 2002-08-30 | 2002-08-30 | Ｍｏｓｆｅｔとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002252896A JP2004095729A (ja) | 2002-08-30 | 2002-08-30 | Ｍｏｓｆｅｔとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004095729A true JP2004095729A (ja) | 2004-03-25 |
Family
ID=32059058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002252896A Withdrawn JP2004095729A (ja) | 2002-08-30 | 2002-08-30 | Ｍｏｓｆｅｔとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004095729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302914A (ja) * | 2004-04-09 | 2005-10-27 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタとその製造方法 |
| JP2014011411A (ja) * | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置 |
-
2002
- 2002-08-30 JP JP2002252896A patent/JP2004095729A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302914A (ja) * | 2004-04-09 | 2005-10-27 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタとその製造方法 |
| JP2014011411A (ja) * | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101418398B1 (ko) | 필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법 | |
| KR100681966B1 (ko) | 박막 트랜지스터 및 그 제조 방법과 이것을 이용한 액정표시 장치 | |
| JPH0897411A (ja) | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 | |
| US20060065928A1 (en) | Semiconductor device | |
| JP2007123887A (ja) | レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法 | |
| JP4145364B2 (ja) | Ｄｍｏｓ構造及びその製造方法 | |
| US20020079544A1 (en) | Semiconductor device and method of manufacturing the same | |
| US8084817B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2007049039A (ja) | 半導体装置 | |
| KR20100027415A (ko) | 폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법 | |
| US7405128B1 (en) | Dotted channel MOSFET and method | |
| JP3655467B2 (ja) | 二重拡散形ｍｏｓトランジスタ及びその製造方法 | |
| CN101807599B (zh) | 半导体装置及其制造方法 | |
| JP2002270850A (ja) | 二重ゲート電界効果トランジスタ | |
| TWI532166B (zh) | 橫向擴散金氧半導體元件及其製造方法 | |
| CN108305903B (zh) | Jfet及其制造方法 | |
| KR100813390B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2009152442A (ja) | 半導体装置及びその製造方法 | |
| US20140264585A1 (en) | Semiconductor device including lateral double diffused metal oxide semiconductor | |
| JP2004335812A (ja) | 高耐圧半導体装置及びその製造方法 | |
| US20070102779A1 (en) | Differential mechanical stress-producing regions for integrated circuit field effect transistors | |
| KR100707900B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2004095729A (ja) | Ｍｏｓｆｅｔとその製造方法 | |
| JPH11340454A (ja) | 半導体装置およびその製造方法 | |
| JP4458781B2 (ja) | 半導体装置及びその製造方法、並びにその応用装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |