KR100681966B1 - 박막 트랜지스터 및 그 제조 방법과 이것을 이용한 액정표시 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법과 이것을 이용한 액정표시 장치 Download PDF

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샤프 가부시키가이샤
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Abstract

본 발명의 박막 트랜지스터는 게이트 전극 아래에 복수의 분할 채널 영역이 형성되고, 각 분할 채널 영역을 사이에 둔 분할 소스 영역 및 분할 드레인 영역이 각각 서로 접속되어 있다. 여기서, 각 분할 채널 영역은 분할 채널 영역끼리의 간격이 그 폭인 채널 분할 폭보다 작고, 또한 상기 채널 분할 폭이 50㎛ 이하, 및 상기 간격이 3㎛ 이상인 조건을 만족하도록 형성되어 있다. 이에 의해, 채널 영역에서의 자기 가열을 감소시켜, 임계값 전압의 변동을 억제함으로써 신뢰성을 확보함과 함께, 레이아웃 면적의 증대를 억제한 박막 트랜지스터를 제공할 수 있다.
화소 피치, 액정 프로젝터, 박막 트랜지스터

Description

박막 트랜지스터 및 그 제조 방법과 이것을 이용한 액정 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING SAME, AND LIQUID CRYSTAL DISPLAY DEVICE USING SAME}
도 1은 본 발명에 따른 박막 트랜지스터의 일 구성예를 나타내는 평면도.
도 2의 (a)∼도 2의 (e)는 본 발명에 따른 박막 트랜지스터의 일 제조 공정예를 나타내는 단면도이고, 도 2의 (e)는 도 1의 A-A선 단면도.
도 3의 (a) 및 도 3의 (b)는 본 발명에 따른 다른 박막 트랜지스터의 일 제조 공정예를 나타내는 단면도.
도 4의 (a)∼도 4의 (c)는 본 발명에 따른 다른 박막 트랜지스터의 일 제조 공정예를 나타내는 단면도.
도 5는 본 발명에 따른 다른 박막 트랜지스터의 일 구성예를 나타내는 평면도.
도 6은 본 발명의 실험에 이용한 박막 트랜지스터를 도시하는 평면도.
도 7은 분할수 N에 의한, 분할 채널 영역끼리의 간격과 임계값 전압의 변동량과의 관계를 나타내는 그래프.
도 8은 종래예와 본 발명에서의, 분할 채널 영역의 채널 폭(채널 분할 폭)과 TFT 레이아웃 폭과의 관계를 나타내는 그래프.
도 9는 분할 채널 영역의 채널 폭(채널 분할 폭)과 임계값 전압의 변동량과의 관계를 나타내는 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
3 : 반도체층
5 : 게이트 전극
6 : 분할 소스 영역
7 : 분할 드레인 영역
8 : 분할 채널 영역
10 : 컨택트홀
11 : 공통의 소스 전극
12 : 공통의 드레인 전극
20 : TFT
본 발명은 특성의 열화가 방지되는 박막 트랜지스터(Thin Film Transistor, 이하, TFT라고 기재함) 및 그 제조 방법 및 그것을 이용한 액정 표시 장치에 관한 것이다.
최근, 프레젠테이션용이나 홈 씨어터용 등의 고정밀 디스플레이로서, 액정 프로젝터의 수요가 높아지고 있다. 액정 프로젝터는 액정 표시 장치의 일종이지 만, 금후 그 용도는 리어프로젝션 TV 등 가정 기기용에도 확대될 것으로 예상되고, 가정용 용도로 할 수 있는 충분한 신뢰성의 확보가 중요한 포인트가 된다.
액정 프로젝터의 경우, 그 구성 부품인 액정 패널의 드라이브 회로부에 이용되고 있는 TFT를 동작시켰을 때에 생기는 임계값 전압의 변동 및 그에 수반하는 구동 전류의 저하가 신뢰성 상 큰 문제가 되고 있다.
이 임계값 전압의 변동은 TFT 특성의 열화이고, 이러한 임계값 전압의 변동을 수반하는 열화 모드의 하나로서, TFT의 자기 가열(Self-Heating)에 의해 발생하는 열에 기인한 열화가 알려져 있다. 임계값 전압의 변동은 TFT에 인가한 드레인 전압 Vd와 동작 시에 흐르는 드레인 전류 Id와의 곱에 의존하기 때문에, TFT의 자기 가열에 의해 발생하는 열에 기인하고 있다고 생각된다.
액정 패널은, 통상 화상을 표시하는 표시부와, 해당 표시부를 구동하는 드라이버 회로부로 이루어져 있지만, 최근에는 이동도가 높은 poly-Si(다결정 실리콘)을 이용하여, 투명 절연 기판 상에 표시부와 드라이버 회로부를 동시에 형성하는 방법이 취해지고 있다(드라이버 모노리식 타입). 이러한 방법에 의해 형성된 액정 패널인 경우, 드라이버 회로부에 이용되고 있는 TFT는 그 주위가 투명 절연막을 이루는 실리콘 산화막이나, 투명 절연 기판을 이루는 석영 등의 열전도율이 낮은 재질에 의해 둘러싸여 있기 때문에, 자기 가열에 의해 발생한 열을 피하기 어려워, TFT 특성의 열화가 지금까지 이상으로 큰 문제가 된다.
종래, 이러한 TFT 특성의 열화 방지를 목적으로, 열을 발산하기 쉽게 한 TFT에 대해서도 여러가지 제안되어 있다. 그 하나로서, 특개평11-97701호 공보(1999 년 4월 9일 공개)에는 MOS(Metal Oxide Semiconductor)형 트랜지스터의 채널 영역(채널 총 폭 Wt)을 복수(N개)로 분할하여 형성함과 함께, 분할한 채널 영역끼리의 간격 S를 분할한 채널 영역 1개당 채널 폭 W(W=Wt/N) 이상 냄으로써, 발열을 억제하고, 열을 주위로 발산하기 쉬운 구조로 하고 있다. 이하, 분할한 채널 영역을 분할 채널 영역이라고 하고, 분할 채널 영역의 채널 폭 W를 채널 분할 폭이라고 한다.
그러나, 상기 공보에 기재되어 있는 종래의 구성에서는, TFT 특성의 열화를 방지하기 위해서, 분할 채널 영역끼리의 사이에, 채널 분할 폭 W와 동등 이상의 간격 S를 낼 필요가 있기 때문에, 드라이버 회로부의 레이아웃 면적이 매우 커진다.
도 8에, 채널 총 폭 Wt가 300㎛의 단체 TFT(채널 영역을 분할하지 않는 TFT)를 상기한 종래의 구성에 기초하여, 채널 영역을 N개로 분할하고, 또한 분할 채널 영역끼리의 간격 S(이하, 채널 간격 S라고 함)를 채널 분할 폭 W만큼 내어 구성했을 때의, 채널 분할 폭 W와, 해당 TFT 설치에 필요한 레이아웃 폭 WL과의 관계를, 참조 부호 La로 나타낸다.
도 8의 라인 La로부터, 종래의 구성에서는 분할수 N을 늘릴수록(즉, 채널 분할 폭 W가 작아질수록), TFT 레이아웃 폭 WL은 비례하여 커지는 것을 알 수 있다.
예를 들면, TFT 레이아웃 폭 WL은 W=S=50㎛인 경우, WL=550㎛이 되고, W=S=10㎛인 경우, WL=590㎛이 되어, 채널 총 폭 Wt=300㎛의 단체 TFT의 약 2배 가까이의 레이아웃 면적이 필요하게 된다.
따라서, 액정 패널의 사이즈를 바꾸지 않고, 즉 상기한 투명 절연 기판의 크기를 바꾸지 않고, 채널 분할 폭 W와 채널 간격 S와의 상기 관계를 확보하여, 드라이버 회로부의 레이아웃을 실현하고자 하면, 그 만큼만 표시부의 영역이 좁아지므로, 화소 피치를 축소하게 되어 개구율이 저하된다.
또한, 반대로 개구율을 유지하기 위해서 화소 피치를 축소하지 않고, 채널 분할 폭 W와 채널 간격 S와의 상기 관계를 확보하여, 드라이버 회로부의 레이아웃을 실현하고자 하면, 필연적으로 액정 패널의 사이즈가 커지게 된다.
따라서, 상기한 종래의 구성에서는 액정 패널의 사이즈를 크게 하지 않고, TFT 신뢰성의 확보와 개구율의 유지를 양립하는 것은 곤란하다.
본 발명의 목적은 박막 트랜지스터(TFT)의 신뢰성을 종래와 동등하게 확보하면서, TFT의 레이아웃 면적의 증대를 억제할 수 있는 TFT와, 그 제조 방법 및 이것을 이용한 액정 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위해서, 본 발명에 따른 박막 트랜지스터는 게이트 전극 아래에 형성된 복수의 채널 영역과, 상기 채널 영역마다 형성된, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 갖고, 상기 각 소스 영역은 서로 접속됨과 함께, 상기 각 드레인 영역도 서로 접속되고, 또한 상기 각 채널 영역의 채널 폭이 50㎛ 이하, 상기 각 채널 영역끼리의 간격이 3㎛ 이상, 상기 채널 영역끼리의 간격이 상기 각 채널 영역의 채널 폭보다 작은 것을 특징으로 하고 있다.
상기 구성에 따르면, 박막 트랜지스터(TFT)의 채널 영역을 복수로 분할하여 구성함으로써, 각 채널 영역(분할 채널 영역)을 흐르는 드레인 전류 Id를 작게 할 수 있기 때문에, 각 채널 영역에서의 자기 가열을 억제하여, TFT 특성의 열화인 임계값 전압의 변동을 억제할 수 있다. 또, 각 채널 영역을 사이에 둔 소스 영역(분할 소스 영역) 및 드레인 영역(분할 드레인 영역)이 각각 서로 접속되어 있기 때문에, 각 채널 영역은 병렬로 접속되고, 각 채널 영역을 흐르는 드레인 전류 Id의 합계값은 분할하지 않은 경우의 단체 TFT와 동일한 드레인 전류 Id를 확보할 수 있다.
또한, 각 채널 영역끼리의 간격(채널 간격)을 3㎛ 이상으로 함으로써, TFT의 임계값 전압의 변동량을 종래 기술의 각 채널 영역끼리의 간격=채널 영역의 채널 폭(채널 분할 폭)=50㎛인 경우의 변동량과 그다지 변하지 않을 정도로 할 수 있다.
또한, 분할한 각 채널 영역의 채널 폭(채널 분할 폭)을 50㎛ 이하로 함으로써, TFT의 임계값 전압의 변동량을 채널 분할 폭 150㎛인 경우의 변동량의 1/2 이하로 억제할 수 있다.
따라서, 이들 조건, 즉 각 채널 영역끼리의 간격(채널 간격)을 3㎛ 이상, 각 채널 영역의 채널 폭을 50㎛ 이하의 조건을 만족시키면서, 채널 영역끼리의 간격을 상기 각 채널 영역의 채널 폭보다 작게 함으로써, TFT의 신뢰성을 확보하면서, TFT 레이아웃 폭을 종래 기술의 구성, 즉 각 채널 영역끼리의 간격=채널 영역의 채널 폭(채널 분할 폭)으로 설정되어 있는 경우보다 작게 하여, 채널을 분할함으로써 TFT 레이아웃 면적의 증가를 억제할 수 있다.
또한, 상기한 목적을 달성하기 위해서, 본 발명에 따른 액정 표시 장치는 게 이트 전극 아래에 형성된 복수의 채널 영역과, 상기 채널 영역마다 형성된, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 갖고, 상기 각 소스 영역은 서로 접속됨과 함께, 상기 각 드레인 영역도 서로 접속되고, 또한 상기 각 채널 영역의 채널 폭이 50㎛ 이하, 상기 각 채널 영역끼리의 간격이 3㎛ 이상, 상기 채널 영역끼리의 간격이 상기 각 채널 영역의 채널 폭보다 작은 것을 특징으로 하는 박막 트랜지스터를 이용한 것을 특징으로 하고 있다.
상기한 구성에 따르면, 상기한 특징을 갖는 TFT를 액정 표시 장치에 이용함으로써, 신뢰성을 확보한 액정 표시 장치를 얻을 수 있음과 함께 개구율을 유지하기 위해서 화소 피치를 축소하지 않고, 액정 표시 장치의 면적의 증가를 최소한으로 억제할 수 있다.
또한, 상기한 목적을 달성하기 위해서, 본 발명에 따른 박막 트랜지스터의 제조 방법은 채널 폭이 50㎛ 이하인 복수의 채널 영역을, 각 채널 영역끼리의 간격을 3㎛ 이상으로 하고, 또한 상기 채널 영역끼리의 간격을 상기 각 채널 영역의 채널 폭보다 작아지도록 형성함과 함께, 해당 채널 영역마다, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 형성하는 공정과, 상기 복수의 채널 영역 상에 하나의 게이트 전극을 형성하는 공정과, 상기 각 소스 영역을 서로 접속하고, 상기 각 드레인 영역을 서로 접속하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 방법에 의해, 종래 기술의 구성과 동등한 신뢰성을 확보하면서, 채널의 분할에 의한 TFT 레이아웃 폭의 증가, 즉 분할되어 있지 않는 단체 TFT에서의 레이아웃 폭으로부터의 증가량을 최소한으로 할 수 있고, 분할에 의한 TFT 레이아 웃 면적의 증대를 최소한으로 할 수 있는 본 발명의 TFT를 제조할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
본원 발명자들이 예의 검토를 행한 결과, 박막 트랜지스터(TFT)의 열화 억제의 효과를 얻기 위해서는, 상술한 특개평11-97701호 공보에 기재된 바와 같이 채널 영역을 복수로 분할하여 형성하는 데 있어서, 복수의 각 분할 채널 영역끼리의 간격 S를 반드시 분할 채널 영역 1개당 채널 폭인 채널 분할 폭 W 이상 낼 필요가 없는 것을 발견하였다. 이하, 이에 대하여 설명한다.
본원 발명자들은, 우선 도 6에 도시한 바와 같은 구성을 갖는 TFT(100)를 채널 간격 S를 여러가지 달리 준비하여, 자기 가열이 발생하는 일정한 스트레스 조건(게이트 전압 Vg와 드레인 전압 Vd가 함께 커지는 전압, 즉 Vg=Vd=10∼20V 정도) 하에서 일정 시간 스트레스를 주고, 그 후의 TFT의 임계값 전압의 변동을 측정하여, 상기 간격 S와 임계값 전압의 변동과의 관계를 조사하였다.
TFT(100)는 도 6에 도시한 바와 같이 긴 형상으로 형성된 게이트 전극(104) 아래에, 채널 분할 폭 W의 분할 채널 영역(101)(도면의 사선 영역)이 N개(도면에서는 10개), 각 분할 채널 영역(101)끼리 간격 S를 내어 형성되어 있다. 그리고, 이 각 분할 채널 영역(101)을 채널의 분할 방향이기도 한 채널 폭 방향과 직교하는 방향으로부터 끼우도록, 분할 소스 영역(102)과 분할 드레인 영역(103)이 각각 형성되어 있다. 이들 분할 소스 영역(102)과 분할 드레인 영역(103)과 분할 채널 영역(101)은, 섬 형상으로 패터닝된 반도체층(107)으로 이루어지고, 상기 반도체층(107)은 분할수에 맞게 형성되어 있다. 각 분할 소스 영역(102)은 공통의 소스 전극(105)에 접속되고, 각 분할 드레인 영역(103)은 공통의 드레인 전극(106)에 접속되어 있다.
도 7에, 채널 간격 S와 임계값 전압의 변동과의 관계를 조사한 결과를 나타낸다. 여기서 임계값 전압 Vth의 변동량은 스트레스 후의 임계값 전압 Vth-초기 상태의 임계값 전압 Vth이다.
도 7로부터, 채널 총 폭 Wt=150㎛을 3분할(N=3)한 경우, 채널 분할 폭 W=50 ㎛이 되지만, 이 경우, 채널 간격 S를 3㎛ 이상으로 함으로써, 임계값 전압 Vth의 변동량은 종래 구성에서 최저로 필요한, 채널 간격 S를 채널 분할 폭 W, 즉 채널 간격 S를 50㎛(=W)로 한 경우의 변동량에 비하여 그다지 변화하지 않는 것을 알 수 있다. 즉, 이로써, 열의 발산을 좋게 하여 TFT의 열화를 억제하기 위해서는 채널 간격 S를 반드시 채널 분할 폭 W 이상으로 할 필요가 없다는 것을 알 수 있다.
또한, 도 7로부터, 채널 간격 S를 일정(S=10㎛)하게 한 경우, 채널 분할 폭 W를 작게 함으로써, 임계값 전압 Vth의 변동량이 작아지는 것도 확인할 수 있다.
TFT(100)가 형성되는 실리콘 산화막이나 석영의 열전도도는 약 0.014W/K·㎝, 반도체층(107)이 되는 실리콘의 열전도도는 약 1.5W/K·㎝, 소스 전극(105)이나 드레인 전극(106)을 이루는 금속 배선층(예를 들면, AlSi인 경우)의 열전도도는 약 2.4W/K·㎝ 정도이다. 따라서, 반도체층(107)이나 금속 배선층의 열전도도는 실리콘 산화막이나 석영의 열전도도에 비하여 100배 이상 크다. 따라서, 자기 가 열에 의해 발생한 열은 상술한 공보 중에서 상정하고 있는 바와 같이, 주위의 실리콘 산화막이나 석영을 통해 발산하기보다 오히려, 분할 소스 영역(102)이나 분할 드레인 영역(103), 및 이들에 접속되어 있는 열전도도가 높은 소스 전극(105)이나 드레인 전극(106)을 전하여 발산하는 것으로 추정된다. 그 결과, 도 7에 도시한 바와 같이 채널 간격 S를 크게 해도, TFT의 특성의 변동 방지에는 그다지 효과가 나타나지 않을 것으로 추측된다.
또한, 도 8에, 채널 간격 S에 대하여, 채널 분할 폭 W와 TFT 레이아웃 폭 WL과의 관계를 조사한 결과를 나타낸다. 채널 간격 S를 3㎛, 5㎛, 10㎛, 30㎛, 50㎛으로 한 경우의 상기 관계를, 라인 Lb∼라인 Lf로 나타낸다.
채널 간격 S를 3㎛로 설정한 경우, 라인 Lb에 도시한 바와 같이 채널 총 폭 Wt=300㎛에 필요한 TFT 레이아웃 폭 WL은 채널 분할 폭 W를 작게 해도, W=30㎛ 정도까지는 거의 증가하지 않고, 채널 간격 S를 채널 분할 폭 W 이상으로 하는 종래의 구성에 비하여, TFT 레이아웃 면적의 증가를 매우 낮게 억제할 수 있는 것을 확인할 수 있다.
또한, 상기 구성을 갖는 TFT(100)를 채널 분할 폭 W를 여러가지 달리 준비하여, 상기한 바와 마찬가지로 자기 가열이 발생하는 일정한 스트레스 조건(게이트 전압 Vg와 드레인 전압 Vd가 함께 커지는 전압, 즉 Vg=Vd=10∼20V 정도) 하에서 일정 시간 스트레스를 준 후, TFT(100)에서의 임계값 전압 Vth의 변동을 측정하고, 채널 분할 폭 W와 임계값 전압 Vth의 변동과의 관계를 조사하였다. 그 결과를 도 9에 도시한다.
도 9로부터, 채널 분할 폭 W를 50㎛ 이하로 함으로써, 임계값 전압 Vth의 변동량을 채널 분할 폭 W=150㎛인 경우의, 해당 변동량의 1/2 이하로 억제할 수 있는 것을 확인할 수 있다.
이상으로부터, 채널 간격 S가 채널 분할 폭 W보다 작고, 채널 분할 폭 W가 50㎛ 이하, 채널 간격 S가 3㎛ 이상인, 도 8에서 일점쇄선으로 둘러싼 범위로 함으로써, TFT의 신뢰성을 확보하면서, TFT 레이아웃 폭을 종래 기술의 구성, 즉 채널 간격 S=채널 분할 폭 W로 설정되어 있는 경우보다 작게 하여, 채널을 분할함으로써 TFT 레이아웃 면적의 증가를 억제할 수 있는 것을 알 수 있다.
그리고, 보다 바람직하게는 채널 분할 폭 W를 10∼50㎛, 채널 간격 S를 3㎛∼10㎛, 또한 TFT(20)의 레이아웃 폭 WL을, 비 분할의 단체 TFT의 레이아웃 폭 WL0의 1.2배 이하로 되는, 도 8에서 크로스해치로 나타내는 범위로 함으로써, 이에 의해 TFT의 신뢰성을 확보하면서, 채널의 분할에 의한 TFT 레이아웃 폭의 증가, 즉 분할되어 있지 않는 단체 TFT에서의 레이아웃 폭으로부터의 증가량을 최소한으로 할 수 있으며, 분할에 의한 TFT 레이아웃 면적의 증대를 최소한으로 할 수 있는 것을 알 수 있다.
이상의 결과를 근거로 하여, 본 발명의 실시 형태에 대하여 설명하면, 다음과 같다.
도 1에, 본 발명의 실시의 일 형태의 TFT(20)의 개념을 도시한다. 단, 도 1은 개념만을 나타내고 있으며, TFT(20)를 위에서 본 평면도에 상당하지만, TFT(20) 가 형성되는 절연성 기판이나 절연막 등의 기재는 생략되어 있다.
해당 TFT(20)는 채널 총 폭 Wt의 단체 TFT를 형성하는 경우에, 채널 총 폭 Wt의 단체 TFT를 형성하는 대신에, 채널 영역을 채널 폭 방향으로 N개로 분할하여 형성되어 있다.
긴 형상의 게이트 전극(5)의 아래에는 채널 분할 폭 W=Wt/N의 복수의 분할 채널 영역(채널 영역)(8)(도면의 사선 영역)이 형성되어 있다. 또한, 각 분할 채널 영역(8)을 그 병설 방향(채널 폭 방향)과 직교하는 방향으로부터 끼우도록, 분할 소스 영역(소스 영역)(6) 및 분할 드레인 영역(드레인 영역)(7)이 형성되어 있다. 이들 분할 소스 영역(6)과 분할 드레인 영역(7)은, 섬 형상으로 패터닝된 반도체층(3)으로 이루어지고, 상기 반도체층(3)은 분할 수에 맞게 형성되어 있다.
각 분할 소스 영역(6)은 컨택트홀(10)을 통하여 공통의 소스 전극(11)(금속 배선층)에 접속되어 있다. 마찬가지로, 각 분할 드레인 영역(7)도, 컨택트홀(10)을 통하여 공통의 드레인 전극(12)(금속 배선층)에 접속되어 있다.
따라서, TFT(20)는 채널 폭(채널 분할 폭) W의 6개의 MOS형 트랜지스터가 병렬 접속된 트랜지스터 구조, 또는 채널 폭 Wt의 TFT를 채널 폭 방향으로 6분할한 트랜지스터 구조라고 할 수 있다.
상기 구성에서는 채널 영역(8)을 복수(N개)로 분할한 구성으로서, 채널 분할 폭 W를 작게 함으로써, 각 분할 채널 영역(8)을 흐르는 드레인 전류 Id를 작게 할 수 있으며, 그 결과 각 분할 채널 영역(8)에서의 발열을 억제하여 TFT 특성의 열화를 억제할 수 있다.
또한, 각 분할 채널 영역(8)은 상호 병렬로 접속되어 있기 때문에, 각 분할 채널 영역(8)을 흐르는 드레인 전류 Id의 합계값은 분할하지 않은 경우의 단체 TFT와 동일한 드레인 전류 Id를 확보할 수 있다.
그리고, TFT(20)에서는 각 채널 분할 영역끼리의 간격(채널 간격) S는 채널 분할 폭 W보다 작고, 또한 채널 분할 폭 W가 50㎛ 이하, 채널 간격 S가 3㎛ 이상으로 형성되어 있다.
이에 의해, TFT(20)는 TFT 레이아웃 면적의 증가를 최소한으로 억제하고, 또한 신뢰성을 확보한 TFT로 되어 있다.
그리고, 보다 바람직하게는 채널 분할 폭 W를 10∼50㎛, 채널 간격 S를 3㎛∼10㎛, 또한 TFT(20)의 레이아웃 폭 WL을, 비 분할의 단체 TFT의 레이아웃 폭 WL0의 1.2배 이하가 되도록 설계하는 것이다.
이에 따르면, 종래 기술의 구성과 동등한 신뢰성을 확보하면서, 채널의 분할에 의한 TFT 레이아웃 폭의 증가, 즉 분할되어 있지 않는 단체 TFT에서의 레이아웃 폭으로부터의 증가량을 최소한으로 할 수 있으며, 분할에 의한 TFT 레이아웃 면적의 증대를 최소한으로 할 수 있다.
또, 채널 영역을 분할하여 형성하는데 있어서, 채널 분할 폭 W, 및 채널 간격 S의 최적값은 TFT(20)에 요구되는 신뢰성의 정도에 따라 설정하면 된다.
도 9로부터 채널 분할 폭 W가 50㎛ 이하의 범위에서 임계값 전압의 변동량이 크게 감소하고 있는 것, 도 7로부터 채널 간격 S가 3㎛ 이상의 범위에서 임계값 전 압의 변동량에 차가 그다지 보이지 않는 것, 또한 도 8로부터 분할 후의 TFT 레이아웃 폭 WL을 분할 전의 단체 TFT의 TFT 레이아웃 폭 WL(300㎛)에 비하여 개구율을 손상시키지 않을 정도로 제한한다고 하는 세 가지를 감안하여, 보다 한층 바람직하게는 채널 분할 폭 W=30∼50㎛ 정도, 채널 간격 S=3∼10㎛ 정도이다.
또한, 채널 분할 폭 W, 및 채널 간격 S의 하한값은 도 7로부터 채널 간격 S가 3㎛ 이상의 범위에서, 임계값 전압 Vth의 변동량에 차가 그다지 보이지 않는 것, 또한 도 8로부터, 분할 후의 TFT 레이아웃 폭 WL이 종래 구성보다 작다고 하는 이점을 감안하여, W=S=3㎛ 정도이다.
또한, 일반적으로, 채널 영역과 소스·드레인 영역 사이에 저농도 불순물 영역을 형성한 LDD(Lightly Doped Drain) 구조, 게이트 전극과 오버랩하여 저농도 불순물 영역을 형성한 LDD구조인 GOLD(Gate Overlapped LDD) 구조, 또는 소스·드레인 영역 사이에 게이트 전극을 복수 형성한 멀티 게이트 구조는, 핫 캐리어에 의한 TFT 특성의 열화에 대하여 효과가 있는 것이 알려져 있지만, 자기 가열에 의한 TFT 특성의 열화에 대해서는 효과가 없다. 따라서, 상기한 TFT(20)의 구성을 LDD 구조, GOLD 구조, 멀티 게이트 구조와, 채널 영역 폭의 분할을 조합함으로써, 핫 캐리어 및 자기 가열의 양방의 열화 모드를 방지할 수 있다.
도 5에, 본 발명에서의 실시의 다른 형태의 TFT(30)의 개념을 도시한다. 이것에 있어서도, 평면도에 상당하지만, TFT(30)가 형성되는 절연성 기판이나 절연막 등의 기재는 생략하고 있다.
해당 TFT(30)와 도 1의 TFT(20)와의 차이는 각각 복수의 분할 채널 영역(8), 분할 소스 영역(6), 및 분할 드레인 영역(7)을 구성하는 반도체층(23)에 있다. 도 1의 TFT(20)인 경우, 반도체층(3)은 각 분할 채널 영역(8)에 따라 N개 형성되어 있으며, 각 분할 소스 영역(6) 및 각 분할 드레인 영역(7)은 분할 채널 영역(8)과 마찬가지로, 상호 독립적으로 형성되어 있었다. 그리고, 각 분할 소스 영역(6) 상호간의 접속, 및 각 분할 드레인 영역(7) 상호간의 접속은, 각각 컨택트홀(10)을 통하여 접속되는 소스 전극(11) 또는 드레인 전극(12)에서 이루어지고 있었다.
이에 대하여, 도 5의 TFT(30)의 경우, 반도체층(23)은 각 분할 채널 영역(8)에 따라 N개로 분할되는 것이 아니라, 어디까지나 하나의 반도체층에서, 채널 폭 방향과 직교하는 채널 길이 방향 L을 따른 슬릿 형상의 개구부(23a)가 형성됨으로써, 채널 영역만을 분할하여 분할 채널 영역(8)을 형성하고 있다. 따라서, 각 분할 소스 영역(6)은 분할 채널 영역(8)과 반대측에서 서로 접속되어 있으며, 각 분할 드레인 영역(7)도 마찬가지로 분할 채널 영역(8)과는 반대측에서 서로 접속되어 있다.
또, 그 밖의 구성은 도 1의 TFT(20)와 동일하고, 발휘할 수 있는 작용·효과도 마찬가지이다.
〈제1 실시예〉
도 1에 도시한 TFT(20)의 실시예에 대하여 도 1 및, 도 2의 (a)∼도 2의 (e)에 기초하여 설명하면, 다음과 같다. 여기서는 싱글 게이트 구조와 채널 영역 폭의 분할을 조합하고 있다.
도 2의 (e)는 TFT(20)의 구성에 싱글 게이트 구조를 채용한 TFT의 단면도이 고, 도 1에 도시한 TFT(20)의 A-A선 화살 표시 단면에 상당한다. 이 TFT는, 예를 들면 액정 디스플레이의 구동 회로 소자로서 이용되는 NMOS형 트랜지스터이다.
해당 TFT에서는 석영 등의 투명 절연성 기판(1)의 상측 전면에, 산화 실리콘(SiO2)이나 HTO(High Temperature Oxide) 등의 절연막으로 이루어지는 막 두께 200∼500㎚ 정도의 제1 층간 절연막(2)이 형성되어 있다.
이 제1 층간 절연막(2) 상에, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등으로 이루어지는 층 두께 50∼150㎚ 정도의 반도체층(3)이 복수(여기서는 6개)로 분할하여 형성되어 있다. 또한, 각 반도체층(3)은 중앙의 분할 채널 영역(8)과, 이것을 둔 고농도 불순물 확산 영역인 분할 소스 영역(6) 및 분할 드레인 영역(7)으로 형성되어 있다.
반도체층(3)이 형성된 제1 층간 절연막(2)의 상측 전면에는, 막 두께 100㎚ 정도의, 예를 들면 산화 실리콘으로 이루어지는 게이트 절연막(4)이 형성되어 있다. 게이트 절연막(4) 상에는 각 분할 채널 영역(8)의 각각과 교차하도록, 두께 300㎚ 정도의 WSi 등의 도전체로 이루어지는 하나의 게이트 전극(5)이 형성되어 있다. 게이트 전극(5)이 형성된 게이트 절연막(4)의 상측 전면에는 막 두께 600㎚ 정도의, 예를 들면 산화 실리콘으로 이루어지는 제2 층간 절연막(9)이 형성되어 있다.
그리고, 게이트 절연막(4) 및 제2 층간 절연막(9)에는 전극 추출을 위한 컨택트홀(10)이 개구되어 있다. 각 컨택트홀(10)을 통하여, 각 분할 소스 영역(6)끼 리가 Al 등의 금속 재료로 이루어지는 금속 배선층인 공통의 소스 전극(11)에 접속되고, 각 분할 드레인 영역(7)끼리가 Al 등의 금속 재료로 이루어지는 금속 배선층인 공통의 드레인 전극(12)에 접속되어 있다.
다음으로, 이상으로 설명한 실시예의 TFT의 제조 공정을 도 2의 (a)∼도 2의 (e)의 단면도에 기초하여 설명한다.
① 석영 등의 투명 절연성 기판(1) 상에 산화 실리콘이나 HTO 등의 절연막을 퇴적시키고, 도 2의 (a)에 도시한 바와 같이 제1 층간 절연막(2)을 형성한다. 제1 층간 절연막(2)의 막 두께는 200∼500㎚ 정도이다.
② 다음으로, 도 2의 (a)에 도시한 바와 같이 제1 층간 절연막(2) 상에 반도체층(3)을 형성한다. 반도체층(3)은, 예를 들면 비정질 실리콘(amorphous silicon), 다결정 실리콘, 단결정 실리콘 등으로 이루어진다. 예를 들면, 다결정 실리콘을 형성하는 경우에는 감압 CVD(Low Pressure Chemical Vapor Deposition, 이하, LPCVD라고 기재함)법에 의해 제1 층간 절연막(2) 상에 비정질 실리콘 박막을 50∼150㎚ 정도의 두께로 성막한 후, 고온 열 처리 또는 레이저 어닐링을 실시하여 다결정화시킨다.
③ 포토리소그래피 공정과 에칭 공정에 의해 패터닝을 행하고, 복수(6개)의 반도체층(3)(도 1 참조)을 형성한다. 또한, 필요하면 이 후, 트랜지스터의 임계값 제어를 위한 불순물 주입을 행해도 된다.
④ 도 2의 (b)에 도시한 바와 같이 반도체층(3)의 위에 산화 실리콘으로 이루어지는 게이트 절연막(4)을 형성한다. 게이트 절연막(4)은 CVD(Chemical Vapor Deposition)법에 의한 퇴적이나, 열 처리에 의한 산화에 의해 형성한다. 게이트 절연막(4)의 막 두께는 100㎚ 정도이다.
⑤ 계속해서, 도 2의 (b)에 도시한 바와 같이 게이트 절연막(4) 상에 게이트 전극(5)을 형성한다. 게이트 전극(5)의 형성은, 예를 들면 CVD법을 이용하여 WSi 등의 막을 300㎚ 정도의 두께로 성막, 그 후 소정의 패터닝을 실시한다. 본 실시예에서는 싱글 게이트 구조를 취하기 위해서 게이트 전극(5)은 1개만 패터닝되어 있다(도 1 참조).
⑥ 게이트 전극(5)을 마스크로 하여 반도체층(3)에 N형 고농도 불순물(인, 비소 등)을 도우즈량 1∼5×1015/㎠로써 주입을 행하여, 도 2의 (c)에 도시한 바와 같이 고농도 불순물 영역인 분할 소스 영역(6) 및 분할 드레인 영역(7)을 형성한다. 게이트 전극(5) 하의 영역은 분할 채널 영역(8)이 된다. 그 후, 불순물 이온 활성화를 위한 어닐링을 행한다.
⑦ 게이트 전극(5)이 형성된 게이트 절연막(4)의 상측 전면에 절연막을 600㎚ 정도 퇴적하여, 도 2의 (d)에 도시한 바와 같이 제2 층간 절연막(9)을 형성한다.
⑧ 도 2의 (e)에 도시한 바와 같이 분할 소스 영역(6) 및 분할 드레인 영역(7) 상에 전극 추출을 위한 컨택트홀(10)을 개구한다.
⑨ Al 등의 금속 재료를 성막하여, 소정의 형상으로 패터닝하고, 도 2의 (e)에 도시한 바와 같이 소스 전극(11) 및 드레인 전극(12)을 형성한다.
이상의 ①∼⑨의 공정에 의해, NMOS 트랜지스터인 본 실시예의 TFT가 제조된다.
또, 여기서는 싱글 게이트 구조를 취하기 위해서 게이트 전극(5)은 1개만 패터닝하였지만, 멀티 게이트 구조로 하는 것이면, 상기 ⑤의 공정에서, 게이트 전극(5)을 복수개 패터닝하면 된다. 또한, 여기서는 NMOS형 트랜지스터인 경우를 기재하였지만, PM0S 트랜지스터인 경우에 대해서도, 불순물 이온 주입의 주입 원소의 종류가 P형 불순물(붕소 등)로 변하는 것을 제외하고, 제조 방법은 동일하다.
또한, 도 5에 도시한, 각 분할 소스 영역(6)과 각 분할 드레인 영역(7)이 반도체층(23)에서 서로 접속되어 있는 타입의 TFT(30)도, ③에서의 반도체층(23)의 패터닝 형상이 다르다는 것 외에는, 마찬가지의 순서로 형성할 수 있다.
〈제2 실시예〉
도 1에 도시한 TFT(20)의 실시예에 대하여 도 1, 도 3의 (a) 및 도 3의 (b)에 기초하여 설명하면, 다음과 같다. 여기서는 LDD 구조와 채널 영역 폭의 분할을 조합하고 있다.
본 실시예에서의 TFT는 TFT(20)의 구성에 LDD 구조를 채용한 TFT이다. 해당 TFT도, 예를 들면 액정 디스플레이의 구동 회로 소자로서 이용되는 NMOS형 트랜지스터이다.
LDD 구조를 갖고 있는 본 실시예의 TFT와, 제1 실시예의 TFT는 각 분할 소스 영역(6) 및 각 분할 드레인 영역(7)과 각 분할 채널 영역(8) 사이에, 저농도 불순물 영역(15)이 각각 존재하고 있다는 점이 다르다(도 3의 (b) 참조). LDD 구조로 함으로써, 채널-드레인 간의 전계 강도가 약하게 되고, 그 결과 핫 캐리어에 의한 TFT 특성의 열화를 저감시키는 효과가 얻어진다.
LDD 구조를 갖는 TFT(20)가 NMOS 트랜지스터인 경우의 제조 공정을 도 3의 (a), 도 3의 (b)에 도 2의 (a)∼도 2의 (e)를 원용하여 설명한다. 또, 도 3의 (a), 도 3의 (b)는 도 1의 A-A선 화살 표시 단면도에 상당하는 본 실시예의 TFT의 제조 공정에 따른 단면도이다.
우선, 도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이 제1 실시예에서의 ①∼⑤와 마찬가지의 공정을 행한다.
다음으로, 게이트 전극(5)을 마스크로 하여 N형 저농도 불순물(인, 비소 등), 도우즈량 5×1012∼1×1014/㎠로 반도체층(3)에 주입하여, 도 3의 (a)에 도시한 바와 같이 저농도 불순물 영역(15)을 형성한다. 게이트 전극(5) 아래의 불순물 주입이 되지 않는 영역은, 분할 채널 영역(8)이 된다.
계속해서, 포토레지스트(14)를 패터닝하여, N형 고농도 불순물(인, 비소 등)을 도우즈량 1∼5×1015/㎠로 반도체층(3)의 저농도 불순물 영역(15)에 주입하여, 도 3의 (b)에 도시한 바와 같이 고농도 불순물 영역인 분할 소스 영역(6) 및 분할 드레인 영역(7)을 형성한다. 포토레지스트(14)를 박리한 후, 불순물 이온 활성화를 위한 어닐링을 행한다.
이후의 공정은 도 2의 (d) 및 도 2의 (e)에 도시한 바와 마찬가지로, 제1 실시예에서의 ⑦∼⑨와 마찬가지의 공정을 행한다.
이상의 공정에 의해, LDD 구조를 갖고, NMOS 트랜지스터인 TFT가 제조된다.
또, PMOS 트랜지스터에 대해서도 불순물 이온 주입의 주입 원소의 종류가 P형 불순물(붕소등)로 변하는 것을 제외하고, 제조 방법은 동일하다. 또한, 도 5에 도시한, 각 분할 소스 영역(6)과 각 분할 드레인 영역(7)이 반도체층(23)에서 서로 접속되어 있는 타입의 TFT(30)도, ③에서의 반도체층(23)의 패터닝 형상이 다르다는 것 외에는, 마찬가지의 순서로 형성할 수 있다.
〈제3 실시예〉
도 1에 도시한 TFT(20)의 실시예에 대하여 도 1 및 도 4의 (a)∼도 4의 (c)에 기초하여 설명하면, 다음과 같다. 여기서는 GOLD 구조와 채널 영역 폭의 분할을 조합하고 있다.
본 실시예에서의 TFT는 TFT(20)의 구성에 GOLD 구조를 채용한 TFT이다. 상기 TFT도, 예를 들면 액정 디스플레이의 구동 회로 소자로서 이용되는 NMOS형 트랜지스터이다.
GOLD 구조를 갖고 있는 본 실시예의 TFT와, 제1 실시예의 TFT는, 각 분할 소스 영역(6) 및 각 분할 드레인 영역(7)과 각 분할 채널 영역(8) 사이에, 저농도 불순물 영역(15)인 오버랩 영역(15a) 및 오프셋 영역(15b)이 존재하고 있다는 점이 다르다(도 4의 (c) 참조). GOLD 구조로 함으로써, 채널-드레인 간의 전계 강도가 약하게 되고, 그 결과 핫 캐리어에 의한 TFT 특성의 열화를 저감시키는 효과를 얻을 수 있다.
GOLD 구조를 갖는 TFT가 NMOS 트랜지스터인 경우의 제조 공정을, 도 4의 (a) ∼도 4의 (c)에 도 2의 (a)∼도 2의 (e)를 원용하여 설명한다. 또, 도 4의 (a)∼도 4의 (c)는 도 1의 A-A선 화살 표시 단면도에 상당하는 본 실시예의 TFT의 제조 공정에 따른 단면도이다.
우선, 도 2의 (a)에 도시한 바와 같이 제1 실시예에서의 ①, ②와 마찬가지의 공정을 행한다.
다음으로, 포토레지스트(14)를 패터닝하여, N형 저농도 불순물(인, 비소 등)을 도우즈량 5×1012∼1×1014/㎠로 반도체층(3)에 주입하여, 도 4의 (a)에 도시한 바와 같이 저농도 불순물 영역(15)을 형성한다. 포토레지스트(14)로 덮여 있기 때문에 불순물 주입이 되지 않는 영역은, 분할 채널 영역(8)이 된다.
계속해서, 포토레지스트(14)를 제거한 후, 도 4의 (b)에 도시한 바와 같이 게이트 절연막(4) 상에 게이트 전극(5)을 형성한다. 게이트 전극(5)은 저농도 불순물 영역(15)과 중첩되는(오버랩하는) 부분이 생기도록 형성한다. 또, 게이트 전극(5)을 형성한 후, 드레인 전류 조정을 위해 게이트 전극(5)을 마스크로 하여, 저농도 불순물 영역(15)에 N형 저농도 불순물을 주입해도 된다.
그 후, 포토레지스트(14)를 패터닝하여, N형 고농도 불순물(인, 비소 등)을 도우즈량 1∼5×1015/㎠로 반도체층(3)에 주입하여, 도 4의 (c)에 도시한 바와 같이 고농도 불순물 영역인 분할 소스 영역(6) 및 분할 드레인 영역(7)을 형성한다. 이에 의해, 저농도 불순물 영역(15)은 게이트 전극(5) 아래에 위치하는 오버랩 영역(15a)과, 위에 게이트 전극이 존재하지 않는 오프셋 영역(15b)으로 구성된다. 포토레지스트(14)를 박리한 후, 불순물 이온 활성화를 위한 어닐링을 행한다.
이후의 공정은 도 2의 (d) 및 도 2의 (e)에 도시한 바와 마찬가지로, 제1 실시예에서의 ⑦∼⑨와 마찬가지의 공정을 행한다.
이상의 공정에 의해, GOLD 구조를 갖고, NMOS 트랜지스터인 TFT가 제조된다.
또, PMOS 트랜지스터에 대해서도 불순물 이온 주입의 주입 원소의 종류가 P형 불순물(붕소 등)로 변하는 것을 제외하고, 제조 방법은 동일하다. 또한, 도 5에 도시한, 각 분할 소스 영역(6)과 각 분할 드레인 영역(7)이 반도체층(23)에서 서로 접속되어 있는 타입의 TFT(30)도, ③에서의 반도체층(23)의 패터닝 형상이 다르다는 것 외에는, 마찬가지의 순서로 형성할 수 있다.
이상과 같이 본 발명에 따른 박막 트랜지스터는 게이트 전극 아래에 형성된 복수의 채널 영역과, 상기 채널 영역마다 형성된, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 갖고, 상기 각 소스 영역은 서로 접속됨과 함께, 상기 각 드레인 영역도 서로 접속되고, 또한 상기 각 채널 영역의 채널 폭이 50㎛ 이하, 상기 각 채널 영역끼리의 간격이 3㎛ 이상, 상기 채널 영역끼리의 간격이 상기 각 채널 영역의 채널 폭보다 작은 구성이다.
상기한 구성에 의해, 박막 트랜지스터(TFT)의 채널 영역을 복수로 분할하여 구성함으로써, 각 채널 영역(분할 채널 영역)을 흐르는 드레인 전류 Id를 작게 할 수 있기 때문에, 각 채널 영역에서의 자기 가열을 억제하여, TFT 특성의 열화인 임계값 전압의 변동을 억제할 수 있다. 또, 각 채널 영역을 사이에 둔 소스 영역(분할 소스 영역) 및 드레인 영역(분할 드레인 영역)이 각각 서로 접속되어 있기 때문 에, 각 채널 영역은 병렬로 접속되고, 각 채널 영역을 흐르는 드레인 전류 Id의 합계값은 분할하지 않은 경우의 단체 TFT와 동일한 드레인 전류 Id를 확보할 수 있다.
또한, 각 채널 영역끼리의 간격(채널 간격)을 3㎛ 이상으로 함으로써, TFT의 임계값 전압의 변동량을 종래 기술의 각 채널 영역끼리의 간격=채널 영역의 채널 폭(채널 분할 폭)=50㎛인 경우의 변동량과 그다지 변하지 않을 정도로 할 수 있다.
또한, 분할한 각 채널 영역의 채널 폭(채널 분할 폭)을 50㎛ 이하로 함으로써, TFT의 임계값 전압의 변동량을 채널 분할 폭 150㎛인 경우의 변동량의 1/2 이하로 억제할 수 있다.
따라서, 이들 조건, 즉 각 채널 영역끼리의 간격(채널 간격)을 3㎛ 이상, 각 채널 영역의 채널 폭을 50㎛ 이하의 조건을 만족시키면서, 채널 영역끼리의 간격을 상기 각 채널 영역의 채널 폭보다 작게 함으로써, TFT의 신뢰성을 확보하면서, TFT 레이아웃 폭을 종래 기술의 구성, 즉 각 채널 영역끼리의 간격=채널 영역의 채널 폭(채널 분할 폭)으로 설정되어 있는 경우보다 작게 하여, 채널을 분할함으로써 TFT 레이아웃 면적의 증가를 억제할 수 있다.
상기한 본 발명의 TFT에서, 채널 폭이 10∼50㎛, 각 채널 영역끼리의 간격이 3㎛∼10㎛, 또한 해당 TFT의 레이아웃 폭을 WL, 상기 복수의 채널 영역의 채널 폭을 전부 가산한 사이즈의 채널 영역을 갖는 TFT(단체 TFT)의 레이아웃 폭을 WL0으로 하면, WL≤WL0×1.2의 관계를 만족하도록 구성하는 것이 보다 바람직하다.
상기한 구성에 따르면, 종래 기술의 구성과 동등한 신뢰성을 확보하면서, 채널의 분할에 의한 TFT 레이아웃 폭의 증가, 즉 분할되어 있지 않는 단체 TFT에서의 레이아웃 폭으로부터의 증가량을 최소한으로 할 수 있으며, 분할에 의한 TFT 레이아웃 면적의 증대를 최소한으로 할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터는 각 소스 영역의 상호간의 접속, 및 각 드레인 영역의 상호간의 접속에서, 각 소스 영역은 각 소스 영역을 구성하는 반도체층에서 서로 접속되고, 상기 각 드레인 영역도 각 드레인 영역을 구성하는 반도체층에서 서로 접속되어 있는 구성으로 해도 되고, 또는 각 소스 영역은 각 소스 영역과 접속되는 배선층(소스 전극)으로 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역과 접속되는 배선층(드레인 전극)으로 서로 접속되어 있는 구성으로 해도 된다. 본 발명에 따른 박막 트랜지스터는, 또한 상기한 구성 외에, LDD 구조, GOLD 구조, 멀티 게이트 구조 중 어느 하나의 구조를 취하는 구성으로 해도 된다.
상기한 구성에 따르면, 또한 TFT가 각 채널 영역과 소스·드레인 영역 간에 저농도 불순물 영역을 형성한 LDD(Lightly Doped Drain) 구조, 게이트 전극과 오버랩하여 저농도 불순물 영역을 형성한 LDD 구조인 GOLD(Gate Overlapped LDD) 구조, 또는 소스·드레인 영역 사이에 게이트 전극을 복수 형성한 멀티 게이트 구조를 취하고 있다. 이들의 구조는 핫 캐리어에 의한 열화에 대하여 효과가 있는 것이 일반적으로 알려져 있지만, 자기 가열에 의한 열화에 대해서는 효과가 없다. 따라서, LDD 구조, GOLD 구조, 멀티 게이트 구조 중 어느 하나의 구조를 더 조합함으로 써, 자기 가열과 핫 캐리어와의 열화 모드를 방지할 수 있어, 또한 신뢰성을 확보한 TFT를 얻을 수 있다.
본 발명에 따른 액정 표시 장치는 상기에 기재된 박막 트랜지스터를 이용한 구성이다.
상기한 구성에 따르면, 상기한 특징을 갖는 TFT를 액정 표시 장치에 이용함으로써, 신뢰성을 확보한 액정 표시 장치를 얻을 수 있음과 함께 개구율을 유지하기 위해서 화소 피치를 축소하지 않고, 액정 표시 장치의 면적의 증가를 최소한으로 억제할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법은 채널 폭이 50㎛ 이하인 복수의 채널 영역을, 각 채널 영역끼리의 간격이 3㎛ 이상, 또한 상기 채널 영역끼리의 간격을 상기 각 채널 영역의 채널 폭보다 작아지도록 형성함과 함께, 해당 채널 영역마다, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 형성하는 공정과, 상기 복수의 채널 영역 상에 하나의 게이트 전극을 형성하는 공정과, 상기 각 소스 영역을 서로 접속하고, 상기 각 드레인 영역을 서로 접속하는 공정을 포함하는 구성이다.
상기한 방법에 의해, 종래 기술의 구성과 동등한 신뢰성을 확보하면서, 채널의 분할에 의한 TFT 레이아웃 폭의 증가, 즉 분할되어 있지 않는 단체 TFT에서의 레이아웃 폭으로부터의 증가량을 최소한으로 할 수 있으며, 분할에 의한 TFT 레이아웃 면적의 증대를 최소한으로 할 수 있는 본 발명의 TFT를 제조할 수 있다.
발명의 상세한 설명에서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나, 본 발명의 기술 내용을 분명히 하는 것이고, 그와 같은 구체예에만 한정하여 협의로 해석되어야 되는 것이 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러가지로 변경하여 실시할 수 있는 것이다.
이상 본 발명에 따르면, 박막 트랜지스터(TFT)의 신뢰성을 종래와 동등하게 확보하면서, TFT의 레이아웃 면적의 증대를 억제할 수 있는 TFT 및 그 제조 방법과 이것을 이용한 액정 표시 장치를 제공할 수 있다.

Claims (14)

  1. 게이트 전극 아래에 형성된 복수의 채널 영역과, 상기 채널 영역마다 형성된, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 갖고, 상기 각 소스 영역은 서로 접속됨과 함께, 상기 각 드레인 영역도 서로 접속되고, 또한 상기 각 채널 영역의 채널 폭이 10~50㎛이고, 상기 각 채널 영역끼리의 간격이 3~10㎛이며, 상기 채널 영역끼리의 간격이 상기 각 채널 영역의 채널 폭보다 작은 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 박막 트랜지스터의 레이아웃 폭을 WL, 상기 복수의 채널 영역의 채널 폭을 전부 가산한 사이즈의 채널 영역을 갖는 박막 트랜지스터의 레이아웃 폭을 WL0으로 하면, WL≤WL0×1.2의 관계를 만족하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 채널 폭이 30∼50㎛인 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 각 소스 영역은 각 소스 영역을 구성하는 반도체층에서 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역을 구성하는 반도체층에서 서로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 각 소스 영역은 각 소스 영역을 구성하는 반도체층에서 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역을 구성하는 반도체층에서 서로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제3항에 있어서,
    상기 각 소스 영역은 각 소스 영역을 구성하는 반도체층에서 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역을 구성하는 반도체층에서 서로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 각 소스 영역은 각 소스 영역과 접속되는 배선층에서 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역과 접속되는 배선층에서 서로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  8. 제2항에 있어서,
    상기 각 소스 영역은 각 소스 영역과 접속되는 배선층에서 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역과 접속되는 배선층에서 서로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  9. 제3항에 있어서,
    상기 각 소스 영역은 각 소스 영역과 접속되는 배선층에서 서로 접속되고, 상기 각 드레인 영역도, 각 드레인 영역과 접속되는 배선층에서 서로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서,
    LDD(Lightly Doped Drain) 구조, GOLD(Gate Overlapped LDD) 구조, 멀티 게이트 구조 중 어느 하나의 구조를 취하는 것을 특징으로 하는 박막 트랜지스터.
  11. 제2항에 있어서,
    LDD(Lightly Doped Drain) 구조, GOLD(Gate Overlapped LDD) 구조, 멀티 게이트 구조 중 어느 하나의 구조를 취하는 것을 특징으로 하는 박막 트랜지스터.
  12. 제3항에 있어서,
    LDD(Lightly Doped Drain) 구조, GOLD(Gate Overlapped LDD) 구조, 멀티 게이트 구조 중 어느 하나의 구조를 취하는 것을 특징으로 하는 박막 트랜지스터.
  13. 게이트 전극 아래에 형성된 복수의 채널 영역과, 상기 채널 영역마다 형성된, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 갖고, 상기 각 소스 영역은 서로 접속됨과 함께, 상기 각 드레인 영역도 서로 접속되고, 또한 상기 각 채널 영역의 채널 폭이 10~50㎛이고, 상기 각 채널 영역끼리의 간격이 3~10㎛이며, 상기 채널 영역끼리의 간격이 상기 각 채널 영역의 채널 폭보다 작은 것을 특징으로 하는 박막 트랜지스터를 이용한 것을 특징으로 하는 액정 표시 장치.
  14. 채널 폭이 10~50㎛인 복수의 채널 영역을, 각 채널 영역끼리의 간격을 3~10㎛로 하고, 또한 상기 채널 영역끼리의 간격을 상기 각 채널 영역의 채널 폭보다 작게 형성함과 함께, 상기 채널 영역마다, 채널 영역을 사이에 둔 소스 영역 및 드레인 영역을 형성하는 공정과,
    상기 복수의 채널 영역 상에 하나의 게이트 전극을 형성하는 공정과,
    상기 각 소스 영역을 서로 접속하고, 상기 각 드레인 영역을 서로 접속하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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