CN101622715B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101622715B
CN101622715B CN200880006486.2A CN200880006486A CN101622715B CN 101622715 B CN101622715 B CN 101622715B CN 200880006486 A CN200880006486 A CN 200880006486A CN 101622715 B CN101622715 B CN 101622715B
Authority
CN
China
Prior art keywords
dielectric film
semiconductor layer
zone
tft
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200880006486.2A
Other languages
English (en)
Other versions
CN101622715A (zh
Inventor
北角英人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101622715A publication Critical patent/CN101622715A/zh
Application granted granted Critical
Publication of CN101622715B publication Critical patent/CN101622715B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种在同一基板上形成特性不同的薄膜晶体管并且具有高性能和高可靠性的半导体装置及其制造方法。本发明是在基板上层叠第一半导体层、第二半导体层、第一绝缘膜以及第二绝缘膜的半导体装置，上述第一半导体层具有第一沟道区域和包含第一接触部的第一源极/漏极区域，上述第二半导体层具有第二沟道区域和包含第二接触部的第二源极/漏极区域，上述第一绝缘膜形成在包含第二沟道区域并且除了第一沟道区域、第一接触部以及第二接触部之外的区域上，上述第二绝缘膜形成在第一沟道区域和第一绝缘膜的与第二沟道区域相对的区域上，并且与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。更详细地说，涉及一种适合用于液晶显示装置等显示装置中的半导体装置及其制造方法。 
背景技术
半导体装置是具备利用半导体的电气特性的有源元件的电子装置，广泛应用于例如音频设备、通信设备、计算机、家电设备等中。其中，具备薄膜晶体管(Thin Film Trasistor；TFT)的半导体装置广泛应用于有源矩阵型液晶显示装置中的像素开关元件、驱动电路等中。 
近年来，在移动使用的显示装置(显示器)中，低功耗化、高功能化、高速动作化、高可靠性、高精细化、小型化等的要求逐渐增加，正积极地开发满足这种要求的显示器。针对这种问题，提高构成显示装置的各种电路的TFT的性能和分开制造具有最适合于各种电路的特性的TFT的技术变得重要。因此，开发了在同一基板上形成具有不同特性的TFT的技术。 
目前，为了分开制造用低电压(例如5V以下)驱动的TFT(以下还称作“低电压晶体管”)和用高电压(例如10V以上)驱动的TFT(以下还称作“高电压晶体管”)，开发了改变两种TFT的栅极绝缘膜的膜厚的方法。更具体地说，开发了如下技术：在低电压晶体管中，使栅极绝缘膜成为由第一栅极绝缘膜构成的单层构造，另一方面，在高电压晶体管中，使栅极绝缘膜成为由第一栅极绝缘膜和第二栅极绝缘膜构成的层叠构造。然而，在这种情况下，存在以下情况：当蚀刻第一栅极绝缘膜时，处于栅极绝缘膜下的半导体层的端部露出，处于半导体层下的基底层绝缘膜被蚀刻(在基底层绝缘膜中形成锪孔)，之后形成的第二栅极绝缘膜的被覆性变差，栅极绝缘膜的击穿耐压下降。 
对此，作为防止在半导体层下的基底层绝缘膜中形成锪孔的技术，公开了如下半导体装置的制作方法(例如参照专利文献1。)：在基底层绝缘膜上形成第1半导体层和第2半导体层，在上述第1半导体层和上述第2半导体层上形成绝缘膜，将上述第1半导体层作为蚀刻停止层(etching stopper)，蚀刻去除位于上述第1半导体层的沟道形成区域上的上述绝缘膜。 
在此，更详细地说明专利文献1所记载的半导体装置的结构。图11是表示专利文献1的以往的半导体装置的结构的截面示意图，(a)表示低电压晶体管，(b)表示高电压晶体管。如图11所示，以往的半导体装置在同一基板111上具有TFT 110a和TFT 110b。TFT110a发挥低电压晶体管的功能，TFT 110b发挥高电压晶体管的功能。 
TFT 110a具有从基板111侧按顺序形成岛状的半导体层120a、第一绝缘膜112、第二绝缘膜113以及栅极电极114a的构造，并且具有覆盖它们的层间绝缘膜115和形成在层间绝缘膜115上的配线116a以及配线117a。半导体层120a具有沟道区域121a以及源极/漏极区域123a。 
另一方面，TFT 110b与TFT 110a同样，具有从基板111侧按顺序形成岛状的半导体层120b、第一绝缘膜112、第二绝缘膜113以及栅极电极114b的构造，并且具有覆盖它们的层间绝缘膜115和形成在层间绝缘膜115上的配线116b以及配线117b。半导体层120b具有沟道区域121b以及源极/漏极区域123b。这样，在TFT 110b中，栅极绝缘膜由第一绝缘膜112和第二绝缘膜113所构成。 
另外，为了防止在形成于基板111和半导体层120a以及半导体层120b之间的层间中的基底层绝缘膜(未图示)中形成锪孔，第一绝缘膜112形成为覆盖半导体层120a和半导体层120b的端部。并且，在第一绝缘膜112中，通过蚀刻来仅除去位于TFT 110a的沟道区域121a上的区域。即，在TFT 110a中，除了沟道区域121a上之外，栅极绝缘膜由第一绝缘膜112和第二绝缘膜113构成。 
专利文献1：日本特开2005-183774号公报 
发明内容
发明要解决的问题
然而，在专利文献1中，源极/漏极区域123a以及源极/漏极区域123b上方的绝缘膜被分为2层，使得能够同时进行低电压晶体管(TFT 110a)和高电压晶体管(TFT 110b)的源极/漏极区域123a和源极/漏极区域123b的掺杂。在这种情况下，TFT 110a的沟道区域121a上的绝缘膜成为单层，TFT 110a的源极/漏极区域123a上的绝缘膜成为2层。因此如图12所示，当形成用于对第一绝缘膜112进行蚀刻的抗蚀剂时产生对准(alignment)偏移的情况下，可能发生如下情况：在栅极电极114a的端部区域中，沟道区域121a上的栅极绝缘膜成为2层，或者在栅极电极114a的端部外侧，源极/漏极区域123a上的栅极绝缘膜成为单层。这种沟道区域121a上的栅极绝缘膜的不均匀的2层化会造成TFT 110a的阈值电压的偏差。另外，这种源极/漏极区域123a上的栅极绝缘膜的膜厚不均匀将使源极/漏极区域123a的电阻值发生异常。特别是如图12那样，在具有用于形成与配线116a的接触的接触部的源极/漏极区域123a上，栅极绝缘膜成为2层的情况下，为了使配线116a与源极/漏极区域123a之间的接触电阻为低电阻，需要使接触部中的杂质掺杂量最佳化。因此，在位于栅极电极114a的端部外侧的栅极绝缘膜的单层区域中掺杂量过剩，有可能导致构成半导体层120a的硅结晶成为非晶态，从而有在该区域中发生电阻值异常等特性异常的情况。 
此外，为了避免发生栅极电极114a的端部外侧的源极/漏极区域123a的电阻值异常，还研究了使位于栅极电极114a的端部内侧的栅极绝缘膜为2层的方法。然而，考虑到在这种情况下，会在低电压晶体管中发生阈值电压上升和漏极电流下降。即，通常越是低电压晶体管，需要使沟道长度越细，但是当使低电压晶体管的沟道长度例如为2μm时，考虑到定位偏移，位于栅极电极114a的端部内侧的栅极绝缘膜的2层区域的长度需要至少确保单侧0.5μm左右。因此，栅极绝缘膜由单层构成的沟道区域的长度成为1μm。其结果是，在低电压晶体管中会发生阈值电压上升、漏极电流下降等特性降 低。 
本发明是鉴于上述现状而完成的，其目的在于提供一种在同一基板上形成不同特性的薄膜晶体管、并且具有高性能且高可靠性的半导体装置及其制造方法。 
用于解决问题的方案
本发明的发明人对在同一基板上形成不同特性薄膜晶体管并且具有高性能和高可靠性的半导体装置及其制造方法进行了种种研究，关注在不同特性的TFT之间改变栅极绝缘膜的膜厚的方法。并且，发现通过如下方式形成半导体装置能够抑制由于特性异常、特性下降等而引起的问题的产生，并且能够在同一基板上形成发挥低电压晶体管、高电压晶体管等不同特性的晶体管，由此想到能够很好地解决上述问题而完成了本发明。所述半导体装置具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜以及配线的构造，半导体层具有第一半导体层和第二半导体层，第一半导体层具有第一沟道区域和包含与配线接触的第一接触部的第一源极/漏极区域，第二半导体层具有第二沟道区域和包含与配线接触的第二接触部的第二源极/漏极区域，绝缘膜具有从基板侧起按顺序层叠的第一绝缘膜和第二绝缘膜，第一绝缘膜形成在包含第二沟道区域并且除了第一沟道区域、第一接触部以及第二接触部之外的区域上，第二绝缘膜形成在第一沟道区域和第一绝缘膜的与第二沟道区域相对的区域上，并且与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成。 
即，本发明是一种半导体装置，具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜以及配线的构造，其特征在于：该半导体层具有第一半导体层和第二半导体层，该第一半导体层具有第一沟道区域、包含与配线接触的第一接触部的第一源极/漏极区域以及杂质浓度低于第一源极/漏极区域的第一低浓度杂质区域，该第二半导体层具有第二沟道区域、包含与配线接触的第二接触部的第二源极/漏极区域以及杂质浓度低于第二源极/漏极区域的第二低浓度杂质区域，该绝缘膜具有从基板侧起按顺序层叠的第 一绝缘膜和第二绝缘膜，前述第一绝缘膜形成在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上，前述第二绝缘膜形成在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上，并且与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成，该第一低浓度杂质区域的薄层电阻小于第二低浓度杂质区域的薄层电阻。由此，能够实现在同一基板上形成不同特性的薄膜晶体管并且具有高性能和高可靠性的半导体装置。 
本发明的半导体装置的结构只要是以这种结构为必要要素而形成的即可，可以包含也可以不包含其它结构要素，没有特别限定。此外，本发明的半导体装置也可以具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜、栅极电极、层间绝缘膜以及配线的构造。 
下面详细说明本发明的半导体装置的优选方式。此外，也可以适当组合以下所示的各方式。 
从使用具有适合作为低电压晶体管的LDD(Lightly Doped Drain；轻掺杂漏极)构造的TFT和适合作为高电压晶体管的LDD构造的TFT来实现具有高性能和高可靠性的半导体装置的观点出发，优选上述第一半导体层还具有杂质浓度低于第一源极/漏极区域的第一低浓度杂质区域，上述第二半导体层还具有杂质浓度低于第二源极/漏极区域的第二低浓度杂质区域，上述第一绝缘膜形成在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上，上述第二绝缘膜形成在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上，并且与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成，上述第一低浓度杂质区域的薄层电阻小于第二低浓度杂质区域的薄层电阻。 
上述第一低浓度杂质区域的薄层电阻优选是20～50KΩ/□左右，上述第二低浓度杂质区域的薄层电阻优选是40～150KΩ/□左右。另外，优选上述第一低浓度杂质区域的杂质浓度大于第二低浓度杂质区域。并且，优选上述第一低浓度杂质区域的杂质浓度小于第一源极/漏极区域，优选上述第二低浓度杂质区域的杂质浓度小于第二源极/漏极区域。 
从提高第一绝缘膜和第二绝缘膜的击穿耐压的观点出发，优选上述半导体装置还具备与第一沟道区域相对而形成在第二绝缘膜上的第一栅极电极和与第二沟道区域相对而形成在第二绝缘膜上的第二栅极电极，上述第一绝缘膜的形成区域包括：第一半导体层端部的与第一栅极电极相对的区域；以及第二半导体层端部的与第二栅极电极相对的区域。 
此外，在本发明的半导体装置中，可以形成也可以不形成第一绝缘膜以及第二绝缘膜中未明示的区域。 
即，也可以是：上述第一绝缘膜至少形成在包含第二沟道区域并且除了第一沟道区域、第一接触部以及第二接触部之外的区域上，上述第二绝缘膜至少形成在第一沟道区域、第一绝缘膜的与第二沟道区域相对的区域上，并且至少与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成。 
另外，也可以是：上述第一绝缘膜至少形成在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上，上述第二绝缘膜至少形成在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上，并且至少与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成。 
并且，上述第一绝缘膜也可以至少形成在如下区域上：包含第二沟道区域并且除了第一沟道区域、第一接触部以及第二接触部之外的区域；第一半导体层端部的与第一栅极电极相对的区域；以及 第二半导体层端部的与第二栅极电极相对的区域上。 
本发明还是一种半导体装置的制造方法，该半导体装置具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜以及配线的构造，该半导体层具有第一半导体层和第二半导体层，该第一半导体层具有第一沟道区域、包含与配线接触的第一接触部的第一源极/漏极区域以及杂质浓度低于第一源极/漏极区域的第一低浓度杂质区域，该第二半导体层具有第二沟道区域、包含与配线接触的第二接触部的第二源极/漏极区域以及杂质浓度低于第二源极/漏极区域的第二低浓度杂质区域，该绝缘膜具有从基板侧起按顺序层叠的第一绝缘膜和第二绝缘膜，该半导体装置的制造方法的特征在于：该制造方法包括如下工序：在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上形成第一绝缘膜的工序；在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上形成第二绝缘膜、并且与第一源极/漏极区域和第二源极/漏极区域相对而形成第二绝缘膜的工序；在第二绝缘膜的与第一沟道区域相对的区域上形成第一栅极电极、并且在第二绝缘膜的与第二沟道区域相对的区域上形成第二栅极电极的工序；以及以第一栅极电极和第二栅极电极为掩模，对第一半导体层和第二半导体层掺杂杂质的工序。由此，能够制造在同一基板上形成特性不同的薄膜晶体管并且具有高性能和高可靠性的半导体装置。 
本发明的半导体装置的制造方法只要具有上述工序即可，没有特别限定其它工序。此外，本发明的半导体装置的制造方法也可以是具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜、栅极电极、层间绝缘膜以及配线的构造的半导体装置的制造方法。以下详细说明本发明的半导体装置的制造方法中的优选方式。此外，也可以适当组合以下所示的各方式。 
从使用具有适合作为低电压晶体管的LDD构造的TFT和适合作为高电压晶体管的LDD构造的TFT来制作具有高性能和高可靠 性的半导体装置的观点出发，优选上述第一半导体层还具有杂质浓度低于第一源极/漏极区域的第一低浓度杂质区域，上述第二半导体层还具有杂质浓度低于第二源极/漏极区域的第二低浓度杂质区域，上述半导体装置的制造方法包括如下工序：在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上形成第一绝缘膜的工序；在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上形成第二绝缘膜、并且与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成第二绝缘膜的工序；在第二绝缘膜的与第一沟道区域相对的区域上形成第一栅极电极、并且在第二绝缘膜的与第二沟道区域相对的区域上形成第二栅极电极的工序；以及以第一栅极电极和第二栅极电极为掩模，对第一半导体层和第二半导体层掺杂杂质的工序。 
优选上述第一低浓度杂质区域的薄层电阻是20～50KΩ/□左右，优选上述第二低浓度杂质区域的薄层电阻是40～150KΩ/□左右。另外，优选上述第一低浓度杂质区域的杂质浓度大于第二低浓度杂质区域。并且，优选上述第一低浓度杂质区域的杂质浓度小于第一源极/漏极区域，优选上述第二低浓度杂质区域的杂质浓度小于第二源极/漏极区域。 
从提高第一绝缘膜和第二绝缘膜的击穿耐压的观点出发，优选在上述形成第一绝缘膜的工序中，包括在如下区域上形成第一绝缘膜：第一半导体层端部的与将要形成的第一栅极电极相对的区域；以及第二半导体层端部的与将要形成的第二栅极电极相对的区域。 
此外，在本发明的半导体装置的制造方法中，可以形成也可以不形成第一绝缘膜和第二绝缘膜中未明示的区域。 
即，上述半导体装置的制造方法也可以包括如下工序：至少在包含第二沟道区域并且除了第一沟道区域、第一接触部以及第二接触部之外的区域上形成第一绝缘膜的工序；以及至少在第一沟道区域和第一绝缘膜的与第二沟道区域相对的区域上形成第二绝缘膜、 并且至少与第一源极/漏极区域和第二源极/漏极区域相对而形成第二绝缘膜的工序。 
另外，上述半导体装置的制造方法也可以包括如下工序：至少在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上形成第一绝缘膜的工序；至少在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上形成第二绝缘膜、并且至少与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成第二绝缘膜的工序。 
并且，上述半导体装置的制造方法也可以包含至少在如下区域上形成第一绝缘膜的工序：包含第二沟道区域并且除了第一沟道区域、第一接触部以及第二接触部之外的区域；第一半导体层端部的与第一栅极电极相对的区域；以及第二半导体层端部的与第二栅极电极相对的区域。 
发明效果
通过本发明的半导体装置，能够实现在同一基板上形成不同特性的薄膜晶体管、并且具有高性能且高可靠性的半导体装置。 
 附图说明
图1是示出实施方式1的半导体装置的结构的示意图，(a)是(c)中的具有单漏极(single drain)构造的低电压晶体管的X1-Y1线处的截面示意图，(b)是(d)中的具有单漏极构造的高电压晶体管的X2-Y2线处的截面示意图，(c)是具有单漏极构造的低电压晶体管的平面示意图，(d)是具有单漏极构造的高电压晶体管的平面示意图。 
图2是示出实施方式1的半导体装置的结构的示意图，(a)是示出具有单漏极构造的低电压晶体管的变形例的平面示意图，(b)是示出具有单漏极构造的高电压晶体管的变形例的平面示意图。 
图3是示出实施方式1的半导体装置的变形例的结构的截面示意图，(a)示出具有GOLD构造的高电压晶体管，(b)示出具有LDD构造的高电压晶体管，(c)示出具有LDD构造的低电压晶体管。 
图4是示出制造工序中的实施方式1的半导体装置的变形例的结构的截面示意图，(a)示出具有LDD构造的低电压晶体管，(b)示出具有LDD构造的高电压晶体管。 
图5是示出具有LDD构造的TFT中的LDD区域的电阻和导通电流(电流驱动力)以及热载流子劣化率(导通电流劣化率)之间的关系的图表。 
图6的(a)～(d)是示出制造工序中的实施方式1的半导体装置的结构的截面示意图。 
图7的(e)～(h)是示出制造工序中的实施方式1的半导体装置的结构的截面示意图。 
图8是示出实施方式1的半导体装置的变形例的结构的截面示意图，示出具有GOLD构造的低电压晶体管。 
图9的(a)～(e)是示出制造工序中的实施方式1的半导体装置的变形例的结构的截面示意图。 
图10的(f)～(j)是示出制造工序中的实施方式1的半导体装置的变形例的结构的截面示意图。 
图11是示出专利文献1的以往的半导体装置的结构的截面示意图，(a)示出低电压晶体管，(b)示出高电压晶体管。 
图12是示出专利文献1的以往的半导体装置中的低电压晶体管的结构的截面示意图，示出第一绝缘膜的配置地方偏移的情况。 
附图标记说明：
10a～10f、10d/p、10d/n、110a、110b：薄膜晶体管(TFT)；11、111：基板；12、112：第一绝缘膜；13、113：第二绝缘膜；14a～14f、14d/p、14d/n、114a、114b：栅极电极；15、115：层间绝缘膜；16a～16f、17a～17f、16d/p、16d/n、17d/p、17d/n、116a、116b、117a、117b：配线；20a～20f、20d/p、20d/n、120a、120b：半导体层；21a～21f、21d/p、21d/n、121a、121b：沟道区域；22c～22f、22d/p、22d/n：低浓度杂质区域；23a～23f、23d/p、23d/n、123a、123b：源极/漏极区域(高浓度杂质区域)；24a～24f：接触部；25a、25b：最佳杂质浓度区域；26b：低剂量(dose)区域；31a～31h：抗蚀剂。 
具体实施方式
下面揭示实施方式，参照附图进一步详细说明本发明，但是本发明并非仅限定于这些实施方式。 
实施方式1
图1是示出实施方式1的半导体装置的结构的示意图，(a)是(c)中的低电压晶体管的X 1-Y1线处的截面示意图，(b)是(d)中的高电压晶体管的X2-Y2线处的截面示意图，(c)是低电压晶体管的平面示意图，(d)是高电压晶体管的平面示意图。此外，图1的(c)和(d)中的粗线示出第一绝缘膜的端部的位置。 
如图1所示，实施方式1的半导体装置在同一基板11上具有TFT10a和TFT 10b。TFT 10a和TFT 10b是平面型(顶栅型)TFT，具有单漏极构造。 
TFT 10a具有从基板11侧按顺序形成岛状的半导体层20a、第一绝缘膜12、第二绝缘膜13以及栅极电极14a的构造，并且具有覆盖 它们的层间绝缘膜15和形成在层间绝缘膜15上的配线16a以及配线17a。 
另一方面，TFT 110b与TFT 110a同样，具有从基板11侧按顺序形成岛状的半导体层20b、第一绝缘膜12、第二绝缘膜13以及栅极电极14b的构造，并且具有覆盖它们的层间绝缘膜15和形成在层间绝缘膜15上的配线16b、17b。 
这样，第一绝缘膜12、第二绝缘膜13以及层间绝缘膜15被TFT10a和TFT 10b共用。即，构成TFT 10a的第一绝缘膜12、第二绝缘膜13以及层间绝缘膜15和构成TFT 10b的第一绝缘膜12、第二绝缘膜13以及层间绝缘膜15分别由同一工序来形成。 
首先，说明TFT 10a的各结构。半导体层20a具有位于与栅极电极14a相对的区域的沟道区域21a和位于沟道区域21a以外的区域的源极/漏极区域23a。即，源极/漏极区域23a在沟道长度方向上与沟道区域21a相邻配置。另外，源极/漏极区域23a包含与配线16a接触的接触部24a。 
此外，在本说明书中，源极/漏极区域是发挥晶体管的源极和/或漏极的功能的区域。即，在一方源极/漏极区域发挥源极的功能的情况下，另一方源极/漏极区域发挥漏极的功能。 
第一绝缘膜12在TFT 10a中形成在除了沟道区域21a和接触部24a之外的区域。更具体地说，如图1的(c)所示，当俯视基板11时，第一绝缘膜12在TFT 10a中形成在除了包含沟道区域21a和接触部24a的岛状半导体层20a的内部区域之外的区域上。另外，第一绝缘膜12在TFT 10a中形成为覆盖半导体层20a的端部。 
第二绝缘膜13在TFT 10a中形成在至少包含沟道区域21b和除了接触部24a之外的源极/漏极区域23a的区域。更优选的是，第二绝缘膜13在TFT 10a中形成在除了接触部24a之外的半导体层20a和第一绝缘膜12上。 
栅极电极14a隔着第二绝缘膜13与沟道区域21a相对形成。因此，在TFT 10a中，第二绝缘膜13发挥栅极绝缘膜的功能。 
配线16a通过形成在层间绝缘膜15中的接触孔与源极/漏极区 域23a连接。更详细地说，配线16a通过与源极/漏极区域23a的接触部24a接触，从而连接到源极/漏极区域23a。另一方面，配线17a通过形成在层间绝缘膜15中的接触孔与栅极电极14a连接。 
这样，在TFT 10a中，栅极绝缘膜只由第二绝缘膜13构成。因此，TFT 10a能够进行高速驱动，另外，适合作为例如用5V以下的低电压(例如2～5V)驱动的TFT(低电压晶体管)。具体地说，TFT10a能够合适地用于逻辑电路中。另外，在将本实施方式的半导体装置用于液晶显示装置等显示装置的情况下，TFT 10a能够合适地用于移位寄存器电路、源极驱动器等中。 
然后，说明TFT 10b的各结构。半导体层20b具有位于与栅极电极14b相对的区域的沟道区域21b和位于沟道区域21b以外的区域的源极/漏极区域23b。即，源极/漏极区域23b在沟道长度方向上与沟道区域21b相邻配置。另外，源极/漏极区域23b包含与配线16b接触的接触部24b。 
如图1的(d)所示，第一绝缘膜12在TFT 10b中形成在包含沟道区域21a并且除了接触部24b之外的区域。另外，第一绝缘膜12在TFT 10b中形成为覆盖半导体层20a的端部。并且，将第一绝缘膜12的位于沟道区域21b上的区域的沟道长度方向上的宽度设定为比沟道长度大0.5～4μm(优选1～2μm)左右。 
第二绝缘膜13在TFT 10b中形成在至少包含沟道区域21b和除了接触部24b的源极/漏极区域23a之外的区域。更优选的是，第二绝缘膜13在TFT 10b中形成在除了接触部24b之外的半导体层20b和第一绝缘膜12上。 
栅极电极14b隔着第一绝缘膜12和第二绝缘膜13与沟道区域21b相对形成。因此，在TFT 10b中，第一绝缘膜12和第二绝缘膜13发挥栅极绝缘膜的功能。 
配线16b通过形成在层间绝缘膜15中的接触孔与源极/漏极区域23b连接。更详细地说，配线16b与源极/漏极区域23b的接触部24b接触从而连接到源极/漏极区域23b。另一方面，配线17b通过形成在层间绝缘膜15中的接触孔与栅极电极14b连接。 
这样，在TFT 10b中，栅极绝缘膜由第一绝缘膜12和第二绝缘膜13构成，因此，适合作为例如用10V以上的高电压驱动的TFT(高电压晶体管)。具体地说，TFT 10b适合作为发挥模拟开关作用的晶体管。 
如以上所说明的那样，在具有TFT 10a和TFT 10b的本实施方式的半导体装置中，第一绝缘膜12形成在包含沟道区域21b、并且除了沟道区域21a、接触部24a以及接触部24b之外的区域上。另外，第二绝缘膜13形成在沟道区域21a和第一绝缘膜12的与沟道区域21b相对的区域上，并且与除了接触部24a之外的源极/漏极区域23a和除了接触部24b之外的源极/漏极区域23b相对而形成。因此，能在TFT 10a中使栅极绝缘膜为单层构造，在TFT 10b中使栅极绝缘膜为层叠构造(2层构造)。因此，本实施方式的半导体装置能够在同一基板11上具有发挥低电压晶体管的优良特性的TFT 10a和发挥高电压晶体管的优良特性的TFT 10b。 
另外，能够在不与接触部24b重叠的范围内适当设定位于沟道区域21b上的区域的第一绝缘膜12在沟道长度方向上的宽度。即，能够对第一绝缘膜12提供相对于第一绝缘膜12图案化时的对准偏移的余量。因此，本实施方式的半导体装置即使在例如第一绝缘膜12图案化时产生对准偏移，也能抑制栅极绝缘膜在TFT 10b中不均匀地(部分地)成为单层的情况。其结果是，能够在TFT 10b中抑制阈值中产生偏差。另一方面，在TFT 10a中，沟道区域21a和除了接触部24a之外的源极/漏极区域23a被单层的第二绝缘膜13覆盖，因此TFT 10a不受第一绝缘膜12图案化时的对准偏移的影响。这样，本实施方式的半导体装置能够在同一基板11上具有可靠性优良的TFT 10a和TFT 10b。 
另外，在除了接触部24a之外的源极/漏极区域23a和除了接触部24b之外的源极/漏极区域23b的上方，设置有单层的第二绝缘膜13。此外，当对源极/漏极区域23a和源极/漏极区域23b掺杂杂质时，在接触部24a和接触部24b上也设置第二绝缘膜13。因此，当对源极/漏极区域23a和源极/漏极区域23b进行掺杂时，在包含接触部24a 和接触部24b的源极/漏极区域23a和源极/漏极区域23b的上方设置有单层的第二绝缘膜13。因此，能够对源极/漏极区域23a和源极/漏极区域23b一起掺杂杂质，并且能够容易地使高浓度杂质(N+或者P+)对源极/漏极区域23a和源极/漏极区域23b的掺杂量为最佳。其结果是，能够使接触部24a和接触部24b的接触电阻为低电阻。即，TFT 10a和TFT 10b能够分别具有作为以最佳浓度掺杂了杂质的区域的最佳杂质浓度区域25a和最佳杂质浓度区域25b。 
另外，在TFT 10b中，在极电极14b(沟道区域21b)的端部的外侧、且层叠有第一绝缘膜12和第二绝缘膜13的区域的源极/漏极区域23b，与最佳杂质浓度区域25b相比掺杂量变少。即，该区域成为与最佳杂质浓度区域25b相比杂质掺杂量少的低剂量区域26b。因此，能够在TFT 10b中有效地抑制发生过剩掺杂引起的电阻值异常的情况。 
此外，低剂量区域26b与最佳杂质浓度区域25a和最佳杂质浓度区域25b相比杂质的掺杂量较少，因此薄层电阻值比最佳杂质浓度区域25a和最佳杂质浓度区域25b大。更具体地说，低剂量区域26b的电阻值为1～2KΩ/□，另一方面，最佳杂质浓度区域25a和最佳杂质浓度区域25b的电阻值为0.5～1KΩ/□。即，低剂量区域26b具有最佳杂质浓度区域25a和最佳杂质浓度区域25b的2倍左右的电阻值。然而，低剂量区域26b的电阻值是不影响晶体管特性的导通电流程度的大小，TFT 10b的特性不会恶化。 
另外，以往在岛状半导体层的端部附近，在栅极电极和半导体层之间容易发生绝缘击穿。这是因为在半导体层的端部中，栅极绝缘膜的被覆性恶化，其膜厚变薄的缘故。然而，在本实施方式中，第一绝缘膜12覆盖半导体层20a的端部，并且覆盖半导体层20b的端部。因此，半导体层20a的与栅极电极14a相对的区域的端部被第一绝缘膜12和第二绝缘膜13两个绝缘层覆盖。同样地，半导体层20b的与栅极电极14b相对的区域的端部被第一绝缘膜12和第二绝缘膜13两个绝缘层覆盖。因此，能够在TFT 10a和TFT 10b中提高栅极绝缘膜的击穿耐压。 
另外，以往在进行沟道掺杂的N沟道型TFT的情况下，半导体层的端部膜厚比沟道中央部薄，因此半导体层端部的寄生晶体管的阈值电压变低。另外，在半导体层的端部，栅极绝缘膜的膜厚变薄，因此寄生晶体管的阈值电压变低。其结果是存在栅极电压为0伏特时泄漏电流增大的问题。该问题在需要低阈值电压的低电压晶体管的情况下更加显著。与此相对，在本发明中半导体层端部的栅极绝缘膜厚变厚，因此能够改善这种问题。 
另外，以往半导体层的端部的栅极绝缘膜膜厚较薄，因此在TFT形成工艺过程中容易受到等离子损伤的影响和静电影响，容易捕获固定电荷。其结果是，半导体层端部的寄生晶体管的阈值变化、泄漏电流增大，或者TFT的阈值电压的偏差增大。与此相对，在本发明中半导体层端部的栅极绝缘膜厚变厚，因此能够改善这种问题。 
图2是示出实施方式1的半导体装置的结构的示意图，(a)是示出低电压晶体管的变形例的平面示意图，(b)是示出高电压晶体管的变形例的平面示意图。此外，图2的(a)和(b)中的粗线示出第一绝缘膜的端部的位置。从提高栅极绝缘膜的击穿耐压的观点出发，第一绝缘膜12只要至少形成在与半导体层20a的端部的栅极电极14a相对的区域和半导体层20b的端部的与栅极电极14b相对的区域上即可。因此，在源极/漏极区域23a和源极/漏极区域23b中没有足够面积的情况下，如图2的(a)和(b)所示，第一绝缘膜12也可以形成为覆盖与栅极电极14a交叉的半导体层20a的端部和与栅极电极14b交叉的半导体层20b的端部。由此，也能够得到足够的栅极绝缘膜的击穿耐压。此外，在源极/漏极区域23a和源极/漏极区域23b足够大的情况下，从防止在半导体层端部形成的锪孔部中容易产生的栅极电极的蚀刻残渣、光抗蚀剂的残渣造成的颗粒的观点出发，如图1的(c)和(d)所示，优选第一绝缘膜12的端部全部配置在半导体层20a和半导体层20b上。 
下面说明本实施方式的变形例。 
图3是示出实施方式1的半导体装置的变形例的结构的截面示 意图，(a)示出具有GOLD构造的高电压晶体管，(b)示出具有LDD构造的高电压晶体管，(c)示出具有LDD构造的低电压晶体管。 
如图3所示，本实施方式的半导体装置也可以在同一基板11上具有：具有GOLD(Gate Overlapped LDD：栅极覆盖轻掺杂漏极)构造的TFT 10c、具有LDD构造的TFT 10d和具有LDD构造的TFT10e。 
TFT 10c具有半导体层20c，该半导体层20c具有位于与栅极电极14c相对的区域内的沟道区域21c、配置在沟道长度方向上的沟道区域21c的两外侧的低浓度杂质区域22c以及位于沟道区域21c和低浓度杂质区域22c以外的区域上的源极/漏极区域23c。即，低浓度杂质区域22c在沟道长度方向上与沟道区域21c相邻配置，源极/漏极区域23c在沟道长度方向上与低浓度杂质区域22c相邻配置。另外，源极/漏极区域23c包含与配线16c接触的接触部24c。低浓度杂质区域22c发挥LDD区域的功能。 
另外，在TFT 10c中，第一绝缘膜12形成在包含沟道区域21c和低浓度杂质区域22c并且除了接触部24c之外的区域中。另外，第一绝缘膜12在TFT 10c中形成为覆盖半导体层20c的端部。并且，将位于第一绝缘膜12的沟道区域21c和低浓度杂质区域22c上的区域在沟道长度方向上的宽度设定为比沟道区域21c和低浓度杂质区域22c在沟道长度方向上的长度大0.5～4μm(优选1～2μm)左右。 
另外，在TFT 10c中，第二绝缘膜13至少形成在包含沟道区域21c、低浓度杂质区域22c以及除了接触部24c之外的源极/漏极区域23c的区域。进一步优选第二绝缘膜13在TFT 10c中形成在除了接触部24c之外的半导体层20c和第一绝缘膜12上。 
栅极电极14c隔着第一绝缘膜12和第二绝缘膜13与沟道区域21c和低浓度杂质区域22c相对形成。因此，在TFT 10b中，第一绝缘膜12和第二绝缘膜13发挥栅极绝缘膜的功能。 
此外，TFT 10c与TFT 10a等同样，还具有层间绝缘膜15、与接触部24c连接的配线16c以及与栅极电极14c连接的配线17c。 
这样，在TFT 10c中，栅极绝缘膜由第一绝缘膜12和第二绝缘 膜13构成。另外，TFT 10c具有GOLD构造。因此，TFT 10c与TFT 10b相比驱动速度差，但是具有非常良好的可靠性和对热载流子劣化的非常良好的抗性，并且能够非常有效地抑制短沟道效果。另外，TFT10c适合作为高电压晶体管。具体地说，TFT 10c能够合适地用于电源电压较高、例如电源电压是8～16V(高电压)电路中。另外，在将本实施方式的半导体装置用于液晶显示装置等显示装置的情况下，TFT 10c能够合适地用于栅极驱动器等中。 
TFT 10d具有半导体层20d，该半导体层20d具有位于与栅极电极14d相对的区域的沟道区域21d、配置在沟道长度方向上的沟道区域21d的两外侧的低浓度杂质区域22d以及位于沟道区域21d和低浓度杂质区域22d以外的区域的源极/漏极区域23d。即，低浓度杂质区域22d在沟道长度方向上与沟道区域21d相邻配置，源极/漏极区域23d在沟道长度方向上与低浓度杂质区域22d相邻配置。另外，源极/漏极区域23d包含与配线16d接触的接触部24d。低浓度杂质区域22d发挥LDD区域的功能。 
另外，在TFT 10d中，第一绝缘膜12形成在包含沟道区域21d和低浓度杂质区域22d并且除了接触部24d之外的区域。另外，第一绝缘膜12在TFT 10d中形成为覆盖半导体层20d的端部。并且，位于第一绝缘膜12的沟道区域21d和低浓度杂质区域22d上的区域在沟道长度方向的宽度设定为比沟道区域21d的沟道长度方向上的长度大0.5～4μm(优选1～2μm)左右。第一绝缘膜12设定为比沟道区域21d在沟道长度方向上的宽度大0.5～2μm(优选1～1.5μm)左右。 
另外，在TFT 10d中，第二绝缘膜13形成在至少包含沟道区域21d、低浓度杂质区域22d以及除了接触部24d之外的源极/漏极区域23d的区域。进一步优选第二绝缘膜13在TFT 10d中形成在除了接触部24d之外的半导体层20d和第一绝缘膜12上。 
栅极电极14d隔着第一绝缘膜12和第二绝缘膜13与沟道区域21d相对形成。因此，在TFT 10d中，第一绝缘膜12和第二绝缘膜13发挥栅极绝缘膜的功能。 
此外，TFT 10d与TFT 10a等同样，还具有层间绝缘膜15、与接 触部24d连接的配线16d以及与栅极电极14d连接的配线17d。 
这样，在TFT 10d中，栅极绝缘膜由第一绝缘膜12和第二绝缘膜13的层叠膜构成。另外，TFT 10d具有LDD构造。因此，TFT 10d与TFT 10b相比驱动速度差，但是具有非常良好的可靠性和对热载流子劣化的非常良好的耐性，并且能够有效地抑制短沟道效果。另外，TFT 10d适合作为高电压晶体管。具体地说，在将本实施方式的半导体装置用于液晶显示装置等显示装置中的情况下，TFT 10d适合用作像素开关用晶体管等。 
TFT 10e具有半导体层20e，该半导体层20e具有位于与栅极电极14e相对的区域内的沟道区域21e、配置在沟道长度方向上的沟道区域21e的两外侧的低浓度杂质区域22e以及位于沟道区域21e和低浓度杂质区域22e以外的区域上的源极/漏极区域23e。即，低浓度杂质区域22e在沟道长度方向上与沟道区域21e相邻配置，源极/漏极区域23e在沟道长度方向上与低浓度杂质区域22e相邻配置。另外，源极/漏极区域23e包含与配线16e接触的接触部24e。低浓度杂质区域22e发挥LDD区域的功能。 
另外，在TFT 10e中，第一绝缘膜12形成在除了沟道区域21e、低浓度杂质区域22e以及接触部24e之外的区域上。更具体地说，当俯视基板11时，第一绝缘膜12在TFT 10e中形成在岛状半导体层20e的除了包含沟道区域21e、低浓度杂质区域22e以及接触部24e的内部区域之外的区域上。另外，第一绝缘膜12在TFT 10e中形成为覆盖半导体层20e的端部。 
另外，在TFT 10e中，第二绝缘膜13至少形成在包含沟道区域21e、低浓度杂质区域22e以及除了接触部24e之外的源极/漏极区域23e的区域。进一步优选第二绝缘膜13在TFT 10e中形成在除了接触部24e之外的半导体层20e和第一绝缘膜12上。 
栅极电极14e隔着第二绝缘膜13与沟道区域21e相对形成。因此，在TFT 10e中，第二绝缘膜13发挥栅极绝缘膜的功能。 
此外，TFT 10e与TFT 10a等同样，还具有层间绝缘膜15、与接触部24e连接的配线16e以及与栅极电极14e连接的配线17e。 
这样，在TFT 10e中，栅极绝缘膜仅由第二绝缘膜13构成。另外，TFT 10d具有LDD构造。因此，TFT 10d与TFT 10a相比驱动速度较差，但是驱动速度比TFT 10b等优良。另外，TFT 10e具有非常良好的可靠性和对热载流子劣化的非常良好的耐性，并且能够有效地抑制短沟道效果。并且，TFT 10e适合作为低电压晶体管。具体地说，TFT 10e能够合适地用于以比TFT 10a稍高的电压驱动的电路等中。例如，TFT 10a适合于在电源电压5V以下的电路中使用的情况，TFT 10e适合于在电源电压4～8V(更优选是6～8V)的电路中使用的情况。 
如以上所说明的那样，在具有TFT 10c、TFT 10d以及TFT 10e的本实施方式的半导体装置中，第一绝缘膜12形成在包含沟道区域21c、低浓度杂质区域22c、沟道区域21d以及低浓度杂质区域22d、并且除了沟道区域21e、接触部24c、接触部24d以及接触部24e之外的区域上。另外，第二绝缘膜13形成在沟道区域21e和低浓度杂质区域22e上、第一绝缘膜12的与沟道区域21c和低浓度杂质区域22c相对的区域上以及第一绝缘膜12的与沟道区域21d和低浓度杂质区域22d相对的区域上，并且与除了接触部24c之外的源极/漏极区域23c、除了接触部24d之外的源极/漏极区域23d以及除了接触部24e之外的源极/漏极区域23e相对形成。因此，本实施方式的半导体装置能够在同一基板11上具有发挥高电压晶体管的良好特性的TFT10c和TFT 10d以及发挥低电压晶体管的良好特性的TFT 10e。 
另外，可以在不与接触部24c重叠的范围内适当设定位于沟道区域21c和低浓度杂质区域22c上的区域在第一绝缘膜12的沟道长度方向上的宽度。因此，与TFT 10b同样，在TFT 10c中能够抑制阈值产生偏差的情况。 
另外，可以在不与接触部24d重叠的范围内适当设定位于沟道区域21d和低浓度杂质区域22d上的区域在第一绝缘膜12的沟道长度方向上的宽度。因此，与TFT 10b同样，在TFT 10d中能够抑制阈值产生偏差的情况。 
另一方面，在TFT 10e中，沟道区域21e、低浓度杂质区域22e 以及除了接触部24e之外的源极/漏极区域23e被单层的第二绝缘膜13覆盖，因此TFT 10e不受对第一绝缘膜12图案化时的对准偏移的影响。这样，本实施方式的半导体装置能够在同一基板11上具有可靠性良好的TFT 10c、TFT 10d以及TFT 10e。 
另外，在除了接触部24c之外的源极/漏极区域23c、除了接触部24d之外的源极/漏极区域23d以及除了接触部24e之外的源极/漏极区域23e的上方设置有单层的第二绝缘膜13。因此，与TFT 10a和TFT 10b同样，能够使对源极/漏极区域23c、源极/漏极区域23d以及源极/漏极区域23e的杂质掺杂量最佳化，能够使接触部24c、接触部24d以及接触部24e的接触电阻为低电阻。 
另外，与TFT 10b同样，在TFT 10c、TFT 10d中，能够有效抑制发生由过剩掺杂引起的电阻值异常。 
另外，第一绝缘膜12形成为覆盖半导体层20c、半导体层20d以及半导体层20e端部。因此，与TFT 10a和TFT 10b同样，能够在TFT 10c、TFT 10d以及TFT 10e中提高栅极绝缘膜的击穿耐压。 
在此，进一步说明具有LDD构造的TFT 10d和TFT 10e。 
图4是示出制造工序中的实施方式1的半导体装置的变形例的结构的截面示意图，(a)示出具有LDD构造的低电压晶体管，(b)示出具有LDD构造的高电压晶体管。 
如图4所示，发挥LDD区域的功能的低浓度杂质区域22d和低浓度杂质区域22e是在形成栅极电极14d和栅极电极14e之后通过进行低浓度杂质的掺杂来形成的。此时，在TFT 10e中，越过第二绝缘膜13对半导体层20e进行掺杂，另一方面，在TFT 10d中，越过第一绝缘膜12和第二绝缘膜13对半导体层20d中成为低浓度杂质区域22d的区域进行掺杂。因此，TFT 10e的低浓度杂质区域22e被掺杂为相对高浓度，另一方面，TFT 10d的低浓度杂质区域22d被掺杂为较低浓度。其结果是，能够将适合用作低电压晶体管的TFT 10e的低浓度杂质区域22e的薄层电阻设为20～50KΩ/□，将适合用作高电压晶体管的TFT 10d的低浓度杂质区域22d的薄层电阻设为40～150KΩ/□。 
此外，薄层电阻是通过2端子或者4端子的电阻值评价图案(TEG)测量的。 
通常，低电压晶体管是以低电压驱动的，因此要求高电流驱动力而不是高可靠性。在这种情况下，优选LDD区域的电阻设定为低电阻。另外，为了进行高电流驱动，优选单漏极构造，但是单漏极构造对热载流子劣化的可靠性弱，例如在具有沟道长度是4μm的单漏极构造的晶体管中，无法保证6V以上的可靠性。另外，单漏极构造容易产生短沟道效果，因此难以设定为低阈值。与此相对，LDD构造与单漏极构造相比，对热载流子劣化的耐性强，另外能够抑制短沟道效果。这样，在TFT 10e中，能够相对加大电流驱动力，并且还能够确保对中电压例如电源电压是4～8V(更优选是6～8V)的情况下的可靠性。 
另一方面，高电压晶体管是以高电压驱动的，因此要求高可靠性。相对于基板面垂直的方向上产生的电场(栅极电压造成的电场)所引起的劣化能够通过加厚栅极绝缘膜来抑制。即，能够通过将栅极绝缘膜设为层叠构造来提高可靠性。另外，相对于基板面平行的方向(横向)上产生的磁场(漏极电压造成的电场)所引起的劣化能够通过使LDD区域的电阻为高电阻来抑制。即，由此能够提高对热载流子劣化的耐性。 
另一方面，在作为液晶显示装置等显示装置的开关元件使用的像素开关用晶体管中，需要抑制泄漏电流。对于这种像素开关用晶体管，能够通过使用LDD区域的电阻较大的TFT 10d来抑制泄漏电流的发生。 
这样，通过将具有单漏极构造、GOLD构造或者LDD构造的各种晶体管根据其特点应用于适当用途，能够形成高性能且高可靠性的电路。 
图5是示出具有LDD构造的TFT中的LDD区域的电阻和导通电流(电流驱动力)以及热载流子劣化率(导通电流劣化率)之间关系的曲线。如此，在LDD构造中，LDD区域的电阻越大，热载流子的劣化越小。 
此外，在GOLD构造的情况下，存在热载流子劣化率最小的LDD区域的电阻，GOLD构造的劣化耐性非常强。另外，与LDD构造相比，GOLD构造具有电流驱动力高的特征，但是也有负载容量大而功耗变大的缺点。 
另一方面，LDD构造与GOLD构造相比，对热载流子劣化的耐性弱，电流驱动力也低。然而，LDD构造与GOLD构造相比，负载容量小，对于进行低功耗化的电路有利。另外，LDD构造能够抑制泄漏电流的发生，因此适合于需要保持输出电压的电路。在具有以往的LDD构造的TFT中，为了提高对热载流子劣化的耐性，需要增大LDD区域的电阻。然而，在具有以往的LDD构造的TFT中，当增大LDD区域的电阻时会导致电流驱动力下降，因此以往通过一种晶体管来改善两者(热载流子劣化和电流驱动力)是非常困难的。 
此外，在用几V左右的低电压驱动的低电压晶体管中，对热载流子劣化的耐性不是那么重要，反而用于电路高速驱动的电流驱动力是必须的。另一方面，在以10V以上的高电压驱动的高电压晶体管中，从抑制功耗的观点出发，不能进行高频的高速驱动，因此电流驱动力不是很重要，对热载流子劣化的耐性变得重要。因此，只要形成具有低电阻的LDD区域的LDD构造的晶体管作为低电压用晶体管，另一方面，形成具有高电阻的LDD区域的LDD构造的晶体管作为高电压用晶体管，就能够构成最佳电路。 
与此相对，根据本实施方式的TFT 10d和TFT 10e，如上所述，不经过光刻工序而进行一次掺杂，就能够同时形成以相对高浓度掺杂杂质的、即具有相对低电阻的LDD区域的低电压晶体管和以相对低浓度掺杂杂质的、即具有相对高电阻的LDD区域的高电压晶体管。 
此外，在本实施方式中，如后面所述，主要说明由光刻法得到的掩模LDD构造，但是作为LDD构造，也可以是形成侧壁的LDD构造、用在对源极/漏极区域的高浓度杂质区域进行掺杂后使栅极电极变细的方法所形成的自对准型LDD构造等。 
下面说明本实施方式的半导体装置的制造方法。 
图6的(a)～(d)和图7的(e)～(h)是示出制造工序中的实施方式1的半导体装置的结构的截面示意图。 
在此，如图7的(h)所示，说明除了上述TFT 10a、TFT 10b、TFT 10c、TFT 10d以及TFT 10e以外在同一基板11上还具有TFT 10f的半导体装置。另外，主要说明各TFT 10a、10b、10c、10d、10e、10f是N沟道型TFT的情况。 
首先说明TFT 10f的结构。图8是示出实施方式1的半导体装置的变形例的结构的截面示意图，示出具有GOLD构造的低电压晶体管。如图8所示，TFT 10f具有半导体层20f，该半导体层20f具有：位于与栅极电极14f相对的区域内的沟道区域21f、配置在沟道长度方向上的沟道区域21f的两外侧上的低浓度杂质区域22f以及位于沟道区域21f和低浓度杂质区域22f以外的区域上的源极/漏极区域23f。即，低浓度杂质区域22f在沟道长度方向上与沟道区域21f相邻配置，源极/漏极区域23f在沟道长度方向上与低浓度杂质区域22f相邻配置。另外，源极/漏极区域23f包含与配线16f接触的接触部24f。低浓度杂质区域22f发挥LDD区域的功能。 
另外，在TFT 10f中，第一绝缘膜12形成在除了沟道区域21f、低浓度杂质区域22f以及接触部24f之外的区域上。更具体地说，当俯视基板11时，第一绝缘膜12在TFT 10f中形成在除了包含沟道区域21f、低浓度杂质区域22f以及接触部24f的岛状半导体层20f的内部区域之外的区域上。另外，第一绝缘膜12在TFT 10f中形成为覆盖半导体层20f的端部。 
另外，在TFT 10f中，第二绝缘膜13至少形成在包含沟道区域21f、低浓度杂质区域22f以及除了接触部24f之外的源极/漏极区域23f的区域上。进一步优选第二绝缘膜13在TFT 10f中形成在除了接触部24f之外的半导体层20f和第一绝缘膜12上。 
栅极电极14f隔着第二绝缘膜13与沟道区域21f和低浓度杂质区域22f相对形成。因此，在TFT 10f中，第二绝缘膜13发挥栅极绝缘膜的功能。 
此外，TFT 10f与TFT 10a等同样，还具有层间绝缘膜15、与接 触部24f连接的配线16f以及与栅极电极14f连接的配线17f。 
这样，在TFT 10f中，栅极绝缘膜仅由第二绝缘膜13构成。另外，TFT 10f具有GOLD构造。因此，TFT 10f与TFT 10a相比驱动速度差，但是具有非常良好的可靠性和对热载流子劣化的非常良好的耐性，并且能够非常有效地抑制短沟道效果。并且，TFT 10f适合作为低电压晶体管。具体地说，关于TFT 10f，在如开关电路等那样需要电流驱动力，但是在向栅极和源极之间施加与导通状态相反的电压的情况下、即在N沟道型TFT中施加负偏置、在P沟道型TFT中施加正偏置的情况下，在单漏极构造中可靠性存在问题，因此能够合适地使用电流驱动力和可靠性都良好的TFT 10f。 
然后，说明在同一基板上具有TFT 10a、TFT 10b、TFT 10c、TFT 10d、TFT 10e以及TFT 10f的本实施方式的半导体装置的制造方法。 
首先，如图6的(a)所示，在基板11的一方主面上形成膜厚30～100nm(优选40～50nm)的岛状半导体层(活性层)20a、半导体层(活性层)20b、半导体层(活性层)20c、半导体层(活性层)20d、半导体层(活性层)20e以及半导体层(活性层)20f。更详细地说，各半导体层20a、20b、20c、20d、20e、20f是在由溅射法、LPCVD(Low Pressure CVD：低压化学气相沉积)法或者等离子CVD(Chemical Vapor Deposition：化学气相沉积)法形成具有非晶态构造的非晶态半导体膜后，通过光刻工序将利用激光进行结晶化得到的结晶态半导体膜形成为所期望的形状而形成的。半导体层20a、20b、20c、20d、20e、20f的材料没有特别限定，但是优选硅、硅锗合金等。 
此外，作为各半导体层20a、20b、20c、20d、20e、20f的结晶化工序，也可以将镍(Ni)等催化剂金属涂布在非晶态半导体膜上后，进行激光等的热处理的固相生长工序。由此，能够形成连续微粒硅膜(CG硅膜)。 
另外，利用激光进行的结晶化可以是在包含约20％氧气的大气环境下照射一次激光的方法，也可以是在大气环境下照射激光后在 氮气环境下再次照射激光的方法。利用后一方法，能够使半导体层20a、20b、20c、20d、20e、20f的表面更平坦。 
此外，基板11的材质没有特别限定，可举出玻璃基板、石英基板、硅基板、在金属板或者不锈钢板的表面形成绝缘膜的基板、具有能够耐受处理温度的耐热性的塑料基板等，其中优选玻璃基板。另外，基板11是适合用于液晶显示装置等显示装置的基板。这样，本实施方式的半导体装置适合用作显示装置所具备的半导体装置，特别适合用作设置在显示装置用基板上的半导体装置。 
此外，也可以在基板11和各半导体层20a、20b、20c、20d、20e、20f之间形成基底层。作为基底层，可以使用包含硅的绝缘膜(例如SiO2、SiN、SiNO)等。另外，基底层除了具有绝缘膜的单层构造以外，还可以具有层叠2层以上绝缘膜的构造。由此，在将玻璃基板用作基板11的情况下，能够防止以来自基板11的碱性金属元素为首的杂质的扩散，并且能够降低各TFT 10a、10b、10c、10d、10e、10f的电气特性的偏差。 
然后，形成膜厚10～70nm(优选30～50nm)的第一绝缘膜12。作为第一绝缘膜12，能够使用由等离子CVD法或者溅射法形成的包含硅的绝缘膜(例如SiO2膜、SiN膜、SiNO膜)。其中，作为第一绝缘膜12优选SiO2膜。另外，第一绝缘膜12除了单层构造之外，也可以是由多个绝缘材料构成的绝缘膜层叠2层以上的构造。在这种情况下，优选使与各半导体层20a、20b、20c、20d、20e、20f相接的层为SiO2膜。这样，在通过按顺序层叠各半导体层20a、20b、20c、20d、20e、20f和SiO2膜使各半导体层20a、20b、20c、20d、20e、20f成为硅层的情况下，能够降低第一绝缘膜12与各半导体层20a、20b、20c、20d、20e、20f之间的界面的界面态，因此能够提高各TFT 10a、10b、10c、10d、10e、10f的电气特性。 
然后，为了控制各TFT 10a、10b、10c、10d、10e、10f的阈值电压，通过离子注入法对各半导体层20a、20b、20c、20d、20e、20f的整个面掺杂(沟道掺杂)硼(B)等杂质元素。更详细地说，对N沟道型和P沟道两方TFT以50kV、5×1012～3×1013 cm-2的条件进 行掺杂后，在通过抗蚀剂遮掩成为P沟道型的TFT的半导体层的状态下，对成为N沟道型的TFT的半导体层以50kV、5×1012～3×1013 cm-2的条件进行掺杂。另外，关于此时的各半导体层20a、20b、20c、20d、20e、20f中的杂质元素浓度，成为N沟道型的TFT为2×1016～2×1017 cm-3左右，成为P沟道型的TFT为1×1016～1×1017 cm-3左右。 
此外，在TFT 10a、10b、10c、10d、10e、10f中的任一个为P沟道型TFT的情况下，也可以仅对成为N沟道型的TFT的半导体层进行上述沟道掺杂，也可以对N沟道型和P沟道型两方TFT的半导体层进行上述沟道掺杂。另外，为了在各半导体层20a、20b、20c、20d、20e、20f中分别得到所期望的阈值电压，也可以对每个半导体层20a、20b、20c、20d、20e、20f分别适当进行掺杂，由此使半导体层20a、20b、20c、20d、20e、20f中的杂质元素的浓度不同。并且，上述沟道掺杂也可以在第二绝缘膜13形成后进行。由此，能够使适合用作低电压晶体管的TFT 10a、10e、10f的阈值和适合用作高电压晶体管的TFT 10b、10c、10d的阈值不同。另一方面，在适合用作低电压晶体管的TFT 10a、10e、10f和适合用作高电压晶体管的TFT 10b、10c、10d中，使沟道区域的杂质浓度相同，并且在最佳掺杂条件下进行沟道掺杂，从这一观点出发，优选沟道掺杂如上所述那样在第一绝缘膜12形成后、并且第一绝缘膜12图案化之前进行。 
然后，如图6的(b)所示，在由抗蚀剂31a遮掩TFT 10c、10f的成为沟道区域的区域和TFT 10c、10f以外的TFT的半导体层(半导体层20a、20b、20d、20e)的状态下，通过离子注入法对TFT 10c的低浓度杂质区域22c和成为源极/漏极区域23c的区域以及TFT 10f的低浓度杂质区域22f和成为源极/漏极区域23f的区域以50kV、2×1013～5×1013 cm-2的条件掺杂(GOLD构造用低浓度掺杂)磷(P)等杂质元素。另外，使此时在TFT 10c的低浓度杂质区域22c和成为源极/漏极区域23c的区域以及TFT 10f的低浓度杂质区域22f和成为源极/漏极区域23f的区域中的杂质元素浓度为5×1017～2×1018 cm-3 左右。由此，在具有GOLD构造的TFT 10c、10f中，形成发挥LDD区域的功能的低浓度杂质区域22c和低浓度杂质区域22f。然后除去抗蚀剂31a。这样，分别进行GOLD构造用低浓度掺杂和后述的LDD构造用低浓度掺杂，由此能够将低浓度杂质区域22c和低浓度杂质区域22f设定为最佳浓度。 
此外，GOLD构造用低浓度掺杂也可以在第二绝缘膜形成后进行。由此，能够使具有GOLD构造的TFT 10c的LDD区域(低浓度杂质区域22c)的电阻值和具有GOLD构造的TFT 10f的LDD区域(低浓度杂质区域22f)的电阻值不同。 
然后，如图6的(c)所示，在形成抗蚀剂31b的图案后，通过进行蚀刻来进行第一绝缘膜12的图案化。由此，在TFT 10a、10e、10f中，与半导体层20a、20e、20f的端部重叠的区域的第一绝缘膜12残留，并且，成为沟道区域21a、21e、21f、源极/漏极区域23a、23e、23f和低浓度杂质区域22e、22f的第一绝缘膜12被除去。另外，在TFT 10b、10c、10d中，与半导体层20b、20c、20d的端部重叠的区域的第一绝缘膜12和成为沟道区域21b、21c、21d以及低浓度杂质区域22c、22d的第一绝缘膜12残留，并且，成为源极/漏极区域23b、23c、23d的接触部24b、24c、24d的区域的第一绝缘膜12被除去。另外，当通过光刻工序进行抗蚀剂31b的图案化时，考虑到发生光掩模的对准偏移和/或图案的尺寸偏差的情况，如下形成第一绝缘膜12图案，使得与半导体层20a、20b、20c、20d、20e、20f的端部重叠的第一绝缘膜12的端部位于从半导体层20a、20b、20c、20d、20e、20f的端部起0～2μm(优选0.5～1μm)内侧，另外，成为沟道区域21b的区域上的第一绝缘膜12的端部位于从栅极电极14b(即沟道区域21b)的端部起0～2μm(最好是0.5～1μm)外侧。此外，第一绝缘膜12在单漏极构造、GOLD构造的情况下，只要位于从栅极电极的端部起0～2μm(优选0.5～1μm)外侧即可，在LDD构造的情况下，只要位于从栅极电极的端部起0.5～2μm(优选1～1.5μm)外侧即可。之后除去抗蚀剂31b。 
此外，如图2所示，与各半导体层20a、20b、20c、20d、20e、 20f的端部重叠的区域的第一绝缘膜12也可以仅与在沟道宽度方向上的各半导体层20a、20b、20c、20d、20e、20f的端部重叠。 
然后，如图6的(d)所示，在基板11的整个面上形成膜厚10～70nm(最好是30～50nm)的第二绝缘膜13。作为第二绝缘膜13，能够使用由等离子CVD法或者溅射法形成的包含硅的绝缘膜(例如SiO2膜、SiN膜、SiNO膜)。其中，作为第二绝缘膜13优选SiO2膜。另外，除了单层构造以外，第二绝缘膜13也可以是由多个绝缘材料构成的绝缘膜层叠2层以上的构造。在这种情况下，优选使连接各半导体层20a、20b、20c、20d、20e、20f的层为SiO2膜。由此，通过按顺序层叠各半导体层20a、20b、20c、20d、20e、20f和SiO2膜，与第一绝缘膜12的情况同样地能够提高各TFT 10a、10b、10c、10d、10e、10f的电气特性。 
然后，通过溅射法形成膜厚200～600nm(优选300～400nm)的导电膜后，通过光刻工序将导电膜图案化为期望的形状，从而如图7的(e)所示，形成栅极电极14a、14b、14c、14d、14e、14f。此时，栅极电极14a与成为沟道区域21a的区域相对形成，栅极电极14b与成为沟道区域21b的区域相对形成，栅极电极14c与成为沟道区域21c的区域相对形成，栅极电极14d与成为沟道区域21d的区域相对形成，栅极电极14e与成为沟道区域21e的区域相对形成，栅极电极14f与成为沟道区域21f的区域相对形成。各栅极电极14a、14b、14c、14d、14e、14f的材料优选钽(Ta)、钨(W)、钛(Ti)、钼(Mo)等高熔点金属、或者以这些高熔点金属为主成份的合金材料或者化合物材料等。另外，以高熔点金属为主成份的化合物优选氮化物。此外，各栅极电极14a、14b、14c、14d、14e、14f也可以是层叠了使用这些材料而形成的导电膜的构造。 
然后，将各栅极电极14a、14b、14c、14d、14e、14f作为掩模，通过离子注入法对各半导体层20a、20b、20c、20d、20e、20f自对准地以70kV、1×1013～3×1013 cm-2的条件掺杂(LDD构造用低浓度掺杂)磷(P)等杂质。另外，使此时的半导体层20a的成为源极/漏极区域23a的区域、半导体层20b的成为源极/漏极区域23b的区 域、半导体层20c的成为源极/漏极区域23c的区域、半导体层20d的成为源极/漏极区域23d的区域、半导体层20e的成为源极/漏极区域23e的区域以及半导体层20f的成为源极/漏极区域23f的区域中的杂质元素的浓度为1×1017～1×1018 cm-3左右。由此，在具有LDD构造的TFT 10d、10e中形成发挥LDD区域的功能的低浓度杂质区域22d和低浓度杂质区域22e。 
然后，如图7的(f)所示，在通过抗蚀剂31c遮掩TFT 10d、10e的成为LDD区域的区域的半导体层20d、20e的状态下，通过离子注入法对各半导体层20a、20b、20c、20d、20e、20f以40kV、5×1015～1×1016 cm-2的条件掺杂(源极/漏极用高浓度掺杂)磷(P)等杂质。另外，使此时的半导体层20a的成为源极/漏极区域23a的区域、半导体层20b的成为源极/漏极区域23b的区域、半导体层20c的成为源极/漏极区域23c的区域、半导体层20d的成为源极/漏极区域23d的区域、半导体层20e的成为源极/漏极区域23e的区域以及半导体层20f的成为源极/漏极区域23f的区域中的杂质元素的浓度为1×1019～1×1020 cm-3左右。由此，形成发挥LDD区域的功能的低浓度杂质区域22c、22d、22e、22f。另外，形成发挥源极/漏极区域的功能的高浓度杂质区域23a、23b、23c、23d、23e、23f。此时，通过第一绝缘膜12和第二绝缘膜13对TFT 10b、10c、10d掺杂杂质的区域如上所述成为杂质掺杂量少的低剂量区域，但是该低剂量区域的电阻值比发挥LDD区域的功能的低浓度杂质区域22c、低浓度杂质区域22d的电阻值小，因此该低剂量区域不会影响TFT 10b、10c、10d的电流驱动力。 
此外，在TFT 10a、10b、10c、10d、10e、10f中的任一个为P沟道型TFT的情况下，只要进行如下工序即可：在遮掩成为P沟道型TFT的半导体层的状态下，对成为N沟道型的TFT的半导体层中成为源极/漏极区域的区域进行高浓度掺杂的工序；以及在遮掩成为N沟道型TFT的半导体层的状态下，对成为P沟道型的TFT的半导体层中成为源极/漏极区域的区域进行高浓度掺杂的工序。 
另外，在此各源极/漏极区域23a、23b、23c、23d、23e、23f 分别仅掺杂单极性的杂质，但是在作为半导体层20a、20b、20c、20d、20e、20f形成CG硅膜的情况下，为了吸收Ni等催化剂金属，也可以在半导体层20a、20b、20c、20d、20e、20f的端部或者半导体层20a、20b、20c、20d、20e、20f的接触部24a、24b、24c、24d、24e、24f以外的不影响TFT特性的区域中掺杂反极性的杂质。 
然后，在基板11的整个面上形成膜厚0.5～1.5μm(最好是0.7～1.0μm)的层间绝缘膜15。作为层间绝缘膜15，能够使用由等离子CVD法或者溅射法形成的包含硅的绝缘膜(例如SiO2膜、SiN膜、SiNO膜)。此外，除了绝缘膜的单层构造以外，层间绝缘膜15也可以是由多个绝缘材料构成的绝缘膜层叠2层以上的构造。其中，作为层间绝缘膜15，优选是从基板11侧层叠膜厚0.2～0.4μm的含有氢的氮化硅(SiN:H)膜和膜厚0.4～0.6μm的SiO2膜的层叠膜。之后，通过将基板11整体在400～450℃下加热0.5～1小时左右，从而进行各半导体层20a、20b、20c、20d、20e、20f的氢化和活化。此时，氮化硅中包含的氢扩散到各半导体层20a、20b、20c、20d、20e、20f中，使各半导体层20a、20b、20c、20d、20e、20f中的悬空键终止。这样，通过使用含有氢的氮化硅膜，能够有效地进行各半导体层20a、20b、20c、20d、20e、20f的氢化。而且，通过光刻工序，如图7的(g)所示，与各源极/漏极区域23a、23b、23c、23d、23e、23f和各栅极电极14a、14b、14c、14d、14e、14f对应而在层间绝缘膜15和第二绝缘膜13中形成接触孔。 
此外，各半导体层20a、20b、20c、20d、20e、20f的氢化和活化工序也可以在形成接触孔后进行。 
最后，通过溅射法形成膜厚400～1000nm(优选600～800nm)的导电膜后，通过光刻工序将导电膜图案化为期望的形状，从而如图7的(h)所示，形成各配线16a、17a、16b、17b、16c、17c、16d、17d、16e、17e、16f、17f。由此，能够完成本实施方式的半导体装置。此外，各配线16a、17a、16b、17b、16c、17c、16d、17d、16e、17e、16f、17f的材料优选铝(Al)、铜(Cu)、银(Ag)等低电阻金属、或者以这些低电阻金属为主成份的合金材料或者化合物材料 等。另外，各配线16a、17a、16b、17b、16c、17c、16d、17d、16e、17e、16f、17f也可以是将使用这些材料的导电膜层叠而成的构造。 
此外，形成各配线16a、17a、16b、17b、16c、17c、16d、17d、16e、17e、16f、17f后，也可以根据需要形成多层配线构造，或由树脂膜和/或硅氮化膜来形成保护膜。 
如以上所述，根据本实施方式的半导体装置的制造方法，能够制造出在同一基板11上具有性能和可靠性良好的各TFT 10a、10b、10c、10d、10e、10f的半导体装置。 
下面说明本实施方式的其它半导体装置的制造方法。 
图9的(a)～(e)和图10的(f)～(j)是示出制造工序中的实施方式1的半导体装置的变形例的结构的截面示意图。 
在此，如图10的(j)所示，说明具有与上述TFT 10d相同结构的TFT 10d/n和TFT 10d/p。但是，TFT 10d/n是N沟道型，TFT 10d/p是P沟道型。 
首先，如图9的(a)所示，与上述方法同样，在基板11的一个主面上形成膜厚30～10nm(优选40～50m)的岛状半导体层(活性层)20d/n和半导体层(活性层)20d/p。 
然后，与上述方法同样，形成膜厚10～70nm(优选30～50nm)的第一绝缘膜12。 
然后，为了控制各TFT 10d/n、10d/p的阈值电压，通过离子注入法对各半导体层20d/n、20d/p的整个面掺杂(沟道掺杂)硼(B)等杂质元素。更详细地说，对半导体层20d/n、20d/p以50kV、5×1012～3×1013 cm-2的条件进行掺杂后，在遮掩半导体层20d/p的状态下，对半导体层20d/n以50kV、5×1012～3×1013 cm-2的条件进行掺杂。另外，使此时的半导体层20d/n中的杂质元素浓度为2×1016～2×1017 cm-3左右，半导体层20d/p中的杂质元素浓度为1×1016～1×1017 cm-3左右。 
此外，上述沟道掺杂可以仅对半导体层20d/n进行，也可以对半导体层20d/n和半导体层20d/p进行。另外，为了在各半导体层20d/n、20d/p中分别得到期望的阈值电压，也可以对每个半导体层 20d/n、20d/p分别适当进行掺杂，由此使半导体层20d/n、20d/p中的杂质元素的浓度不同。并且，在基板11上除了TFT 10d/n、10d/p以外还形成低电压晶体管的情况下，上述沟道掺杂也可以是在第二绝缘膜13形成后进行。由此，能够使适合用作高电压晶体管的TFT10d/n、10d/p的阈值与低电压晶体管的阈值不同。另一方面，在低电压晶体管和适合用作高电压晶体管的TFT 10d/n、10d/p中，从使沟道区域的杂质浓度相同、并且在最佳掺杂条件下进行沟道掺杂的观点出发，优选沟道掺杂如上述那样在第一绝缘膜12形成后、并且第一绝缘膜12图案化之前进行。 
然后，如图9的(b)所示，为了形成具有GOLD构造的TFT的LDD区域，在由抗蚀剂31d遮掩半导体层20d/n、20d/p的状态下，通过离子注入法对具有GOLD构造的TFT的半导体层以50kV、2×1013～5×1013 cm-2的条件掺杂(GOLD构造用低浓度掺杂)磷(P)等杂质元素。另外，使此时的具有GOLD构造的TFT的半导体层中的低浓度杂质区域和成为源极/漏极区域的区域中的杂质元素浓度为5×1017～2×1018cm-3左右。之后除去抗蚀剂31a。 
此外，GOLD构造用低浓度掺杂也可以在第二绝缘膜形成后进行。由此，能够使具有GOLD构造的高电压晶体管的LDD区域的电阻值与具有GOLD构造的低电压晶体管的LDD区域的电阻值不同。另外，在基板上不形成具有GOLD构造的TFT的情况下，省略该工序即可。 
然后，如图9的(c)所示，与上述TFT 10d的情况相同，在形成抗蚀剂31e的图案后，通过进行蚀刻来进行第一绝缘膜12的图案化。之后除去抗蚀剂31e。 
然后，如图9的(d)所示，与上述方法同样，形成膜厚10～70nm(优选30～50nm)的第二绝缘膜13。 
然后，与上述方法相同，通过溅射法形成膜厚200～600nm(优选300～400nm)的导电膜后，通过光刻工序将导电膜图案化为期望形状，从而如图9的(e)所示，形成栅极电极14d/n、14d/p。此时，栅极电极14d/p与成为沟道区域21d/p的区域相对形成，栅极电极 14d/n与成为沟道区域21d/n的区域相对形成。 
然后，将各栅极电极14d/n、14d/p作为掩模，通过离子注入法自对准地对各半导体层20d/n、20d/p以70kV、1×1013～3×1013 cm-2的条件掺杂(第一LDD构造用低浓度掺杂)磷(P)等杂质。另外，使此时的半导体层20d/n的低浓度杂质区域22d/n和成为源极/漏极区域23d/n的区域中的杂质元素的浓度为1×1017～1×1018 cm-3左右。由此，在TFT 10d/n中形成发挥LDD区域的功能的低浓度杂质区域22d/n。此外，此时半导体层20d/p的低浓度杂质区域22d/p和成为源极/漏极区域23d/p的区域也被同样地掺杂。 
然后，如图10的(f)所示，在通过抗蚀剂31f遮掩半导体层20d/n的状态下，通过离子注入法对半导体层20d/p掺杂(第二LDD构造用低浓度掺杂)硼(B)等杂质。在该第二LDD构造用低浓度掺杂中，需要消除在先前第一LDD构造用低浓度掺杂中被掺杂的杂质(磷)。因此，在第二LDD构造用低浓度掺杂中，以第一LDD构造用低浓度掺杂中的杂质两倍程度的浓度掺杂杂质(硼)。更具体地说，第二LDD构造用低浓度掺杂是以50kV、2×1013～6×1013 cm-2的条件进行的。另外，使此时的半导体层20d/p的低浓度杂质区域22d/p和成为源极/漏极区域23d/p的区域中的杂质元素的浓度为1×1017～1×1018cm-3左右。之后除去抗蚀剂31f。 
此外，在此是先进行TFT 10d/n的LDD区域形成，但是也可以先进行TFT 10d/p的LDD区域形成。 
然后，如图10的(g)所示，在用抗蚀剂31g遮掩TFT 10d/p、TFT 10d/n的成为LDD区域的区域的半导体层20d/n的状态下，通过离子注入法对半导体层20d/n以40kV、5×1015～1×1016 cm-2的条件掺杂(第一源极/漏极用高浓度掺杂)磷(P)等杂质。另外，使此时的半导体层20d/n的成为源极/漏极区域23d/n的区域中的杂质元素的浓度为1×1019～1×1020 cm-3左右。由此，形成发挥LDD区域的功能的低浓度杂质区域22d/n。另外，形成发挥源极/漏极区域的功能的高浓度杂质区域23d/n。之后除去抗蚀剂31g。 
然后，如图10的(h)所示，在通过抗蚀剂31h遮掩TFT 10d/n、 TFT 10d/p的成为LDD区域的区域的半导体层20d/p的状态下，通过离子注入法对半导体层20d/p以40kV、5×1015～1×1016 cm-2的条件掺杂(第二源极/漏极用高浓度掺杂)硼(B)等杂质。另外，使此时的半导体层20d/p的成为源极/漏极区域23d/p的区域中的杂质元素的浓度为1×1019～1×1020 cm-3左右。由此，形成发挥LDD区域的功能的低浓度杂质区域22d/p。另外，形成发挥源极/漏极区域的功能的高浓度杂质区域23d/p。之后除去抗蚀剂31h。 
此外，在此是先进行TFT 10d/n的源极/漏极区域23d/n的形成，但是也可以先进行TFT 10d/p的源极/漏极区域23d/p的形成。 
另外，在此各源极/漏极区域23d/p、23d/n分别只掺杂单极性的杂质，但是在形成CG硅膜作为半导体层20d/p、20d/n的情况下，为了吸收Ni等催化剂金属，也可以在半导体层20d/p、20d/n的端部或者半导体层20d/p、20d/n的接触部24d/p、24d/n以外的不影响TFT特性的区域中掺杂反极性杂质。 
然后，与上述方法相同，形成膜厚0.5～1.5μm(优选0.7～1.0μm)的层间绝缘膜15。之后，与上述方法相同，进行各半导体层20d/p、20d/n的氢化和活化。而且，如图10的(i)所示，通过光刻工序，与各源极/漏极区域23d/p、23d/n和各栅极电极14d/p、14d/n对应地在层间绝缘膜15和第二绝缘膜13中形成接触孔。 
此外，各半导体层20d/p、20d/n的氢化和活化工序也可以在形成接触孔后进行。 
最后，与上述方法同样，通过溅射法形成膜厚400～1000nm(优选600～800nm)的导电膜后，通过光刻工序将导电膜图案化为期望的形状，从而如图10的(j)所示地形成各配线16d/p、17d/p、16d/n、17d/n。由此，能够完成具有TFT 10d/p、10d/n的本实施方式的半导体装置。 
此外，在形成各配线16d/p、17d/p、16d/n、17d/n后，也可以根据需要形成多层配线构造，或由树脂膜和/或硅氮化膜来形成保护膜。 
如上所述，根据本制造方法能够制造出在同一基板11上具有性 能和可靠性良好且导电型不同的各TFT 10d/p、10d/n的半导体装置。 
本申请以2007年5月21日申请的日本专利申请2007-134465号为基础，主张基于巴黎公约和进入国家的法律的优先权。该申请的全部内容被引用到本申请中作为参照。 

Claims (4)

1.一种半导体装置，具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜以及配线的构造，其特征在于：
该半导体层具有第一半导体层和第二半导体层，
该第一半导体层具有第一沟道区域、包含与配线接触的第一接触部的第一源极/漏极区域以及杂质浓度低于第一源极/漏极区域的第一低浓度杂质区域，
该第二半导体层具有第二沟道区域、包含与配线接触的第二接触部的第二源极/漏极区域以及杂质浓度低于第二源极/漏极区域的第二低浓度杂质区域，
该绝缘膜具有从基板侧起按顺序层叠的第一绝缘膜和第二绝缘膜，
前述第一绝缘膜形成在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上，
前述第二绝缘膜形成在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上，并且与除了第一接触部之外的第一源极/漏极区域和除了第二接触部之外的第二源极/漏极区域相对而形成，
该第一低浓度杂质区域的薄层电阻小于第二低浓度杂质区域的薄层电阻。
2.根据权利要求1所述的半导体装置，其特征在于：
前述半导体装置还具备与第一沟道区域相对而形成在第二绝缘膜上的第一栅极电极和与第二沟道区域相对而形成在第二绝缘膜上的第二栅极电极，
前述第一绝缘膜的形成区域包括：第一半导体层端部的与第一栅极电极相对的区域；以及第二半导体层端部的与第二栅极电极相对的区域。
3.一种半导体装置的制造方法，该半导体装置具有在基板的一方主面侧从基板侧起按顺序层叠有半导体层、绝缘膜以及配线的构造，
该半导体层具有第一半导体层和第二半导体层，
该第一半导体层具有第一沟道区域、包含与配线接触的第一接触部的第一源极/漏极区域以及杂质浓度低于第一源极/漏极区域的第一低浓度杂质区域，
该第二半导体层具有第二沟道区域、包含与配线接触的第二接触部的第二源极/漏极区域以及杂质浓度低于第二源极/漏极区域的第二低浓度杂质区域，
该绝缘膜具有从基板侧起按顺序层叠的第一绝缘膜和第二绝缘膜，
该半导体装置的制造方法的特征在于：
该制造方法包括如下工序：
在包含第二沟道区域和第二低浓度杂质区域并且除了第一沟道区域、第一低浓度杂质区域、第一接触部以及第二接触部之外的区域上形成第一绝缘膜的工序；
在第一沟道区域和第一低浓度杂质区域以及第一绝缘膜的与第二沟道区域和第二低浓度杂质区域相对的区域上形成第二绝缘膜、并且与第一源极/漏极区域和第二源极/漏极区域相对而形成第二绝缘膜的工序；
在第二绝缘膜的与第一沟道区域相对的区域上形成第一栅极电极、并且在第二绝缘膜的与第二沟道区域相对的区域上形成第二栅极电极的工序；以及
以第一栅极电极和第二栅极电极为掩模，对第一半导体层和第二半导体层掺杂杂质的工序。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于：
在前述形成第一绝缘膜的工序中，包括在如下区域上形成第一绝缘膜：第一半导体层端部的与将要形成的第一栅极电极相对的区域；以及第二半导体层端部的与将要形成的第二栅极电极相对的区域。
CN200880006486.2A 2007-05-21 2008-01-21 半导体装置及其制造方法 Expired - Fee Related CN101622715B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007134465 2007-05-21
JP134465/2007 2007-05-21
PCT/JP2008/050723 WO2008142873A1 (ja) 2007-05-21 2008-01-21 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN101622715A CN101622715A (zh) 2010-01-06
CN101622715B true CN101622715B (zh) 2012-06-13

Family

ID=40031592

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880006486.2A Expired - Fee Related CN101622715B (zh) 2007-05-21 2008-01-21 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US20100117155A1 (zh)
EP (1) EP2149909A1 (zh)
JP (1) JP5243414B2 (zh)
CN (1) CN101622715B (zh)
WO (1) WO2008142873A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
KR20130007065A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비하는 화소 및 유기 발광 표시 장치
TWI419336B (zh) 2011-08-26 2013-12-11 Au Optronics Corp 半導體元件及其製作方法
TW201413825A (zh) * 2012-09-17 2014-04-01 Ying-Jia Xue 薄膜電晶體的製作方法
JP6106024B2 (ja) 2013-05-21 2017-03-29 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法及び薄膜トランジスタ
CN104091832B (zh) * 2014-06-27 2018-07-17 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
CN105470197B (zh) * 2016-01-28 2018-03-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
KR101930439B1 (ko) 2017-12-18 2018-12-19 삼성디스플레이 주식회사 화소
CN112259553B (zh) * 2020-09-30 2022-09-20 昆山国显光电有限公司 阵列基板及其制备方法、显示面板
US11791389B2 (en) * 2021-01-08 2023-10-17 Wolfspeed, Inc. Radio frequency transistor amplifiers having widened and/or asymmetric source/drain regions for improved on-resistance performance

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470762A (en) * 1991-11-29 1995-11-28 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
CN1555096A (zh) * 1999-04-15 2004-12-15 ��ʽ����뵼����Դ�о��� 半导体器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250742A (ja) * 1995-03-14 1996-09-27 Toshiba Corp 半導体装置
US7195960B2 (en) * 1996-06-28 2007-03-27 Seiko Epson Corporation Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor
JP4439766B2 (ja) * 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP2003332578A (ja) * 2002-05-09 2003-11-21 Sharp Corp 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置
JP4447305B2 (ja) * 2003-12-22 2010-04-07 株式会社半導体エネルギー研究所 半導体装置及びその作製方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470762A (en) * 1991-11-29 1995-11-28 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
CN1555096A (zh) * 1999-04-15 2004-12-15 ��ʽ����뵼����Դ�о��� 半导体器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2005-183774A 2005.07.07
JP特开平8-250742A 1996.09.27

Also Published As

Publication number Publication date
CN101622715A (zh) 2010-01-06
JP5243414B2 (ja) 2013-07-24
EP2149909A1 (en) 2010-02-03
US20100117155A1 (en) 2010-05-13
WO2008142873A1 (ja) 2008-11-27
JPWO2008142873A1 (ja) 2010-08-05

Similar Documents

Publication Publication Date Title
CN101622715B (zh) 半导体装置及其制造方法
US6166397A (en) Display device with inverted type transistors in the peripheral and pixel portions
JP5775253B2 (ja) 薄膜トランジスタ基板とその製造方法
US8426865B2 (en) Polycrystalline silicon thin film transistors with bridged-grain structures
US7176068B2 (en) Semiconductor device and manufacturing method thereof
CN104170069B (zh) 半导体器件及其制造方法
US7659578B2 (en) Semiconductor device having variable thickness insulating film and method of manufacturing same
CN102034746B (zh) 一种有源矩阵有机发光显示器阵列基板的制造方法
TW200423408A (en) Low temperature poly-Si thin film transistor and method of manufacturing the same
JP2004504721A (ja) 薄膜トランジスタ及びその製造方法
US20060006391A1 (en) Image display devices
TW200539293A (en) Thin film transistor
JP4326604B2 (ja) 半導体装置の作製方法
US6818922B2 (en) Thin film transistor array and driving circuit structure
KR20030069852A (ko) 반도체 디바이스 및 그 제조방법
CN101803031B (zh) 半导体装置的制造方法以及半导体装置
US8034671B2 (en) Polysilicon film, thin film transistor using the same, and method for forming the same
US6703266B1 (en) Method for fabricating thin film transistor array and driving circuit
JP2002185005A (ja) 混成ｔｆｔアレー基板とその製造方法
JPH11160736A (ja) アクティブマトリクス装置
CN113571533B (zh) 阵列基板及显示面板
TW200814163A (en) Semiconductor thin film, thin film transistor, method of manufacturing the semiconductor thin film, method of manufacturing the thin film transistor, and manufacturing device of semiconductor thin film
JP3195584B2 (ja) アクティブマトリクス回路
JP2000507050A (ja) 電子デバイス及びその製造方法
KR100926099B1 (ko) 액정표시패널의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120613

Termination date: 20200121