JP6106024B2 - 薄膜トランジスタの製造方法及び薄膜トランジスタ - Google Patents

薄膜トランジスタの製造方法及び薄膜トランジスタ Download PDF

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Description

本発明の実施形態は、酸化物半導体をチャネルとして用いた薄膜トランジスタの製造方法及び薄膜トランジスタに関する。
近年、液晶ディスプレイの高精細化と低消費電力化のために、インジウム−ガリウムー亜鉛合金の酸化物（ＩＧＺＯ）のような酸化物半導体をチャネル層として用いた薄膜トランジスタ（ＴＦＴ）が実用化されている。この種のコプラナ型ＴＦＴでは、島加工されたＩＧＺＯ膜上にゲート絶縁膜及びゲート電極材料を積層する必要があるが、島加工されたＩＧＺＯの端部の段差の影響により、ゲート絶縁膜及びゲート電極材料をコンフォーマルに被覆できない問題が発生する。一般的には、元々あったＩＧＺＯの段差以上の段差がゲート絶縁膜成膜後に発生するため、その上部に被着させるゲート電極材料は、ＩＧＺＯ端部で良好につながらない状態（段切れ）になってしまう。
多結晶シリコンＴＦＴの場合、エッチングガスを用いたドライエッチング法で多結晶シリコン膜を加工する際に、端部が基板に対してある程度の傾きを持つようにエッチング条件を調整することにより、ゲート絶縁膜のコンフォーマルな被覆を可能にしている。しかし、ＩＧＺＯ膜の場合、シュウ酸などを用いたウェットエッチングが主流のため、ほぼ垂直な端部しかできず、結果としてゲート電極材料が端部で段切れを起こすことになる。チャネル幅が短くなってくると、この段切れはトランジスタのゲート部分と回路を構成するための引き出し配線部分との断線となり、トランジスタ動作ができなると云う問題を招くことになる。
コンフォーマルな被覆を可能にする成膜として、テトラエチルオキソシリケート（ＴＥＯＳ）を原料ガスに用いたＣＶＤ法によるシリコン酸化膜が良く知られている。この材料は、凹凸の大きな多結晶シリコン膜の上に被着させるゲート絶縁膜として用いられており、その下地である多結晶シリコン膜の凹凸を緩和させることができる。
しかし、ＩＧＺＯ膜の上にＴＥＯＳガスを用いてシリコン酸化膜を成膜すると、ＴＥＯＳガスとＩＧＺＯ表面との化学反応によりＩＧＺＯ表面から酸素がなくなる。そして、本来なら半導体であるはずのＩＧＺＯ膜が、ゲート絶縁膜との界面では金属のような挙動を振る舞い、トランジスタ動作しなくなることが分かった。これは、ＩＧＺＯ以外の金属酸化物を半導体層として用いた場合でも同様に観測された。
特開２００７−４８９３４号公報
このように従来、酸化物半導体層上にＴＥＯＳガスを用いてシリコン酸化膜からなるゲート絶縁膜を形成すると、酸化物半導体がゲート絶縁膜との界面では金属のような挙動を振る舞い、トランジスタ動作しなくなる問題があった。
発明が解決しようとする課題は、酸化物半導体層上にゲート絶縁膜を介して形成するゲート電極の段切れを防止すると共に、酸化物半導体の還元を防止することができ、素子特性の向上をはかり得る薄膜トランジスタの製造方法及び薄膜トランジスタを提供することである。
実施形態の薄膜トランジスタの製造方法は、基板上の一部に酸化物半導体層を形成する工程と、シラン系の原料ガスを用いたＣＶＤ法で、前記酸化物半導体層上及び前記基板上にシリコン酸化膜からなる第１のゲート絶縁膜を形成する工程と、ＴＥＯＳを原料ガスに用いたＣＶＤ法で、前記第１のゲート絶縁膜上にシリコン酸化膜からなる第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする。
また、実施形態の薄膜トランジスタは、基板上の一部に形成された酸化物半導体層と、前記酸化物半導体層上及び前記基板上に、シラン系の原料ガスを用いたＣＶＤ法で形成されたシリコン酸化膜からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に、ＴＥＯＳを原料ガスに用いたＣＶＤ法で形成されたシリコン酸化膜からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極と、を具備したことを特徴とする。
第１の実施形態に係わる薄膜トランジスタの概略構成を示す平面図。 図１の矢視Ｉ−Ｉ’断面図（チャネル長方向に沿った断面図）。 図１の矢視II−II’断面図（チャネル幅方向に沿った断面図）。 第１の実施形態に係わる薄膜トランジスタの製造工程を示す断面図。 第１の実施形態の薄膜トランジスタの特性を従来例と比較して示す特性図。 第２の実施形態に係わる薄膜トランジスタの製造工程を示す断面図。 第３の実施形態に係わる薄膜トランジスタの製造工程を示す断面図。
発明の実施形態を説明する前に、本発明の基本的な考え方について説明する。
前述したように、ゲート絶縁膜の段切れの防止のためには、ＴＥＯＳガスを用いてシリコン酸化膜を形成するのが有効であるが、ＴＥＯＳガスを用いることから下地であるＩＧＺＯ膜の還元が生じてしまう。そこで本発明者らは、ＴＥＯＳガスを用いたシリコン酸化膜の良好な被覆を利用し、なおかつＩＧＺＯ膜の金属化を防止する手段として、ＩＧＺＯ表面の還元を防ぐ処置を施した後にＴＥＯＳガスによるシリコン酸化膜の成膜を行うことを試験した。
その結果、酸素プラズマ処理後に、ＴＥＯＳ＋酸素混合ガスによるシリコン酸化膜の成膜が有効であるのを見出した。また、ＴＥＯＳを用いずに表面を覆う程度薄いシリコン酸化膜を成膜した後に、ＴＥＯＳ＋酸素混合ガスによるシリコン酸化膜の成膜が有効であるのを見出した。
また、上記の有効性は、ＩＧＺＯに限らず酸化物半導体層を用いた場合に同様に云えることである。さらに本発明は、島状の酸化物半導体層上にゲート絶縁膜を介してゲート電極を形成するコプラナ型のＴＦＴに対して特に有効である。
以下、実施形態の薄膜トランジスタを、図面を参照して説明する。
（第１の実施形態）
図１乃至図３は、第１の実施形態に係わる薄膜トランジスタ、特にＩＧＺＯをチャネルに用いたコプラナ型ＴＦＴの概略構造を説明するためのもので、図１は平面図、図２は図１の矢視Ｉ−Ｉ’断面図、図３は図１の矢視II−II’断面図である。このＴＦＴは、例えば液晶表示装置の画素スイッチングに用いるものである。
図中の１０は、例えば液晶パネルの一部を構成する透明なガラス基板であり、この基板１０上の一部にＩＧＺＯからなる酸化物半導体層２０が形成されている。この酸化物半導体層２０は、コプラナ型ＴＦＴの形成領域に合わせて島状に設けられており、その端部側面は垂直に近いものとなっている。
酸化物半導体層２０を覆うように、基板１０上にシリコン酸化膜からなるゲート絶縁膜３０が形成されている。ここで、ゲート絶縁膜３０は、後述するように第１のシリコン酸化膜（第１のゲート絶縁膜）３１と第２のシリコン酸化膜（第２のゲート絶縁膜）３２の積層構造となっている。第１のシリコン酸化膜３１は、下地の酸化物半導体層２０の段差を反映して急峻な段差を有するものとなっている。さらに、第２のシリコン酸化膜３２は、第１のシリコン酸化膜３１の段差部分にもコンフォーマルに形成され、化合物半導体層２０の端部に対応する部分の段差は緩やかになっている。
ゲート絶縁膜３０上に、ＭｏＷ等からなるゲート電極４０が形成されている。そして、ゲート電極４０を挟んで化合物半導体層２０に図示しないソース／ドレイン領域を形成することにより、コプラナ型ＴＦＴが構成されている。
また、ゲート電極４０を覆うようにシリコン酸化膜等からなる層間絶縁膜５０が形成されている。層間絶縁膜５０にコンタクトホールが形成され、このホール内に導電体を埋め込むことにより、ソース／ドレイン電極６０が形成されている。さらに、層間絶縁膜５０上にはソース／ドレイン電極６０に繋がるように配線層７０が形成されている。
図４は、本実施形態のＴＦＴの製造工程を示す断面図であり、前記図３の断面に相当している。
まず、図４（ａ）に示すように、ガラス基板１０上に、厚さ５０ｎｍの酸化物半導体層２０を形成し、これを素子形状にパターニングする。
酸化物半導体層２０は、インジウム−ガリウムー亜鉛合金の酸化物（ＩＧＺＯ）である。ＩＧＺＯ膜の形成には、例えばＩｎ，Ｇａ，Ｚｎを含む混合材料を焼成した後に徐冷する固相反応法を用いても良いし、ＣＶＤ法やＭＯＣＶＤ法等を用いることも可能である。酸化物半導体層２０の形成後に、酸化物半導体層２０上に図示しないシリコン窒化膜等のマスクを形成し、シュウ酸を用いたウェットエッチングで所望パターンに加工する。このとき、酸化物半導体層２０の端部側壁は垂直に近いものとなっている。
次いで、図４（ｂ）に示すように、Ｎ2Ｏ−ＳｉＨ4 系の原料ガスを用いたＣＶＤ法により、酸化物半導体層２０を覆うように基板１０上に厚さ１０ｎｍの第１のシリコン酸化膜３１を形成する。このとき、第１のシリコン酸化膜３１は、酸化物半導体層２０の段差を反映して急峻な段差を有するものとなっている。
次いで、図４（ｃ）に示すように、ＴＥＯＳを原料ガスとして用いたＣＶＤ法で、第１のシリコン酸化膜３１上に厚さ７０ｎｍの第２のシリコン酸化膜３２を形成する。このとき、ＴＥＯＳガスを用いていることから、第２のシリコン酸化膜３２は第１のシリコン酸化膜３１の段差部分にもコンフォーマルに形成され、シリコン酸化膜３２の側面の段差は緩やかになる。即ち、シリコン酸化膜３１，３２からなるゲート絶縁膜３０は、化合物半導体層２０の端部上においても段差が緩やかになる。さらに、シリコン酸化膜３２を形成する際には下地にシリコン酸化膜３１が存在しているため、酸化物半導体層２０からの酸素の抜けは抑制される。
次いで、図４（ｄ）に示すように、スパッタ法でゲート絶縁膜３０上にＭｏＷを２００ｎｍの厚さに堆積することにより、ゲート電極４０を形成する。このとき、ゲート絶縁膜３０の側面の段差が緩やかになっているため、ゲート電極４０の段切れが生じることはない。
これ以降は、ゲート電極４０のパターニング、層間絶縁膜５０の形成、ソース／ドレイン電極６０の形成等を行うことによって、前記図１乃至図３に示す構造が完成することになる。
上記方法により作製されたＴＦＴと従来方法により作製されたＴＦＴのＶｇ−Ｉｄ特性を、図５に示す。ＡはＳｉＨ4＋Ｎ2Ｏガスを用いて単層のゲート絶縁膜を形成した場合（改善前）、Ｂは本実施形態のようにＳｉＨ4＋Ｎ2ＯガスとＴＥＯＳガスを用いて２層のゲート絶縁膜を形成した場合（改善後）、ＣはＴＥＯＳガスを用いて単層のゲート絶縁膜を形成した場合（改善前）である。
Ａでは、良好な素子特性が得られるものの、ゲート電極の段切れの恐れがある。Ｂでは、Ａとほぼ同様の素子特性が得られることに加え、ゲート電極の段切れを防止できる。Ｃでは、ゲート電極の段切れは防止できるものの、しきい値電圧が負にシフトしていまい、素子特性の劣化を招く。つまり、本実施形態のようにゲート絶縁膜を２層に形成することにより、素子特性の劣化を招くことなくゲート電極の段切れを防止できるのが分かる。
また、本実施形態において、Ｎ2Ｏ−ＳｉＨ4 系ガスで作製する１層目のシリコン酸化膜３１を薄くすることによりＣ−Ｖ特性もＴＥＯＳ系を用いた従来のポリＳｉＴＦＴと同程度となり、しきい電圧シフトは、特に負側へのシフトが小さくなる。そのため、Ｖｇ＝０Ｖでの電流値が大きくならなくなり、回路設計上も大きな利点がある。
このように本実施形態によれば、酸化物半導体層２０上にＮ2Ｏ−ＳｉＨ4 系ガスを用いて第１のシリコン酸化膜３１を形成した後に、ＴＥＯＳガスを用いて第２のシリコン酸化膜３２を形成している。このため、シリコン酸化膜３１，３２からなるゲート絶縁膜３０の形成に伴う酸化物半導体層２０の還元を未然に防止することができる。しかも、ゲート絶縁膜３０上の段差が緩やかになっているため、ゲート電極４０の段切れを防止することもできる。従って、ＩＧＺＯをチャネルに用いたＴＦＴの素子特性の向上をはかることが可能となる。
また、コプラナ型ＴＦＴであることから、逆スタガー型のＴＦＴと比較して、トランジスタを小さく作ることが可能であり、さらにゲートとソース／ドレインとの容量成分が小さく高速動作可能であることから、特に高精細パネルに適している。
（第２の実施形態）
図６は、第２の実施形態に係わる薄膜トランジスタの製造工程を示す断面図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ゲート絶縁膜を２層に形成する代わりに、酸化物半導体層に対して酸素プラズマ処理を施すことにある。
まず、第１の実施形態の前記図４（ａ）と同様に、ガラス基板１０上に、ＩＧＺＯからなる酸化物半導体層２０を形成し、これを素子形状にパターニングする。
次いで、図６（ａ）に示すように、酸化物半導体層２０に対して酸素プラズマによる表面処理を行う。具体的には、Ｎ2ＯやＯ2 ガスを導入したチャンバ内でプラズマ放電を発生してＯラジカルを生成し、Ｏラジカルを酸化物半導体層２０の表面に照射する。この酸素プラズマ処理により、次工程のゲート絶縁膜の成膜の際の酸化物半導体層２０の還元が抑制される。即ち、ＴＥＯＳを用いた場合の酸素の抜けを考慮して、予め過剰の酸素を導入しておくことにより、酸化物半導体層２０の還元が抑制される。
次いで、図６（ｂ）に示すように、ＴＥＯＳを原料ガスとして用いたＣＶＤ法でシリコン酸化膜を成膜することにより、酸化物半導体層２０を覆うように基板１０上にゲート絶縁膜３０を形成する。このとき、ＴＥＯＳを用いていることから、半導体層２０の段差部分にもコンフォーマルに形成され、ゲート絶縁膜３０の段差は緩やかになる。さらに、酸素プラズマによる表面処理を施していることから、酸化物半導体層２０の還元が抑制される。
次いで、第１の実施形態と同様に、ゲート絶縁膜３０上にゲート電極４０を形成するが、ゲート絶縁膜３０の側面の段差が緩やかになっているため、ゲート電極４０の段切れが生じることはない。
これ以降は、第１の実施形態と同様に層間絶縁膜５０の形成、ソース／ドレイン電極６０の形成等を行うことにより、トランジスタ構造が完成することになる。
このように本実施形態によれば、酸化物半導体層２０上にＴＯＥＳガスを用いたＣＶＤ法でゲート絶縁膜３０を形成する前に、酸素プラズマによる表面処理を行うことにより、ＴＥＯＳガスを用いてゲート絶縁膜３０を成膜する際に酸化物半導体層２０が還元するのを防止することができる。従って、第１の実施形態と同様の効果が得られる。
（第３の実施形態）
図７は、第３の実施形態に係わる薄膜トランジスタの製造工程を示す断面図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第２の実施形態と異なる点は、予め酸素プラズマで処理した後にＴＥＯＳガスによる成膜を行うのではなく、酸素プラズマの照射とＴＥＯＳガスによる成膜を同時に行うことにある。
まず、第１の実施形態の前記図４（ａ）と同様に、ガラス基板１０上に、ＩＧＺＯからなる酸化物半導体層２０を形成し、これを素子形状にパターニングする。
次いで、図７（ａ）に示すように、酸化物半導体層２０に対して酸素プラズマによる表面処理を行いつつ、ＴＥＯＳを原料ガスとして用いたＣＶＤ法でシリコン酸化膜を成膜することにより、酸化物半導体層２０を覆うように基板１０上にゲート絶縁膜３０を形成する。このとき、ＴＥＯＳを用いていることから、酸化物半導体層２０の段差部分にもコンフォーマルに形成され、酸素プラズマによる表面処理を施していることから、酸化物半導体層２０からの酸素の抜けが抑制される。
そして、図７（ｂ）に示すように、ゲート絶縁膜３０を８０ｎｍの厚さまで形成することにより、ゲート絶縁膜３０の側面の段差は緩やかになる。
このように本実施形態によれば、酸素プラズマによる表面処理と同時にＴＥＯＳガスによるシリコン酸化膜の形成を行うことにより、酸化物半導体層２０からの酸素の抜けを抑制しつつ、ゲート絶縁膜３０の側面の段差を緩やかにすることができる。従って、第１の実施形態と同様の効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では酸化物半導体層としてＩＧＺＯを用いたが、これに限らずＺｎＯ，Ｉｎ2Ｏ3 ，ＩｎＧａＯ等、他の金属の酸化物半導体を用いることができる。
第１の実施形態において第１のシリコン酸化膜を形成する際の原料ガスは、必ずしもＮ2Ｏ−ＳｉＨ4 に限るものではなく、Ｎ2Ｏ4−ＳｉＨ4 等の還元を抑えるようなシラン系のガスであればよい。さらに、ＡｒやＨｅ等のキャリアガスを含むものであっても良い。
また、本発明は必ずしも液晶表示装置に限らず他の表示装置における画素スイッチングに用いることができる。さらに、液晶表示装置に限らず、酸化物半導体層上にトランジスタを形成する各種のデバイスに適用することが可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…ガラス基板
２０…酸化物半導体層
３０…ゲート絶縁膜
３１…第１のシリコン酸化膜（第１のゲート絶縁膜）
３２…第２のシリコン酸化膜（第２のゲート絶縁膜）
４０…ゲート電極
５０…層間絶縁膜
６０…ソース／ドレイン電極
７０…配線層

Claims (3)

  1. 基板上の一部に酸化物半導体層を形成する工程と、
    シラン系の原料ガスを用いたＣＶＤ法で、前記酸化物半導体層上及び前記基板上にシリコン酸化膜からなる第１のゲート絶縁膜を形成する工程と、
    ＴＥＯＳを原料ガスに用いたＣＶＤ法で、前記第１のゲート絶縁膜上にシリコン酸化膜からなる第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜上にゲート電極を形成する工程と、
    を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記シラン系の原料ガスとして、ＳｉＨ4 とＮ2Ｏを主成分とするガスを用いたことを特徴とする、請求項１記載の薄膜トランジスタの製造方法。
  3. 基板上の一部に形成された酸化物半導体層と、
    前記酸化物半導体層上及び前記基板上に、シラン系の原料ガスを用いたＣＶＤ法で形成されたシリコン酸化膜からなる第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に、ＴＥＯＳを原料ガスに用いたＣＶＤ法で形成されたシリコン酸化膜からなる第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成されたゲート電極と、
    を具備したことを特徴とする薄膜トランジスタ。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102110226B1 (ko) * 2013-09-11 2020-05-14 삼성디스플레이 주식회사 표시패널 및 그 제조방법
CN106469750A (zh) * 2015-08-19 2017-03-01 昆山工研院新型平板显示技术中心有限公司 薄膜晶体管及其制造方法
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
TWI588971B (zh) * 2016-04-15 2017-06-21 友達光電股份有限公司 主動元件

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102491A (ja) * 1995-10-02 1997-04-15 Ulvac Japan Ltd ＳｉＯ２絶縁膜の形成方法
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
US7843010B2 (en) * 2004-09-30 2010-11-30 Sharp Kabushiki Kaisha Crystalline semiconductor film and method for manufacturing the same
JP4964442B2 (ja) 2005-08-10 2012-06-27 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US20080023703A1 (en) * 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
US9249032B2 (en) * 2007-05-07 2016-02-02 Idemitsu Kosan Co., Ltd. Semiconductor thin film, semiconductor thin film manufacturing method and semiconductor element
EP2149909A1 (en) * 2007-05-21 2010-02-03 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
KR100875432B1 (ko) * 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
JP2009016469A (ja) * 2007-07-03 2009-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR101009646B1 (ko) * 2007-08-01 2011-01-19 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 구비한 표시 장치
JP5372435B2 (ja) * 2008-09-02 2013-12-18 株式会社ジャパンディスプレイ 表示装置
KR101829673B1 (ko) * 2008-09-12 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5690063B2 (ja) * 2009-11-18 2015-03-25 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
KR101675113B1 (ko) * 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
JP2011205017A (ja) * 2010-03-26 2011-10-13 Dainippon Printing Co Ltd 薄膜トランジスタ、薄膜集積回路装置及びそれらの製造方法
JP5705559B2 (ja) * 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
JP5740107B2 (ja) 2010-07-08 2015-06-24 株式会社東芝 信号伝送回路及び多層基板
KR101859361B1 (ko) * 2010-07-16 2018-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012073862A1 (ja) * 2010-12-01 2012-06-07 シャープ株式会社 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法
JP5766467B2 (ja) * 2011-03-02 2015-08-19 株式会社東芝 薄膜トランジスタ及びその製造方法、表示装置
JP2012191025A (ja) * 2011-03-11 2012-10-04 Dainippon Printing Co Ltd 薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法
KR20130043063A (ko) * 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9054204B2 (en) * 2012-01-20 2015-06-09 Sony Corporation Thin-film transistor, method of manufacturing the same, display unit, and electronic apparatus
US9030232B2 (en) * 2012-04-13 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Isolator circuit and semiconductor device
KR20140053626A (ko) * 2012-10-26 2014-05-08 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치

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