KR102110226B1 - 표시패널 및 그 제조방법 - Google Patents

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Abstract

표시패널은 베이스 기판, 상기 베이스 기판 상에 배치된 반도체 패턴, 표시소자, 제1 박막 트랜지스터를 포함한다. 상기 제1 박막 트랜지스터는 상기 반도체 패턴 상에 배치된 입력전극 및 출력전극을 포함한다. 상기 반도체 패턴의 일부분은 상기 제1 박막 트랜지스터의 활성층을 구성한다.

Description

표시패널 및 그 제조방법{DISPLAY PANEL AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시패널 및 그 제조방법에 관한 것으로, 좀더 상세히 개구율이 증가된 표시패널 및 그 제조방법에 관한 것이다.
표시패널은 베이스 기판 상에 배치된 복수 개의 화소들을 포함한다. 상기 베이스 기판은 복수 개의 화소영역들과 이에 인접한 주변영역으로 정의될 수 있다. 상기 복수 개의 화소들은 상기 복수 개의 화소영역들에 대응하게 배치된다.
상기 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 회로부를 포함한다. 어느 하나의 화소의 상기 표시소자 및 상기 회로부는 상기 복수 개의 화소영역들 중 대응하는 화소영역에 배치된다. 평면상에서, 상기 대응하는 화소영역의 면적에 대한 상기 표시소자의 면적에 따라 상기 대응하는 화소영역의 개구율이 결정된다. 상기 회로부가 복잡할수록 개구율이 낮아진다. 또한 개구율이 복잡할수록 제조공정이 증가한다.
따라서, 본 발명의 목적은 개구율이 증가된 표시패널은 제공하는 것이다.
본 발명의 또 다른 목적은 제조공정이 단순한 표시패널의 제조방법을 제공하는 것이다.
발명의 일 실시예에 따른 표시패널은 베이스 기판, 상기 베이스 기판 상에 배치된 반도체 패턴, 표시소자, 제1 박막 트랜지스터를 포함한다. 상기 베이스 기판은 화소영역과 주변영역으로 정의된다. 상기 표시소자는 상기 화소영역에 배치된다. 상기 제1 박막 트랜지스터는 상기 표시소자를 제어한다.
상기 제1 박막 트랜지스터는 상기 반도체 패턴 상에 배치된 입력전극 및 출력전극을 포함한다. 상기 입력전극은 상기 반도체 패턴의 제1 부분 상에 배치되고, 상기 출력전극은 상기 반도체 패턴의 제2 부분 상에 배치된다. 상기 반도체 패턴의 제3 부분은 상기 제1 박막 트랜지스터의 활성층을 구성한다. 상기 반도체 패턴의 제3 부분은 상기 제1 부분과 상기 제2 부분을 연결한다. 상기 제1 박막 트랜지스터의 제어전극은 상기 제3 부분 상에 절연되게 배치된다.
상기 반도체 패턴은 금속 산화물 반도체를 포함할 수 있다. 상기 제3 부분은 입력영역, 출력영역, 및 채널영역을 포함한다. 상기 입력영역은 상기 제1 부분에 인접하고, 상기 금속 산화물 반도체로부터 환원된 금속을 포함한다. 상기 출력영역은 상기 제2 부분에 인접하고, 상기 금속 산화물 반도체로부터 환원된 금속을 포함한다. 상기 채널영역은 상기 입력영역과 상기 출력영역 사이에 배치된다.
상기 입력영역 및 상기 출력영역은 상기 제3 부분의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시패널은 베이스 기판, 상기 베이스 기판 상에 배치된 금속 산화물 반도체 패턴, 표시소자, 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 상기 반도체 패턴 상에 배치된 입력전극을 포함한다. 상기 입력전극에 중첩하는 상기 반도체 패턴의 일부분은 제1 부분으로 정의된다. 상기 반도체 패턴의 제1 부분에 연결된 상기 반도체 부분의 제2 부분이 상기 박막 트랜지스터의 채널을 형성한다. 상기 제2 부분에 연결된 상기 반도체 부분의 제3 부분은 상기 박막 트랜지스터의 출력전극을 형성한다. 상기 반도체 부분의 제3 부분은 상기 금속 산화물 반도체 패턴으로부터 환원된 금속을 포함한다. 상기 박막 트랜지스터의 제어전극은 상기 제2 부분에 절연되게 중첩한다.
본 발명의 다른 실시예에 따른 표시패널의 제조방법은 베이스 기판 상에 반도체층 및 전도성층을 형성하는 단계, 상기 반도체층과 상기 전도성층을 패터닝하는 단계, 상기 반도체 패턴과 절연된 제어전극을 형성하는 단계, 및 상기 출력전극에 연결된 표시소자를 형성하는 단계를 포함한다.
상기 반도체층과 상기 전도성층을 패터닝하는 단계를 통해 박막 트랜지스터의 일부분을 형성한다. 상기 반도체층으로부터 제1 부분, 제2 부분, 및 상기 제1 부분과 상기 제2 부분을 연결하며 외부에 노출된 제3 부분을 포함하는 반도체 패턴을 형성한다. 상기 전도성층으로부터 상기 제1 부분 상에 배치된 상기 박막 트랜지스터의 입력전극, 상기 제2 부분 상에 배치된 상기 박막 트랜지스터의 출력전극을 형성한다. 상기 제어전극은 상기 제3 부분의 적어도 일부에 중첩하고, 상기 반도체 패턴과 절연된다.
상기 반도체층 및 상기 전도성층을 패터닝하는 단계는, 상기 전도성층 상에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 1차 에싱하는 단계, 상기 포토레지스트층을 2차 에싱하는 단계를 포함한다.
상기 1차 에싱 단계에서 상기 제3 부분 상에 중첩하는 반투과영역 및 상기 제1 부분과 상기 제2 부분에 중첩하는 비투과영역을 포함하는 마스크를 사용하여 상기 제3 부분에 중첩하는 상기 포토레지스트층의 일부분을 제거한다. 상기 2차 에싱 단계에서 상기 제3 부분에 중첩하는 상기 전도성층의 일부분이 노출시킨다. 상기 제3 부분이 노출된 이후에 상기 전도성층을 에칭한다.
본 발명의 다른 실시예에 따른 표시패널의 제조방법은 상기 제어전극을 형성한 이후에, 상기 제3 부분의 상기 제어전극으로부터 노출된 영역을 환원시키는 단계를 더 포함할 수 있다. 상기 제3 부분으로부터 상기 제1 부분에 인접하고 금속층을 포함하는 입력영역, 상기 제2 부분에 인접하고 금속층을 포함하는 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역이 형성된다.
상술한 바에 따르면, 상기 제1 박막 트랜지스터의 상기 입력전극과 상기 출력전극은 상기 반도체 패턴의 부분들 상에 직접 배치된다. 상기 반도체 패턴의 부분들과 상기 입력전극 및 상기 출력전극을 접속하기 위한 콘택홀들이 생략된다. 상기 표시소자를 제어하는 상기 제1 박막 트랜지스터의 구조가 단순해 짐으로써 개구율이 높아진다.
상기 회로부에 포함된 복수의 구성들은 동일한 공정으로 형성될 수 있다. 예컨대, 상기 제1 박막 트랜지스터의 일부분과 상기 커패시터의 일부분이 동일한 공정으로 형성된다. 따라서, 제조공정이 단순해지고 제조시간이 단축된다.
도 1은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 레이아웃이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 제1 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시패널의 제2 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시패널의 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 표시패널의 부분 사시도이다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 9는 본 발명의 일 실시예에 따른 화소의 레이아웃이다.
도 10은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 표시패널의 제조공정을 도시한 도면이다.
도 12a 내지 도 12e는 도 11b에 도시된 표시패널의 제조공정을 도시한 단면도이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 표시장치를 설명한다.
도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. 그리고, 어떤 층이 다른 층의 '상에' 형성된다(배치된다)는 것은, 두 층이 접해 있는 경우뿐만 아니라 두 층 사이에 다른 층이 존재하는 경우도 포함한다. 또한, 도면에서 어떤 층의 일면이 평평하게 도시되었지만, 반드시 평평할 것을 요구하지 않으며, 적층 공정에서 하부층의 표면 형상에 의해 상부층의 표면에 단차가 발생할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시패널의 평면도이고, 도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 1에 도시된 것과 같이, 표시패널(DP)은 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))과 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))에 인접한 주변영역들(PA)로 정의된다. 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))은 매트릭스 형태로 배열될 수 있다. 도 1에는 6개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))이 예시적으로 도시되었다.
상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2)) 중 동일한 행에 배열된 3개의 화소영역들로부터 서로 다른 컬러들이 표시될 수 있다. 예컨대, 상기 3개의 화소영역들(PXA(i,j)~PXA(i,j+2))로부터 레드, 그린, 블루가 각각 표시될 수 있다.
상기 표시패널(DP)은 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))에 배치된 화소들(미 도시) 및 상기 주변영역들(PA)에 배치된 신호배선들(미 도시)을 포함한다. 상기 신호배선들은 상기 화소들에 신호들을 제공한다. 상기 신호배선들은 제1 방향(DR1)으로 연장된 게이트 라인들 및 제2 방향(DR2)을 연장된 데이터 라인들을 포함할 수 있다. 그밖에 신호배선들은 상기 제2 방향(DR2)으로 연장된 전원 라인을 더 포함할 수 있다.
본 실시예에서 상기 화소들은 유기발광 화소일 수 있다. 상기 유기발광 화소는 표시소자로써 유기발광 다이오드를 포함한다. 또한 상기 유기발광 화소는 상기 유기발광 다이오드를 제어하는 적어도 하나의 박막 트랜지스터를 포함한다. 한편, 상기 화소들은 상기 유기발광 화소에 제한되지 않는다.
도 2에 도시된 것과 같이, 상기 화소(PX(i,j))는 제1 박막 트랜지스터(TFT1), 커패시터(Cap), 제2 박막 트랜지스터(TFT2), 및 유기발광 다이오드(OLED(i,j))를 포함할 수 있다. 상기 제1 박막 트랜지스터(TFT1), 상기 커패시터(Cap), 및 상기 제2 박막 트랜지스터(TFT2)는 상기 유기발광 다이오드(OLED(i,j))를 제어하기 위한 회로부를 구성한다.
상기 화소(PX(i,j))는 i번째 게이트 라인(GLi) 및 j번째 데이터 라인(DLj)에 연결된다. 상기 i번째 게이트 라인(GLi) 및 상기 j번째 데이터 라인(DLj)은 상술한 상기 주변영역들(PA)에 배치된 신호배선들(미 도시)에 포함된다.
상기 제1 박막 트랜지스터(TFT1)는 상기 i번째 게이트 라인(GLi)에 인가된 게이트 신호에 응답하여 상기 j번째 데이터 라인(DLj)에 인가된 데이터 신호를 출력한다. 상기 제2 박막 트랜지스터(TFT2)는 상기 커패시터(Cap)에 저장된 전하량에 대응하여 상기 유기발광 다이오드(OLED(i,j))에 흐르는 구동전류를 제어한다. 상기 화소(PX(i,j))는 서로 다른 레벨의 제1 전압(ELVDD)과 제2 전압(ELVSS)을 수신한다.
상기 유기발광 다이오드(OLED(i,j))의 제1 전극은 상기 제2 박막 트랜지스터(TFT2)로부터 상기 제1 전압(ELVDD)에 대응하는 전압을 수신하고, 상기 유기발광 다이오드(OLED(i,j))의 제2 전극은 상기 제2 전압(ELVSS)을 수신한다. 상기 유기발광 다이오드(OLED(i,j))는 상기 제2 박막 트랜지스터(TFT2)의 턴-온 구간 동안 발광한다. 상기 화소(PX(i,j))의 구성은 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 레이아웃이다. 도 3에서 유기발광 다이오드의 일부 구성은 미 도시되었고, 상기 표시패널 상에 공통적으로 배치된 몇몇의 층들은 미 도시되었다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 제1 단면도이고, 도 5는 본 발명의 일 실시예에 따른 표시패널의 제2 단면도이다. 도 4는 도 3의 Ⅰ-Ⅰ'에 대응하는 단면을, 도 5는 도 3의 Ⅱ-Ⅱ'에 대응하는 단면을 각각 도시하였다.
상기 표시패널(DP)은 베이스 기판(SUB)을 포함한다. 상기 베이스 기판(SUB)은 유리 기판, 플라스틱 기판, 스테인레스 스틸 기판 등일 수 있다.
상기 베이스 기판(SUB)은 평면상에서 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2), 도 1 참조)과 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))에 인접한 주변영역들(PA, 도 1 참조)로 정의된다. 도 3은 하나의 화소영역(PXA(i,j))과 그에 인접한 주변영역(PA)을 도시하였다.
상기 표시패널(DP)은 상기 베이스 기판(SUB)의 일면 상에 배치된 반도체 패턴(SCP)을 포함한다. 상기 반도체 패턴(SCP)의 일부분은 상기 제1 박막 트랜지스터(TFT1) 및 상기 제2 박막 트랜지스터(TFT2)를 구성할 수 있다. 또한, 상기 반도체 패턴(SCP)은 상기 j번째 데이터 라인(DLj) 및 상기 전원 라인(KL)에 중첩하게 배치된다. 도시되지는 않았으나, 상기 반도체 패턴(SCP)은 상기 베이스 기판(SUB)의 일면 상에 배치된 버퍼층 상에 배치될 수 있다.
도 3 및 도 4에 도시된 것과 같이, 상기 제1 박막 트랜지스터(TFT1)는 입력전극(SE1, 이하, 제1 입력전극), 출력전극(DE1, 이하, 제1 출력전극), 활성층(AL1, 이하, 제1 활성층), 및 제어전극(GE1, 이하, 제1 제어전극)을 포함한다. 상기 제1 입력전극(SE1)은 상기 j번째 데이터 라인(DLj)으로부터 분기된다. 상기 제1 입력전극(SE1)과 상기 j번째 데이터 라인(DLj)은 상기 반도체 패턴(SCP) 상에 배치된다. 상기 반도체 패턴(SCP)의 상기 제1 입력전극(SE1)에 중첩하는 부분을 제1 부분(PP1)으로 정의한다.
상기 제1 출력전극(DE1)은 평면 상에서 상기 제1 입력전극(SE1)과 이격되어 배치된다. 상기 제1 출력전극(DE1)도 상기 반도체 패턴(SCP) 상에 배치된다. 상기 반도체 패턴(SCP)의 상기 제1 출력전극(DE1)에 중첩하는 부분을 제2 부분(PP2)으로 정의한다.
상기 반도체 패턴(SCP)은 상기 제1 부분(PP1)과 상기 제2 부분(PP2)을 연결하는 부분(이하, 제3 부분)을 포함한다. 상기 반도체 패턴(SCP)의 상기 제3 부분(PP3)은 상기 제1 박막 트랜지스터(TFT1)의 상기 제1 활성층(AL1)을 구성한다. 상기 제1 활성층(AL1)은 상기 제1 박막 트랜지스터(TFT1)의 채널에 해당한다.
상기 제1 제어전극(GE1)은 상기 제3 부분(PP3) 상에 절연되게 배치된다. 상기 베이스 기판(SUB) 상에 상기 제1 입력전극(SE1), 상기 제1 출력전극(DE1), 및 제3 부분(PP3)의 일부를 커버하는 제1 절연층(10)이 배치된다. 상기 제1 제어전극(GE1)은 상기 제3 부분(PP3)의 상기 일부에 중첩하도록 상기 제1 절연층(10) 상에 배치된다. 또한, 상기 제1 절연층(10)에 상기 제3 부분(PP3)의 다른 일부를 노출시키는 개구부들(10-OP1, 10-OP2)이 정의된다.
상기 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 상기 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 상기 제1 절연층(10)은 다층 구조를 가질 수도 있다. 상기 제1 절연층(10)은 다층의 유기막을 포함하거나, 다층의 무기막을 포함하거나, 적어도 하나의 유기막과 적어도 하나의 무기막을 포함할 수 있다.
상기 반도체 패턴(SCP)은 금속 산화물 반도체를 포함할 수 있다. 예컨대, 상기 금속 산화물 반도체는, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
상기 제3 부분(PP3)은 3개의 영역들로 구분될 수 있다. 상기 3개의 영역들은 제조공정에 따라 구분될 수 있다. 상기 제3 부분(PP3)은 상기 제1 부분(PP1)에 인접하고 하나의 개구부(10-OP1, 이하 제1 개구부)에 의해 노출된 입력영역(IA), 상기 제2 부분(PP2)에 인접하고 다른 하나의 개구부(10-OP2, 이하 제2 개구부)에 의해 노출된 출력영역(OA), 및 상기 입력영역(IA)과 상기 출력영역(OA) 사이에 배치된 채널영역(CA)을 포함한다.
상기 표시패널(DP)의 제조공정 중 상기 입력영역(IA)과 상기 출력영역(OA)은 환원처리될 수 있다. 따라서, 상기 입력영역(IA)과 상기 출력영역(OA)은 상기 금속 산화물 반도체로부터 환원된 금속을 포함한다.
상기 환원된 금속은 상기 제3 부분의 상면으로부터 소정의 두께를 갖고, 금속층을 구성한다. 상기 금속층은 상기 입력영역 및 상기 출력영역에 각각 배치될 수 있다. 또한 환원 정도에 따라 상기 입력영역(IA)과 상기 출력영역(OA) 자체가 금속층일 수 있다.
상기 채널영역(CA)이 상기 제1 박막 트랜지스터(TFT1)의 실질적인 채널에 해당한다. 제1 박막 트랜지스터(TFT1)의 상기 제1 입력전극(SE1)과 상기 제1 출력전극(DE1)이 상기 제1 활성층(AL1) 상에 직접 배치되기 때문에, 상기 제1 활성층(AL1)과 상기 제1 입력전극(SE1) 및 상기 제1 출력전극(DE1)의을 접속하기 위한 콘택홀들이 생략될 수 있다. 상기 제1 박막 트랜지스터(TFT1)의 구조가 단순해 짐으로써 상기 화소(PX(i,j))의 개구율이 증가된다.
상기 커패시터(Cap)는 하부전극(LE)과 상부전극(UE)을 포함한다. 상기 하부전극(LE)은 상기 제1 출력전극(DE1)과 연결되고, 상기 반도체 패턴(SCP) 상에 배치된다. 다시 말해, 상기 하부전극(LE)과 상기 제1 출력전극(DE1)은 동일한 층 상에 배치된다. 상기 하부전극(LE)과 상기 제1 출력전극(DE1)은 일체의 형상을 가질 수 있다.
상기 하부전극(LE) 상에 상기 제1 절연층(10)이 배치된다. 상기 제1 절연층(10) 상에 상기 상부전극(UE)이 배치된다. 상기 상부전극(UE)은 상기 제2 박막 트랜지스터(TFT2)의 제어전극(GE2, 이하 제2 제어전극)에 연결된다. 상기 서로 연결된 상기 상부전극(UE)과 상기 제2 제어전극(GE2)은 동일한 층, 즉 상기 제1 절연층(10) 상에 배치된다.
상기 하부전극(LE) 및 상기 제1 출력전극(DE1)은 서로 동일한 물질을 포함할 수 있고, 상기 상부전극(UE)및 상기 제2 제어전극(GE2)은 서로 동일한 물질을 포함할 수 있다. 상기 하부전극(LE)과 상기 상부전극(UE) 각각은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 또한, 상기 하부전극(LE) 및 상기 상부전극(UE)은 다층 구조를 가질 수도 있다.
도 3 및 도 5에 도시된 것과 같이, 상기 제2 박막 트랜지스터(TFT2)는 입력전극(SE2, 이하, 제2 입력전극), 출력전극(DE2, 이하, 제2 출력전극), 활성층(AL2, 이하, 제2 활성층), 및 상기 제2 제어전극(GE2)을 포함한다. 상기 제2 입력전극(SE2)은 상기 전원 라인(KL)으로부터 분기된다. 상기 제2 입력전극(SE2)은 상기 반도체 패턴(SCP) 상에 배치된다. 상기 반도체 패턴(SCP)의 상기 제2 입력전극(SE2)에 중첩하는 부분을 제1 부분(PP10)으로 정의한다. 미 도시되었으나, 상기 전원 라인(KL)도 상기 반도체 패턴(SCP) 상에 배치될 수 있다.
상기 제2 출력전극(DE2)은 평면 상에서 상기 제2 입력전극(SE2)과 이격되어 배치된다. 상기 제2 출력전극(DE2)도 상기 반도체 패턴(SCP) 상에 배치된다. 상기 반도체 패턴(SCP)의 상기 제2 출력전극(DE2)에 중첩하는 부분을 제2 부분(PP20)으로 정의한다.
상기 반도체 패턴(SCP)은 상기 제1 부분(PP10)과 상기 제2 부분(PP20)을 연결하는 부분(PP30, 이하, 제3 부분)을 포함한다. 상기 반도체 패턴(SCP)의 상기 제3 부분(PP30)은 상기 제2 박막 트랜지스터(TFT2)의 상기 제2 활성층(AL2)이다. 본 발명의 다른 실시예에서 상기 제3 부분(PP30)은 도 4에 도시된 상기 제3 부분(PP3)과 같이 3개의 영역들(IA, CA,OA)을 포함할 수도 있다.
상기 제1 절연층(10)은 상기 제2 입력전극(SE2), 상기 제2 출력전극(DE2), 및 상기 제3 부분(PP30)을 커버한다. 상기 제2 제어전극(GE2)은 상기 제3 부분(PP30) 상에 절연되게 배치된다. 상기 제2 제어전극(GE2)은 상기 제3 부분(PP30)의 일부에 중첩하며 상기 제1 절연층(10) 상에 배치된다.
도 4 및 도 5에 도시된 것과 같이, 상기 제1 절연층(10) 상에 제2 절연층(20)이 배치된다. 상기 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 상기 제2 절연층(20)은 유기막일 수 있고, 이때, 상기 제2 절연층(20)은 평탄면을 제공할 수 있다.
상기 제2 절연층(20)은 무기막일 수 있다. 이때, 상기 표시패널(DP)은 평탄면을 제공하기 위해 상기 무기막 상에 배치되는 유기막을 더 포함할 수 있다. 즉, 상기 제2 절연층(20)은 다층 구조를 가질 수 있다. 상기 유기막은 화소영역(PXA(i,j))의 일부분에 중첩한다. 그밖에 상기 제2 절연층(20)은 다층의 유기막을 포함하거나, 다층의 무기막을 포함하거나, 적어도 하나의 유기막과 적어도 하나의 무기막을 포함할 수 있다.
상기 제2 절연층(20) 상에 상기 유기발광 다이오드(OLED(i,j))가 배치된다. 상기 유기발광 다이오드(OLED(i,j))는 제1 전극(OE1), 제2 전극(OE2) 및 상기 제1 전극(OE1)과 제2 전극(OE2) 사이에 배치된 유기발광층(EML)을 포함한다.
상기 제2 절연층(20) 상에 상기 제1 전극(OE1)이 배치된다. 상기 제1 전극(OE1)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 콘택홀(CH)을 통해 상기 제2 출력전극(DE2)에 연결된다. 상기 콘택홀(CH)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 각각 통과하는 2개의 관통홀이 연장되어 정의된다. 본 실시예에서 상기 제1 전극(OE1)은 애노드로 상기 제2 전극(OE2)은 캐소드로 설명된다. 상기 제1 전극(OE1)은 발광방향에 따라 투명한 도전성 물질 또는 금속을 포함할 수 있다.
상기 제2 절연층(20) 상에 화소 정의막(PDL)이 배치된다. 상기 화소 정의막(PDL)은 상기 화소영역(PXA(i,j)) 및 상기 주변영역(PA)에 중첩할 수 있다. 상기 화소 정의막(PDL)에 개구부(PDL-OP)가 정의된다. 상기 개구부(PDL-OP)는 상기 제1 전극(OE1)을 노출시킨다.
상기 개구부(PDL-OP)에 중첩하게 상기 제1 전극(OE1) 상에 상기 유기발광층(EML)이 배치된다. 상기 유기발광층(EML) 상에 상기 제2 전극(OE2)이 배치된다. 상기 제1 전극(OE1)과 상기 유기발광층(EML) 사이에 배치된 제1 공통층(CHL)을 더 포함할 수 있다. 상기 유기발광층(EML)과 상기 제2 전극(OE2) 사이에 배치된 제2 공통층(CEL)을 더 포함할 수 있다. 상기 제1 공통층(CHL)과 상기 제2 공통층(CEL)은 하나의 화소영역(PXA(i,j)) 및 그 주변영역(PA) 뿐만 아니라, 다른 화소영역들에도 공통적으로 배치될 수 있다. 상기 제2 전극(OE2) 역시 모든 화소영역들에 공통적으로 배치될 수 있다.
상기 제1 공통층(CHL)은 적어도 정공 주입층을 포함하고, 상기 제2 공통층(CEL)은 적어도 전자 주입층을 포함한다. 상기 제1 공통층(CHL)은 상기 정공 주입층과 상기 유기발광층(EML) 사이에 배치된 정공 수송층을 더 포함하고, 상기 제2 공통층(CEL)은 상기 전자 주입층과 상기 유기발광층(EML) 사이에 배치된 전자 수송층을 더 포함할 수 있다.
상기 제2 전극(OE2) 상에 상기 유기발광 다이오드(OLED(i,j))를 커버하는 봉지층(ECL)이 배치된다. 상기 봉지층(ECL)은 상기 베이스 기판(SUB)에 공통적으로 배치된다. 예컨대, 상기 봉지층(ECL)은 도 1에 도시된 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))과 그에 인접한 주변영역들(PA)을 공통적으로 커버할 수 있다. 상기 봉지층(ECL)은 상기 베이스 기판(SUB) 상에 배치된 모든 화소영역들을 커버할 수 있다.
별도로 도시되지는 않았으나, 상기 표시패널(DP)은 상기 베이스 기판(SUB)에 마주하는 대향기판을 더 포함할 수 있다. 상기 대향기판은 상기 봉지층(ECL) 상에 배치될 수 있다. 상기 대향기판은 컬러필터들을 포함할 수 있다. 또한, 본 발명의 다른 실시예에 따른 표시패널은 상기 봉지층을 생략할 수 있다. 또한, 상기 대향기판은 봉지기판의 기능을 가질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시패널의 단면도들이다. 도 6a 및 도 6b는 도 5에 대응하는 단면을 도시하였다. 이하, 도 6a 및 도 6b를 참조하여 본 발명의 일 실시예에 따른 표시패널을 설명한다. 다만, 도 1 내지 도 5를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 6a에 도시된 것과 같이, 본 실시예에 따른 표시패널(DP10)의 상기 제1 전극(OE1)은 상기 제1 절연층(10) 상에 배치된다. 상기 제1 전극(OE1)은 상기 제1 절연층(10)을 관통하는 콘택홀(CH10)을 통해 상기 제2 출력전극(DE2)에 연결된다. 본 실시예에 따른 표시패널(DP10)은 도 3 내지 도 5를 참조하여 설명한 표시패널의 상기 제2 절연층(20)이 생략되었다.
상기 제1 전극(OE1)은 상기 제2 제어전극(GE2)과 동일한 층, 예컨대, 상기 제1 절연층(10) 상에 배치된다. 상기 제1 전극(OE1)과 상기 제2 제어전극(GE2)은 동일한 물질을 포함할 수 있다. 상기 제1 전극(OE1)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금을 포함할 수 있다. 그에 따라 상기 유기발광 다이오드(OLED(i,j))는 전면으로 발광할 수 있다.
도 6b에 도시된 것과 같이, 본 실시예에 따른 표시패널(DP20)의 상기 제2 박막 트랜지스터(TFT20)는 제2 입력전극(SE20), 제2 출력전극(DE20), 제2 활성층(AL20), 및 상기 제2 제어전극(GE20)을 포함한다. 상기 제2 입력전극(SE20)은 상기 전원 라인(KL)으로부터 분기된다. 상기 제2 입력전극(SE20)은 상기 반도체 패턴(SCP) 상에 배치된다. 상기 반도체 패턴(SCP)의 상기 제2 입력전극(SE20)에 중첩하는 부분을 제1 부분(PP100)으로 정의한다.
상기 반도체 패턴(SCP)은 상기 제1 부분(PP100)과 이격된 제2 부분(PP200) 및 상기 제1 부분(PP100)과 상기 제2 부분(PP200)을 연결하는 제3 부분(PP300)을 포함한다. 상기 반도체 패턴(SCP)의 상기 제3 부분(PP300)은 상기 제2 박막 트랜지스터(TFT20)의 활성층(AL20)이다.
상기 제3 부분(PP300)은 제조공정에 따라 2개의 영역들로 구분될 수 있다. 상기 제3 부분(PP300)은 상기 제1 부분(PP1)에 인접하는 입력영역(IA), 상기 제2 제어전극(GE20)에 중첩하는 채널영역(CA)을 포함한다.
상기 입력영역(IA)과 상기 제2 부분(PP200)은 상기 제1 절연층(10)으로부터 노출된다. 상기 제1 절연층(10)에 상기 입력영역(IA)을 노출시키는 제1 개구부(10-OP10) 및 상기 제2 부분(PP200)을 노출시키는 제2 개구부(10-OP20)가 정의된다. 상기 입력영역(IA)과 상기 제2 부분(PP200)은 상기 표시패널(DP)의 제조공정 중 환원처리된다. 따라서, 상기 입력영역(IA)과 상기 제2 부분(PP200)은 상기 금속 산화물 반도체로부터 환원된 금속층을 포함한다. 상기 제2 부분(PP200)은 상기 제2 박막 트랜지스터(TFT20)의 제2 출력전극(DE20)에 해당한다.
상기 제1 절연층(10) 상에 상기 제2 제어전극(GE20)을 커버하는 제2 절연층(20)이 배치된다. 상기 제2 절연층(20) 상에 상기 유기발광 다이오드(OLED(i,j))가 배치된다. 상기 제1 전극(OE1)은 상기 제2 절연층(20)을 관통하는 콘택홀(CH20)을 통해 상기 제2 출력전극(DE20)에 연결된다. 본 발명의 다른 실시예에서, 상기 제2 절연층(20)은 생략될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 표시패널의 부분 사시도이다. 도 8은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 9는 본 발명의 일 실시예에 따른 화소의 레이아웃이다. 도 10은 본 발명의 일 실시예에 따른 표시패널의 단면도이다. 도 10은 도 9의 Ⅲ-Ⅲ'에 대응하는 단면을 각각 도시하였다.
이하, 도 7 내지 도 10을 참조하여 본 실시예에 따른 표시패널을 설명한다. 다만, 도 1 내지 도 6을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7에 도시된 것과 같이, 본 실시예에 따른 표시패널(DP30)은 제1 표시기판(DS1)과 제2 표시기판(DS2)을 포함한다. 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2)은 두께 방향(DR3, 이하 제3 방향)으로 서로 이격되어 배치된다. 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2) 사이에 액정층(LCL)이 배치된다.
상기 표시패널(DP30)은 영상을 표시하는 표시영역들(TA)과 상기 표시영역들(TA)에 인접한 비표시영역(LSA)으로 구분된다. 상기 표시영역들(TA)은 백라이트 유닛(미 도시)으로부터 생성된 광을 통과시킨다. 상기 비표시영역(LSA)은 상기 백라이트 유닛으로부터 생성된 광을 차단시킨다.
상기 표시패널(DP30)은 화소들과 상기 화소들에 신호를 제공하는 신호배선들을 포함한다. 상기 화소들은 상기 표시영역들(TA)에 대응하게 배치된다. 상기 화소들 각각은 표시소자 및 상기 표시소자를 제어하는 회로부를 포함한다. 상기 표시소자는 상기 표시영역(TA)에 중첩한다. 상기 신호배선들은 상기 비표시영역(LSA)에 중첩한다.
도 7에 도시된 것과 같이, 화소영역(PXA)은 그에 대응하는 하나의 표시영역(TA)보다 좀더 넓은 면적의 영역으로 정의될 수 있다. 상기 화소영역(PXA)은 상기 회로부가 차지하는 면적만큼 상기 표시영역(TA)보다 좀더 넓은 면적을 가질 수 있다.
상기 화소들 각각은 도 8에 도시된 화소(PX10(i,j))와 동일한 등가회로를 가질 수 있다. 상기 화소(PX10(i,j))는 상기 표시소자로써 액정 커패시터(Clc)를 포함하고, 상기 회로부로써 박막 트랜지스터(TFT)를 포함한다. 또한, 상기 화소(PX10(i,j))는 상기 액정 커패시터(Clc)에 병렬연결된 스토리지 커패시터(Cst)를 포함한다. 상기 스토리지 커패시터(Cst)는 생략될 수 있다.
상기 박막 트랜지스터(TFT)는 대응하는 게이트 라인(GLi)과 대응하는 데이터 라인(DLj)에 연결된다. 상기 박막 트랜지스터(TFT)는 상기 대응하는 게이트 라인(GLi)에 인가된 게이트 신호에 응답하여 상기 대응하는 데이터 라인(DLj)으로 인가된 데이터 신호를 출력한다.
상기 액정 커패시터(Clc)는 상기 데이터 신호에 대응하는 전압을 충전한다. 상기 액정 커패시터(Clc)는 2개의 전극들과 액정층을 포함한다. 상기 스토리지 커패시터(Cst)는 하나의 전극과, 또 다른 전극에 해당하는 공통라인, 및 그 사이에 배치된 절연층을 포함한다.
상기 대응하는 게이트 라인(GLi)과 상기 대응하는 데이터 라인(DLj)은 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2) 중 어느 하나의 표시기판 상에 배치될 수 있다. 상기 액정 커패시터(Clc)의 상기 2개의 전극들은 상기 표시패널(DP30)의 동작모드에 따라 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2) 중 어느 하나의 표시기판 상에 배치되거나, 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2)에 각각 배치될 수 있다. 이에 대한 상세한 설명은 후술한다.
도 9 및 도 10은 도 8에 도시된 등가회로의 화소(PX10(i,j))를 예시적으로 도시하였다. 또한, 도 9 및 10은 VA(Vertical Alignment) 모드의 표시패널을 예시적으로 도시하였다.
상기 제1 표시기판(DS1)은 제1 베이스 기판(SUB1), i번째 게이트 라인(GLi), j번째 데이터 라인(DLj), 박막 트랜지스터(TFT), 복수 개의 절연층들(10, 20), 및 화소전극(PE)을 포함한다. 상기 제1 표시기판(DS1)은 기준전압이 인가된 공통라인(CLi)을 포함한다. 상기 기준전압은 후술하는 공통전극(CE)에 인가된 전압과 동일한 전압일 수 있다. 상기 공통라인(CLi)은 생략될 수도 있다.
상기 제1 표시기판(DS1)은 상기 제1 베이스 기판(SUB1)의 일면 상에 배치된 반도체 패턴(SCP)을 포함한다. 상기 반도체 패턴(SCP)의 일부분은 상기 박막 트랜지스터(TFT)를 구성할 수 있다. 또한, 상기 반도체 패턴(SCP)은 상기 j번째 데이터 라인(DLj) 및 상기 공통라인(CLi)에 중첩하게 배치될 수 있다.
상기 박막 트랜지스터(TFT)는 입력전극(SE), 출력전극(DE), 활성층(AL), 및 제어전극(GE)을 포함한다. 도 9 및 도 10에 도시된 것과 같이, 상기 박막 트랜지스터(TFT)는 도 6b에 도시된 상기 제2 박막 트랜지스터(TFT20)와 동일한 구조를 가질 수 있다. 상기 박막 트랜지스터(TFT)의 상기 입력전극(SE), 상기 출력전극(DE), 상기 활성층(AL), 및 상기 제어전극(GE)는 도 6b에 도시된 상기 제2 박막 트랜지스터(TFT20)의 제2 입력전극(SE20), 제2 출력전극(DE20), 제2 활성층(AL20), 및 상기 제2 제어전극(GE20)에 각각 대응한다.
별도로 도시하지는 않았으나, 상기 박막 트랜지스터(TFT)는 도 4 및 도 5에 도시된 박막 트랜지스터들(TFT1, TFT2) 중 어느 하나와 구조를 가질 수도 있다. 상기 박막 트랜지스터(TFT)가 상술한 구조를 가짐으로써, 상기 반도체 패턴(SCP)의 일부분들과 상기 입력전극(SE), 상기 출력전극(DE)을 접속하기 위한 콘택홀들이 생략된다. 따라서, 상기 박막 트랜지스터(TFT)의 구조가 단순해지고, 상기 화소(PX10(i,j))의 개구율이 높아진다.
상기 제1 절연층(10)은 상기 공통라인(CLi)을 커버한다. 상기 제2 절연층(20)은 상기 제1 절연층(10) 및 상기 박막 트랜지스터(TFT)를 커버한다. 상기 제2 절연층(20)은 평탄면을 제공할 수 있다. 상기 화소전극(PE)은 상기 평탄면 상에 배치된다. 상기 화소전극(PE)은 상기 제2 절연층(20)을 관통하는 콘택홀(CH20)을 통해 상기 출력전극(DE)에 연결된다.
상기 제2 표시기판(DS2)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 컬러필터(CF), 및 공통전극(CE)를 포함한다. 상기 블랙 매트릭스(BM)가 배치된 영역은 상기 비표시영역(LSA)으로 정의되고, 상기 블랙 매트릭스(BM)가 배치되지 않은 영역이 상기 표시영역(TA)으로 정의될 수 있다. 상기 컬러필터(CF)는 상기 표시영역(TA)에 중첩할 수 있다. 상기 제2 표시기판(DS2)은 서로 다른 컬러를 갖는 컬러필터들을 포함할 수 있다. 예컨대, 상기 컬러필터들 중 일부는 레드, 다른 일부는 그린, 또 다른 일부는 블루 컬러를 가질 수 있다.
상기 공통전극(CE)은 상기 블랙 매트릭스(BM)와 상기 컬러필터(CF) 상에 배치된다. 별도로 도시하지 않았으나, 상기 제2 표시기판(DS2)은 상기 블랙 매트릭스(BM)와 상기 컬러필터(CF)를 커버하는 평탄화층을 더 포함할 수 있다. 상기 공통전극(CE)은 상기 평탄화층 상에 배치될 수 있다.
상기 공통전극(CE)은 투명한 도전성 물질을 포함한다. 상기 공통전극(CE)은 투명한 도전성 무기물을 포함할 수 있다. 예컨대, 상기 공통전극(CE)은 인듐주석산화물(ITO), 또는 인듐아연산화물(IZO) 등을 포함할 수 있다.
상기 표시패널(DP30)의 동작모드에 따라, 예컨대 IPS(In-Plane Switching) 모드 또는 FFS(Fringe-Field Switching) 모드, 및 PLS(Plane to Line Switching) 모드의 표시패널의 상기 공통전극(CE)은 상기 제1 베이스 기판(SUB1) 상에 배치될 수도 있다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 표시패널의 제조공정을 도시한 도면이다. 도 12a 내지 도 12e는 도 11b에 도시된 표시패널의 제조공정을 도시한 단면도이다. 이하, 도 11a 내지 도 12e를 참조하여 본 발명의 일 실시예에 따른 표시패널의 제조방법을 설명한다. 도 11a 내지 도 12e는 도 3 및 도 4를 기준으로 도시하였다. 도 3 및 도 4와 중복하는 구성에 대한 상세한 설명은 생략한다.
도 11a 및 도 11b에 도시된 것과 같이, 베이스 기판(SUB) 상에 반도체 패턴(SCP)과 제1 박막 트랜지스터(TFT1, 도 3 참조)의 일부분을 형성한다.
상기 반도체 패턴(SCP)의 제1 부분(PP1) 상에 상기 제1 박막 트랜지스터(TFT1)의 입력전극(SE1, 이하 제1 입력전극) 및 상기 반도체 패턴(SCP)의 제2 부분(PP2) 상에 상기 제1 박막 트랜지스터(TFT1)의 출력전극(DE1, 이하 제1 출력전극)을 형성한다. 상기 제1 부분(PP1)과 상기 제2 부분(PP2) 사이에 배치된 제3 부분(PP3)은 외부에 노출된다.
이때, 커패시터(Cap, 도 3 참조)의 일부분, 제2 박막 트랜지스터(TFT2, 도 3 참조)의 일부분, 및 전원 라인(KL)도 동일한 공정을 통해 상기 제1 박막 트랜지스터(TFT1)의 상기 일부분과 동시에 형성할 수 있다.
상기 커패시터(Cap)의 하부전극(LE)은 상기 출력전극(DE1)과 동일한 공정에서 형성된다. 상기 출력전극(DE1)에 연결된 상기 커패시터(Cap)의 상기 하부전극(LE)은 동일한 에칭 공정에서 동시에 패터닝된다. 따라서, 상기 하부전극(LE)도 상기 반도체 패턴(SCP) 상에 형성된다.
상기 제2 박막 트랜지스터(TFT2, 도 3 참조)의 입력전극(SE2, 이하 제2 입력전극), 출력전극(DE2, 이하 제2 출력전극), 및 상기 전원 라인(KL)은 상기 제1 입력전극(SE1) 및 상기 제1 출력전극(DE1)과 동시에 형성된다. 상기 제2 입력전극(SE2), 상기 제2 출력전극(DE2), 및 상기 전원 라인(KL)은 상기 반도체 패턴(SCP) 상에 형성된다. 상기 제2 박막 트랜지스터(TFT2)의 활성층(AL2, 이하 제2 활성층)을 구성하는 상기 반도체 패턴(SCP)의 또 다른 제3 부분(PP30)도 외부에 노출된다.
도 12a 내지 도 12e를 참조하여 상기 반도체층과 전도성층의 패터닝 공정을 좀더 상세히 검토한다. 도 12a 내지 도 12e은 도 4를 기준으로 도시되었다.
먼저, 도 12a에 도시된 것과 같이, 상기 베이스 기판(SUB) 상에 반도체층(SCL)과 전도성층(CCL)을 순차적으로 적층한다. 상기 반도체층(SCL)은 금속 산화물 반도체를 포함한다. 상기 전도성층(CCL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 상기 전도성층(CCL)은 다층구조를 가질 수 있다.
상기 반도체층(SCL)과 전도성층(CCL) 상에 포토레지스트층(PRL)을 형성한다. 포토리소그래피 공정과 식각 공정을 통해 상기 반도체층(SCL)과 전도성층(CCL)을 패터닝한다.
도 12b에 도시된 것과 같이, 마스크(MM)를 사용하여 상기 포토레지스트층(PRL)을 노광 및 현상할 수 있다. 상기 마스크(MM)는 상기 제3 부분(PP3) 상에 중첩하는 반투과영역(HTA) 및 적어도 상기 제1 부분(PP1)과 상기 제2 부분(PP2)에 중첩하는 비투과영역(NTA)을 포함한다. 예컨대, 상기 마스크(MM)는 하프톤 마스크일 수 있다.
상기 포토레지스트층(PRL)의 상기 제3 부분(PP3)에 중첩하는 부분이 노광된다. 상기 포토레지스트층(PRL)의 상기 제3 부분(PP3)에 중첩하는 부분이 제거되도록 상기 포토레지스트층(PRL)을 1차적으로 에싱한다.
도 12c에 도시된 것과 같이, 상기 1차 에싱에 따라 상기 포토레지스트층(PRL)에 홈부(PRL-C10)가 형성된다. 이후, 상기 홈부(PRL-C10)가 형성된 포토레지스트층(PRL)을 2차적으로 에싱한다. 상기 홈부(PRL-C10)가 형성된 포토레지스트층(PRL)을 전체적으로 에싱한다.
도 12d에 도시된 것과 같이, 상기 2차 에싱에 따라 상기 포토레지스트층(PRL)의 두께는 전체적으로 감소된다. 상기 홈부(PRL-C10)는 변형되어 개구부(PRL-C20)를 이룬다. 상기 개구부(PRL-C20)는 제3 부분(PP3)에 중첩하는 상기 전도성층(CCL)의 일부분을 노출시킨다. 다음, 상기 전도성층(CCL)을 에칭한다.
도 12e에 도시된 것과 같이, 상기 포토레지스트층(PRL)에 의해 보호되지 않은 상기 전도성층(CCL)의 일부분이 제거된다. 따라서, 상기 전도성층(CCL)으로부터 상기 제3 부분(PP3)이 노출된다. 이후, 잔여의 포토레지스트층(PRL)을 제거한다.
상술한 공정에 따라 상기 제3 부분(PP3)이 노출된 반도체 패턴(SCP)이 형성된다.
상기 반도체층(SCL) 및 상기 전도성층(CCL)을 패터닝한 이후에, 상기 제3 부분(PP3)의 적어도 일부에 중첩하고, 상기 제3 부분(PP3)에 절연된 상기 제1 박막 트랜지스터(TFT1)의 제어전극(GE1, 이하, 제1 제어전극)을 형성한다.
도 11c 및 도 11d에 도시된 것과 같이, 상기 베이스 기판(SUB) 상에 절연층을 형성한다. 적어도 상기 제1 입력전극(SE1) 및 상기 제1 출력전극(DE1)을 커버하는 제1 절연층(10)을 형성할 수 있다. 도 11c에 도시된 것과 같이, 상기 제1 절연층(10)은 상기 제1 부분(PP1)과 상기 제2 부분(PP2)을 각각 노출시키는 제1 개구부(10-OP1) 및 제2 개구부(10-OP2)를 포함할 수 있다. 에싱공정을 통해 상기 제1 개구부(10-OP1) 및 상기 제2 개구부(10-OP2)를 형성할 수 있다. 별도로 도시되지 않았으나, 상기 베이스 기판(SUB) 상에 복수 개의 절연층들을 형성할 수도 있다.
이후, 도 11e 및 도 11f에 도시된 것과 같이, 상기 제1 절연층(10) 상에 상기 제3 부분(PP3)의 적어도 일부에 중첩하는 상기 제1 제어전극(GE1)을 형성한다. 상기 제1 절연층(10) 상에 전도성층을 형성한 후, 포토리소그래피 공정과 식각 공정을 통해 상기 제1 제어전극(GE1)을 형성할 수 있다. 상기 제1 제어전극(GE1)과 함께 상기 i번째 게이트 라인(GLi)을 형성할 수 있다. 또한, 상부전극(UE) 및 상기 상부전극(UE)에 연결된 상기 제2 박막 트랜지스터(TFT2)의 제어전극(GE2, 이하 제2 제어전극)을 상기 제1 제어전극(GE1)과 동시에 형성할 수 있다.
도 11g 및 도 11h에 도시된 것과 같이, 상기 제1 절연층(10) 상에 상기 제1 제어전극(GE1) 및 상기 상부전극(UE)을 커버하는 제2 절연층(20)을 형성한다. 또한, 상기 제1 절연층(10)과 상기 제2 절연층(20)을 관통하는 콘택홀(CH)을 형성한다. 상기 콘택홀(CH)은 에싱공정 또는 레이저 드릴링 공정을 통해 형성될 수 있다.
별도로 도시하지는 않았으나, 이후에, 표시소자를 형성한다. 도 3 및 도 5에 도시된 유기발광 다이오드(OLED(i,j))는 통상의 유기막/무기막 증착과 전도성층 패터닝 공정을 통해 형성할 수 있다. 또한, 상기 유기발광 다이오드(OLED(i,j)) 상에 유기막/무기막 증착공정을 반복하여 봉지층(ECL)을 형성함으로써 도 3 및 도 5에 도시된 표시패널을 형성할 수 있다.
또한, 도 9 및 도 10에 도시된 화소전극(PE)은 통상의 전도성층 패터닝 공정을 통해 형성할 수 있다. 그와 더불어 제2 표시기판(DS2)을 형성한 후, 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2)을 합착한다. 상기 제1 표시기판(DS1)과 상기 제2 표시기판(DS2)을 합착한 후, 액정층(LCL)을 주입하면, 도 9 및 10에 도시된 표시장치가 제조될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 표시패널 SCP: 반도체 패턴
SE: 입력전극 DE: 출력전극
AL: 활성층 GE: 제어전극
OLED(i,j): 유기발광 다이오드
Clc: 액정 커패시터

Claims (20)

  1. 화소영역과 주변영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치된 반도체 패턴;
    상기 베이스 기판 상에 배치된 절연층;
    상기 화소영역에 배치된 표시소자; 및
    상기 표시소자를 제어하는 제1 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 반도체 패턴의 제1 부분 상에 배치된 입력전극;
    상기 반도체 패턴의 제2 부분 상에 배치된 출력전극;
    상기 제1 부분과 상기 제2 부분을 연결하는 상기 반도체 패턴의 제3 부분; 및
    상기 제3 부분 상에 절연되게 배치된 제어전극을 포함하고,
    상기 절연층은 상기 제어전극 아래에 배치되고 상기 입력전극 및 상기 출력전극 중 적어도 하나의 전극을 커버하도록 배치되는 표시패널.
  2. 제1 항에 있어서,
    상기 반도체 패턴은 금속 산화물 반도체를 포함하는 것을 특징으로 하는 표시패널.
  3. 제2 항에 있어서,
    상기 제3 부분은,
    상기 제1 부분에 인접하고, 상기 금속 산화물 반도체로부터 환원된 금속을 포함하는 입력영역;
    상기 제2 부분에 인접하고, 상기 금속 산화물 반도체로부터 환원된 금속을 포함하는 출력영역;
    상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함하는 표시패널.
  4. 제3 항에 있어서,
    상기 입력영역 및 상기 출력영역은 상기 제3 부분의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함하는 표시패널.
  5. 제2 항에 있어서,
    상기 주변영역에 배치되고 상기 제1 박막 트랜지스터의 상기 입력전극에 연결된 데이터 라인 및 상기 제1 박막 트랜지스터의 상기 제어전극에 연결된 게이트 라인을 더 포함하고,
    상기 데이터 라인은 상기 반도체 패턴 상에 배치된 것을 특징으로 하는 표시패널.
  6. 제2 항에 있어서,
    상기 표시소자의 구동전류를 제어하는 제2 박막 트랜지스터, 및 상기 제1 박막 트랜지스터의 상기 출력전극에 연결된 하부전극 및 상기 제2 박막 트랜지스터의 제어전극에 연결된 상부전극을 포함하는 커패시터를 더 포함하고,
    상기 표시소자는 유기발광 다이오드를 포함하는 것을 특징으로 하는 표시패널.
  7. 제6 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 출력전극과 상기 하부전극은 동일한 물질을 포함하고,
    상기 제2 박막 트랜지스터의 상기 제어전극과 상기 상부전극은 동일한 물질을 포함하는 것을 특징으로 하는 표시패널.
  8. 제6 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 출력전극과 상기 하부전극은 동일한 층상에 배치되고,
    상기 제2 박막 트랜지스터의 상기 제어전극과 상기 상부전극은 동일한 층상에 배치된 것을 특징으로 하는 표시패널.
  9. 제6 항에 있어서,
    상기 유기발광 다이오드는,
    상기 제2 박막 트랜지스터의 출력전극에 연결된 제1 전극;
    상기 제1 전극 상에 배치된 유기발광층; 및
    상기 유기발광층 상에 배치된 제2 전극;
    을 포함하는 것을 특징으로 하는 표시패널.
  10. 제9 항에 있어서,
    상기 제2 박막 트랜지스터의 상기 제어전극과 상기 유기발광 다이오드의 상기 제1 전극은 동일한 물질을 포함하는 것을 특징으로 하는 표시패널.
  11. 제1 항에 있어서,
    상기 베이스 기판에 마주하는 대향기판 및 상기 베이스 기판과 상기 대향기판 사이에 배치된 액정층을 더 포함하고,
    상기 표시소자는 액정 커패시터를 포함하는 것을 특징으로 하는 표시패널.
  12. 베이스 기판;
    상기 베이스 기판 상에 배치된 금속 산화물 반도체 패턴;
    상기 베이스 기판 상에 배치된 절연층;
    상기 베이스 기판 상에 배치된 표시소자; 및
    상기 표시소자를 제어하는 박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터는,
    상기 금속 산화물 반도체 패턴의 제1 부분 상에 배치된 입력전극;
    상기 제1 부분에 연결된 상기 반도체 패턴의 제2 부분;
    상기 제2 부분에 연결되고, 상기 금속 산화물 반도체 패턴으로부터 환원된 금속을 포함하는 출력전극; 및
    상기 제2 부분 상에 절연되게 배치된 제어전극을 포함하고,
    상기 절연층은 상기 제어전극 아래에 배치되고 상기 입력전극 및 상기 출력전극 중 적어도 하나의 전극을 커버하도록 배치되는 표시패널.
  13. 제12 항에 있어서,
    상기 제2 부분은,
    상기 제1 부분에 연결되고 상기 금속 산화물 반도체로부터 환원된 금속을 포함하는 입력영역; 및
    상기 입력영역에 연결되고 상기 제어전극에 중첩하는 채널영역을 포함하는 표시패널.
  14. 제13 항에 있어서,
    상기 박막 트랜지스터를 커버하는 절연층을 더 포함하고,
    상기 표시소자는 상기 절연층을 관통하는 콘택홀을 통해 상기 출력전극에 연결된 전극을 포함하는 표시패널.
  15. 화소영역과 주변영역을 포함하는 베이스 기판 상에 반도체층 및 전도성층을 형성하는 단계;
    상기 반도체층과 상기 전도성층으로부터 제1 부분, 제2 부분, 및 상기 제1 부분과 상기 제2 부분을 연결하며 외부에 노출된 제3 부분을 포함하는 반도체 패턴, 상기 제1 부분 상에 배치된 박막 트랜지스터의 입력전극, 상기 제2 부분 상에 배치된 상기 박막 트랜지스터의 출력전극이 형성되도록 상기 반도체층 및 상기 전도성층을 패터닝하는 단계;
    상기 제3 부분의 적어도 일부에 중첩하고, 상기 반도체 패턴과 절연된 제어전극을 형성하는 단계; 및
    상기 화소영역 상에 상기 출력전극에 연결된 표시소자를 형성하는 단계를 포함하고,
    상기 반도체층 및 상기 전도성층을 패터닝하는 단계는,
    상기 전도성층 상에 포토레지스트층을 형성하는 단계;
    상기 제3 부분 상에 중첩하는 반투과영역 및 상기 제1 부분과 상기 제2 부분에 중첩하는 비투과영역을 포함하는 마스크를 사용하여 상기 제3 부분에 중첩하는 상기 포토레지스트층의 일부분이 제거되도록 상기 포토레지스트층을 1차 에싱하는 단계;
    상기 제3 부분에 중첩하는 상기 전도성층의 일부분이 노출되도록 상기 포토레지스트층을 2차 에싱하는 단계; 및
    상기 제3 부분이 노출되도록 상기 전도성층을 에칭하는 단계를 포함하는 표시패널의 제조방법.
  16. 제15 항에 있어서,
    상기 반도체 패턴은 금속 산화물 반도체를 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  17. 제16 항에 있어서,
    상기 제어전극을 형성한 이후에,
    상기 제3 부분으로부터 상기 제1 부분에 인접하고 금속층을 포함하는 입력영역, 상기 제2 부분에 인접하고 금속층을 포함하는 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역이 형성되도록 상기 제3 부분의 상기 제어전극으로부터 노출된 영역을 환원시키는 단계를 더 포함하는 표시패널의 제조방법.
  18. 삭제
  19. 제15 항에 있어서,
    상기 반도체층 및 상기 전도성층을 패터닝하는 단계는,
    상기 박막 트랜지스터의 상기 입력전극에 연결되고, 상기 주변영역에 배치된 데이터 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 표시패널의 제조방법.
  20. 제19 항에 있어서,
    상기 데이터 라인은 상기 반도체 패턴에 중첩하는 것을 특징으로 하는 것을 특징으로 하는 표시패널의 제조방법.
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