JP3602279B2 - アクティブマトリクス型表示回路およびその作製方法 - Google Patents
アクティブマトリクス型表示回路およびその作製方法 Download PDFInfo
- Publication number
- JP3602279B2 JP3602279B2 JP30868496A JP30868496A JP3602279B2 JP 3602279 B2 JP3602279 B2 JP 3602279B2 JP 30868496 A JP30868496 A JP 30868496A JP 30868496 A JP30868496 A JP 30868496A JP 3602279 B2 JP3602279 B2 JP 3602279B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- nitride film
- gate insulating
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000011159 matrix material Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 55
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 22
- 229920001721 polyimide Polymers 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- LFVLUOAHQIVABZ-UHFFFAOYSA-N Iodofenphos Chemical compound COP(=S)(OC)OC1=CC(Cl)=C(I)C=C1Cl LFVLUOAHQIVABZ-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 62
- 239000010410 layer Substances 0.000 description 56
- 239000012212 insulator Substances 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 26
- 239000010409 thin film Substances 0.000 description 17
- 239000004642 Polyimide Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本明細書で開示する発明は、トップゲイト型の薄膜トランジスタを用いたアクティブマトリクス型の表示装置の画素領域の回路構成に関する。特に、補助容量の構成に関する。
【０００２】
【従来の技術】
最近、安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まったことにある。
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの各画素のそれぞれに薄膜トランジスタを配置し、各画素電極に出入りする電荷を薄膜トランジスタのスイッチング機能により制御するものである。
【０００３】
各画素電極と対向電極との間には液晶が挟み込まれ、一種のコンデンサを形成している。従って、薄膜トランジスタによりこのコンデンサへの電荷の出入りを制御することで液晶の電気光学特性を変化させ、液晶パネルを透過する光を制御して画像表示を行うことが出来る。
また、このような構成でなるコンデンサは電流のリークにより次第にその保持電圧が減少するため、液晶の電気光学特性が変化して画像表示のコントラストが悪化するという問題を持つ。
【０００４】
そこで、液晶で構成されるコンデンサと直列に補助容量と呼ばれる別のコンデンサを設置し、リーク等で損失した電荷を液晶で構成されるコンデンサに供給する構成が一般的となっている。
従来のアクティブマトリクス型液晶表示装置の回路図を図４に示す。アクティブマトリクス型表示回路は、大きく３つの部分に分けられる。すなわち、ゲイト配線（スキャン配線、走査配線）６４を駆動するためのゲイトドライバー回路６２、データ配線（ソース配線、信号配線）６５を駆動するためのデータドライバー回路６１、画素の設けられたアクティブマトリクス回路６３である。このうち、データドライバー回路６１とゲイトドライバー回路６２は周辺回路と総称される。
【０００５】
アクティブマトリクス回路６３は、多数のゲイト配線６４とデータ配線６５が互いに交差するように設けられ、各々の交点には画素電極６７が設けられる。そして、画素電極に出入りする電荷を制御するためのスイッチング素子（薄膜トランジスタ）６６が設けられる。また、上述のようにリーク電流により画素の電圧の変動を抑制する目的で、補助容量６８が画素のコンデンサーと並列に設けられる。（図４）
【０００６】
なお、１０５で示されるのは薄膜トランジスタの活性層を構成する半導体層であり、１０６はデータ線とのコンタクト部、１０７は画素電極とのコンタクト部である。
補助容量の形成方法には様々なものが提案されているが、もっとも代表的な構成は薄膜トランジスタの活性層（半導体層）とゲイト配線の重なりを用いた構造のものである。図３には、その断面の様子を作製工程を説明することによって示す。基板４１上には真性の活性層４２を形成し、これに選択的にＮ型もしくはＰ型の不純物をドーピングして、導電性領域４４を形成する。さらに、活性層を覆ってゲイト絶縁膜４３を形成し、ゲイト配線４５、４６を形成する。（図３（Ａ））
【０００７】
一般的に、ゲイト配線４５と４６は互いに異なる行の配線を用いる。図の画素ではゲイト配線４５が薄膜トランジスタのゲイト電極として機能し、ゲイト配線４６は補助容量４９の電極として機能する。もし、ゲイト配線４５と４６を同じ行の配線とすると、薄膜トランジスタのドレインとゲイト電極との間の寄生容量が著しく大きくなり、スイッチングに支障をきたすからである。また、ゲイト配線４６は、図では補助容量を構成する目的のものであるが、開口率を高めるためにそのためのみに別に配線を形成することは通常はおこなわれない。
【０００８】
次に、ゲイト電極をマスクに用いて自己整合的に導電性領域４４と同じ導電型の不純物を注入し、ソース４７、ドレイン４８を形成する。こうして、ゲイト配線４６と導電性領域４４およびドレイン４８の間に補助容量４９が形成される。（図３（Ｂ））
その後、パッシベーション膜として窒化珪素層５０とポリイミド等の平坦化に適した材料の層５１よりなる第１の層間絶縁物を形成し、これをエッチングして、ソース４７に達するコンタクトホールを形成し、データ配線５２を設ける。（図３（Ｃ））
【０００９】
さて、薄膜トランジスタは光の照射により導電性が変動するので、それを防止するために遮光性を有する被膜（ブラックマトリクス）５４を薄膜トランジスタに重ねる。さらに、画素間の色、明るさが混合することや、画素の境界部分での電界の乱れによる表示不良を防止するために、画素間にも上記の遮光性の被膜を形成する。このため、この遮光性被膜はマトリクス状の形状を呈し、ブラックマトリクス（ＢＭ）と呼ばれる。ＢＭ５４は、第２の層間絶縁物５３上に形成される。（図３（Ｄ））
【００１０】
その後、第３の層間絶縁物５５を形成し、これをエッチングして、ドレイン４８（もしくは導電性領域４４）に達するコンタクトホールを形成し、さらに透明導電性被膜によって画素電極５６を形成する。ＢＭが絶縁性の材料で形成されていれば第３の層間絶縁物５５は不要である。（図３（Ｅ））
【００１１】
以上の工程のうち、主要な工程を羅列すると以下のようになる。
Ａ 活性層４２の形成工程
Ｂ 導電性領域４４を形成するための選択的ドーピング工程
Ｃ ゲイト絶縁膜４３の形成工程
Ｄ ゲイト配線４５、４６の形成工程
Ｅ ソース４７、ドレイン４８を形成するための自己整合的ドーピング工程
Ｆ 第１の層間絶縁物５０、５１の形成工程
Ｇ コンタクトホールの形成工程
Ｈ データ配線５２の形成工程
Ｉ 第２の層間絶縁物５３の形成工程
Ｊ ブラックマトリクス５４の形成工程
Ｋ 第３の層間絶縁物５５の形成工程
Ｌ コンタクトホールの形成工程
Ｍ 画素電極５６の形成工程
うち、フォトリソグラフィー工程を伴うのは、工程Ａ、Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程である。
【００１２】
【発明が解決しようとする課題】
上記の構造のアクティブマトリクス回路では、耐圧の高いゲイト絶縁膜を補助容量の絶縁体（誘電体）として用いることができるので、大きな容量が得られるという特徴を有している。しかしながら、以下のような欠点も有する。
（１）ドーピングの工程が２回必要であり、導電性領域４４を形成するためにはドーピング領域を画定するためのフォトリソグラフィー工程が必要である。
（２）ゲイト配線４６が補助容量の電極を兼ねているため、該配線の寄生容量が多大となり、動作速度、信号形状を鈍化させる。
【００１３】
上記（１）に関しては、上記工程Ｂの段階で、ソース、ドレインのドーピングもおこなってしまえば、ドーピング工程を１回とすることができる。しかし、その場合には、自己整合型のトランジスタとはならず、寄生容量が大きく、かつ、トランジスタごとにばらつく可能性がある。また、その場合にも、ドーピングの際のフォトリソグラフィー工程は必要である。
【００１４】
この改良型の工程は、以下のようになる。
Ａ 活性層４２の形成工程
Ｂ’導電性領域４４、ソース４７、ドレイン４８を形成するための選択的ドーピング工程
Ｃ ゲイト絶縁膜４３の形成工程
Ｄ ゲイト配線４５、４６の形成工程
（Ｅに相当する工程はない）
Ｆ 第１の層間絶縁物５０、５１の形成工程
Ｇ コンタクトホールの形成工程
Ｈ データ配線５２の形成工程
Ｉ 第２の層間絶縁物５３の形成工程
Ｊ ブラックマトリクス５４の形成工程
Ｋ 第３の層間絶縁物５５の形成工程
Ｌ コンタクトホールの形成工程
Ｍ 画素電極５６の形成工程
【００１５】
また、フォトリソグラフィー工程を伴うのは、工程Ａ、Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程である。
上記（２）に関しては、ゲイト配線と補助容量の配線を別々に設ける方法があるが、上述の通り、配線の占める面積が、その分だけ多くなるので、開口率が低下する。本発明は上記の問題（１）および（２）を改善せんとしてなされたものである。
【００１６】
【課題を解決するための手段】
本明細書で開示する発明は、補助容量として、ブラックマトリクスとＮ型もしくばＰ型の活性層との間で容量を形成し、その誘電体として、第１の層間絶縁物のパッシベーション膜として使用される窒化珪素層（図３の窒化珪素層５０に相当）を用いることを特徴とする。
【００１７】
本発明のアクティブマトリクス型表示回路は、
▲１▼トップゲイト型の薄膜トランジスタ、
▲２▼Ｎ型もしくはＰ型の活性層、
▲３▼ブラックマトリクスとして機能し、一定の電位に保持された導電性被膜、
▲４▼ゲイト配線およびデータ配線、
▲５▼ゲイト配線とデータ配線の間にあり、窒化珪素層とポリイミド層を有する第１の層間絶縁物（窒化珪素層はポリイミド層の下にある）、
▲６▼データ配線と導電性被膜の間にある第２の層間絶縁物
とを有する。
【００１８】
本発明の第１は、上記の構造において、第１の層間絶縁物のポリイミド層および前記第２の層間絶縁物がエッチングされた部分に、活性層と導電性被膜を両電極とし、少なくとも第１の層間絶縁物の窒化珪素層を誘電体とする補助容量が形成されていることを特徴とする。
【００１９】
本発明の第２は、上記の構造において、前記第１の層間絶縁物において、導電性被膜は、活性層と重なる部分において、第１の層間絶縁物の窒化珪素層と接する部分を有することを特徴とする。
上記本発明の第１もしくは第２において、補助容量の電極として機能する活性層が、薄膜トランジスタのソースもしくはドレインと連続している構造とすれば、回路構造が簡単で、専有面積も減らすことができる。
【００２０】
また、補助容量の誘電体としては、ゲイト絶縁膜と窒化珪素層の多層構造とすることも、窒化珪素層のみとすることも可能である。前者の場合には、ゲイト絶縁膜の耐圧性を活用することにより、ショートの確率が低下する。後者の場合には誘電体が薄くなり、かつ、誘電率の大きい窒化珪素を用いることにより、より大きな容量が得られる。
本発明の第１もしくは第２においては、窒化珪素層の厚さは１００ｎｍ以下、好ましくは５０ｎｍ以下とするとよい。
【００２１】
上記発明の構成を得るための主要な工程を羅列すると以下のようになる。
ａ 活性層の形成工程
（Ｂに相当する工程はない）
ｃ ゲイト絶縁膜の形成工程
ｄ ゲイト配線の形成工程
ｅ ソース、ドレイン（導電性領域）を形成するための自己整合的ドーピング工程
ｆ 第１の層間絶縁物（窒化珪素層を含む）の形成工程
ｇ コンタクトホールの形成工程
ｈ データ配線の形成工程
ｉ 第２の層間絶縁物の形成工程
ｘ 補助容量用の孔のエッチング工程
ｊ ブラックマトリクスの形成工程
ｋ 第３の層間絶縁物の形成工程
ｌ コンタクトホールの形成工程
ｍ 画素電極の形成工程
【００２２】
うち、フォトリソグラフィー工程を伴うのは、工程ａ、ｄ、ｇ、ｈ、ｘ、ｊ、ｌおよびｍの８工程である。
全工程数では、従来例の１３工程、その改良版の１２工程に対して、１３工程である。したがって、従来例の改良版に比較して劣っているように見えるが、薄膜トランジスタが自己整合的に形成されるという面で、優れているので工程数が１つ増加したとしても、本発明の優位性は変わらない。
また、フォトリソグラフィー工程の数に関しては、従来例、その改良型、本発明とも同じであり、薄膜トランジスタが自己整合型であることから、本発明は従来例と同等であり、ドーピング工程が１回である点で、従来例に優ると結論できる。
【００２３】
本発明では、ドーピング回数が１回とできることによる量産面での優位性があることは上記に示した通りである。加えて、本発明では、ゲイト配線が補助容量の電極とならないので、ゲイト信号の鈍化等の問題も生じない。しかし、このことは、本発明と従来例の構造とを組み合わせることを否定するものではない。組み合わせて、より大きな容量を得ることは有益である。また、上記工程に加えて、さらなる工程を付加して、より回路の高度化を図ることは本発明の主旨に反するものではない。例えば、より高度な構造の薄膜トランジスタを作製するために工程数が増加しても構わない。配線構造も同様である。
【００２４】
【実施例】
〔実施例１〕
本実施例の作製工程を図１に示す。まず、下地膜として酸化珪素膜を３００ｎｍの厚さにスパッタ法またはプラズマＣＶＤ法で成膜されたガラス基板１上に次に非晶質珪素膜を５０ｎｍの厚さにプラズマＣＶＤ法または減圧熱ＣＶＤ法で成膜する。そして加熱またはレーザー光の照射によって、結晶性珪素膜を得る。これをエッチングすることにより、薄膜トランジスタの活性層２を得る。
【００２５】
次にゲイト絶縁膜として酸化珪素膜３をプラズマＣＶＤ法または減圧熱ＣＶＤ法またはスパッタ法により、１００ｎｍの厚さに成膜する。そして、燐を有する多結晶珪素膜を減圧ＣＶＤ法で５００ｎｍの厚さに成膜し、これをエッチングすることにより、ゲイト配線４を得る。（図１（Ａ））
【００２６】
次に，Ｎ型を付与する不純物であるリンのイオンを５×１０１４〜５×１０１５原子／ｃｍ３ のドーズ量で注入することにより、ソース５とドレイン６とを形成する。いずれもＮ型となる。不純物イオンの注入後、加熱処理またはレーザー光の照射、または強光の照射を行うことにより、不純物イオンの注入が行われた領域の活性化を行う。（図１（Ｂ））
【００２７】
次に窒化珪素膜７をシランとアンモニア、またはシランとＮ2Ｏ、またはシランとアンモニアとＮ2Ｏを用いたプラズマＣＶＤ法により形成する。この窒化珪素膜７は２５〜１００ｎｍ、ここでは５０ｎｍの厚さに成膜する。この窒化珪素膜の成膜方法は、ジクロールシランとアンモニアを用いる方法でもよい。また減圧熱ＣＶＤ法や光ＣＶＤ法を用いるのでもよい。
【００２８】
窒化珪素膜の形成後、３５０℃の温度で２時間の加熱処理を施すことにより、先の不純物イオン注入で損傷した酸化珪素膜３とソース５とドレイン６の表面のアニールを行う。この工程では、窒化珪素膜７から水素が拡散することにより、酸化珪素膜３とソース５とドレイン領域６の表面に存在している欠陥が除去される。さらに、ゲイト配線４の下のチャネル形成領域にも水素が拡散し、欠陥が除去される。
【００２９】
続いて、スピンコーティング法によって、ポリイミド層８を少なくとも８００ｎｍ以上、好ましくは１．５μｍの厚さに成膜する。ポリイミド層の表面は平坦に形成される。かくして、窒化珪素層７とポリイミド層８よりなる層間絶縁物を形成する。
その後、ポリイミド層８、窒化珪素層７、酸化珪素膜３をエッチングして、ソース５に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ６００ｎｍのアルミニウム膜を形成し、これをエッチングして、データ配線９を形成する。データ配線９はソース５とコンタクトする。（図１（Ｃ））
【００３０】
ここまでの工程で得られた回路を上から見た様子を図５（Ａ）に示す。番号は図１のものに対応する。（図５（Ａ））
次に、厚さ８００ｎｍの第２の層間絶縁物としてポリイミド層１０を形成する。そして、ポリイミド層８および１０をエッチングして、補助容量用の孔を形成する。さらに、厚さ１００ｎｍのチタン膜をスパッタリング法で成膜する。勿論、クロム膜やアルミニウム膜等の金属膜を用いてもよい。そして、これをエッチングし、ブラックマトリクス１１を形成する。ブラックマトリクス１１は先に形成した補助容量用の孔を覆うように形成する。（図１（Ｄ））
【００３１】
ここまでの工程で得られる補助容量用の孔１４とブラックマトリクス１１を上から見た様子を図５（Ｂ）に示す。番号は図１のものに対応する。補助容量用の孔１４とブラックマトリクス１１の重なった部分に補助容量が形成される。（図５（Ｂ））
さらに、第３の層間絶縁物として、厚さ５０００のポリイミド膜１２を成膜し、ポリイミド膜８、１０および１２と窒化珪素層７、酸化珪素膜３をエッチングして、ドレイン６に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ１００ｎｍのＩＴＯ（インディウム錫酸化物）膜を形成し、これをエッチングして、画素電極１３を形成する。（図１（Ｅ））
【００３２】
かくして、アクティブマトリクス回路が完成する。本実施例のように、ポリイミド膜により絶縁層を形成すると平坦化が容易であり、効果が大きい。本実施例では、補助容量はブラックマトリクス１１とドレイン６の重なる部分１４に得られ、誘電体はゲイト絶縁膜として用いられる酸化珪素膜３と窒化珪素層７の多層膜である。もちろん、酸化珪素膜３は、その後、ドーピング工程で相当のダメージを受けているので、ゲイト絶縁膜として用いられるだけの耐性はないが、絶縁性は十分である。
【００３３】
〔実施例２〕
本実施例の作製工程を図２に示す。まず、下地膜のコーティングされた石英基板２１上に厚さ１００ｎｍの結晶性珪素膜の活性層２２を形成する。そして、これを熱酸化することにより、その表面に厚さ１００ｎｍの酸化珪素膜２３を得る。酸化珪素膜２３はゲイト絶縁膜として機能する。さらに、燐を有する多結晶珪素膜を減圧ＣＶＤ法で５００ｎｍの厚さに成膜し、これをエッチングすることにより、ゲイト配線２４を得る。（図２（Ａ））
【００３４】
次に、Ｎ型を付与する不純物であるリンのイオンを５×１０１２〜５×１０１３原子／ｃｍ３ のドーズ量で注入することにより、低濃度不純物領域２８を得る。さらに、異方性エッチング技術を利用した公知の側壁形成技術を用いて、ゲイト配線２４の側面に絶縁物の側壁２５を得る。その際には、酸化珪素膜２３は、ゲイト配線２４と側壁２６以外の部分はエッチングされ、ゲイト絶縁膜２６のみが残存する。
【００３５】
そして、この状態でリンのイオンを５×１０１４〜５×１０１５原子／ｃｍ３ のドーズ量で注入することにより、ソース２９とドレイン２７とを形成する。不純物イオンの注入後、加熱処理を行うことにより、不純物イオンの注入が行われた領域の活性化を行う。以上のドーピング工程の詳細については、例えば、特開平８−１８０５５に開示されている。（図２（Ｂ））
【００３６】
次に窒化珪素層３０およびポリイミド層３１を実施例１と同じ条件で形成する。実施例１と異なり、本実施例では窒化珪素層３０はソース２９、ドレイン２７と直接、接する。次に、ポリイミド層３１と窒化珪素層３０をエッチングして、ソース２９に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ６００ｎｍのアルミニウム膜を形成し、これをエッチングして、データ配線３２を形成する。データ配線３２はソース２９とコンタクトする。ここまでの工程で得られた回路を上から見た様子は図５（Ａ）に示すものと同等である。（図２（Ｃ））
【００３７】
次に、厚さ８００ｎｍの第２の層間絶縁物としてポリイミド層３３を形成する。そして、ポリイミド層３１および３３をエッチングして、補助容量用の孔を形成する。さらに、厚さ１００ｎｍのチタン膜をスパッタリング法で成膜し、これをエッチングし、ブラックマトリクス３４を形成する。ここまでの工程で得られた回路を上から見た様子は図５（Ａ）に示すものと同等である。（図２（Ｄ））
【００３８】
さらに、第３の層間絶縁物として、厚さ５０００のポリイミド膜３５を成膜し、ポリイミド膜３１、３３および３５と窒化珪素層３０をエッチングして、ドレイン２７に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ１００ｎｍのＩＴＯ（インディウム錫酸化物）膜を形成し、これをエッチングして、画素電極３６を形成する。（図１（Ｅ））
【００３９】
かくして、アクティブマトリクス回路が完成する。本実施例では、補助容量はブラックマトリクス３４とドレイン２７の重なる部分３７に得られ、窒化珪素層３０である。窒化珪素は誘電率が高いので、少ない面積で大きな容量が得られる。
【００４０】
【発明の効果】
Ｎ型またはＰ型の活性層とブラックマトリクスとして用いられる導電性被膜とを電極とし、パッシベーション膜として形成される窒化珪素層を誘電体として補助容量を形成することにより、従来の問題点が解決されることが明らかになった。このように本発明は産業上、有益である。
【図面の簡単な説明】
【図１】実施例１のアクティブマトリクス回路の作製工程断面図を示す。
【図２】実施例２のアクティブマトリクス回路の作製工程断面図を示す。
【図３】従来のアクティブマトリクス回路の作製工程断面図を示す。
【図４】一般的なアクティブマトリクス回路の回路図を示す。
【図５】実施例１のアクティブマトリクス回路の作製工程上面図を示す。
【符号の説明】
１ ガラス基板
２ 活性層
３ 酸化珪素膜（ゲイト絶縁膜）
４ ゲイト配線
５ ソース
６ ドレイン
７ 窒化珪素層
８、１０、１２ ポリイミド層
９ データ配線
１１ ブラックマトリクス
１３ 画素電極
１４ 補助容量
【発明の属する技術分野】
本明細書で開示する発明は、トップゲイト型の薄膜トランジスタを用いたアクティブマトリクス型の表示装置の画素領域の回路構成に関する。特に、補助容量の構成に関する。
【０００２】
【従来の技術】
最近、安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まったことにある。
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの各画素のそれぞれに薄膜トランジスタを配置し、各画素電極に出入りする電荷を薄膜トランジスタのスイッチング機能により制御するものである。
【０００３】
各画素電極と対向電極との間には液晶が挟み込まれ、一種のコンデンサを形成している。従って、薄膜トランジスタによりこのコンデンサへの電荷の出入りを制御することで液晶の電気光学特性を変化させ、液晶パネルを透過する光を制御して画像表示を行うことが出来る。
また、このような構成でなるコンデンサは電流のリークにより次第にその保持電圧が減少するため、液晶の電気光学特性が変化して画像表示のコントラストが悪化するという問題を持つ。
【０００４】
そこで、液晶で構成されるコンデンサと直列に補助容量と呼ばれる別のコンデンサを設置し、リーク等で損失した電荷を液晶で構成されるコンデンサに供給する構成が一般的となっている。
従来のアクティブマトリクス型液晶表示装置の回路図を図４に示す。アクティブマトリクス型表示回路は、大きく３つの部分に分けられる。すなわち、ゲイト配線（スキャン配線、走査配線）６４を駆動するためのゲイトドライバー回路６２、データ配線（ソース配線、信号配線）６５を駆動するためのデータドライバー回路６１、画素の設けられたアクティブマトリクス回路６３である。このうち、データドライバー回路６１とゲイトドライバー回路６２は周辺回路と総称される。
【０００５】
アクティブマトリクス回路６３は、多数のゲイト配線６４とデータ配線６５が互いに交差するように設けられ、各々の交点には画素電極６７が設けられる。そして、画素電極に出入りする電荷を制御するためのスイッチング素子（薄膜トランジスタ）６６が設けられる。また、上述のようにリーク電流により画素の電圧の変動を抑制する目的で、補助容量６８が画素のコンデンサーと並列に設けられる。（図４）
【０００６】
なお、１０５で示されるのは薄膜トランジスタの活性層を構成する半導体層であり、１０６はデータ線とのコンタクト部、１０７は画素電極とのコンタクト部である。
補助容量の形成方法には様々なものが提案されているが、もっとも代表的な構成は薄膜トランジスタの活性層（半導体層）とゲイト配線の重なりを用いた構造のものである。図３には、その断面の様子を作製工程を説明することによって示す。基板４１上には真性の活性層４２を形成し、これに選択的にＮ型もしくはＰ型の不純物をドーピングして、導電性領域４４を形成する。さらに、活性層を覆ってゲイト絶縁膜４３を形成し、ゲイト配線４５、４６を形成する。（図３（Ａ））
【０００７】
一般的に、ゲイト配線４５と４６は互いに異なる行の配線を用いる。図の画素ではゲイト配線４５が薄膜トランジスタのゲイト電極として機能し、ゲイト配線４６は補助容量４９の電極として機能する。もし、ゲイト配線４５と４６を同じ行の配線とすると、薄膜トランジスタのドレインとゲイト電極との間の寄生容量が著しく大きくなり、スイッチングに支障をきたすからである。また、ゲイト配線４６は、図では補助容量を構成する目的のものであるが、開口率を高めるためにそのためのみに別に配線を形成することは通常はおこなわれない。
【０００８】
次に、ゲイト電極をマスクに用いて自己整合的に導電性領域４４と同じ導電型の不純物を注入し、ソース４７、ドレイン４８を形成する。こうして、ゲイト配線４６と導電性領域４４およびドレイン４８の間に補助容量４９が形成される。（図３（Ｂ））
その後、パッシベーション膜として窒化珪素層５０とポリイミド等の平坦化に適した材料の層５１よりなる第１の層間絶縁物を形成し、これをエッチングして、ソース４７に達するコンタクトホールを形成し、データ配線５２を設ける。（図３（Ｃ））
【０００９】
さて、薄膜トランジスタは光の照射により導電性が変動するので、それを防止するために遮光性を有する被膜（ブラックマトリクス）５４を薄膜トランジスタに重ねる。さらに、画素間の色、明るさが混合することや、画素の境界部分での電界の乱れによる表示不良を防止するために、画素間にも上記の遮光性の被膜を形成する。このため、この遮光性被膜はマトリクス状の形状を呈し、ブラックマトリクス（ＢＭ）と呼ばれる。ＢＭ５４は、第２の層間絶縁物５３上に形成される。（図３（Ｄ））
【００１０】
その後、第３の層間絶縁物５５を形成し、これをエッチングして、ドレイン４８（もしくは導電性領域４４）に達するコンタクトホールを形成し、さらに透明導電性被膜によって画素電極５６を形成する。ＢＭが絶縁性の材料で形成されていれば第３の層間絶縁物５５は不要である。（図３（Ｅ））
【００１１】
以上の工程のうち、主要な工程を羅列すると以下のようになる。
Ａ 活性層４２の形成工程
Ｂ 導電性領域４４を形成するための選択的ドーピング工程
Ｃ ゲイト絶縁膜４３の形成工程
Ｄ ゲイト配線４５、４６の形成工程
Ｅ ソース４７、ドレイン４８を形成するための自己整合的ドーピング工程
Ｆ 第１の層間絶縁物５０、５１の形成工程
Ｇ コンタクトホールの形成工程
Ｈ データ配線５２の形成工程
Ｉ 第２の層間絶縁物５３の形成工程
Ｊ ブラックマトリクス５４の形成工程
Ｋ 第３の層間絶縁物５５の形成工程
Ｌ コンタクトホールの形成工程
Ｍ 画素電極５６の形成工程
うち、フォトリソグラフィー工程を伴うのは、工程Ａ、Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程である。
【００１２】
【発明が解決しようとする課題】
上記の構造のアクティブマトリクス回路では、耐圧の高いゲイト絶縁膜を補助容量の絶縁体（誘電体）として用いることができるので、大きな容量が得られるという特徴を有している。しかしながら、以下のような欠点も有する。
（１）ドーピングの工程が２回必要であり、導電性領域４４を形成するためにはドーピング領域を画定するためのフォトリソグラフィー工程が必要である。
（２）ゲイト配線４６が補助容量の電極を兼ねているため、該配線の寄生容量が多大となり、動作速度、信号形状を鈍化させる。
【００１３】
上記（１）に関しては、上記工程Ｂの段階で、ソース、ドレインのドーピングもおこなってしまえば、ドーピング工程を１回とすることができる。しかし、その場合には、自己整合型のトランジスタとはならず、寄生容量が大きく、かつ、トランジスタごとにばらつく可能性がある。また、その場合にも、ドーピングの際のフォトリソグラフィー工程は必要である。
【００１４】
この改良型の工程は、以下のようになる。
Ａ 活性層４２の形成工程
Ｂ’導電性領域４４、ソース４７、ドレイン４８を形成するための選択的ドーピング工程
Ｃ ゲイト絶縁膜４３の形成工程
Ｄ ゲイト配線４５、４６の形成工程
（Ｅに相当する工程はない）
Ｆ 第１の層間絶縁物５０、５１の形成工程
Ｇ コンタクトホールの形成工程
Ｈ データ配線５２の形成工程
Ｉ 第２の層間絶縁物５３の形成工程
Ｊ ブラックマトリクス５４の形成工程
Ｋ 第３の層間絶縁物５５の形成工程
Ｌ コンタクトホールの形成工程
Ｍ 画素電極５６の形成工程
【００１５】
また、フォトリソグラフィー工程を伴うのは、工程Ａ、Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程である。
上記（２）に関しては、ゲイト配線と補助容量の配線を別々に設ける方法があるが、上述の通り、配線の占める面積が、その分だけ多くなるので、開口率が低下する。本発明は上記の問題（１）および（２）を改善せんとしてなされたものである。
【００１６】
【課題を解決するための手段】
本明細書で開示する発明は、補助容量として、ブラックマトリクスとＮ型もしくばＰ型の活性層との間で容量を形成し、その誘電体として、第１の層間絶縁物のパッシベーション膜として使用される窒化珪素層（図３の窒化珪素層５０に相当）を用いることを特徴とする。
【００１７】
本発明のアクティブマトリクス型表示回路は、
▲１▼トップゲイト型の薄膜トランジスタ、
▲２▼Ｎ型もしくはＰ型の活性層、
▲３▼ブラックマトリクスとして機能し、一定の電位に保持された導電性被膜、
▲４▼ゲイト配線およびデータ配線、
▲５▼ゲイト配線とデータ配線の間にあり、窒化珪素層とポリイミド層を有する第１の層間絶縁物（窒化珪素層はポリイミド層の下にある）、
▲６▼データ配線と導電性被膜の間にある第２の層間絶縁物
とを有する。
【００１８】
本発明の第１は、上記の構造において、第１の層間絶縁物のポリイミド層および前記第２の層間絶縁物がエッチングされた部分に、活性層と導電性被膜を両電極とし、少なくとも第１の層間絶縁物の窒化珪素層を誘電体とする補助容量が形成されていることを特徴とする。
【００１９】
本発明の第２は、上記の構造において、前記第１の層間絶縁物において、導電性被膜は、活性層と重なる部分において、第１の層間絶縁物の窒化珪素層と接する部分を有することを特徴とする。
上記本発明の第１もしくは第２において、補助容量の電極として機能する活性層が、薄膜トランジスタのソースもしくはドレインと連続している構造とすれば、回路構造が簡単で、専有面積も減らすことができる。
【００２０】
また、補助容量の誘電体としては、ゲイト絶縁膜と窒化珪素層の多層構造とすることも、窒化珪素層のみとすることも可能である。前者の場合には、ゲイト絶縁膜の耐圧性を活用することにより、ショートの確率が低下する。後者の場合には誘電体が薄くなり、かつ、誘電率の大きい窒化珪素を用いることにより、より大きな容量が得られる。
本発明の第１もしくは第２においては、窒化珪素層の厚さは１００ｎｍ以下、好ましくは５０ｎｍ以下とするとよい。
【００２１】
上記発明の構成を得るための主要な工程を羅列すると以下のようになる。
ａ 活性層の形成工程
（Ｂに相当する工程はない）
ｃ ゲイト絶縁膜の形成工程
ｄ ゲイト配線の形成工程
ｅ ソース、ドレイン（導電性領域）を形成するための自己整合的ドーピング工程
ｆ 第１の層間絶縁物（窒化珪素層を含む）の形成工程
ｇ コンタクトホールの形成工程
ｈ データ配線の形成工程
ｉ 第２の層間絶縁物の形成工程
ｘ 補助容量用の孔のエッチング工程
ｊ ブラックマトリクスの形成工程
ｋ 第３の層間絶縁物の形成工程
ｌ コンタクトホールの形成工程
ｍ 画素電極の形成工程
【００２２】
うち、フォトリソグラフィー工程を伴うのは、工程ａ、ｄ、ｇ、ｈ、ｘ、ｊ、ｌおよびｍの８工程である。
全工程数では、従来例の１３工程、その改良版の１２工程に対して、１３工程である。したがって、従来例の改良版に比較して劣っているように見えるが、薄膜トランジスタが自己整合的に形成されるという面で、優れているので工程数が１つ増加したとしても、本発明の優位性は変わらない。
また、フォトリソグラフィー工程の数に関しては、従来例、その改良型、本発明とも同じであり、薄膜トランジスタが自己整合型であることから、本発明は従来例と同等であり、ドーピング工程が１回である点で、従来例に優ると結論できる。
【００２３】
本発明では、ドーピング回数が１回とできることによる量産面での優位性があることは上記に示した通りである。加えて、本発明では、ゲイト配線が補助容量の電極とならないので、ゲイト信号の鈍化等の問題も生じない。しかし、このことは、本発明と従来例の構造とを組み合わせることを否定するものではない。組み合わせて、より大きな容量を得ることは有益である。また、上記工程に加えて、さらなる工程を付加して、より回路の高度化を図ることは本発明の主旨に反するものではない。例えば、より高度な構造の薄膜トランジスタを作製するために工程数が増加しても構わない。配線構造も同様である。
【００２４】
【実施例】
〔実施例１〕
本実施例の作製工程を図１に示す。まず、下地膜として酸化珪素膜を３００ｎｍの厚さにスパッタ法またはプラズマＣＶＤ法で成膜されたガラス基板１上に次に非晶質珪素膜を５０ｎｍの厚さにプラズマＣＶＤ法または減圧熱ＣＶＤ法で成膜する。そして加熱またはレーザー光の照射によって、結晶性珪素膜を得る。これをエッチングすることにより、薄膜トランジスタの活性層２を得る。
【００２５】
次にゲイト絶縁膜として酸化珪素膜３をプラズマＣＶＤ法または減圧熱ＣＶＤ法またはスパッタ法により、１００ｎｍの厚さに成膜する。そして、燐を有する多結晶珪素膜を減圧ＣＶＤ法で５００ｎｍの厚さに成膜し、これをエッチングすることにより、ゲイト配線４を得る。（図１（Ａ））
【００２６】
次に，Ｎ型を付与する不純物であるリンのイオンを５×１０１４〜５×１０１５原子／ｃｍ３ のドーズ量で注入することにより、ソース５とドレイン６とを形成する。いずれもＮ型となる。不純物イオンの注入後、加熱処理またはレーザー光の照射、または強光の照射を行うことにより、不純物イオンの注入が行われた領域の活性化を行う。（図１（Ｂ））
【００２７】
次に窒化珪素膜７をシランとアンモニア、またはシランとＮ2Ｏ、またはシランとアンモニアとＮ2Ｏを用いたプラズマＣＶＤ法により形成する。この窒化珪素膜７は２５〜１００ｎｍ、ここでは５０ｎｍの厚さに成膜する。この窒化珪素膜の成膜方法は、ジクロールシランとアンモニアを用いる方法でもよい。また減圧熱ＣＶＤ法や光ＣＶＤ法を用いるのでもよい。
【００２８】
窒化珪素膜の形成後、３５０℃の温度で２時間の加熱処理を施すことにより、先の不純物イオン注入で損傷した酸化珪素膜３とソース５とドレイン６の表面のアニールを行う。この工程では、窒化珪素膜７から水素が拡散することにより、酸化珪素膜３とソース５とドレイン領域６の表面に存在している欠陥が除去される。さらに、ゲイト配線４の下のチャネル形成領域にも水素が拡散し、欠陥が除去される。
【００２９】
続いて、スピンコーティング法によって、ポリイミド層８を少なくとも８００ｎｍ以上、好ましくは１．５μｍの厚さに成膜する。ポリイミド層の表面は平坦に形成される。かくして、窒化珪素層７とポリイミド層８よりなる層間絶縁物を形成する。
その後、ポリイミド層８、窒化珪素層７、酸化珪素膜３をエッチングして、ソース５に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ６００ｎｍのアルミニウム膜を形成し、これをエッチングして、データ配線９を形成する。データ配線９はソース５とコンタクトする。（図１（Ｃ））
【００３０】
ここまでの工程で得られた回路を上から見た様子を図５（Ａ）に示す。番号は図１のものに対応する。（図５（Ａ））
次に、厚さ８００ｎｍの第２の層間絶縁物としてポリイミド層１０を形成する。そして、ポリイミド層８および１０をエッチングして、補助容量用の孔を形成する。さらに、厚さ１００ｎｍのチタン膜をスパッタリング法で成膜する。勿論、クロム膜やアルミニウム膜等の金属膜を用いてもよい。そして、これをエッチングし、ブラックマトリクス１１を形成する。ブラックマトリクス１１は先に形成した補助容量用の孔を覆うように形成する。（図１（Ｄ））
【００３１】
ここまでの工程で得られる補助容量用の孔１４とブラックマトリクス１１を上から見た様子を図５（Ｂ）に示す。番号は図１のものに対応する。補助容量用の孔１４とブラックマトリクス１１の重なった部分に補助容量が形成される。（図５（Ｂ））
さらに、第３の層間絶縁物として、厚さ５０００のポリイミド膜１２を成膜し、ポリイミド膜８、１０および１２と窒化珪素層７、酸化珪素膜３をエッチングして、ドレイン６に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ１００ｎｍのＩＴＯ（インディウム錫酸化物）膜を形成し、これをエッチングして、画素電極１３を形成する。（図１（Ｅ））
【００３２】
かくして、アクティブマトリクス回路が完成する。本実施例のように、ポリイミド膜により絶縁層を形成すると平坦化が容易であり、効果が大きい。本実施例では、補助容量はブラックマトリクス１１とドレイン６の重なる部分１４に得られ、誘電体はゲイト絶縁膜として用いられる酸化珪素膜３と窒化珪素層７の多層膜である。もちろん、酸化珪素膜３は、その後、ドーピング工程で相当のダメージを受けているので、ゲイト絶縁膜として用いられるだけの耐性はないが、絶縁性は十分である。
【００３３】
〔実施例２〕
本実施例の作製工程を図２に示す。まず、下地膜のコーティングされた石英基板２１上に厚さ１００ｎｍの結晶性珪素膜の活性層２２を形成する。そして、これを熱酸化することにより、その表面に厚さ１００ｎｍの酸化珪素膜２３を得る。酸化珪素膜２３はゲイト絶縁膜として機能する。さらに、燐を有する多結晶珪素膜を減圧ＣＶＤ法で５００ｎｍの厚さに成膜し、これをエッチングすることにより、ゲイト配線２４を得る。（図２（Ａ））
【００３４】
次に、Ｎ型を付与する不純物であるリンのイオンを５×１０１２〜５×１０１３原子／ｃｍ３ のドーズ量で注入することにより、低濃度不純物領域２８を得る。さらに、異方性エッチング技術を利用した公知の側壁形成技術を用いて、ゲイト配線２４の側面に絶縁物の側壁２５を得る。その際には、酸化珪素膜２３は、ゲイト配線２４と側壁２６以外の部分はエッチングされ、ゲイト絶縁膜２６のみが残存する。
【００３５】
そして、この状態でリンのイオンを５×１０１４〜５×１０１５原子／ｃｍ３ のドーズ量で注入することにより、ソース２９とドレイン２７とを形成する。不純物イオンの注入後、加熱処理を行うことにより、不純物イオンの注入が行われた領域の活性化を行う。以上のドーピング工程の詳細については、例えば、特開平８−１８０５５に開示されている。（図２（Ｂ））
【００３６】
次に窒化珪素層３０およびポリイミド層３１を実施例１と同じ条件で形成する。実施例１と異なり、本実施例では窒化珪素層３０はソース２９、ドレイン２７と直接、接する。次に、ポリイミド層３１と窒化珪素層３０をエッチングして、ソース２９に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ６００ｎｍのアルミニウム膜を形成し、これをエッチングして、データ配線３２を形成する。データ配線３２はソース２９とコンタクトする。ここまでの工程で得られた回路を上から見た様子は図５（Ａ）に示すものと同等である。（図２（Ｃ））
【００３７】
次に、厚さ８００ｎｍの第２の層間絶縁物としてポリイミド層３３を形成する。そして、ポリイミド層３１および３３をエッチングして、補助容量用の孔を形成する。さらに、厚さ１００ｎｍのチタン膜をスパッタリング法で成膜し、これをエッチングし、ブラックマトリクス３４を形成する。ここまでの工程で得られた回路を上から見た様子は図５（Ａ）に示すものと同等である。（図２（Ｄ））
【００３８】
さらに、第３の層間絶縁物として、厚さ５０００のポリイミド膜３５を成膜し、ポリイミド膜３１、３３および３５と窒化珪素層３０をエッチングして、ドレイン２７に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ１００ｎｍのＩＴＯ（インディウム錫酸化物）膜を形成し、これをエッチングして、画素電極３６を形成する。（図１（Ｅ））
【００３９】
かくして、アクティブマトリクス回路が完成する。本実施例では、補助容量はブラックマトリクス３４とドレイン２７の重なる部分３７に得られ、窒化珪素層３０である。窒化珪素は誘電率が高いので、少ない面積で大きな容量が得られる。
【００４０】
【発明の効果】
Ｎ型またはＰ型の活性層とブラックマトリクスとして用いられる導電性被膜とを電極とし、パッシベーション膜として形成される窒化珪素層を誘電体として補助容量を形成することにより、従来の問題点が解決されることが明らかになった。このように本発明は産業上、有益である。
【図面の簡単な説明】
【図１】実施例１のアクティブマトリクス回路の作製工程断面図を示す。
【図２】実施例２のアクティブマトリクス回路の作製工程断面図を示す。
【図３】従来のアクティブマトリクス回路の作製工程断面図を示す。
【図４】一般的なアクティブマトリクス回路の回路図を示す。
【図５】実施例１のアクティブマトリクス回路の作製工程上面図を示す。
【符号の説明】
１ ガラス基板
２ 活性層
３ 酸化珪素膜（ゲイト絶縁膜）
４ ゲイト配線
５ ソース
６ ドレイン
７ 窒化珪素層
８、１０、１２ ポリイミド層
９ データ配線
１１ ブラックマトリクス
１３ 画素電極
１４ 補助容量
Claims (13)
- 基板上に形成されたＮ型またはＰ型の領域を有する活性層と、
前記活性層上に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極と、
前記Ｎ型またはＰ型の領域に接し且つ前記ゲイト電極上に形成された窒化珪素膜と、
前記窒化珪素膜の一部を露出する孔を有し、前記窒化珪素膜上に形成された平坦化膜と、
前記窒化珪素膜の露出部分に接するとともに前記平坦化膜上に形成された金属膜とを有し、
前記活性層と前記金属膜を両電極とし前記窒化珪素膜の露出部分を誘電体とする補助容量が形成されていることを特徴とするアクティブマトリクス型表示回路。 - 基板上に形成されたＮ型またはＰ型の領域を有する活性層と、
前記活性層上に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極と、
前記ゲイト絶縁膜及び前記ゲイト電極上に形成された窒化珪素膜と、
前記窒化珪素膜の一部を露出する孔を有し、前記窒化珪素膜上に形成された平坦化膜と、
前記窒化珪素膜の露出部分に接するとともに前記平坦化膜上に形成された金属膜とを有し、
前記活性層と前記金属膜を両電極とし前記窒化珪素膜の露出部分及び前記ゲイト絶縁膜を誘電体とする補助容量が形成されていることを特徴とするアクティブマトリクス型表示回路。 - 基板上に形成されたソース及びドレインを有する活性層と、
前記活性層上に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極と、
前記ソース及びドレインに接し且つ前記ゲイト電極上に形成された窒化珪素膜と、
前記窒化珪素膜の一部を露出する孔を有し、前記窒化珪素膜上に形成された平坦化膜と、
前記窒化珪素膜の露出部分に接するとともに前記平坦化膜上に形成された金属膜とを有し、
前記ドレインと前記金属膜を両電極とし前記窒化珪素膜の露出部分を誘電体とする補助容量が形成されていることを特徴とするアクティブマトリクス型表示回路。 - 基板上に形成されたソース及びドレインを有する活性層と、
前記活性層上に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極と、
前記ゲイト絶縁膜及び前記ゲイト電極上に形成された窒化珪素膜と、
前記窒化珪素膜の一部を露出する孔を有し、前記窒化珪素膜上に形成された平坦化膜と、
前記窒化珪素膜の露出部分に接するとともに前記平坦化膜上に形成された金属膜とを有し、
前記ドレインと前記金属膜を両電極とし前記窒化珪素膜の露出部分及び前記ゲイト絶縁膜を誘電体とする補助容量が形成されていることを特徴とするアクティブマトリクス型表示回路。 - 請求項1乃至請求項４のいずれか一において、前記窒化珪素膜の厚さは100 ｎｍ以下であることを特徴とするアクティブマトリクス型表示回路。
- 請求項１乃至請求項５のいずれか一において、前記平坦化膜はポリイミド膜であることを特徴とするアクティブマトリクス型表示回路。
- 請求項１乃至請求項６のいずれか一において、前記平坦化膜は二層でなることを特徴とするアクティブマトリクス型表示回路。
- 請求項７において、前記活性層に接続されたデータ配線は前記二層でなる平坦化膜の間にあることを特徴とするアクティブマトリクス型表示回路。
- 請求項１乃至請求項８のいずれか一において、前記金属膜はチタン膜、クロム膜またはアルミニウム膜であることを特徴とするアクティブマトリクス型表示回路。
- 請求項１乃至請求項９のいずれか一において、前記金属膜はブラックマ トリクスであることを特徴とするアクティブマトリクス型表示回路。
- N 型または P 型の領域を有する活性層を形成し、
前記活性層上にゲイト絶縁膜を介してゲイト電極を形成し、
前記ゲイト絶縁膜及び前記ゲイト電極上に窒化珪素膜を形成し、
前記窒化珪素膜上に平坦化膜を形成し、
前記平坦化膜の一部をエッチングして、前記窒化珪素膜の一部を露出させ、
前記窒化珪素膜の露出部分に接するように、前記平坦化膜上に金属膜を形成し、
前記活性層と前記金属膜を両電極とし前記窒化珪素膜の露出部分及び前記ゲイト絶縁膜を誘電体とする補助容量が形成されていることを特徴とするアクティブマトリクス型表示回路の作製方法。 - 請求項１１において、前記金属膜はチタン膜、クロム膜またはアルミニウム膜であることを特徴とするアクティブマトリクス型表示回路の作製方法。
- 請求項１１または請求項１２において、前記金属膜はブラックマトリクスであることを特徴とするアクティブマトリクス型表示回路の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30868496A JP3602279B2 (ja) | 1996-11-04 | 1996-11-04 | アクティブマトリクス型表示回路およびその作製方法 |
| US08/962,047 US6262438B1 (en) | 1996-11-04 | 1997-10-31 | Active matrix type display circuit and method of manufacturing the same |
| US09/906,883 US6660549B2 (en) | 1996-11-04 | 2001-07-16 | Method of manufacturing an active matrix type display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30868496A JP3602279B2 (ja) | 1996-11-04 | 1996-11-04 | アクティブマトリクス型表示回路およびその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10133233A JPH10133233A (ja) | 1998-05-22 |
| JP3602279B2 true JP3602279B2 (ja) | 2004-12-15 |
| JPH10133233A5 JPH10133233A5 (ja) | 2004-12-24 |
Family
ID=17984048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30868496A Expired - Fee Related JP3602279B2 (ja) | 1996-11-04 | 1996-11-04 | アクティブマトリクス型表示回路およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602279B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP3127894B2 (ja) * | 1998-07-24 | 2001-01-29 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置 |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP2309482A3 (en) | 1998-10-30 | 2013-04-24 | Semiconductor Energy Laboratory Co, Ltd. | Field sequantial liquid crystal display device and driving method thereof, and head mounted display |
| JP2000221524A (ja) * | 1999-01-29 | 2000-08-11 | Sanyo Electric Co Ltd | カラー液晶表示装置 |
| JP4651777B2 (ja) * | 1999-06-02 | 2011-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6583471B1 (en) * | 1999-06-02 | 2003-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having first and second insulating films |
| JP6111398B2 (ja) * | 2011-12-20 | 2017-04-12 | 株式会社Ｊｏｌｅｄ | 表示装置および電子機器 |
| JP6063766B2 (ja) | 2013-02-20 | 2017-01-18 | 株式会社ジャパンディスプレイ | 半導体装置 |
| KR102110226B1 (ko) * | 2013-09-11 | 2020-05-14 | 삼성디스플레이 주식회사 | 표시패널 및 그 제조방법 |
-
1996
- 1996-11-04 JP JP30868496A patent/JP3602279B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10133233A (ja) | 1998-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6660549B2 (en) | Method of manufacturing an active matrix type display circuit | |
| EP0544229B1 (en) | Thin film transistor device for driving circuit and matrix circuit | |
| US5940151A (en) | Liquid crystal display and method for fabricating the same | |
| KR20050001252A (ko) | 횡전계방식 액정표시장치 및 그 제조방법 | |
| US6759711B2 (en) | Method of manufacturing a transistor | |
| JPH10239707A (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH0945930A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US7471350B2 (en) | Array substrate for liquid crystal display and fabrication method thereof | |
| JP3602279B2 (ja) | アクティブマトリクス型表示回路およびその作製方法 | |
| JP3454340B2 (ja) | 液晶表示装置 | |
| KR100566612B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| JP3657371B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2003517641A (ja) | アクティブマトリクスデバイスの製造方法 | |
| US6818922B2 (en) | Thin film transistor array and driving circuit structure | |
| US20040023446A1 (en) | Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display | |
| US6703266B1 (en) | Method for fabricating thin film transistor array and driving circuit | |
| JP3215287B2 (ja) | 薄膜トランジスタ、その製造方法および液晶表示装置 | |
| KR101087750B1 (ko) | 두가지 타입의 박막트랜지스터를 포함하는 액정표시장치용어레이기판 및 그 제조방법 | |
| JPH10256557A (ja) | 薄膜トランジスタおよび液晶表示装置 | |
| JP3457278B2 (ja) | アクティブマトリクス装置およびそれを用いた電子装置 | |
| JPH03790B2 (ja) | ||
| JPH09269503A (ja) | 液晶表示装置 | |
| JPH0677486A (ja) | 薄膜トランジスタ素子 | |
| JP2852919B2 (ja) | 液晶表示装置 | |
| US7750349B2 (en) | Switching element substrate, for a liquid crystal display device, including an insulating substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040120 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040723 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040922 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |