JP4651777B2 - 半導体装置の作製方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
【発明が解決しようとする課題】
絶縁表面上に画素回路及び駆動回路を形成した場合、形成される多層配線間で必然的に容量（寄生容量）が生じてしまう。
【０００７】
この寄生容量の大きさは、下層配線と上層配線とが重なっている電極面積や、重なっている下層配線と上層配線との間の絶縁膜の膜厚等で決定される。
【０００８】
近年、回路の小型化及び低電力化が進むにつれ、この寄生容量の影響が無視できないほど大きくなっている。そこで、この寄生容量の影響を低下させるために補助容量の電極面積を大きくすることが提案されているが、電極面積を大きくすると画素領域の開口率が低下するという問題があった。
【０００９】
また、下層配線と上層配線とが重ならないようにすると、同様に画素領域の開口率が低下する。
【００１０】
特に、対角１インチ以下のアクティブマトリクス型液晶表示装置においては、開口率が最も重要視されている。
【００１１】
画素領域の開口率を向上させるためには、配線面積を抑えるために配線幅を小さくしたり、下層配線と上層配線を可能な限り重ねて多層配線を形成することが行われている。
【００１２】
また、回路の小型化によってＴＦＴのソース領域やドレイン領域に達するコンタクトホールの寸法も微細化されている。良好なコンタクト接続をとるためには、コンタクトホールをテーパー状に加工して傾斜を持たせるようにすればよいが、極端なテーパー形状加工を行うとコンタクトホールの寸法が大きくなってしまう。例えば０．５〜１．５μｍ程度の直径を有する微小なコンタクトホールを形成しようとした場合、ＴＦＴのソース領域やドレイン領域の膜厚は１０ｎｍ〜５０ｎｍと薄いため、層間絶縁膜が厚いとエッチング条件によってはオーバーエッチングやエッチング残りなどのエッチング不良が発生していた。
【００１３】
本発明はこのような課題を解決するための技術であり、多層配線間で形成される寄生容量を低減し、表示特性を向上させることを目的とする。また、そのような半導体装置を実現するための作製方法を提供することを課題とする。
【００１４】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁表面上に第１配線と、
前記第１配線を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、
前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、
前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層されていることを特徴とする半導体装置である。
【００１５】
上記構成において、前記第１層間絶縁膜のエッチングレートは、前記第２層間絶縁膜のエッチングレートより小さいことを特徴としている。
【００１６】
また、上記各構成において、前記第１層間絶縁膜の前記第２層間絶縁膜に対するエッチングレートの選択比は、１．５以上であることが望ましい。
【００１７】
また、上記各構成において、前記第１層間絶縁膜の膜厚は５０〜３００ｎｍであることを特徴としている。
【００１８】
また、上記各構成において、前記第２層間絶縁膜の膜厚は１５０ｎｍ〜１μｍであることを特徴としている。
【００１９】
また、他の発明の構成は、
絶縁表面上にＴＦＴを少なくとも含む半導体装置において、
前記ＴＦＴを形成する第１配線の上方には第１層間絶縁膜と、第２層間絶縁膜と、第２配線とが形成され、
前記ＴＦＴのソース領域またはドレイン領域の上方にはゲート絶縁膜と、第１層間絶縁膜と、前記第２配線とが形成されていることを特徴とする半導体装置である。
【００２０】
上記構成において、前記ゲート絶縁膜の膜厚と前記第１層間絶縁膜の膜厚との和は０．１μｍ以上であることを特徴としている。
【００２１】
また、他の発明の構成は、
絶縁表面上にＴＦＴを少なくとも含む半導体装置において、
前記ＴＦＴを形成する第１配線の上方には第１層間絶縁膜及び第２層間絶縁膜を介して第２配線が存在していることを特徴とする半導体装置である。
【００２２】
上記構成において、前記ＴＦＴのソース領域またはドレイン領域の上方には第１層間絶縁膜が存在していることを特徴としている。
【００２３】
また、上記各構成において、前記ＴＦＴは逆スタガ型ＴＦＴであることを特徴としている。
【００２４】
また、上記各構成において、前記第１配線はゲート配線である。
【００２５】
また、他の発明の構成は、
同一基板上に画素回路と該画素回路を制御するための駆動回路とを少なくとも含む半導体装置において、
前記画素回路を形成する画素ＴＦＴのチャネル形成領域は、ゲート絶縁膜を介してゲート配線の一部と重なるように形成され、該ゲート配線の一部はエッチングレートの異なる複数の絶縁膜を介して第２配線と重なっていることを特徴とする半導体装置である。
【００２６】
また、上記各構成において、前記第２配線はソース線またはドレイン線である。
【００２７】
上記各構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート配線と重なるように形成され、
前記画素回路を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート電極と重ならないように形成されていることを特徴としている。
【００２８】
上記各構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート電極と重なるように形成され、
前記画素回路を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート電極と重ならないように形成され、
前記画素回路の保持容量は有機樹脂膜の上に設けられた遮蔽膜、該遮蔽膜の酸化物および画素電極で形成されていることを特徴としている。
【００２９】
また、上記構造を実現するための発明の構成は、
絶縁表面上に第１配線を形成する第１工程と、
前記第１配線を覆う第１層間絶縁膜を形成する第２工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する第３工程と、
前記第２層間絶縁膜の一部を選択的に除去する第４工程と、
前記第１配線と重なる第２層間絶縁膜上に第２配線を形成する第５工程とを有することを特徴とする半導体装置の作製方法である。
【００３０】
また、他の発明の構成は、
絶縁表面上にＴＦＴを少なくとも含む半導体装置の作製方法において、
絶縁表面上に活性層を形成する第１工程と、
前記活性層に接してゲート絶縁膜を形成する第２工程と、
前記活性層の一部にｎ型不純物元素またはｐ型不純物元素を添加してソース領域またはドレイン領域を形成する第３工程と、
ゲート配線及びゲート電極を覆う第１層間絶縁膜を形成する第４工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する第５工程と、
前記第２層間絶縁膜にエッチングを行い、前記ソース領域または前記ドレイン領域の上方の第２層間絶縁膜を除去する第６工程と、
前記第１層間絶縁膜及び前記ゲート絶縁膜にエッチングを行い、前記ソース領域またはドレイン領域に達するコンタクトホールを形成する第７工程と、
前記ゲート電極と重なる前記第２層間絶縁膜上に、前記ソース領域またはドレイン領域と接する第２配線を形成する第８工程とを有することを特徴とする半導体装置の作製方法である。
【００３１】
また、他の発明の構成は、
同一基板上に画素回路と該画素回路を制御するための駆動回路とを少なくとも含む半導体装置の作製方法において、
絶縁表面上に活性層を形成する第１工程と、
前記活性層に接してゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上にゲート配線及びゲート電極を形成する第３工程と、
前記活性層の一部にｎ型不純物元素またはｐ型不純物元素を添加し、ｎ型不純物領域またはｐ型不純物領域を形成する第４工程と、
ゲート配線及びゲート電極を覆う第１層間絶縁膜を形成する第５工程と、
前記ゲート電極と重なる第１層間絶縁膜上に第２層間絶縁膜を選択的に形成する第６工程と、
前記第１層間絶縁膜及び前記ゲート絶縁膜にエッチングを行い、前記ｎ型不純物領域または前記ｐ型不純物領域に達するコンタクトホールを形成する第７工程と、
前記ゲート電極と重なる前記第２層間絶縁膜上に、前記ｎ型不純物領域または前記ｐ型不純物領域と接する第２配線を形成する第８工程とを有することを特徴とする半導体装置の作製方法である。
【００３２】
また、他の発明の構成は、
同一基板上に画素回路と該画素回路を制御するための駆動回路とを少なくとも含む半導体装置の作製方法において、
絶縁表面上に活性層を形成する第１工程と、
前記活性層に接してゲート絶縁膜を形成する第２工程と、
前記ゲート絶縁膜上にゲート配線及びゲート電極を形成する第３工程と、
前記活性層の一部にｎ型不純物元素またはｐ型不純物元素を添加し、ｎ型不純物領域またはｐ型不純物領域を形成する第４工程と、
ゲート配線及びゲート電極を覆う第１層間絶縁膜を形成する第５工程と、
前記第１層間絶縁膜及び前記ゲート絶縁膜にエッチングを行い、前記ｎ型不純物領域または前記ｐ型不純物領域に達するコンタクトホールを形成する第６工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を選択的に形成する第７工程と、
前記ゲート電極と重なる前記第２層間絶縁膜上に、前記ｎ型不純物領域または前記ｐ型不純物領域と接する第２配線を形成する第８工程とを有することを特徴とする半導体装置の作製方法である。
【００３３】
【発明の実施の形態】
本願発明の実施形態について、図５を用いて以下に説明する。
【００３４】
図５に示すように、本願発明では、開口率を向上させるため、画素ＴＦＴのチャネル形成領域２１３、２１４と重なるゲート電極の一部または全部と第２配線（ソース線またはドレイン線）１５４、１５７とを重ねる。また、ゲート電極と第２配線１５４、１５７の間には第１層間絶縁膜１４９及び第２層間絶縁膜１５０ｃを設け、寄生容量を低減する。なお、図８（Ｂ）に図５に対応する表示領域の上面図を示した。
【００３５】
また、ゲート電極と第２配線が重なる領域のみに選択的に第２層間絶縁膜１５０ｃが設けられているため、画素ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールの開口を行いやすい。
【００３６】
また、駆動回路においては、絶縁膜１１５上に設けられたゲート配線と第２配線１５１とが交差して重なっている領域に第２層間絶縁膜１５０ｂを選択的に形成すればよい。なお、図７（Ｂ）に図５に対応する駆動回路の上面図を示した。
【００３７】
なお、第１層間絶縁膜及び第２層間絶縁膜としては珪素を含む絶縁膜を用いる。珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を用いることができる。これらの膜の成膜方法にはプラズマＣＶＤ、減圧ＣＶＤ、ＥＣＲＣＶＤ等のＣＶＤ法や、スパッタ法等を用いればよい。なお、プラズマＣＶＤを用い、原料ガスにＳｉ源としてＴＥＯＳ等の有機シランを、Ｏ源としてＯ₂またはＯ₃を用いればＴＥＯＳ膜と呼ばれる絶縁膜が形成される。また、原料ガスにＳｉ源としてＳｉＨ₄（モノシラン）またはジシラン等の無機シランを用い、Ｏ源としてＯ₂やＯ₃やＮ₂Ｏを用いることができる。なお、減圧ＣＶＤ法を用い、Ｓｉ源としてＳｉＨ₄（モノシラン）、Ｏ源としてＯ₂やＯ₃やＮ₂Ｏを用いればＬＴＯ膜と呼ばれる絶縁膜が形成される。
【００３８】
なお、窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。ただし、窒化酸化シリコン膜におけるＳｉの濃度に対するＮの濃度比は０．１以上０．８以下にする。珪素、酸素、窒素等を含む絶縁膜の組成の制御は原料ガスの種類、流量、基板温度、圧力、ＲＦパワー、電極間隔を適宜調節することによって行う。
【００３９】
第１層間絶縁膜の膜厚は特に限定されないが、ゲート絶縁膜と同時または順次エッチングし、シリコン層に達するコンタクトホールを形成する際、シリコン層は薄いため、シリコン層と十分選択比が取れる条件（絶縁膜材料、膜厚、エッチングガス等）でエッチングを行うことが重要である。なお、これらの条件を考慮にいれると、第１層間絶縁膜の膜厚は薄くする（例えば２００ｎｍ以下）ことが望ましい。ただし、活性化工程での酸化からゲート配線を保護する膜厚は必要である。また、微小なコンタクトホールを形成する上では、コンタクトホール形成領域に第２層間絶縁膜が存在しないようにすることが望ましい。
【００４０】
また、上記構造を実現する本願発明の作製工程は、第２層間絶縁膜のみを選択的にウエットエッチングする工程（図４（Ｂ））を有しているため、第２層間絶縁膜に用いる材料は、第１層間絶縁膜よりもエッチングレートの大きな材料とすることが望ましい。
【００４１】
第１層間絶縁膜と同じ原料ガスを用いて第２層間絶縁膜を成膜する場合でも、第１層間絶縁膜の成膜温度より１０℃以上低い温度で成膜するとエッチングレートの大きな膜を得ることができる。
【００４２】
また、第１層間絶縁膜に熱アニ―ル（７５０〜８５０℃、１５分〜４時間）を施し、第１層間絶縁膜のエッチングレートを小さくすることによって、第２層間絶縁膜との選択比を大きくしてもよい。
【００４３】
なお、第２層間絶縁膜のみを選択的にエッチングする工程の際、ドライエッチングを用いることは可能であるが、第１層間絶縁膜と選択比が十分取れ、テーパー形状が得られるウエットエッチングが望ましい。なお、第２層間絶縁膜の膜厚としては、寄生容量が問題にならない膜厚、例えば０．５μｍ以上であれば特に限定されない。また、異方性エッチングを用いてもよい。
【００４４】
また、ソース領域またはドレイン領域に達するコンタクトホール形成の他の方法として、図１２に示すようにドライエッチングでゲート絶縁膜及び第１層間絶縁膜にコンタクトホールを形成した後、第２層間絶縁膜を積層して再度、ウエットエッチングで第２層間絶縁膜にコンタクトホールを形成してもよい。
【００４５】
また、第２層間絶縁膜のみを選択的にエッチングする工程として第１層間絶縁膜上に、薄い窒化シリコン膜や、ＤＬＣ膜や、ＡｌＮ膜、やＡｌＮＯ膜等を積層し、それをエッチングのブロッキング層として用いればドライエッチングを用いて第２層間絶縁膜を選択的にエッチングすることができる。また、ドライエッチングを用いてもレジスト形状を変えればテーパー形状とすることができる。
【００４６】
ここでは、ゲート配線と第２配線との間に２層の層間絶縁膜（第１層間絶縁膜及び第２層間絶縁膜）を用いたが、３層、あるいはそれ以上の層間絶縁膜を積層させてもよい。
【００４７】
上記本願発明の構成とすることで、ゲート電極と第２配線とを重ねるレイアウトとしても寄生容量による表示特性への悪影響をなくすることができる。また、対角１インチ以下のアクティブマトリクス型液晶表示装置であっても、ゲート配線と第２配線とで形成される寄生容量が十分小さく、微小なコンタクトホール（直径が約０．５μｍ〜１．５μｍ）を形成することができる。
【００４８】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４９】
【実施例】
［実施例１］
本発明の実施例について図１〜図５を用いて説明する。ここでは、同一基板上に画素回路とその画素回路を制御するための駆動回路とを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路では、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【００５０】
図１（Ａ）において、基板１０１には、石英基板やシリコン基板を使用することが望ましい。本実施例では石英基板を用いた。その他にも金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。本実施例の場合、８００℃以上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構わない。
【００５１】
そして、基板１０１のＴＦＴが形成される表面には、２０〜１００ｎｍ（好ましくは４０〜８０ｎｍ）の厚さの非晶質構造を含む半導体膜１０２を減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法で形成する。なお、本実施例では６０ｎｍ厚の非晶質シリコン膜を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なＴＦＴの活性層の膜厚になるわけではない。
【００５２】
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。
【００５３】
また、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成することも有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えないようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００５４】
次に、非晶質シリコン膜１０２上に珪素（シリコン）を含む絶縁膜でなるマスク膜１０３を形成し、パターニングによって開口部１０４a、１０４bを形成する。この開口部は、次の結晶化工程の際に結晶化を助長する触媒元素を添加するための添加領域となる。（図１（Ａ））
【００５５】
なお、珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を用いることができる。窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ₄、Ｎ₂Ｏ及びＮＨ₃を原料ガスとして作製することが可能であり、含有する窒素濃度が２５atomic%以上５０atomic%未満とすると良い。
【００５６】
また、このマスク膜１０３のパターニングを行うと同時に、後のパターニング工程の基準となるマーカーパターンを形成しておく。
【００５７】
次に、特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素）を用いる結晶化手段である。
【００５８】
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである。なお、結晶化手段としては、特開平７−１３０６５２号公報の実施例１に記載された技術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有している。
【００５９】
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。
【００６０】
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で１時間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。その場合、含有水素量を５atom％以下とすることが好ましい。
【００６１】
結晶化工程は、まず４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好ましくは８〜１４時間）の熱処理を行う。
【００６２】
本実施例では、触媒元素としてニッケルを用い、５７０℃で１４時間の熱処理を行う。その結果、開口部１０４a、１０４bを起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）１０５a〜１０５dが形成される。(図１（Ｂ）)
【００６３】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク膜１０３をそのままマスクとして１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部１０４a、１０４bで露出した結晶質シリコン膜に１×１０¹⁹〜１×１０²⁰atoms/cm³の濃度でリンを含むリン添加領域（以下、ゲッタリング領域という）１０６a、１０６bを形成する。（図１（Ｃ））
【００６４】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質シリコン膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域１０６a、１０６bに捕獲される。即ち、結晶質シリコン膜中からニッケルが除去されるため、ゲッタリング後の結晶質シリコン膜１０７a〜１０７dに含まれるニッケル濃度は、１×１０¹⁷atoms/cm³以下、好ましくは１×１０¹⁶atoms/cm³にまで低減することができる。
【００６５】
次に、マスク膜１０３を除去し、結晶質シリコン膜１０７a〜１０７d上に後の不純物添加工程のために保護膜１０８を形成する。保護膜１０８は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いると良い。この保護膜１０８は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
【００６６】
そして、その上にレジストマスク１０９を形成し、保護膜１０８を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００６７】
この工程により１×１０¹⁵〜１×１０¹⁸atoms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms/cm³）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域１１０a、１１０bを形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、リンは含まれていない領域）をｐ型不純物領域（ｂ）と定義する。（図１（Ｄ））
【００６８】
次に、レジストマスク１０９を除去し、結晶質シリコン膜をパターニングして島状の半導体層（以下、活性層という）１１１〜１１４を形成する。なお、活性層１１１〜１１４は、ニッケルを選択的に添加して結晶化することによって、非常に結晶性の良い結晶質シリコン膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性層１１１〜１４中に残存する触媒元素の濃度は、１×１０¹⁷atoms/cm³以下、好ましくは１×１０¹⁶atoms/cm³である。（図１（Ｅ））
【００６９】
また、ｐチャネル型ＴＦＴの活性層１１１は意図的に添加された不純物元素を含まない領域であり、ｎチャネル型ＴＦＴの活性層１１２〜１１４はｐ型不純物領域（ｂ）となっている。本明細書中では、この状態の活性層１１１〜１１４は全て真性または実質的に真性であると定義する。即ち、ＴＦＴの動作に支障をきたさない程度に不純物元素が意図的に添加されている領域が実質的に真性な領域と考えて良い。
【００７０】
次に、プラズマＣＶＤ法またはスパッタ法により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成する。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を形成する。この珪素を含む絶縁膜は、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
【００７１】
次に、８００〜１１５０℃（好ましくは９００〜１０００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中に３体積％の塩化水素を添加した雰囲気中で９５０℃８０分の熱処理工程を行う。なお、図１（Ｄ）の工程で添加されたボロンはこの熱酸化工程の間に活性化される。（図２（Ａ））
【００７２】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸素雰囲気中にハロゲン元素を含ませた雰囲気としたが、１００％酸素雰囲気で行っても構わない。
【００７３】
この熱酸化工程の間、珪素を含む絶縁膜とその下の活性層１１１〜１１４との界面においても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成されるゲート絶縁膜１１５の膜厚が５０〜２００nm（好ましくは１００〜１５０nm）となるように調節する。本実施例の熱酸化工程では、６０ｎｍ厚の活性層のうち２５ｎｍが酸化されて活性層１１１〜１１４の膜厚は４５ｎｍとなる。また、３０ｎｍ厚の珪素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わるので、最終的なゲート絶縁膜１１５の膜厚は１１０nmとなる。
【００７４】
次に、新たにレジストマスク１１６〜１１９を形成する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１２０〜１２２を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図２（Ｂ））
【００７５】
この不純物領域１２０〜１２２は、後にＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００７６】
なお、ここではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート膜１１５を介して結晶質シリコン膜にリンを添加する。
【００７７】
次に、６００〜１０００℃（好ましくは７００〜８００℃）の不活性雰囲気中で熱処理を行い、図２（Ｂ）の工程で添加されたリンを活性化する。本実施例では８００℃、１時間の熱処理を窒素雰囲気中で行う。（図２（Ｃ））
【００７８】
この時、同時にリンの添加時に損傷した活性層及び活性層とゲート絶縁膜との界面を修復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好ましいが、ランプアニールやレーザーアニールといった光アニールを併用しても良い。
【００７９】
この工程によりｎ型不純物領域（ｂ）１２０〜１２２の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性又は実質的に真性な領域（勿論、ｐ型不純物領域（ｂ）も含む）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００８０】
次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第１導電膜１２３と第２導電膜１２４とでなる積層膜を形成する。（図２（Ｄ））
【００８１】
ここで第１導電膜１２３、第２導電膜１２４としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）を用いることができる。
【００８２】
なお、第１導電膜１２３は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜１２３として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第２導電膜１２４として、３５０ｎｍ厚のタングステン膜を用いる。なお、図示しないが、第１導電膜１２３の下にシリコン膜（リンがドープされた）を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。これによりその上に形成される導電膜の密着性の向上と、酸化防止を図ることができる。
【００８３】
また、第１導電膜１２３として窒化タンタル膜、第２導電膜１２４としてタンタル膜を用いることも有効である。
【００８４】
次に、第１導電膜１２３と第２導電膜１２４とを一括でエッチングして４００ｎｍ厚のゲート配線１２５〜１２８を形成する。この時、駆動回路に形成されるゲート配線１２６、１２７はｎ型不純物領域（ｂ）１２０〜１２２の一部とゲート絶縁膜１１５を介して重なるように形成する。この重なった部分が後にＬov領域となる。（図２（Ｅ））
【００８５】
なお、この状態における上面図を図６（Ａ）及び図７（Ａ）に示す。図６（Ａ）中のＡ−Ａ’断面が図２（Ｅ）に相当する。また、図７（Ａ）中のＢ−Ｂ’断面が図２（Ｅ）に相当する。図２（Ｅ）でのゲート配線１２８a、１２８b、１２８ｃは断面では三つに見えるが実際は連続的に繋がった一つのパターンから形成されている。
【００８６】
また、ゲート配線形成後、第２導電膜を保護するために、窒化タンタル膜や窒化タングステン膜を積層して、再度パターニングを施し、第２導電膜を囲ったゲート電極構造としてもよい。
【００８７】
次に、レジストマスク１２９を形成し、ｐ型不純物元素（本実施例ではボロン）を添加して高濃度にボロンを含む不純物領域１３０、１３１を形成する。本実施例ではジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０²⁰〜３×１０²¹atoms/cm³（代表的には５×１０²⁰〜１×１０²¹atoms/cm³）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図３（Ａ））
【００８８】
次に、レジストマスク１２９を除去し、ゲート配線及びｐチャネル型ＴＦＴとなる領域を覆う形でレジストマスク１３２〜１３４を形成する。そして、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１３５〜１４１を形成する。ここでも、フォスフィン（ＰＨ₃）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）とする。（図３（Ｂ））
【００８９】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。また、不純物領域１３５〜１４１が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域１３５〜１４１はｎ型不純物領域（ａ）と言い換えても構わない。
【００９０】
次に、ゲート配線１２５〜１２８をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域１４３〜１４６には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０¹⁶〜５×１０¹⁸atoms/cm³、典型的には３×１０¹⁷〜３×１０¹⁸atoms/cm³、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域（但し、ｐ型不純物領域（ａ）を除く）をｎ型不純物領域（ｃ）と定義する。（図３（Ｃ））
【００９１】
なお、この工程ではゲート配線で隠された部分を除いて全ての不純物領域にも１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でリンが添加されているが、非常に低濃度であるため各不純物領域の機能には影響を与えない。また、ｎ型不純物領域（ｂ）１４３〜１４６には既にチャネルドープ工程で１×１０¹⁵〜１×１０¹⁸atoms/cm³の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
【００９２】
但し、厳密にはｎ型不純物領域（ｂ）１４７、１４８のうちゲート配線に重なった部分のリン濃度が２×１０¹⁶〜５×１０¹⁹atoms/cm³のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【００９３】
また、ｎ型不純物領域（ｃ）を形成する際に、前もってゲート配線の酸化を防ぐキャップ膜（２５〜１００ｎｍ）を形成し、オフセット領域を形成してもよい。なお、オフセット領域とは、チャネル形成領域に接して形成され、チャネル形成領域と同一組成の半導体膜でなるが、ゲート電圧が印加されないため反転層（チャネル領域）を形成しない高抵抗な領域を指す。オフ電流値を下げるためにはＬＤＤ領域とゲート配線の重なりを極力抑えることが重要であり、そういう意味でオフセット領域を設けることは有効と言える。
【００９４】
次に、第１層間絶縁膜１４９を形成する。第１層間絶縁膜１４９としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍ、好ましくは２００ｎｍ以下とすれば良い。本実施例では、プラズマＣＶＤ法で成膜温度３２５℃、ＳｉＨ₄、Ｎ₂Ｏを原料ガスとし、膜厚２００ｎｍの窒化酸化シリコン膜（ここでは窒素濃度が５atomic%未満）を用いた。
【００９５】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらを併用して行うことができる。ファーネスアニール法で行う場合は、不活性雰囲気中において５００〜８００℃、好ましくは５５０〜６００℃で行えば良い。本実施例では８００℃、１時間の熱処理を行い、不純物元素を活性化するとともに、第１層間絶縁膜１４９のエッチングレートを小さくして後に形成される第２層間絶縁膜との選択比を大きくした。第１層間絶縁膜１４９成膜直後のエッチングレート（２０℃におけるＬＡＬ５００の値）が２６０ｎｍ／ｍｉｎであったのに対し、熱アニ―ル後の第１層間絶縁膜１４９のエッチングレートを８８ｎｍ／ｍｉｎと小さくすることができた。（図３（Ｄ））
【００９６】
次に、活性化工程の後、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜４時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９７】
活性化工程を終えたら、第１層間絶縁膜１４９の上に５００ｎｍ〜１．５μm、好ましくは５００ｎｍ〜８００ｎｍの厚さを有する第２層間絶縁膜１５０ａを形成する。この第２層間絶縁膜１５０ａは、ゲート配線と上層配線との重なり部分やゲート電極（チャネル形成領域上方に相当する）と上層配線との重なり部に生じる寄生容量の低減のために設けたものである。なお、第２層間絶縁膜１５０ａは第１の層間絶縁膜と比較してエッチングレートが大きい材料（プラズマＣＶＤ法で成膜温度４００℃、ＳｉＨ₄、Ｎ₂Ｏを原料ガスとした窒化酸化シリコン膜（但し窒素濃度が１０atomic%以下）、エッチングレート２１０ｎｍ／ｍｉｎ）を選択し、膜厚を５００ｎｍとした。
【００９８】
次に、ドライエッチングまたはウエットエッチングによるパターニングを施して、後に形成されるソース配線またはドレイン配線がゲート配線と重なる領域（１５０ｂ、１５０ｃ）のみに第２層間絶縁膜を残す。本実施例ではＬＡＬ５００を用いたウエットエッチングを用いてパターニングした。上述したように、第２層間絶縁膜のエッチングレートは２１０ｎｍ／ｍｉｎであるのに対し、第１層間絶縁膜のエッチングレートは８８ｎｍ／ｍｉｎであるので十分選択比が取れる。第１層間絶縁膜と第２層間絶縁膜との選択比は、１．５以上、好ましくは３〜５有していればよい。（図４（Ｂ））
【００９９】
その後、第１層間絶縁膜及びゲート絶縁膜にパターニングを施し、ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成する。ただし、ソース領域およびドレイン領域の厚さは薄い（１０ｎｍ〜５０ｎｍ）ため、オーバーエッチング量（ポリシリコン膜減り量）が所定値を越えないようエッチング条件を調節することが重要である。
【０１００】
コンタクトホール形成時のポリシリコン膜減り量の理論値を表１に示す。
【０１０１】
【表１】

【０１０２】
表１において、前提条件は、ポリシリコン膜上にゲート絶縁膜（窒素を含む酸化シリコン膜、膜厚１２０ｎｍ±５％）と第１層間絶縁膜（窒素を含む酸化シリコン膜、膜厚２００ｎｍ±５％）とが積層された状態で、エッチングレートが３００ｎｍ／ｍｉｎのドライエッチングを行う。エッチングレートは、フッ化水素アンモニウムを７．１３％とフッ化アンモニウムを１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃における値である。縦軸はエッチングレートのばらつきを示し、横軸はポリシリコン膜と窒素を含む酸化シリコン膜の選択比である。
【０１０３】
例えば、エッチングレートのばらつきが５％であり、オーバーエッチング量が所定値、例えば５ｎｍ以下となるようにしたい場合、表１から選択比を１０よりも大きく持たせる必要があることが読み取れる。このようにして、表１からオーバーエッチング量を所定値以下とするためには、選択比がどれくらい必要かを求めることができる。また、選択比をある値とした場合、エッチングレートのばらつきはどれくらいに抑える必要があるかを求めることができる。また、第１層間絶縁膜が２００ｎｍよりも大きい場合の表を表１と同様に作成した場合、選択比が大きく、エッチングレートのばらつきが極小でないとコンタクトホール形成は困難であることがわかった。
【０１０４】
本実施例では、ポリシリコンとの選択比が１２〜１５の絶縁材料を用い、エッチングレートのばらつきを５％以内に抑えたため、オーバーエッチングのほとんどないコンタクトホールを形成することができた。
【０１０５】
そして、ソース配線１５１〜１５４と、ドレイン配線１５５〜１５７を形成する。ただし、コンタクトホールの大きさが１μｍ以下である場合には、コンタクトホールをドライエッチングで形成することが好ましい。なお、ＣＭＯＳ回路を形成するためにドレイン配線１５５はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの間で共通化されている。また、図示していないが、本実施例ではこの配線を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【０１０６】
次に、パッシベーション膜１５８として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。（図４（Ｃ））なお、この状態における上面図を図６（Ｂ）及び図７（Ｂ）に示す。図６（Ｂ）中のＡ−Ａ’断面が図４（Ｃ）Ａ−Ａ’に相当する。また、図７（Ｂ）中のＢ−Ｂ’断面が図４（Ｃ）Ｂ−Ｂ’に相当する。
【０１０７】
この時、本実施例では膜の形成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第１、第２層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜１５８の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【０１０８】
また、パッシベーション膜１５８を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、水素化工程後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１５８に開口部（図示せず）を形成しておいても良い。
【０１０９】
その後、有機樹脂からなる第３層間絶縁膜１５９を約１μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、アクリルを用い、熱焼成して形成する。
【０１１０】
次に、画素回路となる領域において、第３層間絶縁膜１５９上に遮蔽膜１６０を形成する。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮蔽膜１６０はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成する。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。
【０１１１】
なお、第３層間絶縁膜１５９上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成した第３層間絶縁膜１５９の表面にＣＦ₄ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。
【０１１２】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
【０１１３】
次に、遮蔽膜１６０の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物１６１を形成する。本実施例では遮蔽膜１６０としてアルミニウムを主成分とする膜を用いたため、陽極酸化物１６１として酸化アルミニウム膜（アルミナ膜）が形成される。
【０１１４】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜１６０が形成されている基板を溶液に浸し、遮蔽膜１６０を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。
【０１１５】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜１６０の表面には厚さ約５０ｎｍの陽極酸化物１６１を形成することができる。また、その結果、遮蔽膜１６０の膜厚は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【０１１６】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜、酸化タンタル膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【０１１７】
次に、第３層間絶縁膜１５９、パッシベーション膜１５８にドレイン配線１５７に達するコンタクトホールを形成し、画素電極１６２を形成する。なお、画素電極１６３は隣接する別の画素の画素電極である。画素電極１６２、１６３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成する。
【０１１８】
また、この時、画素電極１６２と遮蔽膜１６０とが陽極酸化物１６１を介して重なり、保持容量（キャパシタンス・ストレージ）１６４を形成する。なお、この場合、遮蔽膜１６０をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１１９】
こうして同一基板上に、駆動回路と画素回路とを有したアクティブマトリクス基板が完成した。なお、図５においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４が形成される。
【０１２０】
図５の断面図に対応する上面図を図８（Ｂ）に示し、共通の符号を用いた。また、図６（Ｂ）で示した上面図は図８（Ａ）の一部を示した図であり、共通の符号を用いた。
【０１２１】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、厳密にはソース２０２領域及びドレイン領域２０３に１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でリンを含んでいる。
【０１２２】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域とドレイン領域との間に、ゲート絶縁膜を介してゲート配線と重なった領域（本明細書中ではこのような領域をＬov領域という。なお、ovはoverlapの意味で付した。）２０７が形成される。この時、Ｌov領域２０７は２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度でリンを含み、且つ、ゲート配線と全部重なるように形成される。
【０１２３】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、ドレイン領域２１０、そしてチャネル形成領域を挟むようにしてＬＤＤ領域２１１、２１２が形成される。即ち、ソース領域とチャネル形成領域との間及びドレイン領域とチャネル形成領域との間にＬＤＤ領域が形成される。
【０１２４】
なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート配線と重なるように配置されたために、ゲート絶縁膜を介してゲート配線と重なった領域（Ｌov領域）とゲート配線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意味で付した。）が実現されている。
【０１２５】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は０．３〜３．０μｍ、代表的には０．５〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領域の長さ（幅）は０．３〜３．０μｍ、代表的には０，５〜１．５μｍ、Ｌoff領域の長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域２１７〜２２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１２６】
また、本実施例ではゲート配線をダブルゲート構造としたが、トリプルゲート構造といったマルチゲート構造として各回路の信頼性を向上させてもよい。また、シングルゲート構造としてもよい。
【０１２７】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたことで、必要な容量を形成するために必要な保持容量の占有面積を少なくすることができる。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
【０１２８】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特願平９−３１６５６７号出願、特願平９−２７３４４４号出願または特願平１０−２５４０９７号出願に記載された構造の保持容量を用いることもできる。
【０１２９】
また、本願発明の構造は、ゲート配線と上層配線とが重なった領域に第２の層間絶縁膜を設ける構成に特徴があるので、それ以外の構成については実施者が適宜決定すればよい。
【０１３０】
ここでアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図９に示すように、図５の状態の基板に対し、配向膜５０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５０２には、透明導電膜５０３と、配向膜５０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１３１】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素回路と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材５０７やスペーサ５０６などを介して貼りあわせる。その後、両基板の間に液晶５０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図９に示すアクティブマトリクス型液晶表示装置が完成する。
【０１３２】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１０の斜視図を用いて説明する。なお、図１０は、図１〜図５の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、石英基板１０１上に形成された、画素回路８０１と、ゲート線（走査線）側駆動回路８０２と、ソース線（信号線）側駆動回路８０３で構成される。画素回路の画素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート線側駆動回路８０２と、ソース線側駆動回路８０３はそれぞれゲート配線１２８とソース配線１５４で画素回路８０１に接続されている。また、ＦＰＣ８０４が接続された外部入出力端子８０５から駆動回路の入出力端子までの接続配線８０６、８０７が設けられている。
【０１３３】
次に、図１０に示したアクティブマトリクス型液晶表示装置の回路構成の一例を図１１に示す。本実施例のアクティブマトリクス型液晶表示装置は、画像信号駆動回路９０１、ゲート線側駆動回路（Ａ）９０７、ゲート線側駆動回路（Ｂ）９１１、プリチャージ回路９１２、画素回路９０６を有している。なお、本明細書中において、駆動回路にはソース線側駆動回路９０１およびゲート線側駆動回路９０７が含まれる。
【０１３４】
ソース線側駆動回路９０１は、シフトレジスタ回路９０２、レベルシフタ回路９０３、バッファ回路９０４、サンプリング回路９０５を備えている。また、ゲート線側駆動回路（Ａ）９０７は、シフトレジスタ回路９０８、レベルシフタ回路９０９、バッファ回路９１０を備えている。ゲート線側駆動回路（Ｂ）９１１も同様な構成である。
【０１３５】
このように本発明は、同一基板上に画素回路と該画素回路を制御するための駆動回路とを少なくとも含む半導体装置、例えば同一基板上に信号処理回路、駆動回路および画素回路とを具備した半導体装置を実現しうる。
【０１３６】
また、本実施例の図２（Ａ）までの工程を行うと、結晶格子に連続性を持つ特異な結晶構造の結晶質シリコン膜が形成される。以下、本出願人が実験的に調べた結晶構造の特徴について概略を説明する。なお、この特徴は、本実施例によって完成されたＴＦＴの活性層を形成する半導体層の特徴と一致する。
【０１３７】
上記結晶質シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１３８】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると結晶質シリコン膜の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できる。この時、電子線回折で分析を行えば｛１１０｝面に対応する回折斑点がきれいに現れるのを確認することができる。また、各斑点は同心円上に分布を持っていることも確認できる。
【０１３９】
また、個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察すると、結晶粒界において結晶格子に連続性があることを確認できる。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認することができる。
【０１４０】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１４１】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１４２】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１４３】
実際に本実施例の結晶質シリコン膜を詳細にＴＥＭを用いて観察すれば、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、典型的には｛２１１｝双晶粒界であることが判る。
【０１４４】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界はΣ３の対応粒界であると言える。
【０１４５】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の対応粒界も存在する。いずれにしても不活性であることに変わりはない。
【０１４６】
この様な対応粒界は、同一面方位の結晶粒の間にしか形成されない。即ち、本実施例の結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１４７】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１４８】
またさらに、８００〜１１５０℃という高い温度での熱処理工程（実施例１における熱酸化工程に相当する）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１４９】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の結晶質シリコン膜のスピン密度は少なくとも 5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/cm³以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１５０】
以上の事から、本実施例の結晶質シリコン膜は結晶粒内の欠陥が極端に少なく、結晶粒界が実質的に存在しないと見なせるため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１５１】
［実施例２］
実施例１では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１５２】
熱結晶化による場合、非晶質構造を示す半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理を行えばよい。即ち、６００℃を越える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０１５３】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、レーザーアニ―ルを行えばよい。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニ―ルの代わりにランプアニ―ルを用いてもよい。また、基板として、石英基板の他にガラス基板やプラスチック基板を用いることが可能である。
【０１５４】
また、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成することも有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えないようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【０１５５】
このように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。
【０１５６】
［実施例３］
本実施例は、実施例１とは異なる方法によりコンタクトホールを形成する例である。本実施例では、活性化の後、コンタクトホールを形成し、第２層間絶縁膜を積層した後、再度パターニングを行うことによってコンタクトホールを形成する。基本的な構成は、実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１５７】
まず、実施例１に従って、第１の層間絶縁膜１４９を積層した後、活性化を行い、図３（Ｄ）の状態を得る。なお、図３（Ｄ）に対応する図を図１２（Ａ）に示す。
【０１５８】
次いで、ソース領域またはドレイン領域に達するコンタクトホールを形成する。なお、同一のマスクを用いてゲート絶縁膜と第１層間絶縁膜とを同時または順次エッチングする。（図１２（Ｂ））この時のエッチングをドライエッチングで行えば微細なコンタクトホール（０．５μｍ〜１．５μｍ）の形成が可能である。
【０１５９】
次いで、第２層間絶縁膜１２０１を積層し、図１２（Ｃ）の状態を得る。第２層間絶縁膜は実施例１と同一の組成を有する絶縁膜を用いた。次いで、第２層間絶縁膜１２０１のパターニングを行った後、実施例１と同様にソース配線、ドレイン配線の形成を行い、実施例１の図４（Ｃ）に相当する図１２（Ｄ）の状態を得る。なお、第２層間絶縁膜のパターニングにおいて、ウエットエッチングを用いるとテーパー形状が得られるので、その上に形成されるソース配線、ドレイン配線のカバレッジが良好となる。以降の工程は実施例１と同一であるため省略する。
【０１６０】
このように、本実施例では、膜質の異なる第１層間絶縁膜と第２層間絶縁膜とを別々にエッチングすることで、オーバーエッチングが少なく、形状の良好なコンタクトホールを形成することができる。こうすることにより、確実なコンタクト接続が行えるため歩留まりを向上させることができた。
【０１６１】
なお、本実施例の構成は実施例１または実施例２の構成と自由に組み合わせることが可能である。
【０１６２】
［実施例４］
本実施例は、ゲート絶縁膜のパターニングをゲート電極のパターニング後に行い、コンタクトホール形成を容易に可能とした例である。基本的な構成は、実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１６３】
まず、実施例１に従って、図２（Ｅ）の状態を得る。なお、図２（Ｅ）に対応する図を図１３（Ａ）に示す。
【０１６４】
次いで、ゲート電極をマスクとしてエッチングを行いゲート絶縁膜１３０１を形成した。（図１３（Ｂ））その後、レジストマスク１３０４を用いてｐ型不純物元素のドーピングを行い、実施例１と同じ濃度に添加されたｐ型不純物領域（ａ）１３０２、１３０３を形成する。ただし、活性層が露呈した状態でドーピングを行うため実施例１とはドーピング条件を変えなければならない。（図１３（Ｃ））
【０１６５】
次にレジストマスク１３０４を除去し、レジストマスク１３０５〜１３０８を形成する。そして、レジストマスク１３０５〜１３０８を用いてｎ型不純物元素のドーピングを行い、実施例１と同じ濃度に添加されたｎ型不純物領域（ａ）１３０９〜１３１５を形成する。ただし、実施者は活性層が露呈した状態でドーピングを行うため実施例１とはドーピング条件を変えなければならない。（図１３（Ｄ））
【０１６６】
次にレジストマスク１３０５〜１３０８を除去し、ゲート電極をマスクとしてｎ型不純物元素のドーピングを行い、実施例１と同じ濃度に添加されたｎ型不純物領域（ｃ）１４０１〜１４０４を形成する。ただし、実施者は活性層が露呈した状態でドーピングを行うため実施例１とはドーピング条件を変えなければならない。（図１４（Ａ））
【０１６７】
次いで、実施例１と同様にして第１層間絶縁膜１４０５の成膜を行った後、活性化工程を行った。（図１４（Ｂ））ただし、本実施例においては、第１層間絶縁膜のみで活性層が覆われている部分があるため、活性層を保護する最低限の膜厚が第１層間絶縁膜に必要とされる。ここでの第１層間絶縁膜の膜厚として、代表的には５０ｎｍ〜２００ｎｍであればよい。
【０１６８】
次いで、実施例１と同様に第２層間絶縁膜１４０６を形成する。（図１４（Ｃ））
【０１６９】
次いで、実施例１と同様に第１層間絶縁膜と第２層間絶縁膜を同時または順次エッチングを行ってソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース配線及びドレイン配線を形成する。（図１４（Ｄ））以降の工程は実施例１と同一であるため省略する。
【０１７０】
また、本実施例においては、ゲート絶縁膜のエッチングをゲート配線形成直後に行った例を示したが、ゲート絶縁膜の除去工程を施すのは、ゲート配線形成直後から第２層間絶縁膜形成前までの間であればよい。
【０１７１】
こうすることにより、開口する絶縁膜の積層数を低減できるので歩留まりを向上させることができた。ただし、実施例１と同様に第１層間絶縁膜と第２層間絶縁膜のエッチングレートを考慮にいれることが必要である。
【０１７２】
なお、本実施例の構成は実施例１〜３の構成を自由に組み合わせることが可能である。
【０１７３】
［実施例５］
本実施例では、本発明をシリコン基板上に作製した半導体装置に適用した場合について説明する。典型的には、画素電極として反射率の高い金属膜を用いた反射型液晶表示装置に適用できる。
【０１７４】
本実施例は、実施例１の基板としてシリコン基板（シリコンウェハ）を用い、シリコン基板に直接的にｎ型またはｐ型不純物元素を添加してＬＤＤ領域、ソース領域またはドレイン領域といった不純物領域を形成する。その際、各不純物領域の形成順序やゲート絶縁膜の形成順序は問わない。
【０１７５】
なお、本実施例の構成は実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。但し、活性層となる半導体層は単結晶シリコン基板と決まっているので、結晶化工程以外での組み合わせとなる。
【０１７６】
［実施例６］
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０１７７】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１７８】
［実施例７］
本実施例では、同一基板上にメモリ部と駆動回路とを一体形成した半導体装置に適用した場合について説明する。
【０１７９】
なお、メモリ部は不揮発性メモリ（ここではＥＥＰＲＯＭ）で形成され、図１５ではそのメモリセルに形成される一つのメモリトランジスタ（メモリセルトランジスタともいう）を例示する。実際には複数のメモリセルが集積化されてメモリ部を形成する。ここでは集積度の高いフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を用いて説明する。
【０１８０】
メモリトランジスタはソース領域１５０５、ドレイン領域１５０８、低濃度不純物領域（ＬＤＤ領域ともいう）１５０６及びチャネル形成領域１５０７を含む活性層、ゲート絶縁膜１５００、第１層間絶縁膜１５０１、第２層間絶縁膜１５０２ｃ、浮遊ゲート電極１５０９、第３ゲート絶縁膜１１、制御ゲート電極１５１０、そして第３層間絶縁膜１５０３を介して形成された共通ソース配線１５１２、ビット配線（ドレイン配線）１５１１を有して形成される。
【０１８１】
ソース領域１５０５は浮遊ゲート電極１５０９に捕獲されたキャリア（電子）を共通ソース配線１５１２に引き抜くための領域であり消去領域とも言える。なお、図１５ではチャネル形成領域１５０７との間にＬＤＤ領域１５０６を設けているが、形成しなくても良い。また、ドレイン領域１５０８は電気的に孤立した浮遊ゲート電極１５０９にキャリアを注入するための領域であり書き込み領域とも言える。さらに、ドレイン領域１５０８はメモリトランジスタに記憶されたデータをビット配線１５１１に読み出すための読み出し領域としても機能する。
【０１８２】
なお、ゲート絶縁膜１５００としてはトンネル電流（ファウラノルドハイム電流）が流れる程度に薄い絶縁膜（膜厚が３〜２０nm、好ましくは５〜１０nm）を用いる必要があるため、活性層を酸化して得られた酸化膜（活性層が珪素ならば酸化珪素膜）を用いることが好ましい。勿論、膜厚の均一性と確執さえ良ければ、ＣＶＤ法やスパッタ法等の気相法で第１ゲート絶縁膜を形成することもできる。
【０１８３】
本実施例においては、制御ゲート電極１５１０とビット配線１５１１または共通ソース配線１５１２との重なり部分に生じる寄生容量を第２層間絶縁膜１５０２ｃによって低減した。
【０１８４】
また、駆動回路部を形成する具体例としてＣＭＯＳ回路を示す。実際には、ＣＭＯＳ回路を基本回路としてフリップフロップ回路等の論理回路が形成され、それらが集積化されて駆動回路部を形成する。ＣＭＯＳ回路においても、ゲート配線と上層配線との寄生容量を低減するための第２層間絶縁膜１５０２ａ、１５０２ｂが設けられている。
【０１８５】
このように本願発明は様々な半導体素子に適用することができる。
【０１８６】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
【０１８７】
［実施例８］
本実施例では異方性エッチングを利用した例である。基本的な構成は、実施例１または実施例３とほぼ同様であるので、相違点のみに着目して図１６を用いて説明する。
【０１８８】
本実施例においては、実施例３と同様にゲート電極をマスクとして、ゲート絶縁膜をエッチングし、第１層間絶縁膜を成膜した後、活性化を行って図１４（Ｂ）と同じ状態を得た。
【０１８９】
次いで、第１層間絶縁膜に異方性エッチングを行い、ゲート電極の両側に三角形状の絶縁物１６０１を形成する。この際、ゲート配線を保護するための保護膜（図示しない）をあらかじめ形成しておくことが好ましい。
【０１９０】
次いで、第２の層間絶縁膜１６０２を形成する。その後、第２層間絶縁膜にエッチングを行ってソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース配線及びドレイン配線を形成する。以降の工程は実施例１と同一であるため省略する。
【０１９１】
こうすることにより、開口する絶縁膜の積層数を低減できるのでコンタクトホール形成が簡略化され、歩留まりを向上させることができた。
【０１９２】
また、ゲート電極形成直後に三角形状の絶縁物１６０１を形成し、それを利用してＬＤＤ領域などの不純物領域を形成する工程としてもよい。
【０１９３】
なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１９４】
［実施例９］
本実施例では、本発明をボトムゲート型ＴＦＴに用いた場合について説明する。具体的には、逆スタガ型ＴＦＴに用いた場合を図１７に示す。本発明の逆スタガ型ＴＦＴの場合、実施例１のトップゲート型ＴＦＴとはゲート配線と活性層の位置関係が異なる以外、特に大きく異なることはない。従って、本実施例では、図５に示した構造と大きく異なる点に注目して説明を行い、その他の部分は図５と同一であるため説明を省略する。実施例１と同様にして、寄生容量を低減するための第２層間絶縁膜４６、４７が形成されている。この第２層間絶縁膜は実施例１に示した方法で形成する。
【０１９５】
図１７において、１１、１２はそれぞれシフトレジスタ回路等を形成するＣＭＯＳ回路のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング回路等を形成するｎチャネル型ＴＦＴ、１４は画素回路を形成するｎチャネル型ＴＦＴである。これらは下地膜を設けた基板上に形成されている。
【０１９６】
また、１５はｐチャネル型ＴＦＴ１１のゲート配線、１６はｎチャネル型ＴＦＴ１２のゲート配線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８はｎチャネル型ＴＦＴ１４のゲート配線であり、実施例１で説明したゲート配線と同じ材料を用いて形成することができる。また、１９はゲート絶縁膜であり、これも実施例１と同じ材料を用いることができる。
【０１９７】
その上には各ＴＦＴ１１〜１４の活性層（活性層）が形成される。なお、ゲート絶縁膜及び活性層を構成する半導体膜の作製時においては、大気にふれることなくスパッタ法またはＰＣＶＤ法で連続成膜を行い、形成することが好ましい。ｐチャネル型ＴＦＴ１１の活性層には、ソース領域２０、ドレイン領域２１、チャネル形成領域２２が形成される。
【０１９８】
また、ｎチャネル型ＴＦＴ１２の活性層には、ソース領域２３、ドレイン領域２４、ＬＤＤ領域（この場合、Ｌov領域２５）、チャネル形成領域２６が形成される。
【０１９９】
また、ｎチャネル型ＴＦＴ１３の活性層には、ソース領域２７、ドレイン領域２８、ＬＤＤ領域（この場合、Ｌov領域２９a、３０a及びＬoff領域２９b、３０b）、チャネル形成領域３１が形成される。
【０２００】
また、ｎチャネル型ＴＦＴ１４の活性層には、ソース領域３２、ドレイン領域３３、ＬＤＤ領域（この場合、Ｌoff領域３４〜３７）、チャネル形成領域３８、３９、ｎ⁺領域４０が形成される。
【０２０１】
なお、４１〜４５で示される絶縁膜は、チャネル形成領域を保護する目的とＬＤＤ領域を形成する目的のために形成されている。
【０２０２】
以上のように本発明を逆スタガ型ＴＦＴに代表されるボトムゲート型ＴＦＴに適用することは容易である。なお、本実施例の逆スタガ型ＴＦＴを作製するにあたっては、本明細書中に記載された他の実施例に示される作製工程を、公知の逆スタガ型ＴＦＴの作製工程に適用すれば良い。
【０２０３】
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。
【０２０４】
［実施例１０］
本発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイに適用することも可能である。その例を図１８に示す。
【０２０５】
図１８はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は画素回路を表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられている。また、画素回路８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２０６】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３または電流制御用ＴＦＴ８６に用いられるＴＦＴを５のｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２または３０３を組み合わせて形成する。また、スイッチ用ＴＦＴ８４のＴＦＴを図５のｎチャネル型ＴＦＴ３０４で形成する。
【０２０７】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜９のいずれの構成を組み合わせても良い。
【０２０８】
［実施例１１］
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。
【０２０９】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０２１０】
特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。即ち、ドライバー回路と画素マトリクス回路を同じ電源電圧で動作させることが可能となり、液晶表示装置全体の低消費電力化を図ることができる。
【０２１１】
また、無しきい値反強誘電性液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２１２】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１９に示す。図１９に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶パネルの入射側の偏光板の透過軸は、液晶パネルのラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２１３】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。上記実施例で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０２１４】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０２１５】
また、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【０２１６】
［実施例１２］
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図２０（Ａ）は本発明のＥＬ表示装置の上面図であり、図２０（Ｂ）はその断面図である。
【０２１７】
図２０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２１８】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２１９】
また、図２０（Ｂ）は図２０（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２２０】
本実施例では、駆動ＴＦＴ４２０１には図５のｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴと同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図５のｐチャネル型ＴＦＴと同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２１】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２２】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２２３】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２２４】
ＥＬ層４３０４の上には周期表の１族または２族に属する元素を含む導電膜（代表的にはアルミニウム、銅もしくは銀に、アルカリ金属元素もしくはアルカリ土類金属元素を含ませた導電膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２２５】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２２６】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２２７】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２２８】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２２９】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０２３０】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２３１】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２３２】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２０（Ｂ）の断面構造を有するＥＬ表示装置となる。
【０２３３】
ここで画素部のさらに詳細な断面構造を図２１に、上面構造を図２２（Ａ）に、回路図を図２２（Ｂ）に示す。図２１、図２２（Ａ）及び図２２（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２３４】
図２１において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図５のｎチャネル型ＴＦＴを用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴの説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０２３５】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２３６】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図５のｐチャネル型ＴＦＴ３０１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ３０１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２３７】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２３８】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２３９】
画素電極４４１０の上にはＥＬ層４４１１が形成される。なお、図２１では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２４０】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２４１】
次に、ＥＬ層４４１１の上には導電膜からなる陰極４４１２が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２４２】
この陰極４４１２まで形成された時点でＥＬ素子４４１３が完成する。なお、ここでいうＥＬ素子４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１１及び陰極４４１２で形成されたコンデンサを指す。
【０２４３】
次に、本実施例における画素の上面構造を図２２（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０２４４】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０２４５】
〔実施例１３〕
本実施例では、実施例１２とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図２３を用いる。なお、図２２と同一の符号が付してある部分については実施例１２の説明を参照すれば良い。
【０２４６】
図２３では電流制御用ＴＦＴ４５０１として図５のｎチャネル型ＴＦＴと同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に電気的に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０２４７】
本実施例では、導電膜からなる画素電極４５０４がＥＬ素子の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２４８】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２３では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２４９】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０２５０】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
【０２５１】
ＥＬ素子に加える電圧が１０Ｖ以上といった高電圧の場合には、電流制御用ＴＦＴ４５０１においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制御用ＴＦＴ４５０１として本発明の構造のｎチャネル型ＴＦＴを用いることは有効である。
【０２５２】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図２２（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０２５３】
なお、ＥＬ素子に加える電圧が１０Ｖ以下、好ましくは５Ｖ以下となった場合、上記ホットキャリア効果による劣化はさほど問題とならなくなるため、図２３においてＬＤＤ領域４５０９を省略した構造のｎチャネル型ＴＦＴを用いても良い。
【０２５４】
［実施例１４］
本実施例では、実施例１２もしくは実施例１３に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２４（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０２５５】
図２４（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５６】
また、図２４（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図２４（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５７】
また、図２４（Ｃ）は、図２４（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５８】
〔実施例１５〕
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２５（Ａ）、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２のソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、、４７０７は電源制御用ＴＦＴ、４７０８は電源制御用ゲート配線、４７０９はＥＬ素子とする。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照すると良い。
【０２５９】
また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。
【０２６０】
また、図２５（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例である。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６１】
また、図２５（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソース配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、図２５（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２６２】
〔実施例１６〕
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２６（Ａ）、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０２６３】
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造とすることが好ましい。
【０２６４】
また、図２６（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例である。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６５】
また、図２６（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソース配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２６（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２６６】
〔実施例１７〕
上記ＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。例えば、四つ乃至六つまたはそれ以上のＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。
［実施例１８］
本発明を実施して形成されたＣＭＯＳ回路や画素部は、ゲート配線と第２配線とを重ねて開口率を向上させても十分寄生容量を小さくすることができた。そのため、特に対角１インチ以下のアクティブマトリクス型液晶表示装置に用いるとより効果的である。
【０２６７】
その様な電子機器の一例として、ゴーグル型表示装置（ヘッドマウントディスプレイ）が挙げられる。図２７を参照する。図２７には、本実施例のゴーグル型表示装置の概略構成図が示されている。１９００はゴーグル型表示装置本体、１９０１Ｒおよび１９０１Ｌはレンズ、１９０２Ｒおよび１９０２Ｌは液晶パネル、１９０３Ｒおよび１９０３Ｌはバックライトである。
【０２６８】
本願発明は液晶パネル１９０２Ｒ、１９０２Ｌやその他の駆動回路に適用できる。
【０２６９】
また、本実施例の構成は、実施例１〜１１のいずれの構成とも自由に組み合わせることが可能である。
【０２７０】
［実施例１９］
上記各実施例を実施して形成されたＣＭＯＳ回路や画素回路は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣ（エレクトロクロミック）ディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。
【０２７１】
その様な電子機器としては、大型テレビ、ビデオカメラ、デジタルカメラ、ウエアラブルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２８及び図３０に示す。
【０２７２】
図２８（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０２７３】
図２８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の駆動回路に適用することができる。
【０２７４】
図２８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の駆動回路に適用できる。
【０２７５】
図２８（Ｄ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
【０２７６】
図２８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０２７７】
図３０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０２７８】
図３０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０２７９】
図３０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２８０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１８のどのような組み合わせからなる構成を用いても実現することができる。
【０２８１】
［実施例２０］
本発明を実施して形成された液晶表示装置はプロジェクター（リア型またはフロント型）に用いることができる。
【０２８２】
図２９（Ａ）はフロント型プロジェクターであり、表示部２６０１、スクリーン２６０２で構成される。本発明は表示部やその他の駆動回路に適用することができる。
【０２８３】
図２９（Ｂ）はリア型プロジェクターであり、本体２７０１、表示部２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示部やその他の駆動回路に適用することができる。
【０２８４】
なお、図２９（Ｃ）は、図２９（Ａ）及び図２９（Ｂ）中における表示部２６０１、２７０２の構造の一例を示した図である。表示部２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２８５】
また、図２９（Ｄ）は、図２９（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２８６】
また、本実施例の電子機器は実施例１〜９及び実施例１１のどのような組み合わせからなる構成を用いても実現することができる。
【０２８７】
【発明の効果】
本願発明を用いることで、多層配線により形成される寄生容量を低減させて、半導体装置（ここでは具体的に電気光学装置）の動作性能や信頼性を大幅に向上させることができた。
【０２８８】
また、アクティブマトリクス型液晶表示装置に代表される電気光学装置の画素回路において、ゲート配線と第２配線とを重ねて開口率を向上させても十分寄生容量を小さくすることができた。そのため、対角１インチ以下のアクティブマトリクス型液晶表示装置においても開口率を向上させ、寄生容量を低減するとともに、十分な保持容量を確保することが可能となった。
【０２８９】
また、そのような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に電子機器）の動作性能と信頼性も向上させることができた。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの作製工程における上面図。
【図７】 ＡＭ−ＬＣＤの作製工程における上面図。
【図８】 画素回路の上面図。
【図９】 液晶表示装置の断面構造図。
【図１０】 ＡＭ−ＬＣＤの外観を示す図。
【図１１】 回路ブロック図
【図１２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１５】 メモリ部及びＣＭＯＳ回路の構成を示す図。
【図１６】 画素回路及びＣＭＯＳ回路の構成を示す図。
【図１７】 画素回路及びＣＭＯＳ回路の構成を示す図。
【図１８】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１９】 無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図
【図２０】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図２１】 アクティブマトリクス型ＥＬ表示装置の画素構造を示す断面図。
【図２２】 アクティブマトリクス型ＥＬ表示装置の画素構造を示す上面図。
【図２３】 アクティブマトリクス型ＥＬ表示装置の画素構造を示す断面図。
【図２４】 アクティブマトリクス型ＥＬ表示装置の回路図。
【図２５】 アクティブマトリクス型ＥＬ表示装置の回路図。
【図２６】 アクティブマトリクス型ＥＬ表示装置の回路図。
【図２７】 ゴーグル型表示装置の一例を示す図。
【図２８】 電子機器の一例を示す図。
【図２９】 電子機器の一例を示す図。
【図３０】 電子機器の一例を示す図。

Claims (1)

1. 同一基板上に画素回路と該画素回路を制御するための駆動回路とを少なくとも含む半導体装置の作製方法において、
   絶縁表面上に活性層を形成し、
   前記活性層に接してゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にゲート配線を形成し、
   前記活性層の一部にｎ型不純物元素またはｐ型不純物元素を添加して、ｎ型不純物領域またはｐ型不純物領域を形成し、
   前記ゲート配線を覆う第１層間絶縁膜を形成し、
   前記第１層間絶縁膜及び前記ゲート絶縁膜にエッチングを行い、前記ｎ型不純物領域または前記ｐ型不純物領域に達するコンタクトホールを形成し、
   前記第１層間絶縁膜上に第２層間絶縁膜を選択的に形成し、
   前記ゲート配線と重なる前記第２層間絶縁膜上に、前記ｎ型不純物領域または前記ｐ型不純物領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。

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