WO2017188106A1 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ及び薄膜トランジスタの製造方法 Download PDF

Info

Publication number
WO2017188106A1
WO2017188106A1 PCT/JP2017/015826 JP2017015826W WO2017188106A1 WO 2017188106 A1 WO2017188106 A1 WO 2017188106A1 JP 2017015826 W JP2017015826 W JP 2017015826W WO 2017188106 A1 WO2017188106 A1 WO 2017188106A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
film
gate electrode
gate
insulating film
Prior art date
Application number
PCT/JP2017/015826
Other languages
English (en)
French (fr)
Inventor
宮本　忠芳
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/095,390 priority Critical patent/US20200185527A1/en
Publication of WO2017188106A1 publication Critical patent/WO2017188106A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
  • the thin film transistor includes an oxide semiconductor film formed on an insulating surface, a first first gate insulating film in contact with a first surface of the oxide semiconductor film, and a first provided on the insulating surface and the oxide semiconductor film. And a second gate electrode in contact with the second first gate insulating film, and a second gate electrode in contact with the second surface of the oxide semiconductor film.
  • the oxide semiconductor film includes a first region overlapping with the first gate electrode and a second region not overlapping with the first gate electrode, and the second gate electrode is a first region of the oxide semiconductor film. And the second region and the second region.
  • the present invention has been completed based on the above situation, and an object thereof is to stably reduce parasitic capacitance.
  • the thin film transistor of the present invention includes a first conductive film, a semiconductor film disposed on an upper layer side with respect to the first conductive film via a first insulating film, and a second insulating film with respect to the semiconductor film.
  • the second gate electrode and the electrode are both made of the second conductive film and are arranged so as to overlap with the plurality of channel portions, even if charges are generated on the upper layer side of the second conductive film, the electric field due to the charges is generated. Is blocked by the second gate electrode and the electrodes, thereby making it difficult to form a back channel due to the above-described electric field in each channel portion. Accordingly, the operation reliability of the thin film transistor is kept sufficiently high.
  • the low resistance portion is a portion of the semiconductor film that is not overlapped with the second gate electrode and the electrode and is sandwiched between at least the plurality of channel portions. It is possible to provide a low resistance portion by partially reducing the resistance of the semiconductor film by using the above. As a result, the second gate electrode and the electrode and the low resistance portion can be arranged in a non-overlapping manner in a self-aligned manner, so that the parasitic capacitance that can be generated between them is stably reduced.
  • the second gate electrode and the electrode are non-overlapping in a portion where one end side is connected to the other end side of the pair of channel portions connected to the low resistance portion, and the channel portion A second low resistance portion having lower resistance is provided.
  • a pair of second low resistance portions can be provided in addition to the low resistance portion by partially reducing the resistance of the semiconductor film by using the arrangement of the second gate electrode and the electrode during manufacturing. It is possible.
  • the second gate electrode and the electrode, the low resistance portion and the pair of second low resistance portions can be arranged in a non-overlapping manner in a self-aligned manner. Parasitic capacitance that can occur between the resistance portion and the pair of second low resistance portions is stably reduced.
  • the semiconductor film is made of an oxide semiconductor film.
  • the band gap is generally larger than that of amorphous silicon. Therefore, when the semiconductor film is an oxide semiconductor film, the breakdown voltage of the thin film transistor can be further improved.
  • a third insulating film made of a material containing hydrogen is provided on the upper layer side of the second conductive film.
  • hydrogen contained in the material of the third insulating film is diffused into a portion of the oxide semiconductor film that does not overlap with the second gate electrode and the electrode, and the resistance of the portion is reduced.
  • the second gate electrode is connected to the first gate electrode through a contact hole formed in the first insulating film and the second insulating film. In this way, since the signal supplied to the first gate electrode is also supplied to the second gate electrode through the contact hole, the first gate electrode and the second gate electrode can be easily synchronized.
  • the electrode is connected to the second gate electrode. In this way, since the signal synchronized with the first gate electrode and the second gate electrode is supplied to the electrode, the charge of the channel portion overlapping the electrode in addition to the channel portion overlapping the second gate electrode can be reduced. Distribution volume increases.
  • a source electrode having one end connected to the other end in the channel portion connected to the low resistance portion is provided, and the electrode is connected to the source electrode.
  • a source electrode connected to the other end side of the channel portion connected to the low resistance portion at one end side is supplied with a signal having a voltage lower than a voltage applied to the source electrode. Is done. In this way, when a signal having a voltage lower than the voltage applied to the source electrode is supplied to the electrode, the threshold voltage of the thin film transistor increases. As a result, it is possible to reduce the current that can flow through each channel portion when no signal is supplied to the first gate electrode and the second gate electrode.
  • a second gate electrode and electrode forming step for removing a portion that does not overlap with the two gate electrode and the electrode, and a third insulating film made of a material containing hydrogen is formed on the upper layer side of the second conductive film.
  • a plurality of portions of the oxide semiconductor film that overlap with the second gate electrode and the electrode are formed in a portion of the oxide semiconductor film that does not overlap with the second gate electrode and the electrode.
  • a third insulating film made of a material containing hydrogen is formed on the upper layer side of the second conductive film.
  • the low resistance portion can be provided by partially reducing the resistance of the oxide semiconductor film using the arrangement of the second gate electrode and the electrode, the second gate electrode and the electrode and the low resistance can be provided. Therefore, the parasitic capacitance that can occur between the two is stably reduced.
  • the parasitic capacitance can be stably reduced.
  • FIG. 1 is a schematic cross-sectional view showing a cross-sectional configuration of a liquid crystal panel according to Embodiment 1 of the present invention.
  • 5 is a cross-sectional view taken along line BB of FIG.
  • 5 in a state where the second gate insulating film forming step included in the method for manufacturing the gate driver TFT is performed.
  • 5 is a cross-sectional view taken along line AA of FIG. 5 in a state where the second gate electrode and the electrode forming step included in the method for manufacturing the gate driver TFT are performed.
  • 5 is a cross-sectional view taken along the line AA of FIG. 5 in a state where an interlayer insulating film forming step and a low resistance portion forming step included in the method for manufacturing the gate driver TFT are performed.
  • 5 is a cross-sectional view taken along the line BB in FIG. 5 in a state where an interlayer insulating film forming step and a low resistance portion forming step included in the gate driver TFT manufacturing method are performed.
  • 5 is a cross-sectional view taken along the line AA of FIG. 5 in a state in which a source electrode and drain electrode forming step included in the method for manufacturing the gate driver TFT is performed.
  • the top view of the gate driver TFT which concerns on Embodiment 2 of this invention BB sectional view of FIG. CC sectional view of FIG.
  • the top view of the gate driver TFT which concerns on Embodiment 3 of this invention
  • FIGS. 1 A first embodiment of the present invention will be described with reference to FIGS.
  • a gate driver TFT (thin film transistor) 30 provided in the liquid crystal panel (display panel) 10 is illustrated.
  • a part of each drawing shows an X axis, a Y axis, and a Z axis, and each axis direction is drawn to be a direction shown in each drawing.
  • the liquid crystal panel 10 is interposed between a pair of transparent (excellent light-transmitting) substrates 10a and 10b and both the substrates 10a and 10b, and its optical characteristics change with the application of an electric field.
  • a liquid crystal layer 10c containing liquid crystal molecules as a substance, and both substrates 10a and 10b are bonded together with a sealing agent (not shown) in a state where a cell gap corresponding to the thickness of the liquid crystal layer 10c is maintained.
  • Each of the substrates 10a and 10b includes a substantially transparent glass substrate GS, and a plurality of films are laminated on each glass substrate GS by a known photolithography method or the like.
  • the front side (front side) is a CF substrate (counter substrate) 10a
  • the back side (back side) is an array substrate (thin film transistor substrate, active matrix substrate) 10b.
  • Polarizing plates 10f and 10g are attached to the outer surfaces of both substrates 10a and 10b, respectively.
  • alignment films 10d and 10e for aligning liquid crystal molecules contained in the liquid crystal layer 10c are formed on the inner surfaces of both the substrates 10a and 10b, respectively.
  • pixel TFTs Thin Film Transistors
  • pixel electrodes 12 As switching elements.
  • a plurality of gate wirings 13 and source wirings 14 are arranged around the pixel TFTs 11 and the pixel electrodes 12 so as to surround the pixel TFTs 11 and the pixel electrodes 12.
  • the pixel TFTs 11 and the pixel electrodes 12 are arranged in a matrix in the vicinity of the intersection of the gate wiring 13 and the source wiring 14 forming a lattice shape. As shown in FIG.
  • a plurality of insulating films 16, 18, and 20 are interposed between the intersections of the gate wiring 13 and the source wiring 14, thereby insulating the wirings 13 and 14 between the two wirings.
  • the state is maintained.
  • a first gate insulating film 16 and a second gate insulating film are provided between the intersections of a gate wiring 13 made of a first metal film 15 described later and a source wiring 14 made of a third metal film 21. Since the three layers 18 and the interlayer insulating film 20 are interposed, the insulation state between the wirings 13 and 14 is maintained, as compared with the case where a configuration in which two insulating films are interposed is used.
  • the pixel electrode 12 has a vertically long rectangular shape (rectangular shape) in a plan view so as to fill a region surrounded by the gate wiring 13 and the source wiring 14. It is possible to provide auxiliary capacitance wiring (not shown) parallel to the gate wiring 13 and across the pixel electrode 12 on the array substrate 10b.
  • a frame-like non-display area surrounding the display area on the inner surface side of the array substrate 10b is connected to the ends of a large number of gate wirings 13 as shown in FIG.
  • a gate driver circuit unit GDM is provided.
  • the gate driver circuit unit GDM includes a number of gate driver TFTs (thin film transistors) 30 using the same oxide semiconductor film 17 as the pixel TFT 11 constituting the pixel PX in the display region, and the array is based on the oxide semiconductor film 17. It is monolithically formed on the substrate 10b.
  • the gate driver circuit unit GDM has a buffer circuit for amplifying the scanning signal, and the gate driver TFT 30 constituting the buffer circuit is applied as compared with the pixel TFT 11 constituting the pixel PX in the display area. The drain voltage tends to be higher.
  • the gate driver circuit portion GDM extends along the Y-axis direction, which is the direction in which the gate lines 13 are arranged.
  • a color filter 10h composed of three colored portions exhibiting red (R), green (G), and blue (B).
  • a plurality of the colored portions constituting the color filter 10h are arranged in a matrix (matrix shape) along the row direction (X-axis direction) and the column direction (Y-axis direction), and each is arranged in an array substrate 10b.
  • the pixel electrodes 12 on the side are arranged so as to overlap with each other in a plan view.
  • a substantially lattice-shaped light shielding portion (black matrix, light shielding region) 10i for preventing color mixture is formed.
  • the light shielding portion 10i is arranged so as to overlap with the above-described gate wiring 13 and source wiring 14 in a plan view.
  • Each colored portion constituting the color filter 10h is thicker than the light shielding portion 10i, and is arranged so as to cover the light shielding portion 10i.
  • One pixel PX which is a display unit, is constituted by the set.
  • the pixel PX includes a red pixel RPX having a red colored portion, a green pixel GPX having a green colored portion, and a blue pixel BPX having a blue colored portion.
  • These pixels RPX, GPX, and BPX of each color constitute a pixel group by being repeatedly arranged along the row direction (X-axis direction) on the plate surface of the liquid crystal panel 10, and this pixel group is arranged in the column direction. Many are arranged along the (Y-axis direction).
  • an overcoat film 10k is provided on the surface of the color filter 10h and the light shielding part 10i so as to overlap with each other.
  • the overcoat film 10k is formed in a solid shape over almost the entire area on the inner surface of the CF substrate 10a, and the film thickness thereof is equal to or greater than that of the color filter 10h.
  • a counter electrode 10j is provided so as to overlap the inside.
  • the counter electrode 10j is formed in a solid shape over almost the entire area of the inner surface of the CF substrate 10a.
  • the counter electrode 10j is made of a transparent electrode material such as ITO (Indium Tin Oxide).
  • each pixel A potential difference is generated between the electrode 12 and the electrode 12.
  • the alignment state of the liquid crystal molecules contained in the liquid crystal layer 10c changes based on the potential difference generated between the counter electrode 10j and each pixel electrode 12, and the polarization state of the transmitted light changes accordingly.
  • the transmitted light amount is individually controlled for each pixel PX and a predetermined color image is displayed.
  • the array substrate 10b includes a first metal film (first conductive film) 15 and a first gate insulating film (first insulating film, lower layer side) in order from the lower layer (glass substrate GS) side.
  • Gate insulating film) 16 oxide semiconductor film (semiconductor film) 17, second gate insulating film (second insulating film, upper gate insulating film) 18, second metal film (second conductive film) 19, interlayer insulating film A (third insulating film) 20, a third metal film (third conductive film) 21, a planarizing film (fourth insulating film) 22, and a transparent electrode film (fourth conductive film) 23 are stacked.
  • the illustration of the alignment film 10e laminated on the upper layer side of the transparent electrode film 23 is omitted.
  • the first metal film 15 is a conductive film made of a metal material (for example, Mo, Ti, Al, Cr, Au, etc.), and preferably has a film thickness in the range of, for example, about 50 nm to 300 nm.
  • the first metal film 15 is preferably formed by, for example, a sputtering method and then patterned by a photolithography method and a dry etching method.
  • the first metal film 15 mainly constitutes the gate wiring 13 and the first gate electrodes 11a and 30a of the TFTs 11 and 30, which will be described later. As shown in FIGS. 4 and 6, the first gate insulating film 16 is stacked on the upper layer side of the first metal film 15.
  • the first gate insulating film 16 is composed of a two-layered film made of an inorganic material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x ). 4 and 6, illustration of the layer structure of the first gate insulating film 16 is omitted.
  • the first gate insulating film 16 is interposed between the first metal film 15 and the oxide semiconductor film 17 to insulate each other. Further, it is preferable that the first gate insulating film 16 is continuously formed of two layers by, for example, a CVD (Chemical Vapor Deposition) method, and further, a rare gas element such as argon gas is included in the reaction gas at the time of film formation. If so, the film formation temperature can be lowered and the film quality can be made dense, so that the gate leakage current can be reduced.
  • CVD Chemical Vapor Deposition
  • the oxide semiconductor film 17 is laminated on the upper layer side of the first gate insulating film 16 and is made of a thin film using an oxide semiconductor as a material.
  • the thickness of the oxide semiconductor film 17 is preferably about 30 nm to 100 nm, for example.
  • the oxide semiconductor included in the oxide semiconductor film 17 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion. Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor film 17 may have a stacked structure of two or more layers.
  • the oxide semiconductor film 17 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. Alternatively, a plurality of crystalline oxide semiconductor layers having different crystal structures may be included. In addition, a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer. However, when the difference in energy gap between these layers is relatively small, the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor film 17 having a stacked structure of the amorphous oxide semiconductor and each crystalline oxide semiconductor described above are described in, for example, Japanese Patent Application Laid-Open No. 2014-007399. Yes.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2014-007399 is incorporated herein by reference.
  • the oxide semiconductor film 17 may include at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor film 17 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and a ratio (composition ratio) of In, Ga, and Zn.
  • Such an oxide semiconductor film 17 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be either amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • Gate driver TFTs for example, TFTs included in a gate driver circuit unit (drive circuit) GDM provided on the same glass substrate GS as the display region around the display region including the plurality of pixels PX
  • pixel TFTs pixels It is suitably used as TFT 11 constituting PX.
  • the oxide semiconductor film 17 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor film 17 may be an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, or a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor
  • a Zr—In—Zn—O based semiconductor an Hf—In—Zn—O based semiconductor, or the like may be included.
  • the second gate insulating film 18 is stacked on the upper layer side of the oxide semiconductor film 17.
  • the second gate insulating film 18 is composed of a single layer film made of an inorganic material such as silicon oxide (SiO 2 ).
  • the second gate insulating film 18 is interposed between the oxide semiconductor film 17 and the second metal film 19 to insulate each other.
  • the film thickness of the second gate insulating film 18 is made thinner than the film thickness of the first gate insulating film 16, whereby the on-current of the pixel TFT 11 and the gate driver TFT 30 described later can be improved.
  • the second gate insulating film 18 is preferably formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • the second metal film 19 is stacked on the upper layer side of the second gate insulating film 18.
  • the second metal film 19 is a conductive film made of a metal material (for example, Mo, Ti, Al, Cr, Au, etc.).
  • the second metal film 19 is preferably formed by, for example, a sputtering method and then patterned by a photolithography method and a dry etching method.
  • the second metal film 19 mainly constitutes a second gate electrode 11f of the pixel TFT 11 to be described later and a second gate electrode 31 and an electrode 32 of the gate driver TFT 30.
  • the interlayer insulating film 20 is laminated at least on the upper layer side of the second metal film 19.
  • the interlayer insulating film 20 is composed of a two-layered film made of an inorganic material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x ). More specifically, the interlayer insulating film 20 has a layer made of silicon nitride at least on the lower layer side (side in contact with the oxide semiconductor film 17). 4 and 6, illustration of the layer structure of the interlayer insulating film 20 is omitted.
  • the interlayer insulating film 20 is preferably formed of two layers in succession by, for example, a CVD (Chemical Vapor Deposition) method.
  • the interlayer insulating film 20 is interposed between the oxide semiconductor film 17 and the second metal film 19 and the third metal film 21 to insulate each other.
  • the third metal film 21 is stacked on the upper layer side of the interlayer insulating film 20.
  • the third metal film 21 is a conductive film made of a metal material (for example, Mo, Ti, Al, Cr, Au, etc.).
  • the third metal film 21 is preferably formed by, for example, a sputtering method and then patterned by a photolithography method and a dry etching method.
  • the third metal film 21 mainly constitutes the source wiring 14, source electrodes 11 b and 30 b and drain electrodes 11 c and 30 c of the TFTs 11 and 30 described later.
  • the planarization film 22 is laminated on the upper layer side of the third metal film 21 as shown in FIGS.
  • the planarizing film 22 is preferably made of a synthetic resin material such as acrylic resin (PMMA), and preferably has a thickness of about 2 ⁇ m, for example. That is, the planarizing film 22 has a thickness larger than that of the other insulating films 16, 18, and 20, thereby planarizing the surface of the array substrate 10b.
  • the planarizing film 22 is preferably formed by, for example, a slit coating method or a spin coating method.
  • the planarizing film 22 is interposed between the third metal film 21 and the transparent electrode film 23 to insulate each other.
  • the transparent electrode film 23 is laminated on the upper layer side of the planarizing film 22.
  • the transparent electrode film 23 is a kind of conductive film, and is made of a transparent electrode material such as IZO (Indium Zinc Oxide), and has a film thickness of, for example, about 100 nm.
  • the transparent electrode film 23 is preferably formed by, for example, a sputtering method.
  • the transparent electrode film 23 mainly constitutes the pixel electrode 12.
  • the pixel TFT 11 includes a first gate electrode (lower gate electrode) 11a, a channel part 11d, a source electrode 11b connected to one end side of the channel part 11d, and the other end of the channel part 11d. And a drain electrode 11c connected to the side.
  • the first gate electrode 11 a is made of the same first metal film 15 as the gate wiring 13 and is connected to the gate wiring 13 so that a scanning signal is supplied.
  • the channel portion 11d is formed of the oxide semiconductor film 17 so as to overlap with the first gate electrode 11a via the first gate insulating film 16 on the upper layer side.
  • a second gate insulating film 18 is selectively stacked in a range overlapping with the channel portion 11d.
  • the portion that overlaps with the second gate insulating film 18 becomes the channel portion 11 d without being reduced in resistance, and the portion that does not overlap with the second gate insulating film 18 directly contacts the interlayer insulating film 20.
  • Low resistance Accordingly, low resistance regions 11e made of the oxide semiconductor film 17 and having a lower resistance than the channel portion 11d are connected to both ends of the channel portion 11d in the extending direction.
  • the low resistance region 11e functions as a conductor having a certain resistivity (for example, a resistivity of about 1 / 10,000,000 to 1/100 of the resistivity of the channel portion 11d which is a non-low resistance region). Note that in FIG. 4, the low resistance region 11 e in the oxide semiconductor film 17 is illustrated by being shaded.
  • the source electrode 11 b is arranged on the upper layer side of the interlayer insulating film 20 and is made of the same third metal film 21 as the source wiring 14, and the end on the channel portion 11 d side in the X-axis direction is the first
  • one (source electrode 11b side) is provided through a pixel source contact hole CH1 in which a portion that does not overlap the first gate electrode 11a is formed in the interlayer insulating film 20. It is connected to the low resistance region 11e.
  • a data signal is supplied from the source line 14 to the source electrode 11b.
  • the drain electrode 11c is made of the same third metal film 21 as the source wiring 14 and the source electrode 11b, and is arranged to face the source electrode 11b with an interval corresponding to the channel portion 11d.
  • the drain electrode 11c is arranged so that the end on the channel portion 11d side in the X-axis direction overlaps with the first gate electrode 11a, whereas the portion that does not overlap with the first gate electrode 11a is the interlayer insulating film 20 Is connected to the other low-resistance region 11e (on the drain electrode 11c side) through the pixel drain contact hole CH2 formed in the opening.
  • the pixel electrode 12 is connected to the end of the drain electrode 11c opposite to the channel 11d side in the X-axis direction through the pixel contact hole CH3 formed in the planarizing film 22. Thereby, the charge supplied to the drain electrode 11 c can be supplied to the pixel electrode 12.
  • the pixel TFT 11 includes a second gate electrode (upper layer) that is made of the second metal film 19 and overlaps a part of the first gate electrode 11a through the channel portion 11d. Side gate electrode) 11f.
  • the second gate electrode 11 f is disposed on the upper layer side of the second gate insulating film 18, and the formation range and planar arrangement thereof substantially coincide with the formation range and planar arrangement of the second gate insulating film 18.
  • the second gate insulating film 18 is patterned (unnecessary portions are removed by etching) together with the second metal film 19 in the manufacturing process.
  • the second gate electrode 11 f is connected to the first gate electrode 11 a through a contact hole (not shown) formed in the first gate insulating film 16 and the second gate insulating film 18.
  • a signal synchronized with the first gate electrode 11a is supplied to the second gate electrode 11f, so that the amount of charge flow in the channel portion 11d increases.
  • the pixel TFT 11 has a single gate structure unlike the gate driver TFT 30 described below.
  • the second gate insulating film 18 and the interlayer insulating film 20 are stacked on the channel portion 11d, and these function as an etch stop layer.
  • the gate driver TFT 30 includes a first gate electrode (lower layer side gate electrode) 30a, a channel portion 30d, a source electrode 30b connected to one end side of the channel portion 30d, and a channel portion. And a drain electrode 30c connected to the other end of 30d.
  • the first gate electrode 30a is made of the same first metal film 15 as the gate wiring 13 and the like, and is connected to a signal input wiring or a signal input terminal in the gate driver circuit unit GDM. Thus, an input signal input to the gate driver circuit unit GDM is supplied to the first gate electrode 30a.
  • the oxide semiconductor film 17 constituting the channel part 30d is arranged so as to overlap with the first gate electrode 30a on the upper layer side via the first gate insulating film 16, and is formed in a strip shape along the X-axis direction. Although it extends and its extension length is larger than the length dimension of the first gate electrode 30a, the width dimension is made smaller than the width dimension of the first gate electrode 30a.
  • the second gate insulating film 18 is selectively stacked in a range overlapping with the channel portion 30d. In the oxide semiconductor film 17, a portion overlapping with the second gate insulating film 18 is not reduced in resistance but becomes a channel portion 30d, and a portion not overlapping with the second gate insulating film 18 is described in detail later.
  • the resistance is lowered by being in direct contact with the interlayer insulating film 20.
  • the low-resistance regions (the first low-resistance portion 33 and the second low-resistance portion 35) in the oxide semiconductor film 17 are illustrated in a shaded shape.
  • the source electrode 30b and the drain electrode 30c have substantially the same width dimension (dimension in the Y-axis direction which is the width direction), and the width dimension and channel of the first gate electrode 30a. It is smaller than the width dimension of the portion 30d.
  • the source electrode 30b is disposed on the upper layer side of the interlayer insulating film 20 and is made of the same third metal film 21 as the source wiring 14 and the like, and the end on the channel portion 30d side overlaps the first gate electrode 30a in the X-axis direction. In contrast to the arrangement, the end opposite to the channel portion 30d side in the X-axis direction is connected to a signal input wiring or a signal input terminal in the gate driver circuit portion GDM.
  • the drain electrode 30c is made of the same third metal film 21 as the source electrode 30b and the like, and has a predetermined distance from the source electrode 30b (the length dimension of the two channel portions 30d and the length dimension of the first low resistance portion 33 It is arranged in an opposing manner with a distance added).
  • the drain electrode 30c is arranged so that the end on the channel portion 30d side in the X-axis direction overlaps the first gate electrode 30a, whereas the drain electrode 30c has an end on the opposite side to the channel portion 30d side in the X-axis direction.
  • the gate driver circuit unit GDM is connected to a signal output wiring or a signal output terminal.
  • the second gate insulating film 18 and the interlayer insulating film 20 are stacked on the channel portion 30d as in the pixel TFT 11, and these function as an etch stop layer.
  • the gate driver TFT 30 is formed of the second metal film 19 and a part of the first gate electrode 30a via the channel part 30d (source side channel part 30d1).
  • the channel part 30d source side channel part 30d1
  • the second gate electrode upper layer side gate electrode
  • an electrode 32 that overlaps with the second gate electrode 31 and is spaced from the second gate electrode 31.
  • the portions overlapping with the second gate electrode 31 and the electrode 32 are respectively channel portions 30 d, whereas the second gate electrode 31 and the electrode 32 are non-overlapping and are at least each A portion sandwiched between the channel portions 30d serves as a first low resistance portion (low resistance portion) 33 having a lower resistance than the channel portion 30d.
  • the second gate electrode 31 overlaps with the portion of the first gate electrode 30 a near the source electrode 30 b (the left side portion shown in FIGS. 5 and 6). 32 overlaps the portion of the first gate electrode 30a near the drain electrode 30c (the right portion shown in FIGS. 5 and 6).
  • the distance (distance) between the second gate electrode 31 and the electrode 32 substantially matches the length dimension of the first low resistance portion 33.
  • the second gate electrode 31 and the electrode 32 are connected by an electrode connecting portion 34.
  • the electrode connecting portion 34 is made of the same second metal film 19 as the second gate electrode 31 and the electrode 32, and does not overlap with the oxide semiconductor film 17 (each channel portion 30d and the first low resistance portion 33).
  • the arrangement is shifted in the Y-axis direction and is connected to each end of the second gate electrode 31 and the electrode 32.
  • the second metal film 19 is patterned so as to remain in a bifurcated shape when seen in a plan view, whereby the second gate electrode 31 and the electrode 32 having a branched structure connected by the electrode connecting portion 34. Is formed.
  • the electrode connecting portion 34 is arranged so as to overlap the first gate electrode 30a, and a gate contact hole (contact hole) CH4 formed in the first gate insulating film 16 and the second gate insulating film 18 is formed. And is connected to the first gate electrode 30a.
  • a signal synchronized with the first gate electrode 30a is supplied to the second gate electrode 31 and the electrode 32. Therefore, in this embodiment, it can be said that the electrode 32 has the same function as the second gate electrode 31 in the gate driver TFT 30.
  • Each is connected.
  • the suffix “1” is added to the code of the source side channel portion
  • the suffix “2” is added to the symbol of the drain side channel portion.
  • no suffix will be added to the reference numerals.
  • the second gate insulating film 18 is interposed between the two channel portions 30d and the second gate electrode 31 and the electrode 32, respectively.
  • the second gate insulating film 18 has two channels in the gate driver TFT 30.
  • the portion 30d (the second gate electrode 31 and the electrode 32) is formed so that the planar arrangement and the formation range match (match). That is, the second gate insulating film 18 is patterned so that a range overlapping with the two channel portions 30d (the second gate electrode 31 and the electrode 32) remains selectively in the manufacturing process.
  • the two channel portions 30d have substantially the same length.
  • the first low resistance portion 33 is formed by partially reducing the resistance of the oxide semiconductor film 17, and the interlayer insulating film 20 is in direct contact with the upper layer side thereof. Are stacked.
  • the first low resistance portion 33 functions as a conductor having a certain resistivity (for example, a resistivity of about 1 / 10,000,000 to 1/100 of the resistivity of the channel portion 30d which is a non-low resistance region).
  • the first low resistance portion 33 is arranged so as to be sandwiched between the source side channel portion 30d1 and the drain side channel portion 30d2 in the X-axis direction, one end side being the source side channel portion 30d1 and the other end side being the drain side. Each is connected to the channel part 30d2.
  • the source-side channel portion 30d1 has an end opposite to the side connected to the source electrode 30b connected to one end of the first low resistance portion 33, and the drain-side channel portion 30d2 connected to the drain electrode 30c.
  • the other end of the first low resistance portion 33 is connected to the other end of the first low resistance portion 33.
  • a second low resistance lower than that of the channel portion 30d is provided at both ends in the length direction (X-axis direction) of the oxide semiconductor film 17 extending in a strip shape.
  • Each part (second low resistance part) 35 is provided.
  • the pair of second low resistance portions 35 are connected to the other end side (the source electrode 30 b side or the drain electrode 30 c side) of the pair of channel portions 30 d whose one end side is connected to the first low resistance portion 33 in the oxide semiconductor film 17.
  • the second gate electrode 31 and the electrode 32 are not overlapped with each other.
  • Each of the second low resistance portions 35 is formed by partially reducing the resistance of the oxide semiconductor film 17, and is laminated so that the interlayer insulating film 20 is in direct contact with the upper layer side thereof.
  • Each second low resistance portion 35 has a certain resistivity (for example, a resistivity of about 1 / 10,000,000 to 1/100 of the resistivity of the channel portion 30d, which is a non-low resistance region), like the first low resistance portion 33. It functions as a conductor with
  • the pair of second low resistance portions 35 includes a source side second low resistance portion 35A sandwiched between the source electrode 30b and the first low resistance portion 33 in the X-axis direction, a drain electrode 30c, and the first low resistance portion. And the drain-side second low resistance portion 35B sandwiched between the first and second electrodes 33, 33, the former being connected to the source electrode 30b and the latter being connected to the drain electrode 30c.
  • the suffix “A” is added to the reference sign of the source side second low resistance portion
  • the suffix “B” is added to the reference sign of the drain side second low resistance portion. ", And when referring generically without distinction, no suffix is added to the reference sign.
  • the source-side second low resistance portion 35A is connected to the source electrode 30b through a source contact hole CH5 in which the portion overlapping the source electrode 30b is opened in the interlayer insulating film 20.
  • the drain-side second low resistance portion 35B is connected to the drain electrode 30c through a drain contact hole CH6 in which a portion overlapping the drain electrode 30c is formed in the interlayer insulating film 20.
  • the source-side second low resistance portion 35A is an end portion opposite to the source contact hole CH5 side in the X-axis direction, and an end portion overlapping the first gate electrode 30a is the first low resistance in the source-side channel portion 30d1. It is connected with the edge part on the opposite side to the part 33 side.
  • the drain-side second low resistance portion 35B is the end opposite to the drain contact hole CH6 side in the X-axis direction, and the end overlapping the first gate electrode 30a is the first low resistance in the drain-side channel portion 30d2. It is connected with the edge part on the opposite side to the part 33 side.
  • the gate driver TFT 30 when a signal is supplied to the first gate electrode 30a overlapping the two channel portions 30d1 and 30d2, the gate driver TFT 30 is driven and an input supplied to the source electrode 30b.
  • the charge based on the signal is sequentially transferred to the first low resistance part 33 through the source electrode 30b, the source side second low resistance part 35A, the source side channel part 30d1 on the charge supply side, and further to the first low resistance part 33. Is transferred to the drain-side channel portion 30d2 on the charge supply side, and then reaches the drain electrode 30c via the drain-side second low resistance portion 35B.
  • the gate driver TFT 30 includes two unit TFTs driven by a common first gate electrode 30a (second gate electrode 31 and electrode 32). It can be said that it has a dual gate structure (multi-gate structure) connected in series, and the first low resistance portion 33 interposed between the channel portions 30d1 and 30d2 is one unit having the source electrode 30b.
  • the TFT functions as a pseudo drain electrode, and the other unit TFT having the drain electrode 30c functions as a pseudo source electrode.
  • the gate driver TFT 30 having such a dual gate structure charges move through the two channel portions 30d1 and 30d2 via the first low resistance portion 33 having a lower resistance than the channel portions 30d1 and 30d2.
  • the gate driver TFT 30 In the vicinity of the drain electrode 30c on the side, electric field concentration (so-called hot carrier phenomenon) generated at the interface between the oxide semiconductor film 17 and the first gate insulating film 16 is preferably mitigated, thereby improving the drain breakdown voltage of the gate driver TFT 30. Is planned. As a result, even if a large potential difference is generated between the source electrode 30b and the drain electrode 30c, the gate driver TFT 30 is unlikely to fail and the so-called drain breakdown voltage is high.
  • the gate driver TFT 30 provided in the gate driver circuit unit GDM has a higher applied drain voltage (potential difference generated between the source electrode 30b and the drain electrode 30c) than the pixel TFT 11 constituting the pixel PX in the display region.
  • the channel portion 30d is generally made of the oxide semiconductor film 17 using an oxide semiconductor material having a large band gap as compared with amorphous silicon, so that the drain breakdown voltage is higher.
  • synchronization is achieved by connecting the first gate electrode 30a to the second gate electrode 31, and further, the second gate electrode 31 is spaced by the length of the first low resistance portion 33. Since the electrodes 32 adjacent to each other are connected to each other, the first gate electrode 30a, the second gate electrode 31, and the electrode 32 are synchronized. Therefore, when a signal is supplied to the first gate electrode 30a, a synchronized signal is also supplied to the second gate electrode 31 and the electrode 32 connected to the first gate electrode 30a. The amount of charge flow in the portion 30d1 increases and the amount of charge flow in the drain-side channel portion 30d2 overlapping the electrode 32 increases. As a result, the decrease in the drain current due to the two channel portions 30d and the longer charge flow path is suppressed.
  • the second gate electrode 31 and the electrode 32 described above are both made of the second metal film 19 and arranged so as to overlap the two channel portions 30d1 and 30d2.
  • charges are attracted to the film interface of the planarization film 22 due to the ON / OFF operation of the gate driver TFT 30, and the charges diffuse in the planarization film 22, and the planarization film 22 and the interlayer insulating film Charges may be generated at the interface with 20. If a so-called back channel is formed in each of the channel portions 30d1 and 30d2 due to this electric charge, a leakage current is generated, which may impair the operational reliability of the gate driver TFT 30.
  • the second gate electrode 31 and the electrode 32 made of the second metal film 19 are arranged so as to overlap the channel portions 30d1 and 30d2 via the second gate insulating film 18, the second metal film 19 Even if the above charges are generated on the upper layer side, the electric field due to the charges is blocked by the second gate electrode 31 and the electrode 32, and it is difficult to form back channels in the channel portions 30d1 and 30d2. Thereby, the operation reliability of the gate driver TFT 30 is kept sufficiently high.
  • the first low resistance portion 33 is a portion of the oxide semiconductor film 17 that is not overlapped with the second gate electrode 31 and the electrode 32 and is sandwiched between at least two channel portions 30d1 and 30d2.
  • the first low resistance portion 33 can be provided by partially reducing the resistance of the oxide semiconductor film 17 by using the arrangement of the second gate electrode 31 and the electrode 32. Specifically, a portion of the oxide semiconductor film 17 that is not overlapped with the second gate electrode 31 and the electrode 32 and is sandwiched between at least two channel portions 30d1 and 30d2 is formed on the upper layer side in the manufacturing process. It is in direct contact with the interlayer insulating film 20 to be formed.
  • the interlayer insulating film 20 has a layer made of silicon nitride at least on the lower layer side (side in contact with the oxide semiconductor film 17), and the layer contains hydrogen. Accordingly, hydrogen contained in the interlayer insulating film 20 diffuses into a portion of the oxide semiconductor film 17 that is in direct contact with the interlayer insulating film 20, thereby reducing the resistance of the portion. As a result, the second gate electrode 31 and the electrode 32 and the first low resistance portion 33 can be arranged in a non-overlapping manner in a self-aligned manner, and the parasitic capacitance that can be generated between them is stably reduced. .
  • the second gate electrode 31 and the electrode 32 and the first low resistance portion 33 are arranged in a non-overlapping manner in a self-aligned manner. Therefore, these arrangements are affected by exposure deviation of a photomask used in manufacturing. It is said that there is nothing to do. Accordingly, it is possible to use a photomask with a low exposure accuracy as a photomask used for manufacturing, thereby reducing the manufacturing cost.
  • a portion of the oxide semiconductor film 17 that has one end side connected to the other end side of the pair of channel portions 30d1 and 30d2 connected to the first low resistance portion 33 has a second low resistance lower than that of the channel portions 30d1 and 30d2. Since the portions 35A and 35B are provided, the resistance of the oxide semiconductor film 17 is partially reduced by using the arrangement of the second gate electrode 31 and the electrode 32 in manufacturing, so that the first low resistance portion 33 is formed. In addition, a pair of second low resistance portions 35A and 35B can be provided. Specifically, the second gate electrode 31 and the electrode 32 in the oxide semiconductor film 17 are non-overlapping and are opposite to the first low resistance portion 33 side with respect to the second gate electrode 31 and the electrode 32.
  • the pair of portions are in direct contact with the interlayer insulating film 20 formed on the upper layer side in the manufacturing process.
  • the interlayer insulating film 20 has a layer made of silicon nitride at least on the lower layer side (side in contact with the oxide semiconductor film 17), and the layer contains hydrogen. Therefore, hydrogen contained in the interlayer insulating film 20 diffuses into the pair of portions in direct contact with the interlayer insulating film 20 in the oxide semiconductor film 17, thereby reducing the resistance of the same pair of portions.
  • the second gate electrode 31 and the electrode 32, the first low resistance portion 33, and the pair of second low resistance portions 35A and 35B can be arranged in a non-overlapping manner in a self-aligned manner. Parasitic capacitance that may occur between the gate electrode 31 and the electrode 32, the first low resistance portion 33, and the pair of second low resistance portions 35A and 35B is stably reduced.
  • the gate driver TFT 30 has the above structure, and a method for manufacturing the gate driver TFT 30 will be described.
  • the manufacturing method of the gate driver TFT 30 includes a first gate electrode forming step for forming the first gate electrode 30a and a first gate insulating film forming step for forming the first gate insulating film 16 (first insulating film forming step).
  • a low resistance portion forming step third insulating film forming step and low resistance portion forming step
  • a source and drain electrode forming step for forming the source electrode 30b and the drain electrode 30c, and a planarizing film 22 are formed. Planarization film formation process and Equipped with a.
  • the pixel TFT 11 is manufactured at the same time by patterning various films by the method for manufacturing the gate driver TFT 30.
  • the method for manufacturing the array substrate 10b includes a method for manufacturing the gate driver TFT 30, and also includes a step of patterning the transparent electrode film 23 to form the pixel electrode 12 and a step of forming the alignment film 10e.
  • the first metal film 15 and the photoresist are sequentially formed on the glass substrate GS to be the array substrate 10b, and etching is performed after exposing and developing the photoresist using a photomask.
  • the first metal film 15 is patterned to form the first gate electrode 30a.
  • the gate wiring 13 and the first gate electrode 11a of the pixel TFT 11 are also formed along with the patterning of the first metal film 15.
  • the first gate insulating film forming step the first gate insulating film 16 is formed in a solid shape on the glass substrate GS and the first metal film 15.
  • an oxide semiconductor film 17 and a photoresist are sequentially formed on the first gate insulating film 16, and the photoresist is exposed and developed using a photomask, and then etched. Then, patterning is performed so that a strip-like portion extending along the X-axis direction in a form overlapping with the first gate electrode 30a remains.
  • This strip-shaped portion includes the channel portions 30d and the low resistance portions 33 and 35 before the resistance is lowered.
  • the second gate insulating film forming step as shown in FIGS. 8 and 9, a second gate insulating film 18 and a photoresist are sequentially formed on the first gate insulating film 16 and the oxide semiconductor film 17, Etching is performed after exposing and developing the photoresist using a photomask.
  • the gate contact hole CH4 is formed at a position overlapping the first gate electrode 30a.
  • the gate contact hole CH4 is indicated by a two-dot chain line.
  • a second metal film 19 and a photoresist are sequentially formed on the second gate insulating film 18, and a photomask is used. Etching is performed after the resist is exposed and developed, whereby the second metal film 19 is patterned to form the second gate electrode 31 and the electrode 32, and the electrode connecting portion 34 for connecting them is formed. When etching is performed in the second gate electrode and electrode forming step, the removed portion of the second gate insulating film 18 is also collectively etched in addition to the removed portion of the second metal film 19.
  • the entire portion of the portion that does not overlap with the remaining portion of the second metal film 19 (second gate electrode 31 and electrode 32) is removed together with the removed portion of the second metal film 19. Further, when the second metal film 19 is formed, the electrode connecting portion 34 of the second metal film 19 is connected to the first gate electrode 30a through the gate contact hole CH4 (FIG. 11).
  • the second gate electrode and electrode forming step the second gate electrode 11f of the pixel TFT 11 and the like are also formed along with the patterning of the second metal film 19, and the second gate insulating film 18 of the second gate insulating film 18 is etched.
  • second gate electrode 11f The entire portion of the portion that does not overlap with the remaining portion of the metal film 19 (second gate electrode 11f) is removed together with the removed portion of the second metal film 19 (see FIG. 4). 10 and 11, the boundary line between the removed portion and the remaining portion in the second gate insulating film 18 and the second metal film 19 is indicated by a two-dot chain line.
  • the interlayer insulating film 20 is solid on the second metal film 19, the oxide semiconductor film 17, and the first gate insulating film 16. It forms into a film. 12 and 13, the layer structure of the interlayer insulating film 20 is not shown. Actually, however, the interlayer insulating film 20 is made of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN x ) as described above. ) Or the like, and a two-layered film made of an inorganic material.
  • the lowermost layer constituting the interlayer insulating film 20 that is, a layer made of silicon nitride is formed as a layer in contact with the oxide semiconductor film 17. . Since the layer made of silicon nitride contains hydrogen in the material, hydrogen is diffused into the portion of the oxide semiconductor film 17 in contact with the same layer to promote a reduction in resistance.
  • a portion of the oxide semiconductor film 17 that overlaps with the second gate electrode 31 and the electrode 32 (second gate insulating film 18) does not directly contact the interlayer insulating film 20, so that the resistance is reduced.
  • the portion that does not overlap with the second gate electrode 31 and the electrode 32 (second gate insulating film 18) is in direct contact with the interlayer insulating film 20, thereby reducing the resistance.
  • a portion sandwiched between the second gate electrode 31 and the electrode 32 becomes the first low resistance portion 33, while one end side is continuous with the first low resistance portion 33.
  • the portions connected to the other end side of the pair of channel portions 30d are the second low resistance portions 35, respectively.
  • a photoresist is formed on the interlayer insulating film 20, and the photoresist is exposed and developed using a photomask, and then etched, so that the photoresist overlaps with each of the pair of second low resistance portions 35.
  • a source contact hole CH5 and a drain contact hole CH6 are formed.
  • the second gate electrode 11 f (second gate insulating) of the oxide semiconductor film 17 is formed when the interlayer insulating film 20 is formed.
  • the portion overlapping with the film 18) does not directly contact the interlayer insulating film 20 and thus does not have a low resistance, but does not overlap with the second gate electrode 11f (second gate insulating film 18).
  • the portion which becomes is reduced in resistance by being in direct contact with the interlayer insulating film 20 to become a low resistance region 11e (see FIG. 4).
  • the gate contact hole CH4 is indicated by a two-dot chain line.
  • a third metal film 21 and a photoresist are sequentially formed on the interlayer insulating film 20, and the photoresist is exposed and developed using a photomask. By performing etching later, the third metal film 21 is patterned to form the source electrode 30b and the drain electrode 30c.
  • the source electrode 30b is connected to the source-side second low resistance part 35A through the source contact hole CH5, and the drain electrode 30c is connected to the drain-side second low resistance part 35B through the drain contact hole CH6.
  • the source electrode 11b and the drain electrode 11c are formed as the third metal film 21 is patterned (see FIG. 4).
  • the planarization film forming process performed thereafter, the planarization film 22 is formed in a solid shape on the interlayer insulating film 20 and the third metal film 21.
  • the first low resistance portion 33 and the second low resistance portion 35 are provided by partially reducing the resistance of the oxide semiconductor film 17 by using the arrangement of the second gate electrode 31 and the electrode 32, respectively. Therefore, the second gate electrode 31 and the electrode 32 and the first low resistance portion 33 and the second low resistance portion 35 can be arranged in a non-overlapping manner in a self-aligned manner, and thus can be generated between the two. The parasitic capacitance is stably reduced.
  • the gate driver TFT (thin film transistor) 30 of the present embodiment includes the first metal film (first conductive film) 15 and the first gate insulating film (first insulating film) with respect to the first metal film 15.
  • An oxide semiconductor film (semiconductor film) 17 disposed on the upper layer side through 16 and an upper layer side with respect to the oxide semiconductor film 17 via a second gate insulating film (second insulating film) 18
  • Second metal film (second conductive film) 19 First gate electrode 30 a made of first metal film 15, and second gate electrode 31 made of second metal film 19 and overlapping with a part of first gate electrode 30 a.
  • the number of channel portions 30d and the second gate electrode 31 and the electrode 32 of the oxide semiconductor film 17 are non-overlapping and are sandwiched between at least the plurality of channel portions 30d.
  • the second gate electrode 31 and the electrode 32 are both made of the second metal film 19 and are arranged so as to overlap with the plurality of channel portions 30d, charges are generated on the upper layer side of the second metal film 19. Also, the electric field due to the electric charge is blocked by the second gate electrode 31 and the electrode 32, and it is difficult to form a back channel due to the electric field described above in each channel portion 30d. Accordingly, the operation reliability of the gate driver TFT 30 is kept sufficiently high.
  • the first low resistance portion 33 is formed of a portion of the oxide semiconductor film 17 that is not overlapped with the second gate electrode 31 and the electrode 32 and is sandwiched between at least the plurality of channel portions 30d. At this time, it is possible to provide the first low resistance portion 33 by partially reducing the resistance of the oxide semiconductor film 17 using the arrangement of the second gate electrode 31 and the electrode 32. As a result, the second gate electrode 31 and the electrode 32 and the first low resistance portion 33 can be arranged in a non-overlapping manner in a self-aligned manner, and the parasitic capacitance that can be generated between them is stably reduced. .
  • the second gate electrode 31 and the electrode 32 are non-overlapping in a portion where one end side is connected to the other end side of the pair of channel portions 30 d connected to the first low resistance portion 33.
  • a second low resistance portion (second low resistance portion) 35 having a resistance lower than that of the channel portion 30d is provided.
  • the oxide semiconductor film 17 is partially reduced in resistance by using the arrangement of the second gate electrode 31 and the electrode 32 during manufacturing, so that the pair of second resistors is added to the first low resistance portion 33.
  • the low resistance part 35 can be provided.
  • the second gate electrode 31 and the electrode 32, the first low resistance portion 33, and the pair of second low resistance portions 35 can be arranged in a non-overlapping manner in a self-aligned manner. Parasitic capacitance that can be generated between the first low resistance part 33 and the pair of second low resistance parts 35 is stably reduced.
  • the semiconductor film is made of an oxide semiconductor film 17.
  • the band gap is generally larger than that of amorphous silicon. Therefore, by using the oxide semiconductor film 17 as the semiconductor film, the breakdown voltage of the gate driver TFT 30 can be further improved.
  • an interlayer insulating film (third insulating film) 20 made of a material containing hydrogen is provided on the upper layer side of the second metal film 19.
  • hydrogen contained in the material of the interlayer insulating film 20 is diffused into a portion of the oxide semiconductor film 17 that does not overlap with the second gate electrode 31 and the electrode 32, and the resistance of the portion is reduced. Is done.
  • the second gate electrode 31 is connected to the first gate electrode 30a through a gate contact hole (contact hole) CH4 formed in the first gate insulating film 16 and the second gate insulating film 18. In this way, since the signal supplied to the first gate electrode 30a is also supplied to the second gate electrode 31 through the gate contact hole CH4, the first gate electrode 30a and the second gate electrode 31 are easily synchronized. be able to.
  • the electrode 32 is connected to the second gate electrode 31. In this way, since the signal synchronized with the first gate electrode 30 a and the second gate electrode 31 is supplied to the electrode 32, the electrode 32 overlaps with the electrode 32 in addition to the channel portion 30 d overlapping with the second gate electrode 31. Even in the channel portion 30d, the amount of charge flow increases.
  • the method of manufacturing the gate driver TFT 30 includes a first gate electrode forming step in which the first metal film 15 is formed and the first metal film 15 is patterned to form the first gate electrode 30a.
  • a first gate insulating film forming step (first insulating film forming step) for forming the first gate insulating film 16 on the upper layer side of the metal film 15 and an oxide semiconductor film on the upper layer side of the first gate insulating film 16 And forming an oxide semiconductor film 17 and patterning the formed oxide semiconductor film 17, and forming a second gate insulating film 18 on the upper layer side of the oxide semiconductor film 17.
  • a film process (second insulating film forming process), a second metal film 19 is formed on the upper layer side of the second gate insulating film 18, and the formed second metal film 19 is patterned to form a first gate electrode 30a.
  • a second gate electrode 31 overlapping with a part of the first gate electrode, And an electrode 32 that overlaps with a part of the second electrode 30a and is spaced apart from the second gate electrode 31, and the second gate electrode 31 and the electrode 32 in the second gate insulating film 18 are formed.
  • An interlayer insulating film forming step for forming the first low resistance portion 33 and a low resistance portion forming step (third insulating film forming step and low resistance portion forming step).
  • the second gate electrode and electrode forming step are performed.
  • the electrodes 32 are formed so as to be spaced apart from each other. At this time, a portion of the second gate insulating film 18 that does not overlap with the second gate electrode 31 and the electrode 32 is removed.
  • an interlayer insulating film 20 made of a material containing hydrogen is formed on the second metal film 19.
  • hydrogen contained in the material of the interlayer insulating film 20 is diffused into a portion of the oxide semiconductor film 17 that does not overlap with the second gate electrode 31 and the electrode 32, thereby reducing the low resistance of the portion.
  • the first low resistance portion 33 having a lower resistance than the plurality of channel portions 30d formed of portions overlapping the second gate electrode 31 and the electrode 32 in the oxide semiconductor film 17 is formed.
  • the first low resistance portion 33 can be provided by partially reducing the resistance of the oxide semiconductor film 17 by using the arrangement of the second gate electrode 31 and the electrode 32, the second gate The electrode 31 and the electrode 32 and the first low resistance portion 33 can be arranged in a non-overlapping manner in a self-aligned manner, so that the parasitic capacitance that can be generated between them is stably reduced.
  • Embodiment 2 A second embodiment of the present invention will be described with reference to FIGS. In this Embodiment 2, what changed the connection object of the electrode 132 is shown. In addition, the overlapping description about the same structure, an effect
  • the gate driver TFT 130 has the second gate electrode 131 connected to the first gate electrode 130a, while the electrode 132 is connected to the source electrode 130b. Yes.
  • the second gate electrode 131 extends so that one end in the Y-axis direction is arranged so as not to overlap with the oxide semiconductor film 117, and the extended portion is The first gate electrode 130a is connected to the first gate electrode 130a through the gate contact hole CH4 so as to overlap the first gate electrode 130a.
  • the electrode 132 has the other end in the Y-axis direction (the end opposite to the extending portion side of the second gate electrode 131) at the oxide semiconductor.
  • the film 117 extends so as to be non-overlapping, and the extended portion 132a is overlapped with the source electrode 130b and connected to the source electrode 130b through the electrode contact hole CH7.
  • the source electrode 130b is oriented in the same direction as the extending portion 132a of the electrode 132 from the end opposite to the connection portion (source contact hole CH5) side of the oxide semiconductor film 117 with the source-side second low resistance portion 135A. It has a substantially L-shaped extension part 130b1 that extends along the Y-axis direction and further extends toward the drain electrode 130c side along the X-axis direction. It is arranged to overlap with the extended portion 132a.
  • the electrode contact hole CH7 is formed in the interlayer insulating film 120 at a position overlapping with the extended portions 130b1 and 132a of the electrode 132 and the source electrode 130b. According to such a structure, since the signal synchronized with the source electrode 130b is supplied to the electrode 132, the oxide semiconductor film 117 and the first gate insulating film 116 near the drain electrode 130c on the charge supply destination side. The concentration of the electric field generated at the interface between the gate driver TFT 130 and the gate driver TFT 130 is improved more suitably.
  • the one end side is provided with the source electrode 130b connected to the other end side in the channel portion 130d connected to the first low resistance portion 133, and the electrode 132 is connected to the source electrode 130b.
  • the electrode 132 is connected to the source electrode 130b.
  • Embodiment 3 A third embodiment of the present invention will be described with reference to FIG. In this Embodiment 3, what changed the connection object of the electrode 232 from above-mentioned Embodiment 2 is shown. In addition, the overlapping description about the same structure, an effect
  • the second gate electrode 231 is connected to the first gate electrode 230a, whereas the extended portion 232a of the electrode 232 constitutes the gate driver TFT 230.
  • a signal supply source not shown
  • the electrode 232 is supplied with a signal having a voltage lower than the voltage applied to the source electrode 230b from the connected signal supply source. In this way, a signal having a voltage lower than the voltage applied to the source electrode 230b is supplied to the electrode 232, whereby the threshold voltage related to the gate driver TFT 230 increases.
  • the source electrode 230b does not have the extended portion 130b1 as described in the second embodiment.
  • the source electrode 230b connected to the other end side of the channel portion 230d connected to the first low resistance portion 233 is provided on one end side, and the electrode 232 includes the source electrode 230b.
  • a signal having a voltage lower than the applied voltage is supplied.
  • the threshold voltage related to the gate driver TFT 230 increases. Accordingly, it is possible to reduce a current that can flow through each channel portion 230d in a state where no signal is supplied to the first gate electrode 230a and the second gate electrode 231.
  • the present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.
  • the gate driver TFT having a dual gate structure in which two unit TFTs are connected in series is exemplified.
  • a triple gate structure multi-gate structure in which three unit TFTs are connected in series
  • the present invention is also applicable to a gate driver TFT having a gate structure.
  • the present invention can also be applied to a gate driver TFT having a multi-gate structure in which four or more unit TFTs are connected in series.
  • the number of first low-resistance portions may be increased to a plurality of unit TFTs, and the number of units TFTs subtracted from the number of unit TFTs connected in series. Value.
  • each low resistance portion is formed by promoting the reduction in resistance by diffusing hydrogen contained in the material of the interlayer insulating film into the oxide semiconductor film.
  • the oxide semiconductor film includes the first low resistance portion and the pair of second low resistance portions. However, the oxide semiconductor film includes only the first low resistance portion. The second low resistance portion may not be provided.
  • the first gate electrode has a branch structure, one branch portion is overlapped with the second gate electrode, and the other branch portion is overlapped with the electrode.
  • the electrodes are arranged so as not to overlap or partially overlap the first low resistance portion. In this way, the parasitic capacitance generated between the first gate electrode and the first low resistance portion can be reduced.
  • the case where the source wiring is formed by the third metal film is shown, but the source wiring can also be formed by the second metal film.
  • the array substrate provided with the oxide semiconductor film as the semiconductor film has been exemplified. However, other than that, for example, polysilicon (polycrystalline silicon (polycrystalline silicon)) is used. Some CG silicon (Continuous Grain Silicon) or amorphous silicon can be used as the material of the semiconductor film.
  • a transparent electrode material such as ITO (Indium Tin Oxide) or ZnO (Zinc Oxide) can be used.
  • ITO Indium Tin Oxide
  • ZnO Zinc Oxide
  • the liquid crystal panel in which the operation mode is the VA mode the case where only one layer of the transparent electrode film is provided on the array substrate is shown. However, the transparent electrode film is interposed through the interlayer insulating film. Two layers may be provided. In this case, for example, one transparent electrode film can constitute a pixel electrode, and the other transparent electrode film can constitute an auxiliary capacitance electrode that forms a capacitance with the pixel electrode.
  • the liquid crystal panel in which the operation mode is set to the VA mode is illustrated.
  • the present invention can also be applied to the gate driver TFT of the liquid crystal panel in the mode.
  • the liquid crystal panel pixels are illustrated as having a three-color configuration of red, green, and blue. However, a four-color configuration is provided by adding yellow or the like to red, green, and blue.
  • the present invention can also be applied to a gate driver TFT of a liquid crystal panel including pixels.
  • the present invention includes a configuration in which functional panels such as a touch panel and a parallax barrier panel (switch liquid crystal panel) are attached to the liquid crystal panels described in the above embodiments.
  • the gate driver TFT provided in the liquid crystal panel is exemplified, but other types of display panels (organic EL panel, PDP (plasma display panel), EPD (electrophoretic display panel), MEMS, and the like.
  • the present invention can also be applied to a gate driver TFT provided in a (Micro Electro Mechanical Systems) display panel or the like.
  • the pixel TFT like the gate driver TFT, has the second gate electrode, the electrode, and the second gate electrode.
  • a dual gate structure (multi-gate structure) having a low resistance portion or the like may be used.
  • the pixel TFT may have a dual gate structure similar to the conventional one.
  • all of the gate driver TFTs provided in the gate driver circuit unit may have a dual gate structure including the second gate electrode, the electrode, the first low resistance part, and the like, but are provided in the gate driver circuit unit.
  • a part of the gate driver TFT (preferably having a high required drain breakdown voltage) has a dual gate structure including the second gate electrode, the electrode, the first low resistance portion, and the like (preferably required).
  • the one having a low drain breakdown voltage may have a single gate structure or a dual gate structure similar to the conventional one.
  • the pixel TFT has a dual gate structure having a second gate electrode, an electrode, a first low resistance portion, and the like, whereas all of the gate driver TFTs provided in the gate driver circuit portion are the same as the conventional one.
  • the dual gate structure may be used.
  • the pixel TFT has a configuration including the two gate electrodes, the first gate electrode made of the first metal film and the second gate electrode made of the second metal film. Of the two gate electrodes, the first gate electrode made of the first metal film can be omitted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

ゲートドライバＴＦＴ３０は、第１金属膜１５からなる第１ゲート電極３０ａと、第２金属膜１９からなり第１ゲート電極３０ａの一部と重畳する第２ゲート電極３１と、第２金属膜１９からなり第１ゲート電極３０ａの一部と重畳し第２ゲート電極３１に対して間隔を空けて配される電極３２と、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とそれぞれ重畳する部分からなる複数のチャネル部３０ｄと、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳とされて少なくとも複数のチャネル部３０ｄの間に挟まれた部分からなり、チャネル部３０ｄよりも低抵抗な第１低抵抗部３３と、を備える。

Description

薄膜トランジスタ及び薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
　従来、液晶パネルなどの表示パネルに備えられるスイッチング素子として用いられる薄膜トランジスタとして下記特許文献１に記載されたものが知られている。この薄膜トランジスタは、絶縁表面上に形成される酸化物半導体膜と、酸化物半導体膜の第１の面と接する第１の第１ゲート絶縁膜と、絶縁表面及び酸化物半導体膜に設けられる第１のゲート電極と、酸化物半導体膜の第２の面と接する第２の第１ゲート絶縁膜と、第２の第１ゲート絶縁膜と接する第２のゲート電極とを有するマルチゲート構造とされている。酸化物半導体膜は、第１のゲート電極と重なる第１の領域と、第１のゲート電極と重ならない第２の領域とを有し、第２のゲート電極は、酸化物半導体膜の第１の領域及び第２の領域と重なる。
特開２０１５－４６５８０号公報
（発明が解決しようとする課題）
　上記した特許文献１に記載された薄膜トランジスタによれば、ゲート電極の電圧が０Ｖにおいてソース電極及びドレイン電極の間を流れる電流をさらに低減することが可能とされる。しかしながら、上記した特許文献１に記載された薄膜トランジスタでは、ソース電極とドレイン電極との間に介在する中間電極を構成する導電膜と、第２のゲート電極を構成する導電膜と、が異なる層となっているため、中間電極と第２のゲート電極との重畳に起因する寄生容量が生じ易く、しかも重畳量及び寄生容量の大きさにばらつきが生じ易くなっていた。
　本発明は上記のような事情に基づいて完成されたものであって、寄生容量を安定的に低減することを目的とする。
（課題を解決するための手段）
　本発明の薄膜トランジスタは、第１導電膜と、前記第１導電膜に対して第１絶縁膜を介して上層側に配される半導体膜と、前記半導体膜に対して第２絶縁膜を介して上層側に配される第２導電膜と、前記第１導電膜からなる第１ゲート電極と、前記第２導電膜からなり前記第１ゲート電極の一部と重畳する第２ゲート電極と、前記第２導電膜からなり前記第１ゲート電極の一部と重畳し前記第２ゲート電極に対して間隔を空けて配される電極と、前記半導体膜のうち前記第２ゲート電極及び前記電極とそれぞれ重畳する部分からなる複数のチャネル部と、前記半導体膜のうち前記第２ゲート電極及び前記電極とは非重畳とされて少なくとも複数の前記チャネル部の間に挟まれた部分からなり、前記チャネル部よりも低抵抗な低抵抗部と、を備える。
　このようにすれば、複数のチャネル部と重畳する第１ゲート電極に信号が供給されると、電荷は、電荷の供給元側のチャネル部から低抵抗部へ、低抵抗部から電荷の供給先側のチャネル部へ、と移動される。このようにチャネル部より低抵抗な低抵抗部を介して複数のチャネル部を電荷が移動するので、電荷の供給先側において半導体膜と第１絶縁膜との界面に生じる電界集中の緩和が好適に図られ、もって当該薄膜トランジスタの耐圧向上が図られる。それに加えて、第２ゲート電極に信号が供給されることで、第２ゲート電極と重畳するチャネル部での電荷の流通量が増加する。これにより、チャネル部が複数となって電荷の流通経路が長くなることに起因する電流の減少が抑制される。
　第２ゲート電極及び電極は、共に第２導電膜からなり、複数のチャネル部と重畳する形で配されているので、第２導電膜よりも上層側で電荷が発生してもその電荷による電界が第２ゲート電極及び電極によってブロッキングされ、それにより各チャネル部に上記した電界に起因するバックチャネルが形成され難くなっている。もって、当該薄膜トランジスタの動作信頼性が十分に高く保たれる。
　そして、低抵抗部は、半導体膜のうち第２ゲート電極及び電極とは非重畳とされて少なくとも複数のチャネル部の間に挟まれた部分からなるので、製造に際して第２ゲート電極及び電極の配置を利用して半導体膜を部分的に低抵抗化することで低抵抗部を設けることが可能とされる。これにより、第２ゲート電極及び電極と低抵抗部とを自己整合的に非重畳の配置とすることができ、もって両者の間に生じ得る寄生容量が安定的に低減される。
　本発明の実施態様として、次の構成が好ましい。
（１）前記半導体膜のうち、一端側が前記低抵抗部に連なる一対の前記チャネル部における他端側に連なる部分には、前記第２ゲート電極及び前記電極とは非重畳とされて前記チャネル部より低抵抗な第２の低抵抗部がそれぞれ設けられている。このようにすれば、製造に際して第２ゲート電極及び電極の配置を利用して半導体膜を部分的に低抵抗化することで低抵抗部に加えて一対の第２の低抵抗部を設けることが可能とされる。これにより、第２ゲート電極及び電極と、低抵抗部及び一対の第２の低抵抗部と、を自己整合的に非重畳の配置とすることができ、もって第２ゲート電極及び電極と、低抵抗部及び一対の第２の低抵抗部と、の間に生じ得る寄生容量が安定的に低減される。
（２）前記半導体膜は、酸化物半導体膜からなる。このようにすれば、アモルファスシリコンに比べると、一般的にバンドギャップが大きくなっている。従って、半導体膜を酸化物半導体膜とすることで、当該薄膜トランジスタの一層の耐圧向上が図られる。
（３）前記第２導電膜の上層側に配されて水素を含有する材料からなる第３絶縁膜を備える。このようにすれば、第３絶縁膜の材料に含有される水素が酸化物半導体膜のうち第２ゲート電極及び電極とは非重畳となる部分へと拡散され当該部分が低抵抗化される。
（４）前記第２ゲート電極は、前記第１絶縁膜及び前記第２絶縁膜に開口形成されたコンタクトホールを通して前記第１ゲート電極に接続される。このようにすれば、第１ゲート電極に供給される信号がコンタクトホールを通して第２ゲート電極にも供給されるから、第１ゲート電極及び第２ゲート電極を容易に同期させることができる。
（５）前記電極は、前記第２ゲート電極に接続されている。このようにすれば、電極には、第１ゲート電極及び第２ゲート電極に同期した信号が供給されるから、第２ゲート電極と重畳するチャネル部に加えて電極と重畳するチャネル部でも電荷の流通量が増加する。
（６）一端側が前記低抵抗部に連なる前記チャネル部における他端側に接続されるソース電極を備えており、前記電極は、前記ソース電極に接続されている。このようにすれば、電極には、ソース電極に同期した信号が供給されるので、電荷の供給先側において半導体膜と第１絶縁膜との界面に生じる電界集中の緩和が一層好適に図られる。
（７）一端側が前記低抵抗部に連なる前記チャネル部における他端側に接続されるソース電極を備えており、前記電極には、前記ソース電極に印加される電圧よりも低い電圧の信号が供給される。このようにすれば、電極にソース電極に印加される電圧よりも低い電圧の信号が供給されると、当該薄膜トランジスタに係る閾値電圧が増加する。これにより、第１ゲート電極及び第２ゲート電極に信号が供給されていない状態で各チャネル部に流れ得る電流を低減させることができる。
　次に、本発明の薄膜トランジスタの製造方法は、第１導電膜を成膜し前記第１導電膜をパターニングして第１ゲート電極を形成する第１ゲート電極形成工程と、前記第１導電膜の上層側に第１絶縁膜を成膜する第１絶縁膜成膜工程と、前記第１絶縁膜の上層側に酸化物半導体膜を成膜し、成膜した前記酸化物半導体膜をパターニングする酸化物半導体膜形成工程と、前記酸化物半導体膜の上層側に第２絶縁膜を成膜する第２絶縁膜成膜工程と、前記第２絶縁膜の上層側に第２導電膜を成膜し、成膜した前記第２導電膜をパターニングして前記第１ゲート電極の一部と重畳する第２ゲート電極と、前記第１ゲート電極の一部と重畳し前記第２ゲート電極に対して間隔を空けて配される電極と、を形成するとともに、前記第２絶縁膜のうち前記第２ゲート電極及び前記電極とは非重畳となる部分を除去する第２ゲート電極及び電極形成工程と、前記第２導電膜の上層側に水素を含有する材料からなる第３絶縁膜を成膜することで、前記酸化物半導体膜のうち前記第２ゲート電極及び前記電極とは非重畳となる部分に、前記酸化物半導体膜のうち前記第２ゲート電極及び前記電極と重畳する部分からなる複数のチャネル部よりも低抵抗な低抵抗部を形成する第３絶縁膜成膜工程兼低抵抗部形成工程と、を備える。
　第１ゲート電極形成工程、第１絶縁膜成膜工程、酸化物半導体膜形成工程、及び第２絶縁膜成膜工程を経た後に、第２ゲート電極及び電極形成工程が行われると、第２導電膜からなり第１ゲート電極の一部と重畳する第２ゲート電極と、第２導電膜からなり第１ゲート電極の一部と重畳し第２ゲート電極に対して間隔を空けて配される電極と、が形成される。このとき、第２絶縁膜のうち第２ゲート電極及び電極とは非重畳となる部分が除去される。続いて行われる第３絶縁膜成膜工程兼低抵抗部形成工程では、第２導電膜の上層側に水素を含有する材料からなる第３絶縁膜が成膜される。このとき、酸化物半導体膜のうち第２ゲート電極及び電極とは非重畳となる部分には、第３絶縁膜の材料に含有される水素が拡散されることで当該部分の低抵抗化が図られ、酸化物半導体膜のうち第２ゲート電極及び電極と重畳する部分からなる複数のチャネル部よりも低抵抗な低抵抗部が形成される。
　以上のように、第２ゲート電極及び電極の配置を利用して酸化物半導体膜を部分的に低抵抗化することで低抵抗部を設けることができるから、第２ゲート電極及び電極と低抵抗部とを自己整合的に非重畳の配置とすることができ、もって両者の間に生じ得る寄生容量が安定的に低減される。
（発明の効果）
　本発明によれば、寄生容量を安定的に低減することができる。
本発明の実施形態１に係る液晶パネルの断面構成を示す概略断面図 液晶パネルに備わる画素ＴＦＴの配線構成を表す平面図 液晶パネルに備わるゲート配線とソース配線との交差部の断面図 液晶パネルに備わる画素ＴＦＴの断面図 液晶パネルに備わるゲートドライバＴＦＴの平面図 図５のＡ－Ａ線断面図 図５のＢ－Ｂ線断面図 ゲートドライバＴＦＴの製造方法に含まれる第２ゲート絶縁膜成膜工程を行った状態の図５のＡ－Ａ線断面図 ゲートドライバＴＦＴの製造方法に含まれる第２ゲート絶縁膜成膜工程を行った状態の図５のＢ－Ｂ線断面図 ゲートドライバＴＦＴの製造方法に含まれる第２ゲート電極及び電極形成工程を行っている状態の図５のＡ－Ａ線断面図 ゲートドライバＴＦＴの製造方法に含まれる第２ゲート電極及び電極形成工程を行っている状態の図５のＢ－Ｂ線断面図 ゲートドライバＴＦＴの製造方法に含まれる層間絶縁膜成膜工程兼低抵抗部形成工程を行っている状態の図５のＡ－Ａ線断面図 ゲートドライバＴＦＴの製造方法に含まれる層間絶縁膜成膜工程兼低抵抗部形成工程を行っている状態の図５のＢ－Ｂ線断面図 ゲートドライバＴＦＴの製造方法に含まれるソース電極及びドレイン電極形成工程を行った状態の図５のＡ－Ａ線断面図 本発明の実施形態２に係るゲートドライバＴＦＴの平面図 図１５のＢ－Ｂ線断面図 図１５のＣ－Ｃ線断面図 本発明の実施形態３に係るゲートドライバＴＦＴの平面図
　＜実施形態１＞
　本発明の実施形態１を図１から図１４によって説明する。本実施形態では、液晶パネル（表示パネル）１０に備えられるゲートドライバＴＦＴ（薄膜トランジスタ）３０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。
　まず、液晶パネル１０の構成について説明する。液晶パネル１０は、図１に示すように、一対の透明な（透光性に優れた）基板１０ａ，１０ｂと、両基板１０ａ，１０ｂ間に介在し、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層１０ｃと、を備え、両基板１０ａ，１０ｂが液晶層１０ｃの厚さ分のセルギャップを維持した状態で図示しないシール剤によって貼り合わせられている。両基板１０ａ，１０ｂは、それぞれほぼ透明なガラス基板ＧＳを備えており、それぞれのガラス基板ＧＳ上に既知のフォトリソグラフィ法などによって複数の膜が積層された構成とされる。両基板１０ａ，１０ｂのうち表側（正面側）がＣＦ基板（対向基板）１０ａとされ、裏側（背面側）がアレイ基板（薄膜トランジスタ基板、アクティブマトリクス基板）１０ｂとされる。両基板１０ａ，１０ｂの外面には、それぞれ偏光板１０ｆ，１０ｇが貼り付けられている。なお、両基板１０ａ，１０ｂの内面側には、液晶層１０ｃに含まれる液晶分子を配向させるための配向膜１０ｄ，１０ｅがそれぞれ形成されている。
　アレイ基板１０ｂの内面側のうち、画像が表示される画面中央側の表示領域には、図２に示すように、スイッチング素子である画素ＴＦＴ（Thin Film Transistor）１１及び画素電極１２が多数個ずつマトリクス状に並んで設けられるとともに、これら画素ＴＦＴ１１及び画素電極１２の周りには、格子状をなす多数本ずつのゲート配線１３及びソース配線１４が取り囲むようにして配設されている。言い換えると、格子状をなすゲート配線１３及びソース配線１４の交差部付近に、画素ＴＦＴ１１及び画素電極１２が行列状に並んで配置されている。ゲート配線１３とソース配線１４との交差部間には、図３に示すように、複数の絶縁膜１６，１８，２０が介在する形で配されることで、両配線間１３，１４の絶縁状態が保たれている。具体的には、後述する第１金属膜１５からなるゲート配線１３と、第３金属膜２１からなるソース配線１４と、の交差部間には、第１ゲート絶縁膜１６、第２ゲート絶縁膜１８及び層間絶縁膜２０の３層が介在しているので、両配線間１３，１４の絶縁状態が保たれるのは勿論のこと、仮に２層の絶縁膜が介在する構成とした場合に比べると、両配線１３，１４の交差部間に生じるクロス容量（寄生容量）が低減される。また、画素電極１２は、ゲート配線１３とソース配線１４とに囲まれた領域を満たす形で平面に視て縦長の方形状（矩形状）をなしている。なお、アレイ基板１０ｂには、ゲート配線１３に並行するとともに画素電極１２を横切る補助容量配線（図示せず）を設けることも可能である。
　アレイ基板１０ｂの内面側のうち、表示領域を取り囲む額縁状の非表示領域には、図２に示すように、多数本のゲート配線１３の端部に接続されて各ゲート配線１３に走査信号を供給するゲートドライバ回路部ＧＤＭが設けられている。ゲートドライバ回路部ＧＤＭは、表示領域において画素ＰＸを構成する画素ＴＦＴ１１と同じ酸化物半導体膜１７を用いたゲートドライバＴＦＴ（薄膜トランジスタ）３０などを多数備えており、酸化物半導体膜１７をベースとしてアレイ基板１０ｂ上にモノリシックに形成されている。ゲートドライバ回路部ＧＤＭは、走査信号を増幅させるためのバッファ回路を有しており、当該バッファ回路を構成するゲートドライバＴＦＴ３０は、表示領域において画素ＰＸを構成する画素ＴＦＴ１１に比べると、印加されるドレイン電圧がより高いものとなる傾向にある。また、ゲートドライバ回路部ＧＤＭは、ゲート配線１３の並び方向であるＹ軸方向に沿って延在している。
　ＣＦ基板１０ａの内面側における表示領域には、図１に示すように、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）を呈する３色の着色部からなるカラーフィルタ１０ｈが設けられている。カラーフィルタ１０ｈを構成する各着色部は、行方向（Ｘ軸方向）及び列方向（Ｙ軸方向）に沿って行列状（マトリクス状）に並んで複数ずつ配列されており、それぞれがアレイ基板１０ｂ側の各画素電極１２と平面に視て重畳する配置とされている。カラーフィルタ１０ｈを構成する各着色部間には、混色を防ぐための略格子状の遮光部（ブラックマトリクス、遮光領域）１０ｉが形成されている。遮光部１０ｉは、上記したゲート配線１３及びソース配線１４と平面に視て重畳する配置とされる。カラーフィルタ１０ｈを構成する各着色部は、遮光部１０ｉよりも膜厚が厚くなっており、遮光部１０ｉを覆う形で配されている。この液晶パネル１０においては、カラーフィルタ１０ｈにおけるＲ，Ｇ，Ｂの３色の着色部と、各着色部と対向する３つの画素電極１２及び各画素電極１２に接続される３つの画素ＴＦＴ１１と、の組によって表示単位である１つの画素ＰＸが構成されている。画素ＰＸは、赤色の着色部を有する赤色画素ＲＰＸと、緑色の着色部を有する緑色画素ＧＰＸと、青色の着色部を有する青色画素ＢＰＸと、からなる。これら各色の画素ＲＰＸ，ＧＰＸ，ＢＰＸは、液晶パネル１０の板面において行方向（Ｘ軸方向）に沿って繰り返し並べて配されることで、画素群を構成しており、この画素群が列方向（Ｙ軸方向）に沿って多数並んで配されている。
　カラーフィルタ１０ｈ及び遮光部１０ｉの表面には、図１に示すように、オーバーコート膜１０ｋが内側に重なって設けられている。オーバーコート膜１０ｋは、ＣＦ基板１０ａの内面においてほぼ全域にわたってベタ状に形成されており、その膜厚がカラーフィルタ１０ｈと同等またはそれ以上とされる。オーバーコート膜１０ｋの表面には、対向電極１０ｊが内側に重なって設けられている。対向電極１０ｊは、ＣＦ基板１０ａの内面におけるほぼ全域にわたってベタ状に形成されている。対向電極１０ｊは、例えばＩＴＯ（Indium Tin Oxide）などの透明電極材料からなる。この対向電極１０ｊは、常に一定の基準電位に保たれているので、各画素ＴＦＴ１１が駆動されるのに伴って各画素ＴＦＴ１１に接続された各画素電極１２に電位が供給されると、各画素電極１２との間に電位差が生じるようになっている。そして、対向電極１０ｊと各画素電極１２との間に生じる電位差に基づいて液晶層１０ｃに含まれる液晶分子の配向状態が変化し、それに伴って透過光の偏光状態が変化し、もって液晶パネル１０の透過光量が画素ＰＸ毎に個別に制御されるとともに所定のカラー画像が表示されるようになっている。
　アレイ基板１０ｂの内面側に積層形成された各種の膜について説明する。アレイ基板１０ｂには、図４及び図６に示すように、下層（ガラス基板ＧＳ）側から順に第１金属膜（第１導電膜）１５、第１ゲート絶縁膜（第１絶縁膜、下層側ゲート絶縁膜）１６、酸化物半導体膜（半導体膜）１７、第２ゲート絶縁膜（第２絶縁膜、上層側ゲート絶縁膜）１８、第２金属膜（第２導電膜）１９、層間絶縁膜（第３絶縁膜）２０、第３金属膜（第３導電膜）２１、平坦化膜（第４絶縁膜）２２、透明電極膜（第４導電膜）２３が積層形成されている。なお、図４及び図６では、透明電極膜２３のさらに上層側に積層される配向膜１０ｅの図示を省略している。
　第１金属膜１５は、金属材料（例えば、Ｍｏ、Ｔｉ、Ａｌ、Ｃｒ、Ａｕなど）からなる導電膜とされており、その膜厚を例えば５０ｎｍ～３００ｎｍの範囲程度にするのが好ましい。また、第１金属膜１５は、例えばスパッタリング法により成膜された後にフォトリソグラフィ法とドライエッチング法とによりパターニングされるのが好ましい。第１金属膜１５は、主にゲート配線１３や後述する各ＴＦＴ１１，３０の各第１ゲート電極１１ａ，３０ａなどを構成している。第１ゲート絶縁膜１６は、図４及び図６に示すように、第１金属膜１５の上層側に積層される。第１ゲート絶縁膜１６は、例えば酸化珪素（ＳｉＯ２）または窒化珪素（ＳｉＮｘ）などの無機材料からなる２層の積層膜により構成されている。なお、図４及び図６では第１ゲート絶縁膜１６の層構造に係る図示を省略している。第１ゲート絶縁膜１６は、第１金属膜１５と酸化物半導体膜１７との間に介在して相互を絶縁している。また、第１ゲート絶縁膜１６は、例えばＣＶＤ（Chemical Vapor Deposition）法により２層が連続して成膜されるのが好ましく、さらには成膜に際してアルゴンガスなどの希ガス元素を反応ガスに含ませれば、成膜温度を低下させて膜質を緻密にできるので、ゲートリーク電流を低減することができる。
　酸化物半導体膜１７は、図４及び図６に示すように、第１ゲート絶縁膜１６の上層側に積層されるものであり、材料として酸化物半導体を用いた薄膜からなる。酸化物半導体膜１７は、その膜厚が例えば３０ｎｍ～１００ｎｍ程度とされるのが好ましい。酸化物半導体膜１７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。酸化物半導体膜１７は、２層以上の積層構造を有していてもよい。酸化物半導体膜１７が積層構造を有する場合には、酸化物半導体膜１７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体膜１７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体膜１７の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。酸化物半導体膜１７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体膜１７は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体膜１７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、ゲートドライバＴＦＴ（例えば、複数の画素ＰＸを含む表示領域の周辺に、表示領域と同じガラス基板ＧＳ上に設けられるゲートドライバ回路部（駆動回路）ＧＤＭに含まれるＴＦＴ）３０および画素ＴＦＴ（画素ＰＸを構成するＴＦＴ）１１として好適に用いられる。
　酸化物半導体膜１７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体膜１７は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　第２ゲート絶縁膜１８は、図４及び図６に示すように、酸化物半導体膜１７の上層側に積層される。第２ゲート絶縁膜１８は、例えば酸化珪素（ＳｉＯ２）などの無機材料からなる単層膜により構成されている。第２ゲート絶縁膜１８は、酸化物半導体膜１７と第２金属膜１９との間に介在して相互を絶縁している。第２ゲート絶縁膜１８は、その膜厚が第１ゲート絶縁膜１６の膜厚よりも薄くされており、それにより後述する画素ＴＦＴ１１及びゲートドライバＴＦＴ３０のオン電流を向上させることができる。また、第２ゲート絶縁膜１８は、例えばＣＶＤ（Chemical Vapor Deposition）法により成膜されるのが好ましい。第２金属膜１９は、第２ゲート絶縁膜１８の上層側に積層される。第２金属膜１９は、金属材料（例えば、Ｍｏ、Ｔｉ、Ａｌ、Ｃｒ、Ａｕなど）からなる導電膜とされる。また、第２金属膜１９は、例えばスパッタリング法により成膜された後にフォトリソグラフィ法とドライエッチング法とによりパターニングされるのが好ましい。第２金属膜１９は、主に後述する画素ＴＦＴ１１の第２ゲート電極１１ｆやゲートドライバＴＦＴ３０の第２ゲート電極３１及び電極３２を構成している。
　層間絶縁膜２０は、図４及び図６に示すように、少なくとも第２金属膜１９の上層側に積層される。層間絶縁膜２０は、例えば酸化珪素（ＳｉＯ２）または窒化珪素（ＳｉＮｘ）などの無機材料からなる２層の積層膜により構成されている。より詳しくは、層間絶縁膜２０は、少なくとも下層側（酸化物半導体膜１７に接する側）に窒化珪素からなる層を有している。なお、図４及び図６では層間絶縁膜２０の層構造に係る図示を省略している。また、層間絶縁膜２０は、例えばＣＶＤ（Chemical Vapor Deposition）法により２層が連続して成膜されるのが好ましい。層間絶縁膜２０は、酸化物半導体膜１７及び第２金属膜１９と、第３金属膜２１と、の間に介在して相互を絶縁している。第３金属膜２１は、層間絶縁膜２０の上層側に積層される。第３金属膜２１は、金属材料（例えば、Ｍｏ、Ｔｉ、Ａｌ、Ｃｒ、Ａｕなど）からなる導電膜とされる。また、第３金属膜２１は、例えばスパッタリング法により成膜された後にフォトリソグラフィ法とドライエッチング法とによりパターニングされるのが好ましい。第３金属膜２１は、主にソース配線１４や後述する各ＴＦＴ１１，３０の各ソース電極１１ｂ，３０ｂ及び各ドレイン電極１１ｃ，３０ｃなどを構成している。
　平坦化膜２２は、図４及び図６に示すように、第３金属膜２１の上層側に積層される。平坦化膜２２は、例えばアクリル樹脂（ＰＭＭＡ）などの合成樹脂材料からなり、その膜厚が例えば２μｍ程度とされるのが好ましい。つまり、平坦化膜２２は、その膜厚が他の絶縁膜１６，１８，２０の膜厚よりも厚くされており、それによりアレイ基板１０ｂの表面を平坦化している。平坦化膜２２は、例えばスリットコート法またはスピンコート法により成膜されるのが好ましい。平坦化膜２２は、第３金属膜２１と透明電極膜２３との間に介在して相互を絶縁している。透明電極膜２３は、平坦化膜２２の上層側に積層される。透明電極膜２３は、導電膜の一種であって、例えばＩＺＯ（Indium Zinc Oxide）などの透明電極材料からなり、その膜厚が例えば１００ｎｍ程度とされる。また、透明電極膜２３は、例えばスパッタリング法により成膜されるのが好ましい。透明電極膜２３は、主に画素電極１２を構成している。
　続いて、画素ＴＦＴ１１の構成について詳しく説明する。画素ＴＦＴ１１は、図４に示すように、第１ゲート電極（下層側ゲート電極）１１ａと、チャネル部１１ｄと、チャネル部１１ｄの一端側に接続されるソース電極１１ｂと、チャネル部１１ｄの他端側に接続されるドレイン電極１１ｃと、を少なくとも有している。第１ゲート電極１１ａは、ゲート配線１３と同じ第１金属膜１５からなり、ゲート配線１３に接続されることで、走査信号が供給される。チャネル部１１ｄは、第１ゲート電極１１ａに対して第１ゲート絶縁膜１６を介して上層側に重畳する形で配されて酸化物半導体膜１７からなる。チャネル部１１ｄの上層側には、チャネル部１１ｄと重畳する範囲に選択的に第２ゲート絶縁膜１８が積層する形で設けられている。酸化物半導体膜１７は、第２ゲート絶縁膜１８と重畳する部分が低抵抗化されずにチャネル部１１ｄとなり、第２ゲート絶縁膜１８とは非重畳となる部分が層間絶縁膜２０に直接接していて低抵抗化されている。従って、チャネル部１１ｄにおける延在方向の両端部には、酸化物半導体膜１７からなりチャネル部１１ｄより低抵抗な低抵抗領域１１ｅがそれぞれ連ねられている。低抵抗領域１１ｅは、一定の抵抗率（例えば非低抵抗領域であるチャネル部１１ｄの抵抗率の１／１００００００００００～１／１００程度の抵抗率）をもった導電体として機能する。なお、図４では、酸化物半導体膜１７における低抵抗領域１１ｅを網掛け状にして図示している。
　ソース電極１１ｂは、図４に示すように、層間絶縁膜２０の上層側に配されてソース配線１４と同じ第３金属膜２１からなり、Ｘ軸方向についてチャネル部１１ｄ側の端部が第１ゲート電極１１ａと重畳する配置とされるのに対し、第１ゲート電極１１ａとは非重畳となる部分が層間絶縁膜２０に開口形成された画素ソースコンタクトホールＣＨ１を通して一方（ソース電極１１ｂ側）の低抵抗領域１１ｅに接続されている。このソース電極１１ｂには、ソース配線１４からデータ信号が供給される。ドレイン電極１１ｃは、ソース配線１４及びソース電極１１ｂと同じ第３金属膜２１からなり、ソース電極１１ｂに対してチャネル部１１ｄ分の間隔を空けて対向状に配されている。ドレイン電極１１ｃは、Ｘ軸方向についてチャネル部１１ｄ側の端部が第１ゲート電極１１ａと重畳する配置とされるのに対し、第１ゲート電極１１ａとは非重畳となる部分が層間絶縁膜２０に開口形成された画素ドレインコンタクトホールＣＨ２を通して他方（ドレイン電極１１ｃ側）の低抵抗領域１１ｅに接続されている。そして、ドレイン電極１１ｃにおけるＸ軸方向についてチャネル部１１ｄ側とは反対側の端部には、平坦化膜２２に開口形成された画素コンタクトホールＣＨ３を通して画素電極１２が接続されている。これにより、ドレイン電極１１ｃに供給された電荷を画素電極１２に供給することができる。また、この画素ＴＦＴ１１は、上記した各電極１１ａ、１１ｂ，１１ｃに加えて、第２金属膜１９からなりチャネル部１１ｄを介して第１ゲート電極１１ａの一部と重畳する第２ゲート電極（上層側ゲート電極）１１ｆを有している。第２ゲート電極１１ｆは、第２ゲート絶縁膜１８の上層側に配されるとともに、形成範囲及び平面配置が第２ゲート絶縁膜１８の形成範囲及び平面配置とほぼ一致している。従って、第２ゲート絶縁膜１８は、製造過程において第２金属膜１９と共にパターニング（不要部分がエッチングにより除去）されている。第２ゲート電極１１ｆは、第１ゲート絶縁膜１６及び第２ゲート絶縁膜１８に開口形成されたコンタクトホール（図示せず）を通して第１ゲート電極１１ａに接続されている。これにより、第２ゲート電極１１ｆには、第１ゲート電極１１ａに同期した信号が供給されるので、チャネル部１１ｄでの電荷の流通量が増加する。以上のように、画素ＴＦＴ１１は、次述するゲートドライバＴＦＴ３０とは異なり、シングルゲート構造となっている。なお、本実施形態に係る画素ＴＦＴ１１では、チャネル部１１ｄ上に第２ゲート絶縁膜１８及び層間絶縁膜２０が積層形成されており、これらがエッチストップ層として機能する。
　次に、ゲートドライバ回路部ＧＤＭに備わるゲートドライバＴＦＴ３０の構成について詳しく説明する。ゲートドライバＴＦＴ３０は、図５及び図６に示すように、第１ゲート電極（下層側ゲート電極）３０ａと、チャネル部３０ｄと、チャネル部３０ｄの一端側に接続されるソース電極３０ｂと、チャネル部３０ｄの他端側に接続されるドレイン電極３０ｃと、を少なくとも有している。第１ゲート電極３０ａは、ゲート配線１３などと同じ第１金属膜１５からなり、ゲートドライバ回路部ＧＤＭにおける信号入力配線または信号入力端子に接続されている。これにより、第１ゲート電極３０ａにはゲートドライバ回路部ＧＤＭに入力される入力信号が供給されるようになっている。チャネル部３０ｄを構成する酸化物半導体膜１７は、第１ゲート電極３０ａに対して第１ゲート絶縁膜１６を介して上層側に重畳する形で配されており、Ｘ軸方向に沿って帯状に延在していてその延在長さが第１ゲート電極３０ａの長さ寸法よりも大きいものの、幅寸法が第１ゲート電極３０ａの幅寸法よりは小さくされている。チャネル部３０ｄの上層側には、チャネル部３０ｄと重畳する範囲に選択的に第２ゲート絶縁膜１８が積層する形で設けられている。酸化物半導体膜１７は、第２ゲート絶縁膜１８と重畳する部分が低抵抗化されずにチャネル部３０ｄとなり、第２ゲート絶縁膜１８とは非重畳となる部分が、詳しくは後述するが、層間絶縁膜２０に直接接していて低抵抗化されている。なお、図６では、酸化物半導体膜１７における低抵抗領域（第１低抵抗部３３及び第２低抵抗部３５）を網掛け状にして図示している。
　ソース電極３０ｂ及びドレイン電極３０ｃは、図５及び図６に示すように、幅寸法（幅方向であるＹ軸方向についての寸法）が互いにほぼ等しくなるとともに、第１ゲート電極３０ａの幅寸法やチャネル部３０ｄの幅寸法より小さい。ソース電極３０ｂは、層間絶縁膜２０の上層側に配されてソース配線１４などと同じ第３金属膜２１からなり、Ｘ軸方向についてチャネル部３０ｄ側の端部が第１ゲート電極３０ａと重畳する配置とされるのに対し、Ｘ軸方向についてチャネル部３０ｄ側とは反対側の端部がゲートドライバ回路部ＧＤＭにおける信号入力配線または信号入力端子に接続されている。これにより、ソース電極３０ｂにはゲートドライバ回路部ＧＤＭに入力される入力信号が供給されるようになっている。ドレイン電極３０ｃは、ソース電極３０ｂなどと同じ第３金属膜２１からなり、ソース電極３０ｂに対して所定の間隔（２つのチャネル部３０ｄの長さ寸法と第１低抵抗部３３の長さ寸法を足し合わせた距離）を空けて対向状に配されている。ドレイン電極３０ｃは、Ｘ軸方向についてチャネル部３０ｄ側の端部が第１ゲート電極３０ａと重畳する配置とされるのに対し、Ｘ軸方向についてチャネル部３０ｄ側とは反対側の端部には、ゲートドライバ回路部ＧＤＭにおける信号出力配線または信号出力端子に接続されている。これにより、ソース電極３０ｂからチャネル部３０ｄなどを介してドレイン電極３０ｃに供給された入力信号を出力することができる。なお、本実施形態に係るゲートドライバＴＦＴ３０では、画素ＴＦＴ１１と同様に、チャネル部３０ｄ上に第２ゲート絶縁膜１８及び層間絶縁膜２０が積層形成されており、これらがエッチストップ層として機能する。
　そして、本実施形態に係るゲートドライバＴＦＴ３０は、図５及び図６に示すように、第２金属膜１９からなりチャネル部３０ｄ（ソース側チャネル部３０ｄ１）を介して第１ゲート電極３０ａの一部と重畳する第２ゲート電極（上層側ゲート電極）３１と、第２ゲート電極３１と同じ第２金属膜１９からなりチャネル部３０ｄ（ドレイン側チャネル部３０ｄ２）を介して第１ゲート電極３０ａの一部と重畳し第２ゲート電極３１に対して間隔を空けて配される電極３２と、を有している。酸化物半導体膜１７のうち、第２ゲート電極３１及び電極３２とそれぞれ重畳する部分がそれぞれチャネル部３０ｄとされるのに対し、第２ゲート電極３１及び電極３２とは非重畳とされて少なくとも各チャネル部３０ｄの間に挟まれた部分がチャネル部３０ｄよりも低抵抗な第１低抵抗部（低抵抗部）３３とされる。
　第２ゲート電極３１は、図５及び図６に示すように、第１ゲート電極３０ａのうちのソース電極３０ｂ寄りの部分（図５及び図６に示す左側部分）と重畳するのに対し、電極３２は、第１ゲート電極３０ａのうちのドレイン電極３０ｃ寄りの部分（図５及び図６に示す右側部分）と重畳している。第２ゲート電極３１と電極３２との間の間隔（距離）は、第１低抵抗部３３の長さ寸法とほぼ一致している。第２ゲート電極３１及び電極３２は、図５及び図７に示すように、電極接続部３４によって接続されている。電極接続部３４は、第２ゲート電極３１及び電極３２と同じ第２金属膜１９からなり、酸化物半導体膜１７（各チャネル部３０ｄ及び第１低抵抗部３３）に対して非重畳となるようＹ軸方向について位置をずらした配置とされており、第２ゲート電極３１及び電極３２にける各端部に接続されている。言い換えると、製造工程において第２金属膜１９を平面に視て二股状に分岐する形で残存するようパターニングすることで、電極接続部３４によって接続された分岐構造の第２ゲート電極３１及び電極３２が形成されている。その上で、電極接続部３４は、第１ゲート電極３０ａと重畳する配置とされるとともに、第１ゲート絶縁膜１６及び第２ゲート絶縁膜１８に開口形成されたゲートコンタクトホール（コンタクトホール）ＣＨ４を通して第１ゲート電極３０ａに接続されている。これにより、第２ゲート電極３１及び電極３２には、第１ゲート電極３０ａに同期した信号が供給されるようになっている。従って、本実施形態では電極３２は、ゲートドライバＴＦＴ３０において第２ゲート電極３１と同一の機能を有すると言える。
　酸化物半導体膜１７のうち、第２ゲート電極３１及び電極３２のそれぞれと重畳する部分である２つのチャネル部３０ｄは、図５及び図６に示すように、第２ゲート電極３１と重畳するもの（図５及び図６に示す左側のソース側チャネル部３０ｄ１）がソース電極３０ｂに、電極３２と重畳するもの（図５及び図６に示す右側のドレイン側チャネル部３０ｄ２）がドレイン電極３０ｃに、それぞれ接続されている。なお、以下では２つのチャネル部３０ｄを区別する場合には、ソース側チャネル部の符号に添え字「１」を、ドレイン側チャネル部の符号に添え字「２」を付し、区別せずに総称する場合には、符号に添え字を付さないものとする。２つのチャネル部３０ｄと第２ゲート電極３１及び電極３２との間には、それぞれ第２ゲート絶縁膜１８が介在しており、この第２ゲート絶縁膜１８は、ゲートドライバＴＦＴ３０においては２つのチャネル部３０ｄ（第２ゲート電極３１及び電極３２）と平面配置及び形成範囲が整合（一致）する形で形成されている。つまり、第２ゲート絶縁膜１８は、製造過程において２つのチャネル部３０ｄ（第２ゲート電極３１及び電極３２）と重畳する範囲が選択的に残存するようパターニングされている。また、２つのチャネル部３０ｄは、長さ寸法がほぼ等しいものとされる。
　第１低抵抗部３３は、図５及び図６に示すように、酸化物半導体膜１７を部分的に低抵抗化させることで形成されており、その上層側に層間絶縁膜２０が直接接する形で積層されている。第１低抵抗部３３は、一定の抵抗率（例えば非低抵抗領域であるチャネル部３０ｄの抵抗率の１／１００００００００００～１／１００程度の抵抗率）をもった導電体として機能する。第１低抵抗部３３は、Ｘ軸方向についてソース側チャネル部３０ｄ１とドレイン側チャネル部３０ｄ２との間に挟み込まれる形で配されており、一端側がソース側チャネル部３０ｄ１に、他端側がドレイン側チャネル部３０ｄ２に、それぞれ接続されている。言い換えると、ソース側チャネル部３０ｄ１は、ソース電極３０ｂに接続された側とは反対側の端部が、第１低抵抗部３３の一端側に、ドレイン側チャネル部３０ｄ２は、ドレイン電極３０ｃに接続された側とは反対側の端部が、第１低抵抗部３３の他端側に、それぞれ接続されている。
　さらには、帯状に延在する酸化物半導体膜１７の長さ方向（Ｘ軸方向）についての両端部には、図５及び図６に示すように、チャネル部３０ｄより低抵抗な第２低抵抗部（第２の低抵抗部）３５がそれぞれ設けられている。一対の第２低抵抗部３５は、酸化物半導体膜１７のうち、一端側が第１低抵抗部３３に連なる一対のチャネル部３０ｄにおける他端側（ソース電極３０ｂ側またはドレイン電極３０ｃ側）に連なる部分とされており、第２ゲート電極３１及び電極３２とは非重畳とされている。各第２低抵抗部３５は、酸化物半導体膜１７を部分的に低抵抗化させることで形成されており、その上層側に層間絶縁膜２０が直接接する形で積層されている。各第２低抵抗部３５は、第１低抵抗部３３と同様に、一定の抵抗率（例えば非低抵抗領域であるチャネル部３０ｄの抵抗率の１／１００００００００００～１／１００程度の抵抗率）をもった導電体として機能する。一対の第２低抵抗部３５には、Ｘ軸方向についてソース電極３０ｂと第１低抵抗部３３との間に挟み込まれるソース側第２低抵抗部３５Ａと、ドレイン電極３０ｃと第１低抵抗部３３との間に挟み込まれるドレイン側第２低抵抗部３５Ｂと、が含まれており、前者がソース電極３０ｂに、後者がドレイン電極３０ｃに、それぞれ接続されている。なお、以下では一対の第２低抵抗部３５を区別する場合には、ソース側第２低抵抗部の符号に添え字「Ａ」を、ドレイン側第２低抵抗部の符号に添え字「Ｂ」を付し、区別せずに総称する場合には、符号に添え字を付さないものとする。ソース側第２低抵抗部３５Ａは、ソース電極３０ｂと重畳する部分が層間絶縁膜２０に開口形成されたソースコンタクトホールＣＨ５を通してソース電極３０ｂに接続されている。ドレイン側第２低抵抗部３５Ｂは、ドレイン電極３０ｃと重畳する部分が層間絶縁膜２０に開口形成されたドレインコンタクトホールＣＨ６を通してドレイン電極３０ｃに接続されている。ソース側第２低抵抗部３５Ａは、Ｘ軸方向についてソースコンタクトホールＣＨ５側とは反対側の端部であって第１ゲート電極３０ａと重畳する端部がソース側チャネル部３０ｄ１における第１低抵抗部３３側とは反対側の端部に連ねられている。ドレイン側第２低抵抗部３５Ｂは、Ｘ軸方向についてドレインコンタクトホールＣＨ６側とは反対側の端部であって第１ゲート電極３０ａと重畳する端部がドレイン側チャネル部３０ｄ２における第１低抵抗部３３側とは反対側の端部に連ねられている。
　このような構成のゲートドライバＴＦＴ３０によれば、２つのチャネル部３０ｄ１，３０ｄ２と重畳する第１ゲート電極３０ａに信号が供給されると、ゲートドライバＴＦＴ３０が駆動され、ソース電極３０ｂに供給される入力信号に基づく電荷が、ソース電極３０ｂ、ソース側第２低抵抗部３５Ａ、電荷の供給元側のソース側チャネル部３０ｄ１を順に経て第１低抵抗部３３へ移動され、さらに第１低抵抗部３３から電荷の供給先側のドレイン側チャネル部３０ｄ２へ移動された後に、ドレイン側第２低抵抗部３５Ｂを経てドレイン電極３０ｃに至る。つまり、本実施形態に係るゲートドライバＴＦＴ３０は、シングルゲート構造とされる画素ＴＦＴ１１とは異なり、共通の第１ゲート電極３０ａ（第２ゲート電極３１及び電極３２）によって駆動される２つの単位ＴＦＴを直列に接続してなるデュアルゲート構造（マルチゲート構造）を有している、と言え、両チャネル部３０ｄ１，３０ｄ２の間に介在する第１低抵抗部３３は、ソース電極３０ｂを有する一方の単位ＴＦＴにおいては擬似的なドレイン電極として機能し、ドレイン電極３０ｃを有する他方の単位ＴＦＴにおいては擬似的なソース電極として機能する。このようなデュアルゲート構造のゲートドライバＴＦＴ３０によれば、チャネル部３０ｄ１，３０ｄ２より低抵抗な第１低抵抗部３３を介して２つのチャネル部３０ｄ１，３０ｄ２を電荷が移動するので、電荷の供給先側であるドレイン電極３０ｃ付近において酸化物半導体膜１７と第１ゲート絶縁膜１６との界面に生じる電界集中（いわゆるホットキャリア現象）の緩和が好適に図られ、もってゲートドライバＴＦＴ３０のドレイン耐圧の向上が図られる。これにより、ソース電極３０ｂとドレイン電極３０ｃとの間に大きな電位差が生じてもゲートドライバＴＦＴ３０に故障が発生し難くなり、いわゆるドレイン耐圧が高いものとなる。特に、ゲートドライバ回路部ＧＤＭに備わるゲートドライバＴＦＴ３０は、表示領域において画素ＰＸを構成する画素ＴＦＴ１１に比べると、印加されるドレイン電圧（ソース電極３０ｂとドレイン電極３０ｃとの間に生じる電位差）が高くなる傾向にあることから、上記のようなデュアルゲート構造を採ることにより印加されるドレイン電圧が高くなっても故障が生じ難いものとなって動作信頼性に優れる。しかも、チャネル部３０ｄは、アモルファスシリコンに比べると、一般的にバンドギャップが大きな酸化物半導体材料を用いた酸化物半導体膜１７からなるので、ドレイン耐圧がより高いものとなっている。
　それに加えて、第２ゲート電極３１には、第１ゲート電極３０ａが接続されることで同期が図られ、さらには第２ゲート電極３１には、第１低抵抗部３３の長さ分の間隔を空けて隣り合う電極３２が接続されているので、第１ゲート電極３０ａ、第２ゲート電極３１及び電極３２の同期が図られている。従って、第１ゲート電極３０ａに信号が供給されると、これに接続された第２ゲート電極３１及び電極３２にも同期した信号が供給されるので、第２ゲート電極３１と重畳するソース側チャネル部３０ｄ１での電荷の流通量が増加するとともに電極３２と重畳するドレイン側チャネル部３０ｄ２での電荷の流通量が増加することになる。これにより、チャネル部３０ｄが２つとなって電荷の流通経路が長くなることに起因するドレイン電流の減少が抑制される。
　ところで、上記した第２ゲート電極３１及び電極３２は、共に第２金属膜１９からなり、２つのチャネル部３０ｄ１，３０ｄ２と重畳する形で配されている。ここで、例えばゲートドライバＴＦＴ３０のＯＮ／ＯＦＦ動作等に起因して平坦化膜２２の膜界面に電荷が引き付けられ、その電荷が平坦化膜２２中を拡散し、平坦化膜２２と層間絶縁膜２０との界面に電荷が生じる場合がある。この電荷に起因して各チャネル部３０ｄ１，３０ｄ２にいわゆるバックチャネルが形成されると、リーク電流が発生してしまい、ゲートドライバＴＦＴ３０の動作信頼性を損なうおそれがある。その点、第２金属膜１９からなる第２ゲート電極３１及び電極３２が第２ゲート絶縁膜１８を介して各チャネル部３０ｄ１，３０ｄ２に重畳する形で配されるので、第２金属膜１９よりも上層側で上記のような電荷が発生してもその電荷による電界が第２ゲート電極３１及び電極３２によってブロッキングされ、各チャネル部３０ｄ１，３０ｄ２にバックチャネルが形成され難くなっている。これにより、ゲートドライバＴＦＴ３０の動作信頼性が十分に高く保たれる。
　そして、第１低抵抗部３３は、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳とされて少なくとも２つのチャネル部３０ｄ１，３０ｄ２の間に挟まれた部分からなるので、製造に際して第２ゲート電極３１及び電極３２の配置を利用して酸化物半導体膜１７を部分的に低抵抗化することで第１低抵抗部３３を設けることが可能とされる。具体的には、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳とされて少なくとも２つのチャネル部３０ｄ１，３０ｄ２の間に挟まれた部分は、製造過程において上層側に成膜される層間絶縁膜２０に対して直接接する。層間絶縁膜２０は、少なくとも下層側（酸化物半導体膜１７に接する側）に窒化珪素からなる層を有しており、当該層中に水素を含有するものとされる。従って、酸化物半導体膜１７のうち層間絶縁膜２０に直接接する部分には、層間絶縁膜２０中に含まれる水素が拡散し、同部分を低抵抗化させるのである。これにより、第２ゲート電極３１及び電極３２と第１低抵抗部３３とを自己整合的に非重畳の配置とすることができ、もって両者の間に生じ得る寄生容量が安定的に低減される。このように、第２ゲート電極３１及び電極３２と第１低抵抗部３３とが自己整合的に非重畳の配置となるので、これらの配置には製造に際して用いられるフォトマスクの露光ずれなどが影響することがないものとされる。従って、製造に際して用いるフォトマスクとして露光精度がそれほど高くないものを用いることが可能となるので、それにより製造コストを低減させることも可能となる。
　しかも、酸化物半導体膜１７のうち、一端側が第１低抵抗部３３に連なる一対のチャネル部３０ｄ１，３０ｄ２における他端側に連なる部分には、チャネル部３０ｄ１，３０ｄ２より低抵抗な第２低抵抗部３５Ａ，３５Ｂがそれぞれ設けられているので、製造に際して第２ゲート電極３１及び電極３２の配置を利用して酸化物半導体膜１７を部分的に低抵抗化することで第１低抵抗部３３に加えて一対の第２低抵抗部３５Ａ，３５Ｂを設けることが可能とされる。具体的には、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳とされて第２ゲート電極３１及び電極３２に対して第１低抵抗部３３側とは反対側の一対の部分は、製造過程において上層側に成膜される層間絶縁膜２０に対して直接接する。層間絶縁膜２０は、少なくとも下層側（酸化物半導体膜１７に接する側）に窒化珪素からなる層を有しており、当該層中に水素を含有するものとされる。従って、酸化物半導体膜１７のうち層間絶縁膜２０に直接接する上記一対の部分には、層間絶縁膜２０中に含まれる水素が拡散し、同一対の部分を低抵抗化させるのである。これにより、第２ゲート電極３１及び電極３２と、第１低抵抗部３３及び一対の第２低抵抗部３５Ａ，３５Ｂと、を自己整合的に非重畳の配置とすることができ、もって第２ゲート電極３１及び電極３２と、第１低抵抗部３３及び一対の第２低抵抗部３５Ａ，３５Ｂと、の間に生じ得る寄生容量が安定的に低減される。
　本実施形態に係るゲートドライバＴＦＴ３０は以上のような構造であり、続いてゲートドライバＴＦＴ３０の製造方法を説明する。ゲートドライバＴＦＴ３０の製造方法は、第１ゲート電極３０ａを形成する第１ゲート電極形成工程と、第１ゲート絶縁膜１６を成膜する第１ゲート絶縁膜成膜工程（第１絶縁膜成膜工程）と、酸化物半導体膜１７をパターニングする酸化物半導体膜形成工程と、第２ゲート絶縁膜１８を成膜する第２ゲート絶縁膜成膜工程（第２絶縁膜成膜工程）と、第２ゲート電極３１及び電極３２を形成する第２ゲート電極及び電極形成工程と、層間絶縁膜２０を成膜して第１低抵抗部３３及び第２低抵抗部３５を形成する層間絶縁膜成膜工程兼低抵抗部形成工程（第３絶縁膜成膜工程兼低抵抗部形成工程）と、ソース電極３０ｂ及びドレイン電極３０ｃを形成するソース電極及びドレイン電極形成工程と、平坦化膜２２を成膜する平坦化膜成膜工程と、を備える。なお、このゲートドライバＴＦＴ３０の製造方法にて各種膜をパターニングすることで、画素ＴＦＴ１１の製造についても同時に行われる。また、アレイ基板１０ｂの製造方法は、ゲートドライバＴＦＴ３０の製造方法を含むとともに、透明電極膜２３をパターニングして画素電極１２を形成する工程や配向膜１０ｅを成膜する工程などを含んでいる。
　第１ゲート電極形成工程では、アレイ基板１０ｂとなるガラス基板ＧＳ上に第１金属膜１５及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、第１金属膜１５のパターニングを行って第１ゲート電極３０ａを形成している。なお、このとき、第１金属膜１５のパターニングに伴ってゲート配線１３及び画素ＴＦＴ１１の第１ゲート電極１１ａなども形成される。第１ゲート絶縁膜成膜工程では、ガラス基板ＧＳ及び第１金属膜１５上に第１ゲート絶縁膜１６をベタ状に成膜する。
　酸化物半導体膜形成工程では、第１ゲート絶縁膜１６上に酸化物半導体膜１７及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、第１ゲート電極３０ａと重畳する形でＸ軸方向に沿って延在する帯状の部分が残存するようパターニングがなされる。この帯状の部分には、各チャネル部３０ｄ及び低抵抗化される前の各低抵抗部３３，３５が含まれている。
　第２ゲート絶縁膜成膜工程では、図８及び図９に示すように、第１ゲート絶縁膜１６及び酸化物半導体膜１７上に第２ゲート絶縁膜１８及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行う。このとき、第２ゲート絶縁膜１８及び第１ゲート絶縁膜１６のパターニングが一括して行われるので、第１ゲート電極３０ａと重畳する位置にゲートコンタクトホールＣＨ４が形成される。なお、図９ではゲートコンタクトホールＣＨ４を二点鎖線にて図示している。
　第２ゲート電極及び電極形成工程では、図１０及び図１１に示すように、第２ゲート絶縁膜１８上に第２金属膜１９及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、第２金属膜１９のパターニングを行って第２ゲート電極３１及び電極３２を形成するとともにこれらを接続する電極接続部３４を形成している。この第２ゲート電極及び電極形成工程においてエッチングを行う際には、第２金属膜１９の除去部分に加えて第２ゲート絶縁膜１８の除去部分についても一括してエッチングしており、第２ゲート絶縁膜１８のうち、第２金属膜１９の残存部分（第２ゲート電極３１及び電極３２）とは非重畳となる部分の全域を第２金属膜１９の除去部分と共に除去している。また、第２金属膜１９の成膜に際しては、第２金属膜１９のうち電極接続部３４がゲートコンタクトホールＣＨ４を通して第１ゲート電極３０ａに接続されている（図１１）。また、第２ゲート電極及び電極形成工程では、第２金属膜１９のパターニングに伴って画素ＴＦＴ１１の第２ゲート電極１１ｆなども形成され、エッチングに際しては、第２ゲート絶縁膜１８のうち、第２金属膜１９の残存部分（第２ゲート電極１１ｆ）とは非重畳となる部分の全域が第２金属膜１９の除去部分と共に除去されている（図４を参照）。なお、図１０及び図１１では第２ゲート絶縁膜１８及び第２金属膜１９における除去部分と残存部分との境界線を二点鎖線にて図示している。
　層間絶縁膜成膜工程兼低抵抗部形成工程では、図１２及び図１３に示すように、第２金属膜１９、酸化物半導体膜１７及び第１ゲート絶縁膜１６上に層間絶縁膜２０をベタ状に成膜する。図１２及び図１３では、層間絶縁膜２０の層構造の図示が省略されているが、実際には層間絶縁膜２０は、既述したように例えば酸化珪素（ＳｉＯ２）または窒化珪素（ＳｉＮｘ）などの無機材料からなる２層の積層膜により構成されている。従って、この層間絶縁膜成膜工程兼低抵抗部形成工程では、層間絶縁膜２０を構成する最も下層側の層、つまり酸化物半導体膜１７に接する層として窒化珪素からなる層を形成している。この窒化珪素からなる層は、材料中に水素を含有していることから、酸化物半導体膜１７のうち同層に接する部分には、水素が拡散されて低抵抗化が促されることになる。ここで、酸化物半導体膜１７のうち、第２ゲート電極３１及び電極３２（第２ゲート絶縁膜１８）に対して重畳する部分は、層間絶縁膜２０に直接接することがないため、低抵抗化されることはないものの、第２ゲート電極３１及び電極３２（第２ゲート絶縁膜１８）とは非重畳となる部分は、層間絶縁膜２０に直接接することで低抵抗化が図られる。これにより、酸化物半導体膜１７のうち、第２ゲート電極３１と電極３２との間に挟まれた部分が第１低抵抗部３３となるのに対し、一端側が第１低抵抗部３３に連なる一対のチャネル部３０ｄにおける他端側に連なる部分がそれぞれ第２低抵抗部３５となる。その後、層間絶縁膜２０上にフォトレジストを成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、一対の第２低抵抗部３５のそれぞれと重畳する位置にソースコンタクトホールＣＨ５及びドレインコンタクトホールＣＨ６が形成される。また、この層間絶縁膜成膜工程兼低抵抗部形成工程では、画素ＴＦＴ１１においては、層間絶縁膜２０の成膜に際しては、酸化物半導体膜１７のうち、第２ゲート電極１１ｆ（第２ゲート絶縁膜１８）に対して重畳する部分は、層間絶縁膜２０に直接接することがないため、低抵抗化されることはないものの、第２ゲート電極１１ｆ（第２ゲート絶縁膜１８）とは非重畳となる部分は、層間絶縁膜２０に直接接することで低抵抗化されて低抵抗領域１１ｅとなる（図４を参照）。なお、図１２ではゲートコンタクトホールＣＨ４を二点鎖線にて図示している。
　ソース電極及びドレイン電極形成工程では、図１４に示すように、層間絶縁膜２０上に第３金属膜２１及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、第３金属膜２１のパターニングを行ってソース電極３０ｂ及びドレイン電極３０ｃを形成している。ソース電極３０ｂは、ソースコンタクトホールＣＨ５を通してソース側第２低抵抗部３５Ａに、ドレイン電極３０ｃは、ドレインコンタクトホールＣＨ６を通してドレイン側第２低抵抗部３５Ｂに、それぞれ接続される。また、ソース電極及びドレイン電極形成工程では、画素ＴＦＴ１１においては、第３金属膜２１のパターニングに伴ってソース電極１１ｂ及びドレイン電極１１ｃが形成される（図４を参照）。その後に行われる平坦化膜成膜工程では、層間絶縁膜２０及び第３金属膜２１上に平坦化膜２２をベタ状に成膜する。
　以上のように、第２ゲート電極３１及び電極３２の配置を利用して酸化物半導体膜１７を部分的に低抵抗化することで第１低抵抗部３３及び第２低抵抗部３５をそれぞれ設けることができるから、第２ゲート電極３１及び電極３２と第１低抵抗部３３及び第２低抵抗部３５とを自己整合的に非重畳の配置とすることができ、もって両者の間に生じ得る寄生容量が安定的に低減される。
　以上説明したように本実施形態のゲートドライバＴＦＴ（薄膜トランジスタ）３０は、第１金属膜（第１導電膜）１５と、第１金属膜１５に対して第１ゲート絶縁膜（第１絶縁膜）１６を介して上層側に配される酸化物半導体膜（半導体膜）１７と、酸化物半導体膜１７に対して第２ゲート絶縁膜（第２絶縁膜）１８を介して上層側に配される第２金属膜（第２導電膜）１９と、第１金属膜１５からなる第１ゲート電極３０ａと、第２金属膜１９からなり第１ゲート電極３０ａの一部と重畳する第２ゲート電極３１と、第２金属膜１９からなり第１ゲート電極３０ａの一部と重畳し第２ゲート電極３１に対して間隔を空けて配される電極３２と、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とそれぞれ重畳する部分からなる複数のチャネル部３０ｄと、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳とされて少なくとも複数のチャネル部３０ｄの間に挟まれた部分からなり、チャネル部３０ｄよりも低抵抗な第１低抵抗部（低抵抗部）３３と、を備える。
　このようにすれば、複数のチャネル部３０ｄと重畳する第１ゲート電極３０ａに信号が供給されると、電荷は、電荷の供給元側のチャネル部３０ｄから第１低抵抗部３３へ、第１低抵抗部３３から電荷の供給先側のチャネル部３０ｄへ、と移動される。このようにチャネル部３０ｄより低抵抗な第１低抵抗部３３を介して複数のチャネル部３０ｄを電荷が移動するので、電荷の供給先側において酸化物半導体膜１７と第１ゲート絶縁膜１６との界面に生じる電界集中の緩和が好適に図られ、もって当該ゲートドライバＴＦＴ３０の耐圧向上が図られる。それに加えて、第２ゲート電極３１に信号が供給されることで、第２ゲート電極３１と重畳するチャネル部３０ｄでの電荷の流通量が増加する。これにより、チャネル部３０ｄが複数となって電荷の流通経路が長くなることに起因する電流の減少が抑制される。
　第２ゲート電極３１及び電極３２は、共に第２金属膜１９からなり、複数のチャネル部３０ｄと重畳する形で配されているので、第２金属膜１９よりも上層側で電荷が発生してもその電荷による電界が第２ゲート電極３１及び電極３２によってブロッキングされ、それにより各チャネル部３０ｄに上記した電界に起因するバックチャネルが形成され難くなっている。もって、当該ゲートドライバＴＦＴ３０の動作信頼性が十分に高く保たれる。
　そして、第１低抵抗部３３は、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳とされて少なくとも複数のチャネル部３０ｄの間に挟まれた部分からなるので、製造に際して第２ゲート電極３１及び電極３２の配置を利用して酸化物半導体膜１７を部分的に低抵抗化することで第１低抵抗部３３を設けることが可能とされる。これにより、第２ゲート電極３１及び電極３２と第１低抵抗部３３とを自己整合的に非重畳の配置とすることができ、もって両者の間に生じ得る寄生容量が安定的に低減される。
　また、酸化物半導体膜１７のうち、一端側が第１低抵抗部３３に連なる一対のチャネル部３０ｄにおける他端側に連なる部分には、第２ゲート電極３１及び電極３２とは非重畳とされてチャネル部３０ｄより低抵抗な第２低抵抗部（第２の低抵抗部）３５がそれぞれ設けられている。このようにすれば、製造に際して第２ゲート電極３１及び電極３２の配置を利用して酸化物半導体膜１７を部分的に低抵抗化することで第１低抵抗部３３に加えて一対の第２低抵抗部３５を設けることが可能とされる。これにより、第２ゲート電極３１及び電極３２と、第１低抵抗部３３及び一対の第２低抵抗部３５と、を自己整合的に非重畳の配置とすることができ、もって第２ゲート電極３１及び電極３２と、第１低抵抗部３３及び一対の第２低抵抗部３５と、の間に生じ得る寄生容量が安定的に低減される。
　また、半導体膜は、酸化物半導体膜１７からなる。このようにすれば、アモルファスシリコンに比べると、一般的にバンドギャップが大きくなっている。従って、半導体膜を酸化物半導体膜１７とすることで、当該ゲートドライバＴＦＴ３０の一層の耐圧向上が図られる。
　また、第２金属膜１９の上層側に配されて水素を含有する材料からなる層間絶縁膜（第３絶縁膜）２０を備える。このようにすれば、層間絶縁膜２０の材料に含有される水素が酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳となる部分へと拡散され当該部分が低抵抗化される。
　また、第２ゲート電極３１は、第１ゲート絶縁膜１６及び第２ゲート絶縁膜１８に開口形成されたゲートコンタクトホール（コンタクトホール）ＣＨ４を通して第１ゲート電極３０ａに接続される。このようにすれば、第１ゲート電極３０ａに供給される信号がゲートコンタクトホールＣＨ４を通して第２ゲート電極３１にも供給されるから、第１ゲート電極３０ａ及び第２ゲート電極３１を容易に同期させることができる。
　また、電極３２は、第２ゲート電極３１に接続されている。このようにすれば、電極３２には、第１ゲート電極３０ａ及び第２ゲート電極３１に同期した信号が供給されるから、第２ゲート電極３１と重畳するチャネル部３０ｄに加えて電極３２と重畳するチャネル部３０ｄでも電荷の流通量が増加する。
　また、本実施形態のゲートドライバＴＦＴ３０の製造方法は、第１金属膜１５を成膜し第１金属膜１５をパターニングして第１ゲート電極３０ａを形成する第１ゲート電極形成工程と、第１金属膜１５の上層側に第１ゲート絶縁膜１６を成膜する第１ゲート絶縁膜成膜工程（第１絶縁膜成膜工程）と、第１ゲート絶縁膜１６の上層側に酸化物半導体膜１７を成膜し、成膜した酸化物半導体膜１７をパターニングする酸化物半導体膜形成工程と、酸化物半導体膜１７の上層側に第２ゲート絶縁膜１８を成膜する第２ゲート絶縁膜成膜工程（第２絶縁膜成膜工程）と、第２ゲート絶縁膜１８の上層側に第２金属膜１９を成膜し、成膜した第２金属膜１９をパターニングして第１ゲート電極３０ａの一部と重畳する第２ゲート電極３１と、第１ゲート電極３０ａの一部と重畳し第２ゲート電極３１に対して間隔を空けて配される電極３２と、を形成するとともに、第２ゲート絶縁膜１８のうち第２ゲート電極３１及び電極３２とは非重畳となる部分を除去する第２ゲート電極及び電極形成工程と、第２金属膜１９の上層側に水素を含有する材料からなる層間絶縁膜２０を成膜することで、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳となる部分に、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２と重畳する部分からなる複数のチャネル部３０ｄよりも低抵抗な第１低抵抗部３３を形成する層間絶縁膜成膜工程兼低抵抗部形成工程（第３絶縁膜成膜工程兼低抵抗部形成工程）と、を備える。
　第１ゲート電極形成工程、第１ゲート絶縁膜成膜工程、酸化物半導体膜形成工程、及び第２ゲート絶縁膜成膜工程を経た後に、第２ゲート電極及び電極形成工程が行われると、第２金属膜１９からなり第１ゲート電極３０ａの一部と重畳する第２ゲート電極３１と、第２金属膜１９からなり第１ゲート電極３０ａの一部と重畳し第２ゲート電極３１に対して間隔を空けて配される電極３２と、が形成される。このとき、第２ゲート絶縁膜１８のうち第２ゲート電極３１及び電極３２とは非重畳となる部分が除去される。続いて行われる層間絶縁膜成膜工程兼第１低抵抗部形成工程では、第２金属膜１９の上層側に水素を含有する材料からなる層間絶縁膜２０が成膜される。このとき、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２とは非重畳となる部分には、層間絶縁膜２０の材料に含有される水素が拡散されることで当該部分の低抵抗化が図られ、酸化物半導体膜１７のうち第２ゲート電極３１及び電極３２と重畳する部分からなる複数のチャネル部３０ｄよりも低抵抗な第１低抵抗部３３が形成される。
　以上のように、第２ゲート電極３１及び電極３２の配置を利用して酸化物半導体膜１７を部分的に低抵抗化することで第１低抵抗部３３を設けることができるから、第２ゲート電極３１及び電極３２と第１低抵抗部３３とを自己整合的に非重畳の配置とすることができ、もって両者の間に生じ得る寄生容量が安定的に低減される。
　＜実施形態２＞
　本発明の実施形態２を図１５から図１７によって説明する。この実施形態２では、電極１３２の接続対象を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
　本実施形態に係るゲートドライバＴＦＴ１３０は、図１５から図１７に示すように、第２ゲート電極１３１が第１ゲート電極１３０ａに接続されているのに対し、電極１３２がソース電極１３０ｂに接続されている。第２ゲート電極１３１は、図１５及び図１６に示すように、Ｙ軸方向についての一方の端部が酸化物半導体膜１１７とは非重畳の配置となるよう延出され、その延出部分が第１ゲート電極１３０ａと重畳する配置となって第１ゲート電極１３０ａに対してゲートコンタクトホールＣＨ４を通して接続されている。これに対し、電極１３２は、図１５及び図１７に示すように、Ｙ軸方向についての他方の端部（第２ゲート電極１３１の延出部分側とは反対側の端部）が酸化物半導体膜１１７とは非重畳の配置となるよう延出され、その延出部分１３２ａがソース電極１３０ｂと重畳する配置となって同ソース電極１３０ｂに対して電極コンタクトホールＣＨ７を通して接続されている。ソース電極１３０ｂは、酸化物半導体膜１１７のソース側第２低抵抗部１３５Ａとの接続箇所（ソースコンタクトホールＣＨ５）側とは反対側の端部から、電極１３２の延出部分１３２ａと同じ向きにＹ軸方向に沿って延出し、さらにＸ軸方向に沿ってドレイン電極１３０ｃ側に向けて延出する略Ｌ字型の延出部分１３０ｂ１を有しており、その延出先端部が電極１３２の延出部分１３２ａと重畳する配置とされる。電極コンタクトホールＣＨ７は、層間絶縁膜１２０のうち電極１３２及びソース電極１３０ｂの延出部分１３０ｂ１，１３２ａ同士と重畳する位置に開口形成されている。このような構成によれば、電極１３２には、ソース電極１３０ｂに同期した信号が供給されるので、電荷の供給先側であるドレイン電極１３０ｃ付近において酸化物半導体膜１１７と第１ゲート絶縁膜１１６との界面に生じる電界集中の緩和が一層好適に図られ、もってゲートドライバＴＦＴ１３０のドレイン耐圧の向上が図られる。
　以上説明したように本実施形態によれば、一端側が第１低抵抗部１３３に連なるチャネル部１３０ｄにおける他端側に接続されるソース電極１３０ｂを備えており、電極１３２は、ソース電極１３０ｂに接続されている。このようにすれば、電極１３２には、ソース電極１３０ｂに同期した信号が供給されるので、電荷の供給先側において酸化物半導体膜１１７と第１ゲート絶縁膜１１６との界面に生じる電界集中の緩和が一層好適に図られる。
　＜実施形態３＞
　本発明の実施形態３を図１８によって説明する。この実施形態３では、上記した実施形態２から電極２３２の接続対象を変更したものを示す。なお、上記した実施形態２と同様の構造、作用及び効果について重複する説明は省略する。
　本実施形態に係るゲートドライバＴＦＴ２３０は、図１８に示すように、第２ゲート電極２３１が第１ゲート電極２３０ａに接続されているのに対し、電極２３２における延出部分２３２ａがゲートドライバＴＦＴ２３０を構成する各電極２３０ａ，２３０ｂ，２３０ｃ，２３１以外の信号供給源（図示せず）に接続されている。そして、電極２３２には、接続された信号供給源からソース電極２３０ｂに印加される電圧よりも低い電圧の信号が供給されるようになっている。このようにすれば、電極２３２にソース電極２３０ｂに印加される電圧よりも低い電圧の信号が供給されることで、ゲートドライバＴＦＴ２３０に係る閾値電圧が増加することになる。これにより、第１ゲート電極２３０ａ及び第２ゲート電極２３１に信号が供給されていない状態で各チャネル部２３０ｄに流れ得る電流を低減させることができる。なお、ソース電極２３０ｂは、上記した実施形態２に記載したような延出部分１３０ｂ１を有していない。
　以上説明したように本実施形態によれば、一端側が第１低抵抗部２３３に連なるチャネル部２３０ｄにおける他端側に接続されるソース電極２３０ｂを備えており、電極２３２には、ソース電極２３０ｂに印加される電圧よりも低い電圧の信号が供給される。このようにすれば、電極２３２にソース電極２３０ｂに印加される電圧よりも低い電圧の信号が供給されると、当該ゲートドライバＴＦＴ２３０に係る閾値電圧が増加する。これにより、第１ゲート電極２３０ａ及び第２ゲート電極２３１に信号が供給されていない状態で各チャネル部２３０ｄに流れ得る電流を低減させることができる。
　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）上記した各実施形態では、２つの単位ＴＦＴを直列に接続してなるデュアルゲート構造を備えるゲートドライバＴＦＴを例示したが、３つの単位ＴＦＴを直列に接続してなるトリプルゲート構造（マルチゲート構造）を備えるゲートドライバＴＦＴにも本発明は適用可能である。また、４つ以上の単位ＴＦＴを直列に接続してなるマルチゲート構造を備えるゲートドライバＴＦＴにも本発明は適用可能である。このように単位ＴＦＴの直列接続数を３以上とした場合には、それに伴って第１低抵抗部の設置数を複数に増やせばよく、その設置数は単位ＴＦＴの直列接続数から１を差し引いた値となる。
　（２）上記した各実施形態では、層間絶縁膜の材料中に含有される水素が酸化物半導体膜中に拡散されることによって低抵抗化が促されて各低抵抗部が形成される場合を例示したが、例えばゲートドライバＴＦＴの製造過程において、第２ゲート電極及び電極形成工程を行った後にプラズマ処理や真空アニール処理などの低抵抗化処理を行うことで、酸化物半導体膜のうち第２ゲート絶縁膜、第２ゲート電極及び電極とは非重畳となる部分の低抵抗化を促し、それにより各低抵抗部を形成してもよい。この場合、層間絶縁膜の材料として水素を含有しないようなものを用いることが可能となる。
　（３）上記した各実施形態では、酸化物半導体膜が第１低抵抗部及び一対の第２低抵抗部を含む構成を示したが、酸化物半導体膜が第１低抵抗部のみを含んでおり、第２低抵抗部が設けられない構成であっても構わない。
　（４）上記した各実施形態では、ソース電極及びドレイン電極が層間絶縁膜よりも上層側の第３金属膜からなる場合を示したが、ソース電極及びドレイン電極が層間絶縁膜よりも下層側の第２金属膜からなる構成を採ることも可能である。
　（５）上記した各実施形態では、２つのチャネル部の長さ寸法が等しくなる場合を示したが、２つのチャネル部の長さ寸法を異ならせることも可能である。
　（６）上記した各実施形態の変形例として、第１ゲート電極を分岐構造とし、一方の分岐部を第２ゲート電極と重畳させ、他方の分岐部を電極と重畳させる配置とし、第１ゲート電極が第１低抵抗部とは非重畳または部分的に重畳する配置とすることも可能である。このようにすれば、第１ゲート電極と第１低抵抗部との間に生じる寄生容量を低減させることができる。
　（７）上記した各実施形態では、第３金属膜によってソース配線を形成した場合を示したが、第２金属膜によってソース配線を形成することも可能である。
　（８）上記した各実施形態では、半導体膜として酸化物半導体膜を備えたアレイ基板を例示したが、それ以外にも、例えばポリシリコン（多結晶化されたシリコン（多結晶シリコン）の一種であるＣＧシリコン（Continuous Grain Silicon））やアモルファスシリコンを半導体膜の材料として用いることも可能である。
　（９）上記した各実施形態以外にも、各ゲート絶縁膜、層間絶縁膜及び平坦化膜などの絶縁膜に係る具体的な材料は適宜に変更可能である。
　（１０）上記した各実施形態以外にも、第１金属膜、第２金属膜及び第３金属膜などの金属膜に係る具体的な材料も適宜に変更可能である。また、各金属膜の積層構造についても適宜に変更可能であり、具体的には積層数を変更したり、また単層構造としたり、さらには合金構造としたりすることも可能である。
　（１１）上記した各実施形態以外にも、透明電極膜に用いる具体的な透明電極材料は適宜に変更可能である。具体的には、ＩＴＯ（Indium Tin Oxide）やＺｎＯ（Zinc Oxide）などの透明電極材料を用いることが可能である。
　（１２）上記した各実施形態では、動作モードがＶＡモードとされた液晶パネルにおいて、アレイ基板に透明電極膜が１層のみ設けられる場合を示したが、透明電極膜が層間絶縁膜を介して２層設けられていてもよい。この場合、例えば一方の透明電極膜が画素電極を構成し、他方の透明電極膜が画素電極との間で静電容量を形成する補助容量電極を構成するようにすることが可能である。
　（１３）上記した各実施形態では、動作モードがＶＡモードとされた液晶パネルについて例示したが、それ以外にもＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの他の動作モードとされた液晶パネルのゲートドライバＴＦＴについても本発明は適用可能である。
　（１４）上記した各実施形態では、液晶パネルの画素が赤色、緑色及び青色の３色構成とされたものを例示したが、赤色、緑色及び青色に、黄色などを加えて４色構成とした画素を備えた液晶パネルのゲートドライバＴＦＴにも本発明は適用可能である。
　（１５）上記した各実施形態に記載した液晶パネルに対して、タッチパネルや視差バリアパネル（スイッチ液晶パネル）などの機能性パネルを積層する形で取り付けるようにしたものも本発明に含まれる。
　（１６）上記した各実施形態では、液晶パネルに設けられるゲートドライバＴＦＴを例示したが、他の種類の表示パネル（有機ＥＬパネル、ＰＤＰ（プラズマディスプレイパネル）、ＥＰＤ（電気泳動ディスプレイパネル）、ＭＥＭＳ（Micro Electro Mechanical Systems）表示パネルなど）に設けられるゲートドライバＴＦＴにも本発明は適用可能である。
　（１７）上記した各実施形態では、表示領域において画素を構成する画素ＴＦＴがシングルゲート構造とされる場合を示したが、画素ＴＦＴがゲートドライバＴＦＴと同様に、第２ゲート電極、電極及び第１低抵抗部などを有するデュアルゲート構造（マルチゲート構造）とされていてもよい。また、画素ＴＦＴが従来と同様のデュアルゲート構造とされていても構わない。その他にも、ゲートドライバ回路部に備えられるゲートドライバＴＦＴの全てが第２ゲート電極、電極及び第１低抵抗部などを有するデュアルゲート構造とされていてもよいが、ゲートドライバ回路部に備えられるゲートドライバＴＦＴの一部（好ましくは要求されるドレイン耐圧が高水準となるもの）が第２ゲート電極、電極及び第１低抵抗部などを有するデュアルゲート構造とされ、それ以外（好ましくは要求されるドレイン耐圧が低水準となるもの）についてはシングルゲート構造または従来と同様のデュアルゲート構造とされていても構わない。また、画素ＴＦＴが第２ゲート電極、電極及び第１低抵抗部などを有するデュアルゲート構造とされるのに対し、ゲートドライバ回路部に備えられるゲートドライバＴＦＴの全てがシングルゲート構造または従来と同様のデュアルゲート構造とされていても構わない。
　（１８）上記した各実施形態では、アレイ基板にゲートドライバ回路部が備えられる構成を示したが、アレイ基板にゲートドライバ回路部が備えられない構成であっても構わない。その場合は、表示領域において画素を構成する画素ＴＦＴが第２ゲート電極、電極及び第１低抵抗部などを有するデュアルゲート構造とされる。
　（１９）上記した各実施形態では、画素ＴＦＴが第１金属膜からなる第１ゲート電極と、第２金属膜からなる第２ゲート電極と、の２つのゲート電極を有する構成を示したが、２つのゲート電極のうち、第１金属膜からなる第１ゲート電極を省略することも可能である。
　１５...第１金属膜（第１導電膜）、１６，１１６...第１ゲート絶縁膜（第１絶縁膜）、１７，１１７...酸化物半導体膜（半導体膜）、１８...第２ゲート絶縁膜（第２絶縁膜）、１９...第２金属膜（第２導電膜）、２０，１２０...層間絶縁膜（第３絶縁膜）、３０，１３０，２３０...ゲートドライバＴＦＴ（薄膜トランジスタ）、３０ａ，１３０ａ，２３０ａ...第１ゲート電極、３０ｂ，１３０ｂ，２３０ｂ...ソース電極、３０ｄ，１３０ｄ，２３０ｄ...チャネル部、３１，１３１，２３１...第２ゲート電極、３２，１３２，２３２...電極、３３，１３３，２３３...第１低抵抗部（低抵抗部）、３５...第２低抵抗部（第２の低抵抗部）、ＣＨ４...ゲートコンタクトホール（コンタクトホール）

Claims (9)

  1. 　第１導電膜と、
    　前記第１導電膜に対して第１絶縁膜を介して上層側に配される半導体膜と、
    　前記半導体膜に対して第２絶縁膜を介して上層側に配される第２導電膜と、
    　前記第１導電膜からなる第１ゲート電極と、
    　前記第２導電膜からなり前記第１ゲート電極の一部と重畳する第２ゲート電極と、
    　前記第２導電膜からなり前記第１ゲート電極の一部と重畳し前記第２ゲート電極に対して間隔を空けて配される電極と、
    　前記半導体膜のうち前記第２ゲート電極及び前記電極とそれぞれ重畳する部分からなる複数のチャネル部と、
    　前記半導体膜のうち前記第２ゲート電極及び前記電極とは非重畳とされて少なくとも複数の前記チャネル部の間に挟まれた部分からなり、前記チャネル部よりも低抵抗な低抵抗部と、を備える薄膜トランジスタ。
  2. 　前記半導体膜のうち、一端側が前記低抵抗部に連なる一対の前記チャネル部における他端側に連なる部分には、前記第２ゲート電極及び前記電極とは非重畳とされて前記チャネル部より低抵抗な第２の低抵抗部がそれぞれ設けられている請求項１記載の薄膜トランジスタ。
  3. 　前記半導体膜は、酸化物半導体膜からなる請求項１または請求項２記載の薄膜トランジスタ。
  4. 　前記第２導電膜の上層側に配されて水素を含有する材料からなる第３絶縁膜を備える請求項３記載の薄膜トランジスタ。
  5. 　前記第２ゲート電極は、前記第１絶縁膜及び前記第２絶縁膜に開口形成されたコンタクトホールを通して前記第１ゲート電極に接続される請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ。
  6. 　前記電極は、前記第２ゲート電極に接続されている請求項５記載の薄膜トランジスタ。
  7. 　一端側が前記低抵抗部に連なる前記チャネル部における他端側に接続されるソース電極を備えており、
    　前記電極は、前記ソース電極に接続されている請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ。
  8. 　一端側が前記低抵抗部に連なる前記チャネル部における他端側に接続されるソース電極を備えており、
    　前記電極には、前記ソース電極に印加される電圧よりも低い電圧の信号が供給される請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ。
  9. 　第１導電膜を成膜し前記第１導電膜をパターニングして第１ゲート電極を形成する第１ゲート電極形成工程と、
    　前記第１導電膜の上層側に第１絶縁膜を成膜する第１絶縁膜成膜工程と、
    　前記第１絶縁膜の上層側に酸化物半導体膜を成膜し、成膜した前記酸化物半導体膜をパターニングする酸化物半導体膜形成工程と、
    　前記酸化物半導体膜の上層側に第２絶縁膜を成膜する第２絶縁膜成膜工程と、
    　前記第２絶縁膜の上層側に第２導電膜を成膜し、成膜した前記第２導電膜をパターニングして前記第１ゲート電極の一部と重畳する第２ゲート電極と、前記第１ゲート電極の一部と重畳し前記第２ゲート電極に対して間隔を空けて配される電極と、を形成するとともに、前記第２絶縁膜のうち前記第２ゲート電極及び前記電極とは非重畳となる部分を除去する第２ゲート電極及び電極形成工程と、
    　前記第２導電膜の上層側に水素を含有する材料からなる第３絶縁膜を成膜することで、前記酸化物半導体膜のうち前記第２ゲート電極及び前記電極とは非重畳となる部分に、前記酸化物半導体膜のうち前記第２ゲート電極及び前記電極と重畳する部分からなる複数のチャネル部よりも低抵抗な低抵抗部を形成する第３絶縁膜成膜工程兼低抵抗部形成工程と、を備える薄膜トランジスタの製造方法。
PCT/JP2017/015826 2016-04-27 2017-04-20 薄膜トランジスタ及び薄膜トランジスタの製造方法 WO2017188106A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/095,390 US20200185527A1 (en) 2016-04-27 2017-04-20 Thin-film transistor and method of producing thin-film transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016089364 2016-04-27
JP2016-089364 2016-04-27

Publications (1)

Publication Number Publication Date
WO2017188106A1 true WO2017188106A1 (ja) 2017-11-02

Family

ID=60161461

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/015826 WO2017188106A1 (ja) 2016-04-27 2017-04-20 薄膜トランジスタ及び薄膜トランジスタの製造方法

Country Status (2)

Country Link
US (1) US20200185527A1 (ja)
WO (1) WO2017188106A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019146264A1 (ja) * 2018-01-26 2019-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
WO2019171505A1 (ja) * 2018-03-07 2019-09-12 シャープ株式会社 薄膜トランジスタおよびその製造方法並びに表示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024000494A1 (zh) * 2022-06-30 2024-01-04 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053287A (ja) * 1999-06-02 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004012726A (ja) * 2002-06-05 2004-01-15 Sharp Corp 表示装置およびその製造方法
JP2011049529A (ja) * 2009-07-29 2011-03-10 Nec Lcd Technologies Ltd トランジスタ回路
JP2012004552A (ja) * 2010-05-20 2012-01-05 Semiconductor Energy Lab Co Ltd 半導体装置
US20150102336A1 (en) * 2013-10-16 2015-04-16 Samsung Display Co., Ltd. Field relaxation thin film transistor, method of manufacturing the same and display apparatus including the transistor
JP2015144290A (ja) * 2009-03-27 2015-08-06 株式会社半導体エネルギー研究所 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053287A (ja) * 1999-06-02 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004012726A (ja) * 2002-06-05 2004-01-15 Sharp Corp 表示装置およびその製造方法
JP2015144290A (ja) * 2009-03-27 2015-08-06 株式会社半導体エネルギー研究所 表示装置
JP2011049529A (ja) * 2009-07-29 2011-03-10 Nec Lcd Technologies Ltd トランジスタ回路
JP2012004552A (ja) * 2010-05-20 2012-01-05 Semiconductor Energy Lab Co Ltd 半導体装置
US20150102336A1 (en) * 2013-10-16 2015-04-16 Samsung Display Co., Ltd. Field relaxation thin film transistor, method of manufacturing the same and display apparatus including the transistor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019146264A1 (ja) * 2018-01-26 2019-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
WO2019171505A1 (ja) * 2018-03-07 2019-09-12 シャープ株式会社 薄膜トランジスタおよびその製造方法並びに表示装置
US11342461B2 (en) 2018-03-07 2022-05-24 Sharp Kabushiki Kaisha Thin film transistor, method for producing same and display device

Also Published As

Publication number Publication date
US20200185527A1 (en) 2020-06-11

Similar Documents

Publication Publication Date Title
US10288965B2 (en) Method for producing semiconductor device for high definition
US9201276B2 (en) Process architecture for color filter array in active matrix liquid crystal display
US9190526B2 (en) Thin film transistor, display panel, and method for fabricating thin film transistor
US9640557B2 (en) TFT array substrate and method for producing the same
US20130023086A1 (en) Active matrix substrate, display panel provided with same, and method for manufacturing active matrix substrate
US9726940B2 (en) Active matrix substrate manufacturing method, display apparatus manufacturing method, and display apparatus
CN106802519B (zh) 液晶显示装置及其制造方法
US9583510B2 (en) Semiconductor device, display device, and method for manufacturing semiconductor device
KR20150063767A (ko) 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
JP5379331B2 (ja) 半導体装置の製造方法
KR20140083650A (ko) 액정표시장치 및 그 제조방법
US20140340607A1 (en) Semiconductor device, method for fabricating the semiconductor device and display device
JP2017116622A (ja) 液晶表示装置およびその製造方法
KR20170087574A (ko) 액정 표시 장치 및 그 제조 방법
WO2017094644A1 (ja) 半導体基板及び表示装置
WO2017188106A1 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
US9876039B2 (en) Thin-film transistor substrate, thin-film transistor substrate manufacturing method, and liquid crystal display
JP7471075B2 (ja) アクティブマトリクス基板およびその製造方法
JP6584157B2 (ja) 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法
WO2017179504A1 (ja) 薄膜トランジスタ
KR20130028642A (ko) 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
WO2017150502A1 (ja) 薄膜トランジスタ基板及び表示パネル
KR20170134800A (ko) 액정 표시 장치 및 그 제조방법
KR20140098894A (ko) 박막트랜지스터 어레이 기판의 제조 방법
US11101294B2 (en) Array substrate and display device

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17789389

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17789389

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP