WO2017150502A1

WO2017150502A1 - 薄膜トランジスタ基板及び表示パネル

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Publication number: WO2017150502A1
Application number: PCT/JP2017/007681
Authority: WO
Inventors: 岡田　訓明; 誠一内田; 上田　直樹; 佐々木　貴啓
Original assignee: シャープ株式会社
Priority date: 2016-03-04
Filing date: 2017-02-28
Publication date: 2017-09-08
Also published as: CN108780619A; US20190081076A1

Abstract

アレイ基板（薄膜トランジスタ基板）（１１ｂ）は、ソース配線（配線）（２０）と、複数の電極（１７ａ，１７ｂ，１７ｃ）を有するＴＦＴ（薄膜トランジスタ）（１７）と、少なくとも一部が複数の電極（１７ａ，１７ｂ，１７ｃ）のいずれかを構成し、ソース配線（２０）に接続され、透光性導電材料からなる配線接続部（３１）と、を備える。

Description

薄膜トランジスタ基板及び表示パネル

　本発明は、薄膜トランジスタ基板及び表示パネルに関する。

　従来、液晶表示装置の一例として下記特許文献１に記載されたものが知られている。特許文献１に記載された液晶表示装置に備えられる薄膜トランジスタ基板は、ソース部が、ゲート絶縁膜及び酸化物半導体膜の上層に設けられたソースメタルで形成され、ドレイン部が、酸化物半導体膜のうち、ゲート領域側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗化領域で構成されている。

特許第５３３０６０３号公報

（発明が解決しようとする課題）
　上記した特許文献１に記載された液晶表示装置では、ソース部は、ソースメタルからなるソース線から薄膜トランジスタへ向けて延在している。このソース部は、ソース線と同じソースメタルにより構成されているため、画素においては遮光領域となって開口率を低下させる要因となり、高精細化を図る上での制約となっていた。

　本発明は上記のような事情に基づいて完成されたものであって、開口率を向上させることを目的とする。

（課題を解決するための手段）
　本発明の薄膜トランジスタ基板は、配線と、複数の電極を有する薄膜トランジスタと、少なくとも一部が複数の前記電極のいずれかを構成し、前記配線に接続され、透光性導電材料からなる配線接続部と、を備える。

　このようにすれば、配線を伝送される信号は、配線に接続された配線接続部を介して薄膜トランジスタを構成する複数の電極のうち、配線接続部の一部によって構成される電極に供給される。配線接続部が透光性導電材料からなるので、仮に配線接続部の材料を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率が高いものとなり、もって高精細化などを図る上で好適となる。

　本発明の実施態様として、次の構成が好ましい。
（１）前記薄膜トランジスタにおける複数の前記電極のいずれかに接続されて第１透明電極膜からなる第１透明電極と、前記第１透明電極膜に対して層間絶縁膜を介して重畳する第２透明電極膜からなり前記第１透明電極との間で静電容量または電界を形成可能な第２透明電極と、を備えており、前記配線接続部は、前記第１透明電極膜または前記第２透明電極膜からなる。このようにすれば、配線接続部が透光性導電材料である第１透明電極膜または第２透明電極膜からなるので、開口率を十分に高めることができる。当該薄膜トランジスタ基板の製造に際して、第１透明電極膜または第２透明電極膜をパターニングすることで第１透明電極または第２透明電極と配線接続部とを形成することができる。これにより、製造コストの低下を図ることができる。

（２）前記薄膜トランジスタは、半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、前記ドレイン電極は、前記第１透明電極膜と前記第２透明電極膜とのうち前記配線接続部と同じものからなる。このようにすれば、ドレイン電極が透光性導電材料である第１透明電極膜または第２透明電極膜からなるので、仮にドレイン電極の材料を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率がより高いものとなる。しかも、当該薄膜トランジスタ基板の製造に際して、第１透明電極膜または第２透明電極膜をパターニングすることで第１透明電極または第２透明電極と配線接続部とに加えてドレイン電極をも形成することができる。これにより、製造コストのさらなる低下を図ることができる。

（３）前記薄膜トランジスタは、酸化物半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、前記ドレイン電極は、前記酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる。このようにすれば、ドレイン電極が透光性導電材料である酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなるので、仮にドレイン電極の材料を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率をさらに高めることができる。当該薄膜トランジスタ基板の製造に際して、酸化物半導体膜をパターニングすることでチャネル部に加えてドレイン電極をも形成することができる。これにより、製造コストのさらなる低下を図ることができる。さらには、ドレイン電極が酸化物半導体膜の低抵抗化領域からなり、ソース電極が第１透明電極膜または第２透明電極膜からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極とソース電極との間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部を短くすることができるから、薄膜トランジスタの特性を向上させることができる。

（４）前記第１透明電極は、その一部が前記配線接続部と重畳する画素電極とされるのに対し、前記第２透明電極は、前記画素電極との間で静電容量を形成し、前記画素電極に充電された電位を保持する補助容量電極とされており、前記配線接続部は、前記第２透明電極膜からなる。このようにすれば、配線接続部が補助容量電極と同じ第２透明電極膜からなるので、第１透明電極膜からなる画素電極を配線接続部に対して重畳する配置構成を採ることができる。これにより、画素電極の形成範囲が広くなるので、開口率をより高めることができる。

（５）前記薄膜トランジスタは、酸化物半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、前記配線接続部は、前記酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる。このようにすれば、配線接続部が透光性導電材料である酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなるので、開口率を十分に高めることができる。当該薄膜トランジスタ基板の製造に際して、酸化物半導体膜をパターニングすることでチャネル部と配線接続部とを形成することができる。これにより、製造コストの低下を図ることができる。

（６）前記薄膜トランジスタにおける前記ドレイン電極に接続されて第１透明電極膜からなる第１透明電極と、前記第１透明電極膜に対して層間絶縁膜を介して重畳する第２透明電極膜からなり前記第１透明電極との間で静電容量または電界を形成可能な第２透明電極と、を備えており、前記ドレイン電極は、前記第１透明電極膜または前記第２透明電極膜からなる。このようにすれば、ドレイン電極が透光性導電材料である第１透明電極膜または第２透明電極膜からなるので、仮にドレイン電極を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率がより高いものとなる。しかも、当該薄膜トランジスタ基板の製造に際して、第１透明電極膜または第２透明電極膜をパターニングすることで第１透明電極または第２透明電極とドレイン電極とを形成することができる。これにより、製造コストのさらなる低下を図ることができる。さらには、ドレイン電極が第１透明電極膜または第２透明電極膜からなり、ソース電極が酸化物半導体膜の低抵抗化領域からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極とソース電極との間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部を短くすることができるから、薄膜トランジスタの特性を向上させることができる。

（７）前記ドレイン電極は、前記酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる。このようにすれば、ドレイン電極及び配線接続部のソース電極が共に酸化物半導体膜の低抵抗化領域からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極とソース電極との間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部を短くすることができるから、薄膜トランジスタの特性を向上させることができる。

（８）前記薄膜トランジスタは、半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、前記半導体膜の上層側に配される絶縁膜であって、前記ソース電極及び前記ドレイン電極と重畳する位置にそれぞれ開口部が形成されてなる絶縁膜が備えられる。このようにすれば、例えば、ソース電極及びドレイン電極が絶縁膜の上層側に配される透明電極膜により構成される場合には、ソース電極及びドレイン電極は、絶縁膜に形成された２つの開口部を通して半導体膜からなるチャネル部にそれぞれ接続される。それ以外にも、例えば、半導体膜が酸化物半導体膜とされ、ソース電極及びドレイン電極が酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる場合には、絶縁膜に形成された２つの開口部を通して酸化物半導体膜を低抵抗化させるようにすれば、チャネル部に接続されたソース電極及びドレイン電極を形成することが可能とされる。いずれにしても、チャネル部の長さが絶縁膜における２つの開口部の間の距離によって規定されるので、チャネル部の長さにばらつきが生じ難くなり、もって薄膜トランジスタの特性を安定的に発揮させることができる。

（９）前記薄膜トランジスタを有する画素であって、少なくとも前記配線から前記薄膜トランジスタへ向かう前記配線接続部の延在方向に沿って並んで配される複数の画素を備えており、前記絶縁膜は、前記ソース電極と重畳する前記開口部が、前記延在方向について隣り合う前記画素の間を跨ぐ範囲に延在するよう形成されている。仮に、絶縁膜において配線接続部の延在方向に沿って並ぶ複数の画素に対して同数の開口部を個別に形成した場合には、隣り合う開口部の間に一定の間隔を設計する必要が生じる。これに対し、ソース電極と重畳する開口部が、配線接続部の延在方向について隣り合う画素の間を跨ぐ範囲に延在していれば、上記のような間隔を設計する必要がないので、画素の配列ピッチを狭くすることができ、もって高精細化を図る上で好適となる。

　次に、上記課題を解決するために、本発明の表示パネルは、上記記載の薄膜トランジスタ基板と、前記薄膜トランジスタ基板に対して貼り合わせられる対向基板と、を備える。このような構成の表示パネルによれば、薄膜トランジスタ基板における開口率の向上が図られているので、高精細化などを図る上で好適となる。

（発明の効果）
　本発明によれば、開口率を向上させることができる。

本発明の実施形態１に係るドライバを実装した液晶パネルとフレキシブル基板と制御回路基板との接続構成を示す概略平面図液晶表示装置の長辺方向に沿った断面構成を示す概略断面図液晶パネルの表示領域における断面構成を示す概略断面図液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図液晶パネルを構成するＣＦ基板の表示領域における平面構成を示す拡大平面図図４のＡ－Ａ線断面図図４のＢ－Ｂ線断面図アレイ基板の製造方法における第１層間絶縁膜形成工程にて第１層間絶縁膜を成膜した状態を示す図４のＡ－Ａ線断面図アレイ基板の製造方法における第１層間絶縁膜形成工程にて第１層間絶縁膜を成膜した状態を示す図４のＢ－Ｂ線断面図アレイ基板の製造方法における第１層間絶縁膜形成工程にて成膜された第１層間絶縁膜をパターニングした状態を示す図４のＡ－Ａ線断面図アレイ基板の製造方法における第１層間絶縁膜形成工程にて成膜された第１層間絶縁膜をパターニングした状態を示す図４のＢ－Ｂ線断面図アレイ基板の製造方法における第１透明電極膜形成工程にて成膜された第１透明電極膜をパターニングした状態を示す図４のＡ－Ａ線断面図アレイ基板の製造方法における第１透明電極膜形成工程にて成膜された第１透明電極膜をパターニングした状態を示す図４のＢ－Ｂ線断面図本発明の実施形態２に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図１４のＢ－Ｂ線断面図本発明の実施形態３に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図１６のＡ－Ａ線断面図図１６のＢ－Ｂ線断面図チャネル部の長さを変更した場合を示す図１６のＡ－Ａ線断面図本発明の実施形態４に係る液晶パネルの表示領域における断面構成を示す概略断面図液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図２１のＡ－Ａ線断面図図２１のＢ－Ｂ線断面図アレイ基板の製造方法における第１層間絶縁膜形成工程にて第１層間絶縁膜をパターニングした状態を示す図２１のＡ－Ａ線断面図アレイ基板の製造方法における第１層間絶縁膜形成工程にて第１層間絶縁膜をパターニングした状態を示す図２１のＢ－Ｂ線断面図アレイ基板の製造方法における第２層間絶縁膜形成工程にて第２層間絶縁膜を成膜した状態を示す図２１のＡ－Ａ線断面図アレイ基板の製造方法における第２層間絶縁膜形成工程にて第２層間絶縁膜を成膜した状態を示す図２１のＢ－Ｂ線断面図アレイ基板の製造方法における第１透明電極膜形成工程にて成膜された第１透明電極膜をパターニングした状態を示す図２１のＡ－Ａ線断面図アレイ基板の製造方法における第１透明電極膜形成工程にて成膜された第１透明電極膜をパターニングした状態を示す図２１のＢ－Ｂ線断面図本発明の実施形態５に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図３０のＢ－Ｂ線断面図本発明の実施形態６に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図３２のＡ－Ａ線断面図図３２のＢ－Ｂ線断面図本発明の実施形態７に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図３５のＡ－Ａ線断面図図３５のＢ－Ｂ線断面図本発明の実施形態８に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図３８のＢ－Ｂ線断面図参考例に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図図４０のＡ－Ａ線断面図図４０のＢ－Ｂ線断面図

　＜実施形態１＞
　本発明の実施形態１を図１から図１３によって説明する。本実施形態では、液晶表示装置１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図２及び図７などの上側を表側とし、同図下側を裏側とする。

　液晶表示装置１０は、全体として横長の方形状をなしており、図１及び図２に示すように、画像を表示可能な液晶パネル（表示パネル）１１と、液晶パネル１１に対して各種入力信号を外部から供給する制御回路基板（パネル接続基板）１２と、液晶パネル１１と制御回路基板１２とを電気的に接続するフレキシブル基板１３と、液晶パネル１１に光を供給する外部光源であるバックライト装置（照明装置）１４と、を少なくとも備える。また、液晶表示装置１０は、図２に示すように、相互に組み付けた液晶パネル１１及びバックライト装置１４を収容・保持するためのベゼル１５及びケーシング１６をも備えている。このうち、ベゼル１５は、液晶パネル１１において画像が表示される表示領域（アクティブエリア）ＡＡを取り囲む形で枠状をなしている。ケーシング１６は、表側に向けて開口した浅い箱型をなしている。

　先にバックライト装置１４について簡単に説明する。バックライト装置１４は、図２に示すように、表側（液晶パネル１１側）に向けて開口した略箱形をなすシャーシ１４ａと、シャーシ１４ａ内に配された図示しない光源（例えば冷陰極管、ＬＥＤ、有機ＥＬなど）と、シャーシ１４ａの開口部を覆う形で配される図示しない光学部材と、を少なくとも備える。光学部材は、光源から発せられる光を面状に変換するなどの機能を有する。

　続いて、液晶パネル１１について説明する。液晶パネル１１は、図１に示すように、全体として縦長な方形状（矩形状）をなしており、その長辺方向における一方の端部側（図１に示す上側）に片寄った位置に表示領域（アクティブエリア）ＡＡが配されるとともに、長辺方向における他方の端部側（図１に示す下側）に片寄った位置にドライバ２１及びフレキシブル基板１３がそれぞれ取り付けられている。この液晶パネル１１において表示領域ＡＡ外の領域が、画像が表示されない非表示領域（ノンアクティブエリア）ＮＡＡとされる。液晶パネル１１における短辺方向が各図面のＸ軸方向と一致し、長辺方向が各図面のＹ軸方向と一致している。なお、図１では、ＣＦ基板１１ａよりも一回り小さな枠状の一点鎖線が表示領域ＡＡの外形を表しており、当該一点鎖線よりも外側の領域が非表示領域ＮＡＡとなっている。

　液晶パネル１１は、図３に示すように、一対の基板１１ａ，１１ｂと、両基板１１ａ，１１ｂ間に挟持されて電界印加に伴って光学特性が変化する物質である液晶材料からなる液晶層１１ｃと、を少なくとも備え、両基板１１ａ，１１ｂが液晶層１１ｃの厚さ分のギャップを維持した状態で図示しないシール剤によって貼り合わせられている。両基板１１ａ，１１ｂのうち表側（正面側）がＣＦ基板（対向基板）１１ａとされ、裏側（背面側）がアレイ基板（薄膜トランジスタ基板、アクティブマトリクス基板）１１ｂとされる。ＣＦ基板１１ａ及びアレイ基板１１ｂは、いずれもほぼ透明な（透光性を有する）ガラス基板ＧＳの内面側に各種の膜が積層形成されてなる。両基板１１ａ，１１ｂの内面側にあって液晶層１１ｃに臨む表面には、液晶層１１ｃを構成する液晶材料（液晶分子ＬＣ）を配向させるための配向膜１１ｄ，１１ｅがそれぞれ形成されている。また、両基板１１ａ，１１ｂの外面側には、それぞれ偏光板１１ｆ，１１ｇが貼り付けられている。

　続いて、アレイ基板１１ｂ及びＣＦ基板１１ａにおける表示領域ＡＡ内に存在する構成について順次に詳しく説明する。アレイ基板１１ｂの内面側（液晶層１１ｃ側、ＣＦ基板１１ａとの対向面側）には、図３及び図４に示すように、スイッチング素子であるＴＦＴ（薄膜トランジスタ：Thin Film Transistor）１７及び画素電極（第１透明電極）１８が多数個ずつマトリクス状に並んで設けられるとともに、これらＴＦＴ１７及び画素電極１８の周りには、格子状をなすゲート配線（行制御線、走査線）１９及びソース配線（列制御線、データ線、配線）２０が取り囲むようにして配設されている。言い換えると、格子状をなすゲート配線１９及びソース配線２０の交差部に、ＴＦＴ１７及び画素電極１８が行方向（Ｘ軸方向）及び列方向（Ｙ軸方向）に沿って行列状（マトリクス状）に複数ずつ並んで配置されている。ゲート配線１９は、Ｘ軸方向に沿って直線状に延在し、ソース配線２０は、Ｙ軸方向に沿って直線状に延在しており、Ｘ軸方向がゲート配線１９の延在方向と、Ｙ軸方向がソース配線２０の延在方向と、それぞれ一致している。ＴＦＴ１７及び画素電極１８に係る具体的な構成については、後に詳しく説明する。

　一方、ＣＦ基板１１ａの内面側（液晶層１１ｃ側、アレイ基板１１ｂとの対向面側）には、図３及び図５に示すように、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）を呈する３色の着色部からなるカラーフィルタ１１ｈが設けられている。カラーフィルタ１１ｈを構成する各着色部は、行方向（Ｘ軸方向）及び列方向（Ｙ軸方向）に沿って行列状（マトリクス状）に並んで複数ずつ配列されており、それぞれがアレイ基板１１ｂ側の各画素電極１８と平面に視て重畳する配置とされている。カラーフィルタ１１ｈを構成する各着色部間には、混色を防ぐための略格子状の遮光部（ブラックマトリクス）１１ｉが形成されている。遮光部１１ｉは、上記したゲート配線１９及びソース配線２０と平面に視て重畳する配置とされる。遮光部１１ｉは、例えばチタン（Ｔｉ）などの遮光性を有する材料からなり、その膜厚が例えば２００ｎｍ程度とされるのが好ましい。また、カラーフィルタ１１ｈ及び遮光部１１ｉの表面には、合成樹脂製とされてベタ状のオーバーコート膜１１ｊが内側に重なって設けられている。この液晶パネル１１においては、図３から図５に示すように、カラーフィルタ１１ｈにおけるＲ，Ｇ，Ｂの３色の着色部と、各着色部と対向する３つの画素電極１８及び各画素電極１８に接続される３つのＴＦＴ１７と、の組によって表示単位である１つの画素ＰＸが構成されている。画素ＰＸは、赤色の着色部を有する赤色画素ＲＰＸと、緑色の着色部を有する緑色画素ＧＰＸと、青色の着色部を有する青色画素ＢＰＸと、からなる。これら各色の画素ＲＰＸ，ＧＰＸ，ＢＰＸは、液晶パネル１１の板面において行方向（Ｘ軸方向）に沿って繰り返し並べて配されることで、画素群を構成しており、この画素群が列方向（Ｙ軸方向）に沿って多数並んで配されている。

　アレイ基板１１ｂの内面側には、既知のフォトリソグラフィ法によって各種の膜が積層形成されており、これらの膜について説明する。アレイ基板１１ｂには、図６及び図７に示すように、下層（ガラス基板ＧＳ）側から順に第１金属膜（ゲート金属膜、下層側金属膜）２２、ゲート絶縁膜２３、酸化物半導体膜（半導体膜）２４、第２金属膜（ソース金属膜、上層側金属膜）２５、第１層間絶縁膜（絶縁膜、下層側絶縁膜）２６、第１透明電極膜（下層側透明電極膜）２７、第２層間絶縁膜２８（層間絶縁膜、上層側絶縁膜）、第２透明電極膜（上層側透明電極膜）２９が積層形成されている。なお、図６及び図７では、第２透明電極膜２９のさらに上層側に積層される配向膜１１ｅの図示を省略している。

　第１金属膜２２は、例えばタングステン（Ｗ）層／窒化タンタル（ＴａＮ）層などの、金属材料からなる２層の積層膜により構成されており、タングステン層の膜厚を例えば３００ｎｍ程度に、窒化タンタル層の膜厚を例えば３０ｎｍ程度にするのが好ましい。第１金属膜２２は、主にゲート配線１９を構成している。ゲート絶縁膜２３は、図６及び図７に示すように、第１金属膜２２の上層側に積層される。ゲート絶縁膜２３は、例えば酸化珪素（ＳｉＯ_２）層／窒化珪素（ＳｉＮ_ｘ）層などの、無機材料からなる積層膜により構成されており、酸化珪素層の膜厚を例えば５０ｎｍ程度に、窒化珪素層の膜厚を例えば３２５ｎｍ程度にするのが好ましい。ゲート絶縁膜２３は、第１金属膜２２（ゲート配線１９など）と後述する第２金属膜２５（ソース配線２０など）との間に介在して相互を絶縁している。

　酸化物半導体膜２４は、図６及び図７に示すように、ゲート絶縁膜２３の上層側に積層されるものであり、材料として酸化物半導体を用いた薄膜からなる。酸化物半導体膜２４は、その膜厚が例えば５０ｎｍ程度とされるのが好ましい。酸化物半導体膜２４に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。酸化物半導体膜２４は、２層以上の積層構造を有していてもよい。酸化物半導体膜２４が積層構造を有する場合には、酸化物半導体膜２４は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体膜２４が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体膜２４の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。酸化物半導体膜２４は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体膜２４は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体膜２４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。

　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、図示しない駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）およびＴＦＴ（画素に設けられるＴＦＴ）１７として好適に用いられる。

　酸化物半導体膜２４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体膜２４は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。

　第２金属膜２５は、図６及び図７に示すように、酸化物半導体膜２４の上層側に積層される。第２金属膜２５は、例えばチタン（Ｔｉ）層／アルミニウム（Ａｌ）層／チタン層などの、金属材料からなる３層の積層膜により構成されており、下層側のチタン層の膜厚を例えば１００ｎｍ程度に、アルミニウム層の膜厚を例えば２００ｎｍ程度に、上層側のチタン層の膜厚を例えば３０ｎｍ程度にするのが好ましい。第２金属膜２５は、主にソース配線２０を構成している。第１層間絶縁膜２６は、少なくとも第２金属膜２５の上層側に積層される。第１層間絶縁膜２６は、例えば酸化珪素（ＳｉＯ_２）などの無機材料からなり、その膜厚が例えば３００ｎｍ程度とされるのが好ましい。第１層間絶縁膜２６は、第２金属膜２５及び酸化物半導体膜２４と第１透明電極膜２７との間に介在して相互を絶縁している。

　第１透明電極膜２７は、図６及び図７に示すように、第２層間絶縁膜２８の上層側に積層される。第１透明電極膜２７は、例えばＩＺＯ（Indium Zinc Oxide）などの透明電極材料からなり、その膜厚が例えば１００ｎｍ程度とされる。第１透明電極膜２７は、主に画素電極１８を構成している。第２層間絶縁膜２８は、第１透明電極膜２７の上層側に積層される。第２層間絶縁膜２８は、例えば窒化珪素（ＳｉＮ）などの無機材料からなり、その膜厚が例えば１００ｎｍ程度とされるのが好ましい。第２層間絶縁膜２８は、第１透明電極膜２７と第２透明電極膜２９との間に介在して相互を絶縁している。第２透明電極膜２９は、第２層間絶縁膜２８の上層側に積層される。第２透明電極膜２９は、第１透明電極膜２７と同様に、ＩＺＯなどの透明電極材料からなり、その膜厚が例えば１００ｎｍ程度とされる。第２透明電極膜２９は、アレイ基板１１ｂ上の画素ＰＸ群を一括して覆う形でベタ状に配されるとともに、第２層間絶縁膜２８を介して画素電極１８と重畳配置される共通電極（第２透明電極）３０を構成している。ベタ状の共通電極３０のうち、各画素ＰＸにおける各画素電極１８と重畳する部分には、互いに並行する複数のスリット３０ａが形成されており、共通電極３０におけるスリット３０ａの端部と画素電極１８との間には、画素電極１８に付与される電圧に基づいて斜め電界が発生するものとされる。つまり、本実施形態に係る液晶パネル１１は、いわゆるＦＦＳ（Fringe Field Switching）モードであり、画素電極１８に付与される電圧に基づいて上記した斜め電界を制御することで、液晶層１１ｃに含まれる液晶分子の配向状態を制御するものとされる。なお、図４では、スリット３０ａの形成範囲をソース側開口部２６ａ及びドレイン側開口部２６ｂとの比較において相対的に細い二点鎖線にて図示している。

　ＴＦＴ１７の構成について詳しく説明する。ＴＦＴ１７は、図４及び図６に示すように、３つの電極１７ａ～１７ｃとチャネル部１７ｄとを有している。詳しくは、ＴＦＴ１７は、ゲート配線１９の一部からなるゲート電極（電極）１７ａと、ゲート電極１７ａに対してゲート絶縁膜２３を介して上層側に重畳する形で配されて酸化物半導体膜２４からなるチャネル部１７ｄと、チャネル部１７ｄの上層側に配されてチャネル部１７ｄの一端側に接続されるソース電極（電極）１７ｂと、チャネル部１７ｄの他端側と画素電極１８とに接続されるドレイン電極（電極）１７ｃと、を有している。ＴＦＴ１７を構成するソース電極１７ｂ、チャネル部１７ｄ及びドレイン電極１７ｃの並び方向は、Ｙ軸方向と一致している。これに対し、ＴＦＴ１７を構成するチャネル部１７ｄにおけるソース電極１７ｂ及びドレイン電極１７ｃとの接続箇所の並び方向（チャネル部１７ｄの延在方向）は、Ｙ軸方向に沿って延在している。つまり、ソース電極１７ｂ、チャネル部１７ｄ及びドレイン電極１７ｃの並び方向は、チャネル部１７ｄの延在方向に並行している。これにより、Ｘ軸方向（ゲート配線１９の延在方向）についてＴＦＴ１７の配置スペースを狭くすることができるので、画素ＰＸのＸ軸方向についての配列ピッチを狭くすることができ、もって高精細化を図る上で好適となる。

　詳しくは、ＴＦＴ１７は、図４に示すように、画素ＰＸのうち、Ｘ軸方向についてほぼ中央位置で且つＹ軸方向について図４に示す下端位置に配されている。ＴＦＴ１７を構成するゲート電極１７ａは、画素ＰＸに対して図４に示す下側に位置するゲート配線１９のうち、画素ＰＸを画定する２本のソース配線２０の間に配される部分によって構成されており、ゲート配線１９の両側縁からＹ軸方向について突出したり凹んだりすることがないものとされる。チャネル部１７ｄは、ゲート電極１７ａと重畳し且つＹ軸方向についてソース電極１７ｂとドレイン電極１７ｃとの間に挟み込まれる形で配されており、Ｙ軸方向に沿って延在している。チャネル部１７ｄは、酸化物半導体膜２４を各画素ＰＸ毎に島状に形成してなるものとされる。なお、本実施形態に係るＴＦＴ１７では、チャネル部１７ｄ上にエッチストップ層が形成されておらず、ソース電極１７ｂのチャネル部１７ｄ側の端部下面は、酸化物半導体膜２４の上面と接するように配置されている。

　ソース電極１７ｂは、図４及び図６に示すように、その一部がゲート配線１９（ゲート電極１７ａ）と重畳する配置とされる。より具体的には、ソース電極１７ｂは、ゲート配線１９に対してＹ軸方向について接続対象である画素ＰＸ側とは反対側に偏心配置されており、ドレイン電極１７ｃ側の一部がゲート配線１９（ゲート電極１７ａ）と重畳するものの、大部分がＹ軸方向について図４に示す下側に隣り合う画素ＰＸ側に突き出す形で配されている。そして、このソース電極１７ｂは、図４及び図７に示すように、ソース配線２０に接続された配線接続部３１の一部とされている。従って、ソース配線２０を伝送される画像信号（データ信号）は、ソース配線２０に接続された配線接続部３１を介して配線接続部３１の一部であるソース電極１７ｂに供給されるようになっている。この配線接続部３１は、画素電極１８と同じ第１透明電極膜２７、つまり透光性導電材料からなる。このような構成によれば、仮に配線接続部の材料を金属材料などの遮光性材料とした場合に比べると、画素ＰＸにおける光の透過光量が増加し、画素ＰＸに係る開口率が高いものとなる。これにより、高精細化などを図る上で好適となる。しかも、アレイ基板１１ｂの製造に際して、第１透明電極膜２７をパターニングすることで画素電極１８と配線接続部３１（ソース電極１７ｂ）とを形成することができる。これにより、製造コストの低下を図ることができる。なお、配線接続部３１と同じ第１透明電極膜２７からなる画素電極１８は、配線接続部３１とは非重畳の配置とされていて、自身が属する画素ＰＸの形成範囲を規定する２本ずつのゲート配線１９及びソース配線２０によって囲まれた平面に視て縦長の方形状の領域を満たす形で平面配置されている。

　ドレイン電極１７ｃは、図４及び図６に示すように、その一部がゲート配線１９（ゲート電極１７ａ）と重畳するとともに、ソース電極１７ｂに対してチャネル部１７ｄ分の間隔を空けて対向状に配されている。そして、このドレイン電極１７ｃは、配線接続部３１と同じ第１透明電極膜２７からなるものとされる。詳しくは、ドレイン電極１７ｃは、第１透明電極膜２７からなる画素電極１８の一部により構成されている。ドレイン電極１７ｃには、ソース電極１７ｂに供給された画像信号（電位）が、ゲート電極１７ａがＯＮされるのに伴ってチャネル部１７ｄを介して供給されるようになっている。ドレイン電極１７ｃに供給された画像信号によって画素電極１８が充電される。以上のように、ドレイン電極１７ｃが透光性導電材料である第１透明電極膜２７からなるので、仮にドレイン電極の材料を金属材料などの遮光性材料とした場合に比べると、画素ＰＸにおける光の透過光量が増加し、画素ＰＸに係る開口率がより高いものとなる。しかも、アレイ基板１１ｂの製造に際して、第１透明電極膜２７をパターニングすることで画素電極１８と配線接続部３１とに加えてドレイン電極１７ｃをも形成することができる（図１２及び図１３を参照）。これにより、製造コストのさらなる低下を図ることができる。

　上記のような構成のソース電極１７ｂ及びドレイン電極１７ｃは、図６に示すように、第１透明電極膜２７の下層側にあって酸化物半導体膜２４の上層側に位置する第１層間絶縁膜２６に形成された２つの開口部（コンタクトホール）２６ａ，２６ｂを通してそれぞれ酸化物半導体膜２４からなるチャネル部１７ｄに接続されている。２つの開口部２６ａ，２６ｂには、第１層間絶縁膜２６のうち、チャネル部１７ｄにおける一方の端部付近、つまりソース電極１７ｂを含む配線接続部３１と重畳する位置に配されてソース電極１７ｂが通されるソース側開口部２６ａと、チャネル部１７ｄにおける他方の端部付近、つまりドレイン電極１７ｃと重畳する位置に配されてドレイン電極１７ｃが通されるドレイン側開口部２６ｂと、が含まれる。従って、チャネル部１７ｄの長さ（チャネル長）Ｌ１は、ソース側開口部２６ａとドレイン側開口部２６ｂとの間の距離によって規定されることになる。つまり、アレイ基板１１ｂの製造過程において、第１層間絶縁膜２６をパターニングする（少なくとも２つの開口部２６ａ，２６ｂを形成する）工程に用いられるフォトマスクの露光精度によってチャネル部１７ｄの長さＬ１が定まることになり、他の工程に係るフォトマスクの露光精度などがチャネル部１７ｄの長さＬ１とはほぼ無関係となる（図８及び図１０を参照）。これにより、チャネル部１７ｄの長さＬ１にばらつきが生じ難くなるので、ＴＦＴ１７の特性を安定的に発揮させることができる。なお、図４では、ソース側開口部２６ａ及びドレイン側開口部２６ｂの形成範囲をそれぞれスリット３０ａとの比較において相対的に太い一点鎖線にて図示している。

　ソース側開口部２６ａは、図４及び図７に示すように、Ｘ軸方向に沿って直線状に延在し、ソース配線２０からチャネル部１７ｄの一方の端部に至るまでの範囲、つまり配線接続部３１のうち長さ方向の両端部を除いた概ね全長にわたる範囲に形成され、平面に視て横長の方形状をなしている。従って、配線接続部３１は、ソース配線２０及びチャネル部１７ｄの一方の端部に対してソース側開口部２６ａを通してそれぞれ直接接する形で積層されるとともに、ソース配線２０とチャネル部１７ｄとの間に配される部分がゲート絶縁膜２３に対してソース側開口部２６ａを通して直接接する形で積層される。また、ソース側開口部２６ａは、その長さ寸法（延在方向についての寸法）が画素ＰＸの配列ピッチよりも小さく、アレイ基板１１ｂの板面上に並ぶ画素ＰＸの設置数と同数が各画素ＰＸ毎に個別に設置されている。ドレイン側開口部２６ｂは、図４及び図６に示すように、チャネル部１７ｄの他方の端部、詳しくは画素電極１８と重畳する部分（画素電極重畳部）に配され、その画素電極重畳部よりも一回り小さな平面視方形状をなしている。従って、ドレイン電極１７ｃは、チャネル部１７ｄの画素電極重畳部に対してドレイン側開口部２６ｂａを通して直接接する形で積層される。

　本実施形態に係る液晶パネル１１は以上のような構造であり、続いてその製造方法について説明する。本実施形態に係る液晶パネル１１は、それぞれ別途に製造したＣＦ基板１１ａ及びアレイ基板１１ｂを貼り合わせることで製造されている。以下、液晶パネル１１を構成するアレイ基板１１ｂの製造方法について詳しく説明する。

　アレイ基板１１ｂの製造方法は、第１金属膜２２を成膜してゲート配線１９及びゲート電極１７ａなどを形成する第１金属膜形成工程と、ゲート絶縁膜２３を成膜するゲート絶縁膜形成工程と、酸化物半導体膜２４を成膜してチャネル部１７ｄなどを形成する半導体膜形成工程と、第２金属膜２５を成膜してソース配線２０などを形成する第２金属膜形成工程と、第１層間絶縁膜２６を成膜してソース側開口部２６ａ及びドレイン側開口部２６ｂなどを形成する第１層間絶縁膜形成工程と、第１透明電極膜２７を成膜して画素電極１８、ソース電極１７ｂ及びドレイン電極１７ｃなどを形成する第１透明電極膜形成工程と、第２層間絶縁膜２８を成膜する第２層間絶縁膜形成工程と、第２透明電極膜２９を成膜して共通電極３０などを形成する第２透明電極膜形成工程と、を少なくとも備える。

　アレイ基板１１ｂの製造方法に含まれる第１金属膜形成工程では、ガラス基板ＧＳ上に第１金属膜２２及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、ゲート配線１９及びゲート電極１７ａなどを形成している。ゲート絶縁膜形成工程では、ガラス基板ＧＳ及び第１金属膜２２上にゲート絶縁膜２３をベタ状に成膜する。半導体膜形成工程では、ゲート絶縁膜２３上に酸化物半導体膜２４及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、チャネル部１７ｄなどを形成する。第２金属膜形成工程では、ゲート絶縁膜２３及び酸化物半導体膜２４上に第２金属膜２５及びフォトレジストを順次に成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、ソース配線２０などを形成している。

　第１層間絶縁膜形成工程では、図８及び図９に示すように、ゲート絶縁膜２３、酸化物半導体膜２４及び第２金属膜２５上に第１層間絶縁膜２６及びフォトレジストを成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、図１０及び図１１に示すように、ソース側開口部２６ａ及びドレイン側開口部２６ｂなど形成している。この第１層間絶縁膜形成工程にて形成されるソース側開口部２６ａとドレイン側開口部２６ｂとの間の距離は、同一のフォトマスクを用いた露光精度によって定まるものとされているから、チャネル部１７ｄの長さＬ１にばらつきが生じ難くなっている。この状態では、酸化物半導体膜２４は、ソース側開口部２６ａ及びドレイン側開口部２６ｂを通して部分的に露出している。

　第１透明電極膜形成工程では、ゲート絶縁膜２３、酸化物半導体膜２４、第２金属膜２５及び第１層間絶縁膜２６上に第１透明電極膜２７及びフォトレジストを成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、図１２及び図１３に示すように、画素電極１８、ソース電極１７ｂ及びドレイン電極１７ｃなどを形成している。このとき、ソース電極１７ｂ及びドレイン電極１７ｃは、それぞれ第１層間絶縁膜２６のソース側開口部２６ａ及びドレイン側開口部２６ｂを通して酸化物半導体膜２４のチャネル部１７ｄに対して接続される。この第１透明電極膜形成工程にて、画素電極１８、ソース電極１７ｂ及びドレイン電極１７ｃが一括して形成されるので、製造コストの低下が好適に図られる。その後、第２層間絶縁膜形成工程では、第１層間絶縁膜２６及び第１透明電極膜２７上に第２層間絶縁膜２８をベタ状に成膜する。第２透明電極膜形成工程では、第２層間絶縁膜２８上に第２透明電極膜２９及びフォトレジストを成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、図６及び図７に示すように、共通電極３０などを形成している。

　以上説明したように本実施形態のアレイ基板（薄膜トランジスタ基板）１１ｂは、ソース配線（配線）２０と、複数の電極１７ａ，１７ｂ，１７ｃを有するＴＦＴ（薄膜トランジスタ）１７と、少なくとも一部が複数の電極１７ａ，１７ｂ，１７ｃのいずれかを構成し、ソース配線２０に接続され、透光性導電材料からなる配線接続部３１と、を備える。

　このようにすれば、ソース配線２０を伝送される信号は、ソース配線２０に接続された配線接続部３１を介してＴＦＴ１７を構成する複数の電極１７ａ，１７ｂ，１７ｃのうち、配線接続部３１の一部によって構成される電極に供給される。配線接続部３１が透光性導電材料からなるので、仮に配線接続部３１の材料を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率が高いものとなり、もって高精細化などを図る上で好適となる。

　また、ＴＦＴ１７における複数の電極１７ａ，１７ｂ，１７ｃのいずれかに接続されて第１透明電極膜２７からなる画素電極（第１透明電極）１８と、第１透明電極膜２７に対して第２層間絶縁膜（層間絶縁膜）２８を介して重畳する第２透明電極膜２９からなり画素電極１８との間で電界を形成可能な共通電極（第２透明電極）３０と、を備えており、配線接続部３１は、第１透明電極膜２７からなる。このようにすれば、配線接続部３１が透光性導電材料である第１透明電極膜２７からなるので、開口率を十分に高めることができる。当該アレイ基板１１ｂの製造に際して、第１透明電極膜２７をパターニングすることで画素電極１８と配線接続部３１とを形成することができる。これにより、製造コストの低下を図ることができる。

　また、ＴＦＴ１７は、酸化物半導体膜（半導体膜）２４からなるチャネル部１７ｄを有するとともに、複数の電極１７ａ，１７ｂ，１７ｃに、配線接続部３１の少なくとも一部であってチャネル部１７ｄの一端側に接続されるソース電極１７ｂと、チャネル部１７ｄの他端側に接続されるドレイン電極１７ｃと、が含まれる構成とされており、ドレイン電極１７ｃは、第１透明電極膜２７と第２透明電極膜２９とのうち配線接続部３１と同じ第１透明電極膜２７からなる。このようにすれば、ドレイン電極１７ｃが透光性導電材料である第１透明電極膜２７からなるので、仮にドレイン電極の材料を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率がより高いものとなる。しかも、当該アレイ基板１１ｂの製造に際して、第１透明電極膜２７をパターニングすることで画素電極１８と配線接続部３１とに加えてドレイン電極１７ｃをも形成することができる。これにより、製造コストのさらなる低下を図ることができる。

　また、ＴＦＴ１７は、酸化物半導体膜２４からなるチャネル部１７ｄを有するとともに、複数の電極１７ａ，１７ｂ，１７ｃに、配線接続部３１の少なくとも一部であってチャネル部１７ｄの一端側に接続されるソース電極１７ｂと、チャネル部１７ｄの他端側に接続されるドレイン電極１７ｃと、が含まれる構成とされており、酸化物半導体膜２４の上層側に配される第１層間絶縁膜（絶縁膜）２６であって、ソース電極１７ｂ及びドレイン電極１７ｃと重畳する位置にそれぞれドレイン側開口部２６ｂ及びソース側開口部２６ａ（開口部）が形成されてなる第１層間絶縁膜２６が備えられる。このようにすれば、例えば、ソース電極１７ｂ及びドレイン電極１７ｃが第１層間絶縁膜２６の上層側に配される第１透明電極膜（透明電極膜）２７により構成されるので、ソース電極１７ｂ及びドレイン電極１７ｃは、第１層間絶縁膜２６に形成された２つのドレイン側開口部２６ｂ及びソース側開口部２６ａを通して酸化物半導体膜２４からなるチャネル部１７ｄにそれぞれ接続される。チャネル部１７ｄの長さＬ１が第１層間絶縁膜２６における２つのドレイン側開口部２６ｂ及びソース側開口部２６ａの間の距離によって規定されるので、チャネル部１７ｄの長さＬ１にばらつきが生じ難くなり、もってＴＦＴ１７の特性を安定的に発揮させることができる。

　また、本実施形態に係る液晶パネル（表示パネル）１１は、上記記載のアレイ基板１１ｂと、アレイ基板１１ｂに対して貼り合わせられるＣＦ基板（対向基板）１１ａと、を備える。このような構成の液晶パネル１１によれば、アレイ基板１１ｂにおける開口率の向上が図られているので、高精細化などを図る上で好適となる。

　＜実施形態２＞
　本発明の実施形態２を図１４または図１５によって説明する。この実施形態２では、ソース側開口部１２６ａの形成範囲を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る第１層間絶縁膜１２６は、図１４及び図１５に示すように、ソース側開口部１２６ａがＸ軸方向（ソース配線１２０からＴＦＴ１１７へ向かう配線接続部１３１の延在方向）に沿って隣り合う画素ＰＸの間を跨ぐ範囲に延在するよう形成されている。詳しくは、ソース側開口部１２６ａは、Ｘ軸方向について表示領域ＡＡのほぼ全長にわたって延在し、Ｘ軸方向に沿って並ぶ画素ＰＸ群を全て横断する帯状をなしている。この帯状のソース側開口部１２６ａは、Ｙ軸方向について一定の間隔を空けて複数が並ぶことで全体として横縞状をなしており、その配列ピッチがＹ軸方向についての画素ＰＸ間の配列ピッチとほぼ等しくなるとともに設置数がＹ軸方向に沿って並ぶ画素ＰＸの設置数と等しくなる。仮に、第１層間絶縁膜１２６においてＸ軸方向に沿って並ぶ複数の画素ＰＸに対して同数のソース側開口部を個別に形成した場合には、隣り合うソース側開口部の間に一定の間隔を設計する必要が生じる。これに対し、ソース電極１１７ｂと重畳するソース側開口部１２６ａが、Ｘ軸方向について隣り合う画素ＰＸの間を跨ぐ範囲に延在していれば、上記のような間隔を設計する必要がないので、画素ＰＸにおけるＸ軸方向についての配列ピッチを狭くすることができ、もって高精細化を図る上で好適となる。

　以上説明したように本実施形態によれば、ＴＦＴ１１７を有する画素ＰＸであって、少なくともソース配線１２０からＴＦＴ１１７へ向かう配線接続部１３１の延在方向に沿って並んで配される複数の画素ＰＸを備えており、第１層間絶縁膜１２６は、ソース電極１１７ｂと重畳するソース側開口部１２６ａが、延在方向について隣り合う画素ＰＸの間を跨ぐ範囲に延在するよう形成されている。仮に、第１層間絶縁膜において配線接続部１３１の延在方向に沿って並ぶ複数の画素ＰＸに対して同数のソース側開口部を個別に形成した場合には、隣り合うソース側開口部の間に一定の間隔を設計する必要が生じる。これに対し、ソース電極１１７ｂと重畳するソース側開口部１２６ａが、配線接続部１３１の延在方向について隣り合う画素ＰＸの間を跨ぐ範囲に延在していれば、上記のような間隔を設計する必要がないので、画素ＰＸの配列ピッチを狭くすることができ、もって高精細化を図る上で好適となる。

　＜実施形態３＞
　本発明の実施形態３を図１６から図２１によって説明する。この実施形態３では、上記した実施形態１から配線接続部２３１の構成を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係るソース電極２１７ｂを含む配線接続部２３１は、図１６から図１８に示すように、酸化物半導体膜２２４を部分的に低抵抗化させてなる低抵抗化領域からなる。酸化物半導体膜２２４の低抵抗化領域は、一定の抵抗率（例えば非低抵抗化領域であるチャネル部２１７ｄの抵抗率の１／１００００００００００～１／１００程度の抵抗率）をもった導電体として機能するものとされる。なお、図１７及び図１８では、配線接続部２３１（酸化物半導体膜２２４における低抵抗化領域）を網掛け状にして図示している。この低抵抗化領域を含む酸化物半導体膜２２４は、ほぼ透明は透光性導電材料であることから、配線接続部２３１を酸化物半導体膜２２４の一部（低抵抗化領域）により構成することで、画素ＰＸの開口率を十分に高めることができる。また、アレイ基板２１１ｂの製造に際しては、酸化物半導体膜２２４をパターニングすることで、チャネル部２１７ｄとソース電極２１７ｂを含む配線接続部２３１とを形成することができるので、製造コストの低下が図られる。

　本実施形態に係るアレイ基板２１１ｂ上に積層形成される各種膜には、図１７に示すように、第１層間絶縁膜２２６と第１透明電極膜２２７との間に介在する形で配される第３層間絶縁膜３３が追加されている。第３層間絶縁膜３３は、例えば窒化珪素などの無機材料からなり、その膜厚が例えば１００ｎｍ程度とされるのが好ましい。配線接続部２３１は、図１７及び図１８に示すように、そのほぼ全域が第１層間絶縁膜２２６のソース側開口部２２６ａと重畳している。第１層間絶縁膜２２６の上層側に積層される第３層間絶縁膜３３は、第１層間絶縁膜２２６のソース側開口部２２６ａを通して露出する酸化物半導体膜２２４の露出部分に対して直接接することになる。第３層間絶縁膜３３は、第２層間絶縁膜２２８と同じ材料からなり、材料中に水素を含有するものとされる。従って、第３層間絶縁膜３３中に含まれる水素は、第１層間絶縁膜２２６のソース側開口部２２６ａを通して酸化物半導体膜２２４の露出部分へと拡散し、同露出部分を低抵抗化させる。これにより、酸化物半導体膜２２４の露出部分は、そのほぼ全域が低抵抗化領域になって配線接続部２３１を構成している。また、第３層間絶縁膜３３には、第１透明電極膜２２７からなる画素電極２１８をドレイン電極２１７ｃに接続するため、ドレイン側開口部２２６ｂと重畳する位置に第３ドレイン側開口部３３ａが形成されている。アレイ基板２１１ｂの製造工程では、第３層間絶縁膜３３を成膜した後に、第３層間絶縁膜３３上にフォトレジストを成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、第３ドレイン側開口部３３ａを形成する。

　一方、ドレイン電極２１７ｃは、上記した実施形態１と同様に、図１７に示すように、画素電極２１８と同じ第１透明電極膜２２７からなる。これに対し、上記のようにソース電極２１７ｂを含む配線接続部２３１は、第１透明電極膜２２７とは異なる酸化物半導体膜２２４の低抵抗化領域からなるものとされているので、上記した実施形態１のようにドレイン電極１７ｃとソース電極１７ｂとが同じ第１透明電極膜２７からなる場合（図６及び図７を参照）に比べると、ドレイン電極２１７ｃとソース電極２１７ｂとの間に確保する距離をより短くなる設計を採ることができる。具体的には、図１９に示すように、チャネル部２１７ｄの長さＬ２を、上記した実施形態１に記載したチャネル部１７ｄの長さＬ１よりも短くすることができる。これにより、ＴＦＴ２１７の特性を向上させることができる。しかも、チャネル部２１７ｄの長さは、上記した実施形態１と同様に、第１層間絶縁膜２２６における２つの開口部２２６ａ，２２６ｂの間の距離によって規定されるので、チャネル部２１７ｄの長さにばらつきが生じ難くなり、もってＴＦＴ２１７の特性を安定的に発揮させることができる。

　以上説明したように本実施形態によれば、ＴＦＴ２１７は、酸化物半導体膜２２４からなるチャネル部２１７ｄを有するとともに、複数の電極２１７ａ，２１７ｂ，２１７ｃに、配線接続部２３１の少なくとも一部であってチャネル部２１７ｄの一端側に接続されるソース電極２１７ｂと、チャネル部２１７ｄの他端側に接続されるドレイン電極２１７ｃと、が含まれる構成とされており、配線接続部２３１は、酸化物半導体膜２２４を部分的に低抵抗化させてなる低抵抗化領域からなる。このようにすれば、配線接続部２３１が透光性導電材料である酸化物半導体膜２２４を部分的に低抵抗化させてなる低抵抗化領域からなるので、開口率を十分に高めることができる。当該アレイ基板２１１ｂの製造に際して、酸化物半導体膜２２４をパターニングすることでチャネル部２１７ｄと配線接続部２３１とを形成することができる。これにより、製造コストの低下を図ることができる。

　また、ＴＦＴ２１７におけるドレイン電極２１７ｃに接続されて第１透明電極膜２２７からなる画素電極２１８と、第１透明電極膜２２７に対して第２層間絶縁膜２２８を介して重畳する第２透明電極膜２２９からなり画素電極２１８との間で静電容量または電界を形成可能な共通電極２３０と、を備えており、ドレイン電極２１７ｃは、第１透明電極膜２２７からなる。このようにすれば、ドレイン電極２１７ｃが透光性導電材料である第１透明電極膜２２７からなるので、仮にドレイン電極を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率がより高いものとなる。しかも、当該アレイ基板２１１ｂの製造に際して、第１透明電極膜２２７をパターニングすることで画素電極２１８または共通電極２３０とドレイン電極２１７ｃとを形成することができる。これにより、製造コストのさらなる低下を図ることができる。さらには、ドレイン電極２１７ｃが第１透明電極膜２２７からなり、ソース電極２１７ｂが酸化物半導体膜２２４の低抵抗化領域からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極２１７ｃとソース電極２１７ｂとの間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部２１７ｄを短くすることができるから、ＴＦＴ２１７の特性を向上させることができる。

　＜実施形態４＞
　本発明の実施形態４を図２０から図２９によって説明する。この実施形態４では、上記した実施形態１から液晶パネル３１１をＶＡ（Vertical Alignment）モードに変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る液晶パネル３１１には、図２０に示すように、液晶層３１１ｃを構成する液晶材料として、例えばネガ型のネマティック液晶材料が用いられており、両基板３１１ａ，３１１ｂ間に電界が付与されていない初期状態（無通電状態）において、液晶分子ＬＣが各基板３１１ａ，３１１ｂの表面である各配向膜３１１ｄ，３１１ｅに対して概ね垂直に配向する。従って、本実施形態に係る液晶パネル３１１の動作モードは、いわゆるＶＡモードとされる。なお、図２０では、液晶層３１１ｃに含まれる液晶分子ＬＣにおける初期状態での配向を模式的に図示している。

　上記したように本実施形態に係る液晶パネル３１１は、動作モードがＶＡモードとされているので、アレイ基板３１１ｂと対向するＣＦ基板３１１ａには、図２０に示すように、対向電極１１ｋが設けられている。対向電極１１ｋは、ＣＦ基板３１１ａにおけるカラーフィルタ３１１ｈ及び遮光部３１１ｉの表面に積層されるとともに、ＣＦ基板３１１ａの内面におけるほぼ全域にわたってベタ状に形成されている。対向電極１１ｋは、例えばＩＴＯ（Indium Tin Oxide）などの透明電極材料からなり、その膜厚が例えば１００ｎｍ程度とされるのが好ましい。この対向電極１１ｋは、常に一定の基準電位に保たれているので、各ＴＦＴ３１７が駆動されるのに伴って各ＴＦＴ３１７に接続された各画素電極３１８に電位が供給されると、各画素電極３１８との間に電位差が生じるようになっている。そして、対向電極１１ｋと各画素電極３１８との間に生じる電位差に基づいて液晶層３１１ｃに含まれる液晶分子ＬＣの配向状態が変化し、それに伴って透過光の偏光状態が変化し、もって液晶パネル３１１の透過光量が各画素ＰＸ毎に個別に制御されるとともに所定のカラー画像が表示されるようになっている。

　一方、アレイ基板３１１ｂ上に積層形成される各種膜のうち、第１透明電極膜３２７は、図２０及び図２１に示すように、画素電極３１８と重畳配置される補助容量電極３２を、第２透明電極膜３２９は、画素電極３１８を、それぞれ構成している。つまり、本実施形態では、画素電極３１８が第１透明電極膜３２７に対して上層側の第２透明電極膜３２９により構成されている。補助容量電極３２は、画素電極３１８との間で静電容量を形成し、画素電極３１８に充電された電位を一定期間保持するためのものである。補助容量電極３２は、Ｘ軸方向（配線接続部３３１の延在方向）について表示領域ＡＡのほぼ全長にわたって延在し、Ｘ軸方向に沿って並ぶ画素ＰＸ群を全て横断する帯状をなしている。この帯状の補助容量電極３２は、Ｙ軸方向（ソース配線３２０の延在方向）について一定の間隔を空けて複数が並ぶことで全体として横縞状をなしており、その配列ピッチがＹ軸方向についての画素ＰＸ間の配列ピッチとほぼ等しくなるとともに設置数がＹ軸方向に沿って並ぶ画素ＰＸの設置数と等しくなる。また、補助容量電極３２には、後述する画素ＰＸのドレイン側コンタクトホールＣＨ１と重畳する位置に開口部３２ａが複数島状に形成されている。

　さらには、本実施形態に係るアレイ基板３１１ｂ上に積層形成される各種膜には、図２０に示すように、上記した実施形態３と同様に、第１層間絶縁膜３２６と第１透明電極膜３２７との間に介在する形で配される第３層間絶縁膜３３３が追加されている。第３層間絶縁膜３３３は、例えば窒化珪素などの無機材料からなり、その膜厚が例えば２００ｎｍ程度とされるのが好ましい。つまり、第３層間絶縁膜３３３は、第２層間絶縁膜３２８と同じ材料からなり、材料中に水素を含有するものとされる。また、第１層間絶縁膜３２６は、その膜厚が例えば２００ｎｍ程度、つまり第３層間絶縁膜３３３の膜厚と同等に（第２層間絶縁膜３２８の膜厚よりは薄く）されるのが好ましい。

　本実施形態に係るドレイン電極３１７ｃは、図２１及び図２２に示すように、チャネル部３１７ｄにおけるソース電極３１７ｂ側とは反対側の端部から画素ＰＸにおけるＸ軸方向及びＹ軸方向についての中央位置付近に至るまでＹ軸方向に沿って直線状に延在する形で配されている。ドレイン電極３１７ｃにおけるチャネル部３１７ｄ側とは反対側の端部が画素電極３１８との接続箇所となっている。そして、このドレイン電極３１７ｃは、酸化物半導体膜３２４を部分的に低抵抗化させてなる低抵抗化領域からなる。酸化物半導体膜３２４の低抵抗化領域は、一定の抵抗率（例えば非低抵抗化領域であるチャネル部３１７ｄの抵抗率の１／１００００００００００～１／１００程度の抵抗率）をもった導電体として機能するものとされる。なお、図２２及び図２３では、酸化物半導体膜３２４における低抵抗化領域（ドレイン電極３１７ｃを含む）を網掛け状にして図示している。この低抵抗化領域を含む酸化物半導体膜３２４は、ほぼ透明は透光性導電材料であることから、ドレイン電極３１７ｃを酸化物半導体膜３２４の一部（低抵抗化領域）により構成することで、画素ＰＸの開口率を十分に高めることができる。また、アレイ基板３１１ｂの製造に際しては、酸化物半導体膜３２４をパターニングすることで、チャネル部３１７ｄとドレイン電極３１７ｃとを形成することができるので、製造コストの低下が図られる。

　酸化物半導体膜３２４よりも上層側に配される第１層間絶縁膜３２６は、図２２に示すように、ドレイン側開口部３２６ｂにおけるＹ軸方向についての形成範囲がチャネル部３１７ｄにおけるソース電極３１７ｂ側とは反対側の端部から画素ＰＸにおけるＸ軸方向及びＹ軸方向についての中央位置付近に至るまで、となっている。つまり、ドレイン側開口部３２６ｂは、Ｙ軸方向についてほぼ全長にわたってドレイン電極３１７ｃと重畳している。ドレイン側開口部３２６ｂは、補助容量電極３２と同様に、Ｘ軸方向について表示領域ＡＡのほぼ全長にわたって延在し、Ｘ軸方向に沿って並ぶ画素ＰＸ群を全て横断する帯状をなしている。この帯状のドレイン側開口部３２６ｂは、Ｙ軸方向について一定の間隔を空けて複数が並ぶことで全体として横縞状をなしており、その配列ピッチがＹ軸方向についての画素ＰＸ間の配列ピッチとほぼ等しくなるとともに設置数がＹ軸方向に沿って並ぶ画素ＰＸの設置数と等しくなる。一方、第１層間絶縁膜３２６の上層側に積層される第３層間絶縁膜３３３は、第１層間絶縁膜３２６のドレイン側開口部３２６ｂを通して露出する酸化物半導体膜３２４の露出部分に対して直接接することになる。第３層間絶縁膜３３３は、上記したように窒化珪素からなり、材料中に水素を含有するものとされる。従って、第３層間絶縁膜３３３中に含まれる水素は、第１層間絶縁膜３２６のドレイン側開口部３２６ｂを通して酸化物半導体膜３２４の露出部分へと拡散し、同露出部分を低抵抗化させる。これにより、酸化物半導体膜３２４の露出部分は、そのほぼ全域が低抵抗化領域になってドレイン電極３１７ｃを構成している。なお、酸化物半導体膜３２４のうち、第１層間絶縁膜３２６のソース側開口部３２６ａに露出する部分に関しても同様に、第３層間絶縁膜３３３から導入される水素によって低抵抗化されている。

　これに対し、ソース電極３１７ｂを含む配線接続部３３１は、図２２及び図２３に示すように、補助容量電極３２と同じ第１透明電極膜（第２透明電極膜）３２７からなる。このように、ドレイン電極３１７ｃが酸化物半導体膜３２４の低抵抗化領域からなり、ソース電極３１７ｂが第１透明電極膜３２７からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極３１７ｃとソース電極３１７ｂとの間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部３１７ｄを短くすることができるから、ＴＦＴ３１７の特性を向上させることができる。しかも、配線接続部３３１が補助容量電極３２と同じ第１透明電極膜３２７からなるので、第２透明電極膜３２９からなる画素電極３１８を配線接続部３３１に対して重畳する配置構成を採ることができる。具体的には、図２１及び図２２に示すように、画素電極３１８は、Ｙ軸方向についてチャネル部３１７ｄ側とは反対側の端部が、Ｙ軸方向について図２１に示す上側に隣り合う画素ＰＸにおけるソース電極３１７ｂ及びゲート電極３１７ａの一部ずつと重畳する配置とされている。これにより、画素電極３１８の形成範囲がより広いものとなるので、開口率をより高めることができる。

　上記のように、画素電極３１８が第２透明電極膜３２９からなるのに対し、第１層間絶縁膜３２６の上層側に第３層間絶縁膜３３３が積層される構成であることから、第３層間絶縁膜３３３には、図２２及び図２３に示すように、画素電極３１８をドレイン電極３１７ｃに接続するため、ドレイン側開口部３２６ｂと重畳する位置に第３ドレイン側開口部３３３ａが形成されている。第３ドレイン側開口部３３３ａは、画素ＰＸにおけるＸ軸方向及びＹ軸方向についての中央位置付近に配されており、ドレイン電極３１７ｃにおけるＹ軸方向についてのチャネル部３１７ｄ側とは反対側の端部と重畳する配置とされる。第３ドレイン側開口部３３３ａは、平面に視て方形状をなしており、各辺部の長さがドレイン電極３１７ｃの幅寸法（Ｘ軸方向についての寸法）よりも短いものとされる。また、第３層間絶縁膜３３３よりも上層側に配される第２層間絶縁膜３２８にも、上記した第３ドレイン側開口部３３３ａと重畳する位置に、ほぼ同じ形成範囲の第２ドレイン側開口部２８ａが形成されている。そして、ドレイン側開口部３２６ｂ、第２ドレイン側開口部２８ａ及び第３ドレイン側開口部３３３ａの重畳領域が、画素電極３１８をドレイン電極３１７ｃに接続するためのドレイン側コンタクトホールＣＨ１を構成している。従って、ドレイン側コンタクトホールＣＨ１の形成範囲は、第２ドレイン側開口部２８ａ及び第３ドレイン側開口部３３３ａの形成範囲によって規定されている、と言える。また、第３層間絶縁膜３３３のうち、第１層間絶縁膜３２６のソース側開口部３２６ａと重畳する位置には、図２１及び図２３に示すように、ソース側開口部３２６ａとほぼ同じ形成範囲の第３ソース側開口部３３ｂが形成されている。これらソース側開口部３２６ａ及び第３ソース側開口部３３ｂによって、配線接続部３３１をチャネル部３１７ｄ及びソース配線３２０に接続するためのソース側コンタクトホールＣＨ２が構成されている。なお、図２１では、ソース側開口部３２６ａ及びドレイン側開口部３２６ｂの形成範囲を相対的に太い二点鎖線にて、第３ドレイン側開口部３３３ａの形成範囲を相対的に細い一点鎖線にて、それぞれ図示しているが、第２ドレイン側開口部２８ａについては図示を省略している。

　上記のように、各層間絶縁膜３３３，３２６，３２８にドレイン側コンタクトホールＣＨ１が形成されるのに伴って、アレイ基板３１１ｂの表面には、図２０に示すように、各画素ＰＸにおけるＸ軸方向及びＹ軸方向についての中央位置付近に凹状部分が生じているが、この凹状部分によって液晶層３１１ｃに含まれる液晶分子ＬＣを初期状態において放射状に配向させることが可能となる。仮にドレイン側コンタクトホールＣＨ１とは別途に液晶分子ＬＣの配向制御のための凹部または凸部を設けるようにした場合に比べると、そのような凹部や凸部の配置スペースが不要となる分だけ画素ＰＸの配列ピッチを狭くすることができ、もってさらなる高精細化を図る上で好適となる。

　本実施形態に係る液晶パネル３１１は以上のような構造であり、続いてその製造方法、特にアレイ基板３１１ｂの製造方法について説明する。本実施形態に係るアレイ基板３１１ｂの製造方法は、上記した実施形態１に記載したものに加えて、第３層間絶縁膜３３３を成膜してパターニングする第３層間絶縁膜形成工程を備える。第３層間絶縁膜形成工程は、第２金属膜形成工程と第１透明電極膜形成工程との間に行われる。

　アレイ基板３１１ｂの製造方法に含まれる第１層間絶縁膜形成工程では、成膜された第１層間絶縁膜３２６をパターニングすることで、図２４及び図２５に示すように、ソース側開口部３２６ａ及びドレイン側開口部３２６ｂなど形成している。この状態では、酸化物半導体膜３２４のうち、ソース側開口部３２６ａ及びドレイン側開口部３２６ｂと重畳する部分が各開口部３２６ａ，３２６ｂを通して露出している。続いて行われる第３層間絶縁膜形成工程では、図２６及び図２７に示すように、酸化物半導体膜３２４及び第１層間絶縁膜３２６上に第３層間絶縁膜３３３を成膜する。成膜された第３層間絶縁膜３３３は、第１層間絶縁膜３２６のソース側開口部３２６ａ及びドレイン側開口部３２６ｂを通して酸化物半導体膜３２４の露出部分に対して直接接する。ここで、第３層間絶縁膜３３３は、材料中に水素を含有していることから、その水素がソース側開口部３２６ａ及びドレイン側開口部３２６ｂを通して酸化物半導体膜３２４の露出部分へと拡散し、同露出部分を低抵抗化させる。これにより、酸化物半導体膜３２４の露出部分は、そのほぼ全域が低抵抗化領域になってドレイン電極３１７ｃなどを構成する。その後、第３層間絶縁膜３３３上にフォトレジストを成膜し、フォトマスクを利用してフォトレジストを露光・現像した後にエッチングを行うことで、第３ソース側開口部３３ｂが形成される（図２６及び図２７における二点鎖線を参照）。

　第１透明電極膜形成工程では、第１透明電極膜３２７が成膜・パターニングされる。このとき、第１透明電極膜３２７からなる配線接続部３３１は、図２８及び図２９に示すように、ソース側コンタクトホールＣＨ２（ソース側開口部３２６ａ及び第３ソース側開口部３３ｂ）を通して酸化物半導体膜３２４におけるソース電極３１７ｂ側の低抵抗化領域に対して接続される。また、補助容量電極３２には、ドレイン側コンタクトホールＣＨ１の形成領域を中心にして開口部３２ａが形成されている。第２層間絶縁膜形成工程では、第３層間絶縁膜３３と同じ材料で第２層間絶縁膜３２８が成膜される。第２層間絶縁膜３２８は、第３層間絶縁膜３３と共にパターニングされ、第２ドレイン側開口部２８ａ及び第３ドレイン側開口部３３３ａが形成される。これにより、ドレイン側コンタクトホールＣＨ１が形成される。第２透明電極膜形成工程では、第２透明電極膜３２９が成膜・パターニングされる。このとき、第２透明電極膜３２９からなる画素電極３１８は、図２２及び図２３に示すように、ドレイン側コンタクトホールＣＨ１（ドレイン側開口部３２６ｂ、第３ドレイン側開口部３３３ａ及び第２ドレイン側開口部２８ａ）を通して酸化物半導体膜３２４におけるドレイン側の低抵抗化領域であるドレイン電極３１７ｃに対して接続される。

　以上説明したように本実施形態によれば、ＴＦＴ３１７における複数の電極３１７ａ，３１７ｂ，３１７ｃのいずれかに接続されて第２透明電極膜（第１透明電極膜）３２９からなる画素電極（第１透明電極）３１８と、第２透明電極膜２９に対して第２層間絶縁膜３２８を介して重畳する第１透明電極膜（第２透明電極膜）３２７からなり画素電極３１８との間で静電容量を形成可能な補助容量電極（第２透明電極）３２と、を備えており、配線接続部３３１は、第１透明電極膜３２７からなる。このようにすれば、配線接続部３３１が透光性導電材料である第１透明電極膜３２７からなるので、開口率を十分に高めることができる。当該アレイ基板３１１ｂの製造に際して、第１透明電極膜３２７をパターニングすることで補助容量電極３２と配線接続部３３１とを形成することができる。これにより、製造コストの低下を図ることができる。

　また、ＴＦＴ３１７は、酸化物半導体膜３２４からなるチャネル部３１７ｄを有するとともに、複数の電極３１７ａ，３１７ｂ，３１７ｃに、配線接続部３３１の少なくとも一部であってチャネル部３１７ｄの一端側に接続されるソース電極３１７ｂと、チャネル部３１７ｄの他端側に接続されるドレイン電極３１７ｃと、が含まれる構成とされており、ドレイン電極３１７ｃは、酸化物半導体膜３２４を部分的に低抵抗化させてなる低抵抗化領域からなる。このようにすれば、ドレイン電極３１７ｃが透光性導電材料である酸化物半導体膜３２４を部分的に低抵抗化させてなる低抵抗化領域からなるので、仮にドレイン電極の材料を金属材料などの遮光性材料とした場合に比べると、光の透過光量が増加し、開口率をさらに高めることができる。当該アレイ基板３１１ｂの製造に際して、酸化物半導体膜３２４をパターニングすることでチャネル部３１７ｄに加えてドレイン電極３１７ｃをも形成することができる。これにより、製造コストのさらなる低下を図ることができる。さらには、ドレイン電極３１７ｃが酸化物半導体膜３２４の低抵抗化領域からなり、ソース電極３１７ｂが第１透明電極膜３２７からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極３１７ｃとソース電極３１７ｂとの間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部３１７ｄを短くすることができるから、ＴＦＴ３１７の特性を向上させることができる。

　また、第１透明電極は、その一部が配線接続部３３１と重畳する画素電極３１８とされるのに対し、第２透明電極は、画素電極３１８との間で静電容量を形成し、画素電極３１８に充電された電位を保持する補助容量電極３２とされており、配線接続部３３１は、第１透明電極膜３２７からなる。このようにすれば、配線接続部３３１が補助容量電極３２と同じ第１透明電極膜３２７からなるので、第２透明電極膜３２９からなる画素電極３１８を配線接続部３３１に対して重畳する配置構成を採ることができる。これにより、画素電極３１８の形成範囲が広くなるので、開口率をより高めることができる。

　＜実施形態５＞
　本発明の実施形態５を図３０または図３１によって説明する。この実施形態５では、上記した実施形態４からソース側開口部４２６ａ及び第３ソース側開口部４３３ｂの形成範囲を変更したものを示す。なお、上記した実施形態４と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る第１層間絶縁膜４２６及び第３層間絶縁膜４３３は、図３０及び図３１に示すように、ソース側開口部４２６ａ及び第３ソース側開口部４３３ｂがＸ軸方向（ソース配線４２０からＴＦＴ４１７へ向かう配線接続部４３１の延在方向）に沿って隣り合う画素ＰＸの間を跨ぐ範囲に延在するよう形成されている。詳しくは、ソース側開口部４２６ａ及び第３ソース側開口部４３３ｂは、Ｘ軸方向について表示領域ＡＡのほぼ全長にわたって延在し、Ｘ軸方向に沿って並ぶ画素ＰＸ群を全て横断する帯状をなしている。この帯状のソース側開口部４２６ａ及び第３ソース側開口部４３３ｂは、Ｙ軸方向について一定の間隔を空けて複数が並ぶことで全体として横縞状をなしており、その配列ピッチがＹ軸方向についての画素ＰＸ間の配列ピッチとほぼ等しくなるとともに設置数がＹ軸方向に沿って並ぶ画素ＰＸの設置数と等しくなる。仮に、第１層間絶縁膜４２６及び第３層間絶縁膜４３３においてＸ軸方向に沿って並ぶ複数の画素ＰＸに対して同数のソース側開口部及び第３ソース側開口部を個別に形成した場合には、隣り合うソース側開口部及び第３ソース側開口部の間に一定の間隔を設計する必要が生じる。これに対し、ソース電極４１７ｂと重畳するソース側開口部４２６ａ及び第３ソース側開口部４３３ｂが、Ｘ軸方向について隣り合う画素ＰＸの間を跨ぐ範囲に延在していれば、上記のような間隔を設計する必要がないので、画素ＰＸにおけるＸ軸方向についての配列ピッチを狭くすることができ、もって高精細化を図る上で好適となる。

　＜実施形態６＞
　本発明の実施形態６を図３２から図３４によって説明する。この実施形態６では、上記した実施形態５から配線接続部５３１、第３ソース側開口部５３３ｂ及び補助容量電極５３２の形成範囲を変更したものを示す。なお、上記した実施形態５と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る配線接続部５３１は、図３２及び図３４に示すように、チャネル部５１７ｄの一部、具体的にはチャネル部５１７ｄのうちＸ軸方向についてソース配線５２０側の部分からソース配線５２０に至るまでの範囲に形成されている。これに伴い、第３層間絶縁膜５３３に形成されてソース側コンタクトホールＣＨ２を構成する第３ソース側開口部５３３ｂの形成範囲についても、配線接続部５３１とほぼ同じで、チャネル部５１７ｄのうちＸ軸方向についてソース配線５２０側の端部からソース配線５２０に至るまでの範囲とされる。なお、第１層間絶縁膜５２６に形成されるソース側開口部５２６ａの形成範囲は、上記した実施形態５に記載されたものと同様であり、その一部が第３ソース側開口部５３３ｂと重畳してソース側コンタクトホールＣＨ２を構成している。

　ところで、配線接続部５３１は、補助容量電極５３２と同じ第１透明電極膜５２７からなる。本実施形態では、配線接続部５３１が上記のようにチャネル部５１７ｄの一部と重畳する形成範囲とされることを利用して、補助容量電極５３２が、図３２及び図３３に示すように、チャネル部５１７ｄのうち、配線接続部５３１とは非重畳となる部分（Ｘ軸方向についてソース配線５２０側とは反対側の部分）と重畳するよう、上記した実施形態５よりも形成範囲が拡張されている。そして、補助容量電極５３２は、Ｙ軸方向について隣り合うもの同士が上記拡張部分３２ｂによって繋がれている。これにより、補助容量電極５３２に係る電気抵抗が小さなものとなる。なお、補助容量電極５３２及び配線接続部５３１は、共に同じ第１透明電極膜５２７からなるものの、相互に物理的に分離されることで短絡の発生が防がれている。

　以上説明したように本実施形態によれば、ＴＦＴ５１７は、酸化物半導体膜５２４からなるチャネル部５１７ｄを有するとともに、複数の電極５１７ａ，５１７ｂ，５１７ｃに、配線接続部５３１の少なくとも一部であってチャネル部５１７ｄの一端側に接続されるソース電極５１７ｂと、チャネル部５１７ｄの他端側に接続されるドレイン電極５１７ｃと、が含まれる構成とされており、酸化物半導体膜５２４の上層側に配される第１層間絶縁膜（絶縁膜）５２６であって、ソース電極５１７ｂ及びドレイン電極５１７ｃと重畳する位置にそれぞれドレイン側開口部５２６ｂ及びソース側開口部５２６ａ（開口部）が形成されてなる第１層間絶縁膜５２６が備えられる。このようにすれば、ソース電極５１７ｂ及びドレイン電極５１７ｃが酸化物半導体膜５２４を部分的に低抵抗化させてなる低抵抗化領域からなるので、第１層間絶縁膜５２６に形成された２つのドレイン側開口部５２６ｂ及びソース側開口部５２６ａを通して酸化物半導体膜５２４を低抵抗化させるようにすれば、チャネル部５１７ｄに接続されたソース電極５１７ｂ及びドレイン電極５１７ｃを形成することが可能とされる。チャネル部５１７ｄの長さが第１層間絶縁膜５２６における２つのドレイン側開口部５２６ｂ及びソース側開口部５２６ａの間の距離によって規定されるので、チャネル部５１７ｄの長さにばらつきが生じ難くなり、もってＴＦＴ５１７の特性を安定的に発揮させることができる。

　＜実施形態７＞
　本発明の実施形態７を図３５から図３７によって説明する。この実施形態７では、上記した実施形態４から配線接続部６３１の構成を変更したものを示す。なお、上記した実施形態４と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係るソース電極６１７ｂを含む配線接続部６３１は、図３５から図３７に示すように、酸化物半導体膜６２４を部分的に低抵抗化させてなる低抵抗化領域からなる。酸化物半導体膜６２４の低抵抗化領域は、上記した実施形態３に記載したものと同様に、一定の抵抗率をもった導電体として機能する。なお、図３６及び図３７では、配線接続部６３１（酸化物半導体膜６２４における低抵抗化領域）を網掛け状にして図示している。この低抵抗化領域を含む酸化物半導体膜６２４は、ほぼ透明は透光性導電材料であることから、配線接続部６３１を酸化物半導体膜６２４の一部（低抵抗化領域）により構成することで、画素ＰＸの開口率を十分に高めることができる。

　配線接続部６３１は、図３５及び図３７に示すように、そのほぼ全域が第１層間絶縁膜６２６のソース側開口部６２６ａと重畳している。第１層間絶縁膜６２６の上層側に積層される第３層間絶縁膜６３３は、上記した実施形態４に記載された第３ソース側開口部３３ｂ（図２３を参照）を有しておらず、第１層間絶縁膜６２６のソース側開口部６２６ａを通して露出する酸化物半導体膜６２４の露出部分を覆うとともに同露出部分と直接接することになる。第３層間絶縁膜６３３は、上記した実施形態４に記載したように窒化珪素からなり、材料中に水素を含有するものとされる。従って、第３層間絶縁膜６３３中に含まれる水素は、第１層間絶縁膜６２６のソース側開口部６２６ａを通して酸化物半導体膜６２４の露出部分へと拡散し、同露出部分を低抵抗化させる。これにより、酸化物半導体膜６２４の露出部分は、そのほぼ全域が低抵抗化領域になって配線接続部６３１を構成している。

　一方、ドレイン電極６１７ｃは、上記した実施形態４と同様に、図３５及び図３６に示すように、酸化物半導体膜６２４を部分的に低抵抗化させてなる低抵抗化領域からなる。つまり、ドレイン電極６１７ｃ及びソース電極６１７ｂは、共に酸化物半導体膜６２４の低抵抗化領域からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極６１７ｃとソース電極６１７ｂとの間に確保する距離をより短くなる設計（具体的には、上記した実施形態３にて説明した図１９のような設計）を採ることができる。これにより、チャネル部６１７ｄを短くすることができるから、ＴＦＴ６１７の特性を向上させることができる。しかも、チャネル部６１７ｄの長さは、上記した実施形態１などと同様に、第１層間絶縁膜６２６における２つの開口部６２６ａ，６２６ｂの間の距離によって規定されるので、チャネル部６１７ｄの長さにばらつきが生じ難くなり、もってＴＦＴ６１７の特性を安定的に発揮させることができる。また、アレイ基板６１１ｂの製造に際しては、酸化物半導体膜６２４をパターニングすることで、チャネル部６１７ｄ及びドレイン電極６１７ｃに加えて、ソース電極６１７ｂを含む配線接続部６３１を形成することができるので、製造コストの低下が図られる。

　以上説明したように本実施形態によれば、ドレイン電極６１７ｃは、酸化物半導体膜６２４を部分的に低抵抗化させてなる低抵抗化領域からなる。このようにすれば、ドレイン電極６１７ｃ及び配線接続部６３１のソース電極６１７ｂが共に酸化物半導体膜６２４の低抵抗化領域からなるものとされているから、仮にドレイン電極とソース電極とが同一の透明電極膜からなる場合に比べると、ドレイン電極６１７ｃとソース電極６１７ｂとの間に確保する距離をより短くなる設計を採ることができる。これにより、チャネル部６１７ｄを短くすることができるから、ＴＦＴ６１７の特性を向上させることができる。

　＜実施形態８＞
　本発明の実施形態８を図３８または図３９によって説明する。この実施形態８では、上記した実施形態７からソース側開口部７２６ａの形成範囲を変更したものを示す。なお、上記した実施形態７と同様の構造、作用及び効果について重複する説明は省略する。

　本実施形態に係る第１層間絶縁膜７２６は、図３８及び図３９に示すように、ソース側開口部７２６ａがＸ軸方向（ソース配線７２０からＴＦＴ７１７へ向かう配線接続部７３１の延在方向）に沿って隣り合う画素ＰＸの間を跨ぐ範囲に延在するよう形成されている。詳しくは、ソース側開口部７２６ａは、Ｘ軸方向について表示領域ＡＡのほぼ全長にわたって延在し、Ｘ軸方向に沿って並ぶ画素ＰＸ群を全て横断する帯状をなしている。この帯状のソース側開口部７２６ａは、Ｙ軸方向について一定の間隔を空けて複数が並ぶことで全体として横縞状をなしており、その配列ピッチがＹ軸方向についての画素ＰＸ間の配列ピッチとほぼ等しくなるとともに設置数がＹ軸方向に沿って並ぶ画素ＰＸの設置数と等しくなる。仮に、第１層間絶縁膜７２６においてＸ軸方向に沿って並ぶ複数の画素ＰＸに対して同数のソース側開口部を個別に形成した場合には、隣り合うソース側開口部の間に一定の間隔を設計する必要が生じる。これに対し、ソース電極７１７ｂと重畳するソース側開口部７２６ａが、Ｘ軸方向について隣り合う画素ＰＸの間を跨ぐ範囲に延在していれば、上記のような間隔を設計する必要がないので、画素ＰＸにおけるＸ軸方向についての配列ピッチを狭くすることができ、もって高精細化を図る上で好適となる。

　＜参考例＞
　参考例を図４０から図４２によって説明する。この参考例では、上記した実施形態４から配線接続部８３１の構成を変更したものを示す。なお、上記した実施形態４と同様の構造、作用及び効果について重複する説明は省略する。

　本参考例に係る配線接続部８３１は、図４０から図４２に示すように、ソース配線８２０からＸ軸方向に沿って突き出す形で分岐された枝状部により構成されており、その先端部がゲート電極８１７ａ及びチャネル部８１７ｄと重畳するソース電極８１７ｂを構成している。つまり、ソース電極８１７ｂを含む配線接続部８３１は、ソース配線８２０と同じ第２金属膜８２５からなるものとされる。

　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）上記した各実施形態において透光性導電材料として記載した透明電極膜や酸化物半導体膜に関しては、光透過率が１００％またはそれに近似する数値に限らず、光を透過するのであれば光透過率が上記より多少低くても構わない。

　（２）上記した実施形態１，２の変形例として、配線接続部（ソース電極）及びドレイン電極が共通電極と同じ第２透明電極膜からなる構成であっても構わない。

　（３）上記した実施形態１，２や上記（１）の変形例として、ドレイン電極が配線接続部（ソース電極）を構成する透明電極膜とは異なる透明電極膜からなる構成であっても構わない。

　（４）上記した実施形態１，２，４～６では、配線接続部（ソース電極）が第１透明電極膜または第２透明電極膜からなる場合を示したが、第１透明電極膜及び第２透明電極膜に加えて第３透明電極膜を備えるアレイ基板においては、第３透明電極膜によって配線接続部を構成することも可能である。

　（５）上記した実施形態１～３では、ドレイン電極が第１透明電極膜または第２透明電極膜からなる場合を示したが、第１透明電極膜及び第２透明電極膜に加えて第３透明電極膜を備えるアレイ基板においては、第３透明電極膜によってドレイン電極を構成することも可能である。

　（６）上記した実施形態３，７，８の変形例として、ドレイン電極が酸化物半導体膜の低抵抗化領域からなり、配線接続部（ソース電極）が第１透明電極膜または第２透明電極膜からなる、という関係であってもよい。

　（７）上記した実施形態４～６の変形例として、配線接続部（ソース電極）が画素電極と同じ第２透明電極膜からなる構成であっても構わない。また、第１透明電極膜及び第２透明電極膜に加えて第３透明電極膜を備えるアレイ基板においては、第３透明電極膜によって配線接続部を構成することも可能である。

　（８）上記した実施形態４～８の変形例として、ドレイン電極が共通電極と同じ第１透明電極膜または画素電極と同じ第２透明電極膜からなる構成であっても構わない。また、第１透明電極膜及び第２透明電極膜に加えて第３透明電極膜を備えるアレイ基板においては、第３透明電極膜によってドレイン電極を構成することも可能である。

　（９）上記した実施形態５の変形例として、第３層間絶縁膜における第３ソース側開口部の形成範囲は適宜に変更可能である。例えば、第３層間絶縁膜における第３ソース側開口部の形成範囲が、上記した実施形態４，６と同様であっても構わない。

　（１０）上記した各実施形態では、配線接続部がソース配線に接続されるとともにＴＦＴのソース電極を構成する場合を示したが、それ以外にも例えば配線接続部がゲート配線に接続されるとともにＴＦＴのゲート電極を構成する場合にも本発明は適用可能である。
　（１１）上記した実施形態４～８では、ドレイン側コンタクトホールが画素におけるＸ軸方向及びＹ軸方向についての中央に配置される場合を例示したが、コンタクトホールが画素においてＸ軸方向とＹ軸方向とのいずれか一方、または両方について偏心配置されていても構わない。

　（１２）上記した各実施形態以外にも、各層間絶縁膜における各開口部の具体的な形成範囲や配置は、適宜に変更可能である。

　（１３）上記した各実施形態では、第２層間絶縁膜や第３層間絶縁膜の材料として窒化珪素を例示したが、窒化珪素以外の材料を用いることも可能であり、その場合であっても水素を含有する材料を用いるのが好ましいものとされる。また、第１層間絶縁膜の具体的な材料に関しても適宜に変更可能である。

　（１４）上記した実施形態３，４～８では、第２層間絶縁膜や第３層間絶縁膜の材料中に含有される水素が第１層間絶縁膜のドレイン側開口部やソース側開口部を通して酸化物半導体膜中に拡散されることによって酸化物半導体膜の低抵抗化が促進される場合を例示したが、例えばアレイ基板の製造過程において、第１層間絶縁膜にドレイン側開口部やソース側開口部を形成するパターニングを行った後に、プラズマ処理や真空アニール処理などの低抵抗化処理を行うことで、ドレイン側開口部やソース側開口部を通して酸化物半導体膜の低抵抗化を促進するようにしても構わない。その場合は、第２層間絶縁膜や第３層間絶縁膜の材料として水素を含有しないようなものを用いることが可能となる。

　（１５）上記した各実施形態以外にも、第１金属膜及び第２金属膜に用いる具体的な金属材料は適宜に変更可能である。また、第１金属膜及び第２金属膜の積層構造についても適宜に変更可能であり、具体的には積層数を変更したり、また単層構造としたり、さらには合金構造としたりすることも可能である。

　（１６）上記した各実施形態以外にも、第１透明電極膜及び第２透明電極膜に用いる具体的な透明電極材料は適宜に変更可能である。具体的には、ＩＴＯ（Indium Tin Oxide）やＺｎＯ（Zinc Oxide）などの透明電極材料を用いることが可能である。

　（１７）上記した各実施形態では、半導体膜として酸化物半導体膜を備えたアレイ基板を例示したが、それ以外にも、例えばポリシリコン（多結晶化されたシリコン（多結晶シリコン）の一種であるＣＧシリコン（Continuous Grain Silicon））やアモルファスシリコンを半導体膜の材料として用いることも可能である。

　（１８）上記した各実施形態では、ゲート配線がＸ軸方向に沿って直線状に延在し、その側縁に凹部や凸部が形成されない構成を例示したが、ゲート配線の側縁に凹部や凸部が多少形成されていても構わない。ゲート配線の側縁に凸部が形成される場合には、その凸部がゲート電極の一部または全域を構成していてもよい。

　（１９）上記した各実施形態では、ゲート配線のほぼ全域がＣＦ基板の遮光部と重畳する配置とされた場合を示したが、ゲート配線の一部のみが遮光部と重畳する配置やゲート配線が遮光部とは非重畳となる配置であっても構わない。

　（２０）上記した実施形態４～８では、ＶＡモードの液晶パネルにおいて２層の透明電極膜（第１透明電極膜及び第２透明電極膜）を備えるアレイ基板を例示したが、ＶＡモードの液晶パネルにおいて透明電極膜を１層としたアレイ基板にも本発明は適用可能である。その場合は、１層の透明電極膜によって画素電極を構成する一方、第１金属膜を用いてゲート配線に並行する補助容量配線を設けるようにし、その補助容量配線と画素電極との間で静電容量を形成させて画素電極に充電された電位を一定期間保持させるようにすればよい。

　（２１）上記した各実施形態では、チャネル部上にエッチストップ層が形成されておらず、ソース部のチャネル部側の端部下面は、酸化物半導体膜の上面と接するように配置される場合を示したが、チャネル部の上層側にエッチストップ層が形成されたエッチストップ型のＴＦＴを備えたものであっても構わない。

　（２２）上記した各実施形態では、動作モードがＦＦＳモードやＶＡモードとされた液晶パネルについて例示したが、それ以外にもＩＰＳ（In-Plane Switching）モードなどの他の動作モードとされた液晶パネルについても本発明は適用可能である。

　（２３）上記した各実施形態では、ドライバがアレイ基板に直接実装されるＣＯＧ実装タイプの液晶パネルを例示したが、ドライバがフレキシブル基板に実装されてそのフレキシブル基板がアレイ基板に実装されるＣＯＦ（Chip On Film）実装タイプの液晶パネルにも本発明は適用可能である。

　（２４）上記した各実施形態では、液晶パネルの画素が赤色、緑色及び青色の３色構成とされたものを例示したが、赤色、緑色及び青色に、黄色などを加えて４色構成とした画素を備えた液晶パネルにも本発明は適用可能である。

　（２５）上記した各実施形態では、縦長な方形状をなす液晶パネルを例示したが、横長な方形状をなす液晶パネルや正方形状をなす液晶パネルにも本発明は適用可能である。それ以外にも、円形状や楕円形状をなす液晶パネルにも本発明は適用可能である。

　（２６）上記した各実施形態に記載した液晶パネルに対して、タッチパネルや視差バリアパネル（スイッチ液晶パネル）などの機能性パネルを積層する形で取り付けるようにしたものも本発明に含まれる。

　（２７）上記した各実施形態では、外部光源であるバックライト装置を備えた透過型の液晶表示装置を例示したが、本発明は、外光を利用して表示を行う反射型液晶表示装置にも適用可能であり、その場合はバックライト装置を省略することができる。また、半透過型の液晶表示装置にも本発明は適用可能である。

　（２８）上記した各実施形態では、液晶表示装置のスイッチング素子としてＴＦＴを用いたが、ＴＦＴ以外のスイッチング素子（例えば薄膜ダイオード（ＴＦＤ））を用いた液晶表示装置にも適用可能であり、またカラー表示する液晶表示装置以外にも、白黒表示する液晶表示装置にも適用可能である。

　（２９）上記した各実施形態では、表示パネルとして液晶パネルを用いた液晶表示装置を例示したが、他の種類の表示パネル（ＰＤＰ（プラズマディスプレイパネル）、有機ＥＬパネル、ＥＰＤ（電気泳動ディスプレイパネル）、ＭＥＭＳ（Micro Electro Mechanical Systems）表示パネルなど）を用いた表示装置にも本発明は適用可能である。

　１１，３１１...液晶パネル（表示パネル）、１１ａ，３１１ａ...ＣＦ基板（対向基板）、１１ｂ，２１１ｂ，３１１ｂ，６１１ｂ...アレイ基板（薄膜トランジスタ基板）、１７，１１７，２１７，３１７，４１７，５１７，６１７，７１７...ＴＦＴ（薄膜トランジスタ）、１７ａ，２１７ａ，３１７ａ，５１７ａ...ゲート電極（電極）、１７ｂ，１１７ｂ，２１７ｂ，３１７ｂ，４１７ｂ，５１７ｂ，６１７ｂ，７１７ｂ...ソース電極（電極）、１７ｃ，２１７ｃ，３１７ｃ，５１７ｃ，６１７ｃ...ドレイン電極（電極）、１７ｄ，２１７ｄ，３１７ｄ，５１７ｄ，６１７ｄ...チャネル部、１８，２１８，３１８...画素電極（第１透明電極）、２０，１２０，３２０，４２０，５２０，７２０...ソース配線（配線）、２４，２２４，３２４，５２４，６２４...酸化物半導体膜（半導体膜）、２６，１２６，２２６，３２６，４２６，５２６，６２６，７２６...第１層間絶縁膜（絶縁膜）、２６ａ，１２６ａ，２２６ａ，３２６ａ，４２６ａ，５２６ａ，６２６ａ，７２６ａ...ソース側開口部（開口部）、２６ｂ，２２６ｂ，３２６ｂ，５２６ｂ，６２６ｂ...ドレイン側開口部（開口部）、２７，２２７，３２７...第１透明電極膜、２８，２２８...第２層間絶縁膜（層間絶縁膜）、２９，２２９...第２透明電極膜、３０，２３０...共通電極（第２透明電極）、３１，１３１，２３１，３３１，４３１，５３１，６３１，７３１...配線接続部、３２，５３２...補助容量電極（第２透明電極）、３３，３３３，４３３，５３３，６３３...第３層間絶縁膜（絶縁膜）、３３ａ，３３３ａ...第３ドレイン側開口部（開口部）、３３ｂ，４３３ｂ，５３３ｂ...第３ソース側開口部（開口部）、３２７，５２７...第１透明電極膜（第２透明電極膜）、３２９...第２透明電極膜（第１透明電極膜）、ＰＸ...画素

Claims

　配線と、
　複数の電極を有する薄膜トランジスタと、
　少なくとも一部が複数の前記電極のいずれかを構成し、前記配線に接続され、透光性導電材料からなる配線接続部と、を備える薄膜トランジスタ基板。
　前記薄膜トランジスタにおける複数の前記電極のいずれかに接続されて第１透明電極膜からなる第１透明電極と、前記第１透明電極膜に対して層間絶縁膜を介して重畳する第２透明電極膜からなり前記第１透明電極との間で静電容量または電界を形成可能な第２透明電極と、を備えており、
　前記配線接続部は、前記第１透明電極膜または前記第２透明電極膜からなる請求項１記載の薄膜トランジスタ基板。
　前記薄膜トランジスタは、半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、
　前記ドレイン電極は、前記第１透明電極膜と前記第２透明電極膜とのうち前記配線接続部と同じものからなる請求項２記載の薄膜トランジスタ基板。
　前記薄膜トランジスタは、酸化物半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、
　前記ドレイン電極は、前記酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる請求項２記載の薄膜トランジスタ基板。
　前記第１透明電極は、その一部が前記配線接続部と重畳する画素電極とされるのに対し、前記第２透明電極は、前記画素電極との間で静電容量を形成し、前記画素電極に充電された電位を保持する補助容量電極とされており、
　前記配線接続部は、前記第２透明電極膜からなる請求項４記載の薄膜トランジスタ基板。
　前記薄膜トランジスタは、酸化物半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、
　前記配線接続部は、前記酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる請求項１記載の薄膜トランジスタ基板。
　前記薄膜トランジスタにおける前記ドレイン電極に接続されて第１透明電極膜からなる第１透明電極と、前記第１透明電極膜に対して層間絶縁膜を介して重畳する第２透明電極膜からなり前記第１透明電極との間で静電容量または電界を形成可能な第２透明電極と、を備えており、
　前記ドレイン電極は、前記第１透明電極膜または前記第２透明電極膜からなる請求項６記載の薄膜トランジスタ基板。
　前記ドレイン電極は、前記酸化物半導体膜を部分的に低抵抗化させてなる低抵抗化領域からなる請求項６記載の薄膜トランジスタ基板。
　前記薄膜トランジスタは、半導体膜からなるチャネル部を有するとともに、複数の前記電極に、前記配線接続部の少なくとも一部であって前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、が含まれる構成とされており、
　前記半導体膜の上層側に配される絶縁膜であって、前記ソース電極及び前記ドレイン電極と重畳する位置にそれぞれ開口部が形成されてなる絶縁膜が備えられる請求項１から請求項８のいずれか１項に記載の薄膜トランジスタ基板。
　前記薄膜トランジスタを有する画素であって、少なくとも前記配線から前記薄膜トランジスタへ向かう前記配線接続部の延在方向に沿って並んで配される複数の画素を備えており、
　前記絶縁膜は、前記ソース電極と重畳する前記開口部が、前記延在方向について隣り合う前記画素の間を跨ぐ範囲に延在するよう形成されている請求項９記載の薄膜トランジスタ基板。
　請求項１から請求項１０のいずれか１項に記載の薄膜トランジスタ基板と、前記薄膜トランジスタ基板に対して貼り合わせられる対向基板と、を備える表示パネル。