KR20200066500A - 표시장치 - Google Patents

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KR20200066500A
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박형준
곽원규
노재두
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삼성디스플레이 주식회사
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Abstract

본 발명의 실시예들은 표시장치를 개시한다.
본 발명의 일 실시예에에 따른 표시장치는, 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로; 상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로; 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 상기 제2 화소회로와 전기적으로 연결된 제2 화소전극; 및 상기 제1 화소전극 및 상기 제2 화소전극의 가장자리의 일부를 따라 행 방향으로 연장된 차폐부재;를 포함한다.

Description

표시장치{Display device}
본 발명의 실시예들은 표시장치에 관한 것이다.
표시장치는 표시소자 및 표시소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 커패시터 및 복수의 배선들을 포함한다.
표시소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 표시소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였으며, 이러한 박막트랜지스터들에 전기적 신호를 전달하는 배선들의 개수 역시 증가하였다.
본 발명의 실시예들은 표시 품질이 향상된 해상도가 높은 표시장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에에 따르면, 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로; 상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로; 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 상기 제2 화소회로와 전기적으로 연결된 제2 화소전극; 및 상기 제1 화소전극 및 상기 제2 화소전극의 가장자리의 일부를 따라 행 방향으로 연장된 차폐부재;를 포함하고, 상기 제1 화소전극이 상기 제1 박막트랜지스터의 제1 반도체층과 적어도 일부 중첩하고, 상기 차폐부재가 상기 제2 박막트랜지스터의 상기 제2 반도체층과 적어도 일부 중첩하는 표시장치를 개시한다.
각 행의 상기 차폐부재는 서로 연결될 수 있다.
상기 차폐부재는 플로팅될 수 있다.
상기 차폐부재는 정전압을 가질 수 있다.
상기 제2 화소회로는, 상기 제2 박막트랜지스터의 게이트 전극과 동일층에 배치된 제1 전극과 상기 제1 전극 상부의 제2 전극을 포함하는 커패시터; 및 상기 커패시터 상부에 배치된 데이터선에 연결된 스위칭 박막트랜지스터;를 더 포함하고, 상기 차폐부재는 상기 데이터선과 상기 제2 화소전극 사이의 층에 배치될 수 있다.
상기 제2 화소회로는, 상기 커패시터의 제2 전극과 동일층에 배치되고, 상기 스위칭 박막트랜지스터의 반도체층과 적어도 일부 중첩하는 전극패턴;을 더 포함하고, 상기 데이터선이 상기 전극패턴과 적어도 일부 중첩할 수 있다.
상기 표시장치는, 개구영역, 상기 개구영역을 적어도 부분적으로 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이에 위치하며 상기 개구영역을 둘러싸는 비표시영역을 포함하고, 상기 비표시영역에서 상기 차폐부재가 단선될 수 있다.
상기 표시장치는, 상기 개구영역을 둘러싸는 우회선;을 더 포함하고, 상기 차폐부재가 상기 우회선과 연결될 수 있다.
상기 우회선은 상기 차폐부재와 동일층에 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로; 상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로; 상기 제2 화소영역에 인접하는 제3 화소영역에 배치되고, 제3 반도체층을 포함하는 제3 박막트랜지스터를 포함하는 제3 화소회로; 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 상기 제2 화소회로와 전기적으로 연결된 제2 화소전극; 상기 제3 화소회로와 전기적으로 연결된 제3 화소전극; 및 상기 제1 화소전극, 상기 제2 화소전극 및 상기 제3 화소전극의 가장자리의 일부를 따라 행 방향으로 연장된 차폐부재;를 포함하고, 상기 제1 화소전극이 이웃하는 행의 제3 화소영역에 배치된 제3 박막트랜지스터의 제3 반도체층과 적어도 일부 중첩하고, 상기 제3 화소전극이 이웃하는 행의 제1 화소영역에 배치된 제1 박막트랜지스터의 제1 반도체층과 적어도 일부 중첩하고, 상기 차폐부재가 상기 제2 박막트랜지스터의 상기 제2 반도체층과 적어도 일부 중첩하는, 표시장치를 개시한다.
각 행의 상기 차폐부재는 서로 연결될 수 있다.
상기 차폐부재는 플로팅될 수 있다.
상기 차폐부재는 정전압을 가질 수 있다.
상기 제2 화소회로는, 상기 제2 박막트랜지스터의 게이트 전극과 동일층에 배치된 제1 전극과 상기 제1 전극 상부의 제2 전극을 포함하는 커패시터; 및 상기 커패시터 상부에 배치된 데이터선에 연결된 스위칭 박막트랜지스터;를 더 포함하고, 상기 차폐부재는 상기 데이터선과 상기 제2 화소전극 사이의 층에 배치될 수 있다.
상기 제2 화소회로는, 상기 커패시터의 제2 전극과 동일층에 배치되고, 상기 스위칭 박막트랜지스터의 반도체층과 적어도 일부 중첩하는 전극패턴;을 더 포함하고, 상기 데이터선이 상기 전극패턴과 적어도 일부 중첩할 수 있다.
상기 표시장치는, 개구영역, 상기 개구영역을 적어도 부분적으로 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이에 위치하며 상기 개구영역을 둘러싸는 비표시영역을 포함하고, 상기 비표시영역에서 상기 차폐부재가 단선될 수 있다.
상기 표시장치는, 상기 개구영역을 둘러싸는 우회선;을 더 포함하고, 상기 차폐부재가 상기 우회선과 연결될 수 있다.
상기 우회선은 상기 차폐부재와 동일층에 배치될 수 있다.
상기 차폐부재는 지그재그 형태일 수 있다.
상기 제1 화소회로는 적색 화소 및 녹색 화소 중 하나의 화소회로이고, 상기 제3 화소회로는 상기 적색 화소 및 녹색 화소 중 다른 하나의 화소회로이고. 상기 제2 화소회로는 청색 화소의 화소회로일 수 있다.
본 발명의 다른 실시예에 따르면, 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로; 상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로; 및 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극이, 상기 제1 박막트랜지스터의 상기 제1 반도체층의 적어도 일부, 및 동일 행 또는 이웃하는 행의 상기 제2 박막트랜지스터의 상기 제2 반도체층의 적어도 일부와 중첩하는, 표시장치를 개시한다.
상기 제2 화소회로는, 상기 제2 박막트랜지스터의 게이트 전극과 동일층에 배치된 제1 전극과 상기 제1 전극 상부의 제2 전극을 포함하는 커패시터; 상기 커패시터 상부에 배치된 데이터선에 연결된 스위칭 박막트랜지스터; 및 상기 커패시터의 제2 전극과 동일층에 배치되고, 상기 스위칭 박막트랜지스터의 반도체층과 적어도 일부 중첩하는 전극패턴;을 더 포함하고, 상기 데이터선이 상기 전극패턴과 적어도 일부 중첩할 수 있다.
본 발명의 실시예들에 따른 표시장치는 최적의 화소 배열 및 화소 내 박막트랜지스터의 외부 영향을 최소화하여 고품질의 영상을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 일부를 나타낸 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 화소의 예를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도의 예이다.
도 6은 본 발명의 일 실시예에 따른 화소의 배열을 도시한 부분 평면도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 차폐부재를 나타낸 평면도 및 단면도이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 차폐부재를 나타낸 평면도 및 단면도이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 제2 차폐부재의 예를 나타낸 도면이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 차폐부재를 나타낸 평면도이다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 차폐부재를 나타낸 평면도이다.
도 20은 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 21은 도 20의 II-II'를 따른 단면도이다.
도 22a 내지 도 22c는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도들이다.
도 23a 내지 도 23c는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 단면도들이다.
도 24 및 도 25는 도 20에 도시된 표시장치의 차폐부재의 일 예를 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 발명의 상세한 설명 및 특허청구범위에서 "대응"의 용어는 문맥에 따라서 복수의 요소들 중 동일한 영역에 배치되는 요소를 특정하기 위해 사용되었다. 즉, 제1 부재가 복수의 제2 부재들 중에서 하나와 "대응"한다는 것은 제2 부재가 제1 부재가 동일 영역에 배치됨을 의미한다. 예를 들어, 제1 전극이 복수의 제2 전극들 중 하나와 대응한다는 것은 제1 전극과 제1 전극에 대응하는 제2 전극은 동일 화소영역에 배치됨을 의미할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 일부를 나타낸 도면이다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 화소의 예를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 표시영역(DA)과 인접하게 배치된다. 비표시영역(NDA)은 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들 및 구동회로가 위치할 수 있다. 표시장치(1)는 표시영역(DA)에 배치된 복수의 화소(PX)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시장치(1)는 제3 방향(z 방향)으로 차례로 적층된 기판(100), 표시요소층(200) 및 봉지부재(300)를 포함하는 표시패널을 포함할 수 있다.
기판(100)은 글래스재를 포함하거나 고분자 수지를 포함할 수 있다. 예컨대, 기판(100)은 SiO2를 주성분으로 하는 글래스재를 포함하거나, 플렉서블 또는 벤더블 특성을 갖는 다양한 물질, 예를 들어, 강화 플라스틱과 같은 수지를 포함할 수 있다. 도시되지 않았으나, 기판(100)은 비표시영역(NDA)의 일부 영역에서 벤딩영역을 포함하여 벤딩될 수 있다.
표시요소층(200)은 기판(100) 상부에 표시영역(DA)과 대응하도록 위치하며, 제1 방향(x 방향, 행 방향) 및 제2 방향(y 방향, 열 방향)에 소정 패턴으로 배열된 복수의 화소(PX)들을 구비한다. 도 3 및 도 4를 참조하면, 화소(PX)는 주사선(SL)과 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 표시요소(ED)를 포함한다. 화소회로(PC)는 박막트랜지스터 및 커패시터를 포함할 수 있으며, 표시요소(ED)는 유기발광다이오드(organic light-emitting diode, OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 화소전극(PE), 대향전극(CE) 및 화소전극(PE)과 대향전극(CE) 사이의 발광층(121)을 포함할 수 있다. 표시요소(ED)는 화소회로(PC)의 상부 층에 배치되고, 화소회로(PC)와 표시요소(ED) 사이에 복수의 절연층이 배치될 수 있다.
표시요소층(200)은 기판(100)과 마주보는 봉지부재(300)에 의해 밀봉될 수 있다. 봉지부재(300)는 표시요소층(200)을 덮으며 표시요소층(200)의 외측까지 연장될 수 있다. 봉지부재(300)는 봉지기판 또는 하나 이상의 박막을 포함하는 박막봉지일 수 있다. 박막봉지는 적어도 하나의 무기물로 구비된 무기층 및 적어도 하나의 유기물로 구비된 유기층을 포함할 수 있다. 일 실시예에서, 박막봉지는 제1무기층/유기층/제2무기층이 적층된 구조일 수 있다.
도시되지 않았으나, 봉지부재(300) 상부에는 터치스크린층, 광학층 등 다양한 기능층이 구비될 수 있다. 또한 봉지부재(300) 상부에는 PSA(Pressure Sensitive Aadhesive)에 의해 윈도우(window)가 결합될 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도의 예이다.
도 5를 참조하면, 화소(PX)는 빛을 발광하는 표시요소로서 유기발광다이오드(OLED) 및 복수의 배선들로부터 신호를 전달받아 유기발광다이오드(OLED)를 구동하는 화소회로를 포함한다.
상기 배선들은 제1 주사신호(GI)를 전달하는 제1 주사선(GIL), 제2 주사신호(GW)를 전달하는 제2 주사선(GWL), 제3 주사신호(GB)를 전달하는 제3 주사선(GBL), 발광 제어신호(EM)를 전달하는 발광제어선(EML) 및 데이터 신호(DATA)를 전달하는 데이터선(DL)을 포함하는 복수의 신호선들, 초기화전압선(VL) 및 제1 전원전압(ELVDD)을 공급하는 구동전압선(PL)을 포함할 수 있다. 제3 주사선(GBL)은 다음 행 또는 이전 행의 제1 주사선(GIL) 또는 제2 주사선(GWL)일 수 있고, 제3 주사신호(GB)는 다음 행 또는 이전 행의 제1 주사신호(GI) 또는 제2 주사신호(GW)일 수 있다.
도 5에서는 각 화소(PX)가 신호선들(GIL, GWL, GBL, EML, DL), 초기화전압선(VL), 및 구동전압선(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 신호선들(GIL, GWL, GBL, EML, DL) 중 적어도 어느 하나, 초기화전압선(VL)과 구동전압선(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
화소(PX)의 화소회로는 다수의 제1 내지 제7 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 도 5의 제1 전극들(E11~E71) 및 제2 전극들(E12~E72)은 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라 소스전극(소스영역) 또는 드레인전극(드레인영역)일 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 박막트랜지스터일 수 있다.
제1 트랜지스터(T1)는 커패시터(Cst)의 제1 전극(Cst1)에 연결된 게이트 전극(G1), 제5 트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결된 제1 전극(E11), 제6 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결된 제2 전극(E12)을 포함한다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급한다.
제2 트랜지스터(T2)는 제2 주사선(GWL)에 연결된 게이트 전극(G2), 데이터선(DL)에 연결된 제1 전극(E21), 제1 트랜지스터(T1)의 제1 전극(E11)에 연결된 제2 전극(E22)을 포함한다. 제2 트랜지스터(T2)는 제2 주사선(GWL)을 통해 전달받은 제2 주사신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1 트랜지스터(T1)의 제1 전극(E11)으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제2 주사선(GWL)에 연결된 게이트 전극(G3), 제1 트랜지스터(T1)의 제2 전극(E12)에 연결된 제1 전극(E31), 커패시터(Cst)의 제1 전극(Cst1), 제4 트랜지스터(T4)의 제2 전극(E42) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(E32)을 포함한다. 제3 트랜지스터(T3)는 제2 주사선(GWL)을 통해 전달받은 제2 주사신호(GW)에 따라 턴온되어 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)는 제1 주사선(GIL)에 연결된 게이트 전극(G4), 초기화전압선(VL)에 연결된 제1 전극(E41), 커패시터(Cst)의 제1 전극(Cst1), 제3 트랜지스터(T3)의 제2 전극(E32) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(E42)을 포함한다. 제4 트랜지스터(T4)는 제1 주사선(GIL)을 통해 전달받은 제1 주사신호(GI)에 따라 턴온되어 초기화전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전압을 초기화시키는 초기화 동작을 수행한다.
제5 트랜지스터(T5)는 발광 제어선(EML)에 연결된 게이트 전극(G5), 구동전압선(PL)에 연결된 제1 전극(E51), 제1 트랜지스터(T1)의 제1 전극(E11) 및 제2 트랜지스터(T2)의 제2 전극(E22)과 연결된 제2 전극(E52)을 포함한다.
제6 트랜지스터(T6)는 발광 제어선(EML)에 연결된 게이트 전극(G6), 제1 트랜지스터(T1)의 제2 전극(E12) 및 제3 트랜지스터(T3)의 제1 전극(E31)에 연결된 제1 전극(E61), 유기발광다이오드(OLED)의 화소전극에 연결된 제2 전극(E62)을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 발광 제어선(EML)을 통해 전달받은 발광 제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.
제7 트랜지스터(T7)는 제3 주사선(GBL)과 연결된 게이트 전극(G7), 제6 트랜지스터(T6)의 제2 전극(E62) 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1 전극(E71), 초기화전압선(VL)에 연결된 제2 전극(E72)을 포함한다. 제7 트랜지스터(T7)는 제3 주사선(GBL)을 통해 전달받은 제3 주사신호(GB)에 따라 턴온되어 초기화전압(Vint)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시키는 초기화 동작을 수행한다. 제7 트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제1 전극(Cst1) 및 구동전압선(PL)에 연결된 제2 전극(Cst2)을 포함한다. 커패시터(Cst)의 제1 전극(Cst1)은 제3 트랜지스터(T3)의 제2 전극(E32) 및 제4 트랜지스터(T4)의 제2 전극(E42)과도 연결된다.
유기발광다이오드(OLED)는 화소전극 및 화소전극을 마주하는 대향전극을 포함하고, 대향전극은 제2 전원전압(ELVSS)을 인가받을 수 있다. 대향전극은 복수의 화소(PX)들에 공통인 공통전극일 수 있다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
유기발광다이오드(OLED)의 화소전극과 대향전극 사이에 중간층이 포함될 수 있다. 중간층은 광을 방출하는 발광층을 구비하며, 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 중 적어도 하나가 더 배치될 수 있다. 그러나, 본 실시예는 이에 한정되지 아니하고, 화소전극과 대향전극의 사이에는 다양한 기능층이 더 배치될 수 있다.
발광층은 유기 발광층일 수 있고, 적색광, 녹색광 또는 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 발광층은 백색광을 방출할 수도 있다. 이 경우, 발광층은 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 적층된 구조를 포함하거나, 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 혼합된 구조를 포함할 수 있다.
유기발광다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동전류(Ioled)를 전달받아 소정의 색으로 발광함으로써 이미지를 표시할 수 있다.
도 5에서는 화소회로(PC)가 7개의 트랜지스터와 1개의 커패시터를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 트랜지스터 및 커패시터의 개수는 화소회로(PC)의 디자인에 따라 6개 이하이거나 8개 이상 등 다양하게 변경될 수 있으나, 이하에서는 설명의 편의를 위하여 도 5에 도시된 화소회로(PC)로 설명한다.
도 6은 본 발명의 일 실시예에 따른 화소의 배열을 도시한 부분 평면도이다.
도 6을 참조하면, 표시영역(DA)에 배치된 복수의 화소들은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 열 및 행 방향으로 소정 패턴에 따라 반복 배치될 수 있다.
도 6에 도시된 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 제1 화소(PX1)의 유기발광다이오드(OLED), 제2 화소(PX2)의 유기발광다이오드(OLED) 및 제3 화소(PX3)의 유기발광다이오드(OLED)일 수 있다. 보다 구체적으로, 도 6에 도시된 화소(PX)의 배열은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)의 유기발광다이오드(OLED)의 화소전극의 배열일 수 있다. 화소전극의 발광면적이 화소의 개구율을 결정하므로, 본 명세서에서는 설명의 편의를 위해 화소전극의 배열을 화소 배열로서 설명한다. 즉, 화소의 형태는 유기발광다이오드의 형태일 수 있다. 화소(PX)의 유기발광다이오드(OLED)는 자신의 화소회로(PC)와 중첩하도록 바로 상부에 배치될 수도 있고, 자신의 화소회로(PC)와 오프셋되어 인접하는 행 또는 열의 화소(PX)의 화소회로(PC)와 중첩하도록 배치될 수도 있다.
제2 화소(PX2)는 이웃한 제1 화소(PX1) 및 제3 화소(PX3) 대비 작은 면적을 가질 수 있다. 제2 화소(PX2)는 상호 이격되어 가상의 제1 직선(IL1) 상에 배열되어 있다. 제2 화소(PX2)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
제2 화소(PX2)를 중심으로 하는 가상의 사각형(IS)의 마주보는 한 쌍의 제1 꼭지점(P1)에 제3 화소(PX3)가 위치하고, 가상의 사각형(IS)의 마주보는 한 쌍의 제2 꼭지점(P2)에 제1 화소(PX1)가 위치한다. 상기 사각형(IS)은 정사각형일 수 있다.
제1 화소(PX1)는 제2 화소(PX2) 및 제3 화소(PX3)와 이격되어 있으며, 가상의 정사각형(IS)의 제1 꼭지점(P1)과 이웃하는 제2 꼭지점(P2)에 위치한다. 제1 화소(PX1)는 이웃하는 제2 화소(PX2) 대비 더 큰 면적을 가질 수 있다. 제1 화소(PX1)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
제3 화소(PX3)는 제1 화소(PX1) 및 제2 화소(PX2)와 이격되어 있으며, 가상의 정사각형(IS)의 제1 꼭지점(P1)에 위치한다. 제3 화소(PX3)는 이웃하는 제2 화소(PX2) 대비 더 큰 면적을 가질 수 있다. 또한, 제3 화소(PX3)는 제1 화소(PX1)와 상이한 면적, 예를 들어, 제3 화소(PX3)는 제1 화소(PX1) 대비 더 큰 면적을 가질 수도 있다. 다른 실시예에서, 제3 화소(PX3)는 제1 화소(PX1)와 동일한 면적을 가질 수 있다. 제3 화소(PX3)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
복수의 제1 화소(PX1)들 및 복수의 제3 화소(PX3)들 각각은 가상의 제2 직선(IL2) 상에서 상호 교호적으로 배열되며, 이로 인해 제1 꼭지점(P1)에 위치하는 복수의 제3 화소(PX3)들 및 제2 꼭지점(P2)에 위치하는 복수의 제1 화소(PX1)들 각각은 제2 화소(PX2)를 둘러싸고 있다.
복수의 화소들은 행마다 제1방향으로 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 제2 화소(PX2)의 순으로 반복 배열된다. 제2방향으로, 제1열에서 제1 화소(PX1)와 제3 화소(PX3)가 교대로 반복하고, 제1열에 인접한 제2열에서 제2 화소(PX2)가 반복하고, 제2열에 인접한 제3열에서 제1열과 반대로 제3 화소(PX3)와 제1 화소(PX1)가 교대로 반복하고, 제3열에 인접한 제4열에서 제2 화소(PX2)가 반복 배열된다.
일 실시예에서, 제1 화소(PX1)는 적색의 빛을 발광하는 적색 화소(R)이고, 제2 화소(PX2)는 청색의 빛을 발광하는 청색 화소(B)이고, 제3 화소(PX3)는 녹색의 빛을 발광하는 녹색 화소(G)일 수 있다. 다른 실시예에서, 제1 화소(PX1)는 적색 화소(R)이고, 제2 화소(PX2)는 녹색 화소(G)이고, 제3 화소(PX3)는 청색 화소(B)일 수 있다.
이하 설명하는 본 발명의 실시예들에 따른 표시장치(1)는 유기발광다이오드(OLED)의 하부 층에 배치된 화소회로(PC)의 적어도 하나의 박막트랜지스터의 적어도 일부(특히, 반도체층의 적어도 일부)를 커버하는 적어도 하나의 차폐부재를 포함할 수 있다. 차폐부재는 박막트랜지스터가 외부에서 입사되는 광 및/또는 주변의 다른 전기적 신호에 의해 영향받는 것을 차단할 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 차폐부재를 나타낸 평면도 및 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 행마다 배치된 제2 차폐부재(140)를 포함할 수 있다. 제2 차폐부재(140)는 제1 화소전극(PE1) 내지 제3 화소전극(PE3)과 중첩하지 않도록, 제1 화소전극(PE1) 내지 제3 화소전극(PE3)의 가장자리의 일부를 따라 제1 방향으로 연장되며, 각 행의 상단 또는 하단에 배치될 수 있다.
임의의 행에서, 제1 방향을 따라 제1 화소영역(PX1a), 제1 화소영역(PX1a)에 인접한 제2 화소영역(PX2a), 제2 화소영역(PX2a)에 인접한 제3 화소영역(PX3a), 제3 화소영역(PX3a)에 인접한 제4 화소영역(PX4a, 미도시)이 반복하고, 제1 내지 제4 화소영역(PX1a 내지 PX4a)에 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3), 제2 화소(PX2)가 반복 배열된다. 제1 화소영역(PX1a)은 적색 화소(R)가 배치된 적색 화소영역이고, 제2 화소영역(PX2a) 및 제4 화소영역(PX4a)은 청색 화소(B) 또는 녹색 화소(G)가 배치된 청색 또는 녹색 화소영역이고, 제3 화소영역(PX3a)은 녹색 화소(G) 또는 청색 화소(B)가 배치된 녹색 또는 청색 화소영역일 수 있다.
도 8은 임의의 행에서, 제1 화소영역(PX1a)에 제1 화소(PX1)의 제1 화소회로가 배치되고, 제2 화소영역(PX2a)에 제2 화소(PX2)의 제2 화소회로가 배치되고, 제3 화소영역(PX3a)에 제3 화소(PX3)의 제3 화소회로가 배치된 예를 도시하고 있다. 도시되지 않았으나, 제4 화소영역(PX4a)에 제2 화소(PX2)의 제2 화소회로가 배치될 수 있다.
제1 화소(PX1)는 제1 화소회로 및 제1 화소회로와 전기적으로 연결된 제1 유기발광다이오드를 포함한다. 제2 화소(PX2)는 제2 화소회로 및 제2 화소회로와 전기적으로 연결된 제2 유기발광다이오드를 포함한다. 제3 화소(PX3)는 제3 화소회로 및 제3 화소회로와 전기적으로 연결된 제3 유기발광다이오드를 포함한다.
제1 화소(PX1) 내지 제3 화소(PX3)의 제1 화소회로 내지 제3 화소회로는 각각 제1 방향으로 연장되는 복수의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선들에 연결된다. 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 초기화전압선(VL) 및 발광제어선(EML)은 제1 방향으로 연장된다. 데이터선(DL) 및 구동전압선(PL)은 제2 방향으로 연장된다.
제1 화소회로 내지 제3 화소회로 각각의 제1 내지 제7 트랜지스터(T1 내지 T7)는 각각 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 반도체층, 및 채널 영역에 대응하는 위치에 반도체층과 절연 배치된 게이트 전극을 포함하는 박막트랜지스터로 구현될 수 있다. 제1 화소회로 내지 제3 화소회로는 동일하므로, 이하에서는 화소(PX) 및 화소회로로 통일하여 설명한다.
도 9를 함께 참조하면, 기판(100) 상에 버퍼층(11)이 배치되고, 버퍼층(11) 상부에 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층(101)이 배치된다. 버퍼층(11)은 생략될 수 있다. 도 9에서는 제1 트랜지스터(T1)와 제3 트랜지스터(T3)의 일부가 도시되어 있다.
반도체층(101)은, 예를 들어, 폴리 실리콘으로 이루어질 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 반도체층(101)을 따라 형성될 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7) 각각의 반도체층은 동일층에 배치되고, 서로 연결되며 다양한 형상으로 굴곡질 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7) 각각의 반도체층은 불순물이 도핑되지 않은 채널 영역과, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함한다. 여기서, 불순물은 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 이하에서 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층을 각각 101_1 내지 101_7로 기재하며, 도 8에서는 표시를 생략한다. 도 5에 도시된 트랜지스터의 제1 전극은 소스 영역 및 드레인 영역 중 하나이고, 제2 전극은 소스 영역 및 드레인 영역 중 다른 하나에 각각 대응할 수 있다. 설명의 편의를 위해, 이하에서는 트랜지스터의 제1 전극 및 제2 전극을 각각 소스 영역(S) 및 드레인 영역(D)으로 설명한다.
반도체층(101) 상부에 제1 절연층(12)이 배치되고, 제1 절연층(12) 상부에 제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7)이 배치된다. 제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7)과 동일층에 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 및 발광제어선(EML)이 제1 방향으로 연장되며 배치된다.
제1 트랜지스터(T1)는 소스 영역(S1), 드레인 영역(D1), 소스 영역(S1)과 드레인 영역(D1) 사이의 채널 영역을 포함하는 반도체층(101_1) 및 게이트 전극(G1)을 포함한다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 평면상 채널 영역과 중첩한다. 제1 트랜지스터(T1)의 반도체층(101_1)은 소스 영역(S1)과 드레인 영역(D1) 사이에서 굴곡을 가짐으로써 채널 영역을 길게 형성할 수 있어, 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1 트랜지스터(T1)의 반도체층(101_1)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.
제2 트랜지스터(T2)는 소스 영역(S2), 드레인 영역(D2), 소스 영역(S2)과 드레인 영역(D2) 사이의 채널 영역을 포함하는 반도체층(101_2) 및 게이트 전극(G2)을 포함한다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 평면상 채널 영역과 중첩한다. 제2 트랜지스터(T2)의 소스 영역(S2)은 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀(111)을 통해 데이터선(DL)과 전기적으로 연결된다. 제2 트랜지스터(T2)의 드레인 영역(D2)은 제1 트랜지스터(T1)의 소스 영역(S1)과 연결된다.
제3 트랜지스터(T3)는 소스 영역(S3), 드레인 영역(D3), 소스 영역(S3)과 드레인 영역(D3) 사이의 채널 영역을 포함하는 반도체층(101_3) 및 게이트 전극(G3)을 포함한다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 평면상 채널 영역과 중첩하고, 제2 주사선(GWL)의 일부에 의해 형성된다. 제3 트랜지스터(T3)의 소스 영역(S3)은 제1 트랜지스터(T1)의 드레인 영역(D1)과 연결되고, 드레인 영역(D3)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결전극(103)에 의해 전기적으로 연결된다. 연결전극(103)은 제3 트랜지스터(T3)의 드레인 영역(D3)을 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀(112)과 제1 트랜지스터(T1)의 게이트 전극(G1)을 노출하는 제2 절연층(13) 및 제3 절연층(14)의 컨택홀(113)을 통해 제3 트랜지스터(T3)의 드레인 영역(D3)과 제1 트랜지스터(T1)의 게이트 전극(G1)을 연결한다.
제4 트랜지스터(T4)는 소스 영역(S4), 드레인 영역(D4), 소스 영역(S4)과 드레인 영역(D4) 사이의 채널 영역을 포함하는 반도체층(101_4) 및 게이트 전극(G4)을 포함한다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 평면상 채널 영역과 중첩하고, 제1 주사선(GIL)의 일부에 의해 형성된다. 제4 트랜지스터(T4)의 소스 영역(S4)은 연결전극(105)에 의해 초기화전압선(VL)과 전기적으로 연결되고, 드레인 영역(D4)은 제3 트랜지스터(T3)의 드레인 영역(D3) 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 전기적으로 연결된다. 연결전극(105)은 제4 트랜지스터(T4)의 소스 영역(S4)을 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀(114)과 초기화전압선(VL)을 노출하는 제3 절연층(14)의 컨택홀(115)을 통해 제4 트랜지스터(T4)의 소스 영역(S4)과 초기화전압선(VL)을 연결한다. 초기화전압선(VL)은 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 배치된다.
제5 트랜지스터(T5)는 소스 영역(S5), 드레인 영역(D5), 소스 영역(S5)과 드레인 영역(D5) 사이의 채널 영역을 포함하는 반도체층(101_5) 및 게이트 전극(G5)을 포함한다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 평면상 채널 영역과 중첩하고, 발광제어선(EML)의 일부에 의해 형성된다. 제5 트랜지스터(T5)의 소스 영역(S5)은 자신의 일부를 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀(116)을 통해 구동전압선(PL)과 전기적으로 연결되고, 드레인 영역(D5)은 제1 트랜지스터(T1)의 제1 전극(S1)과 연결된다.
제6 트랜지스터(T6)는 소스 영역(S6), 드레인 영역(D6), 소스 영역(S6)과 드레인 영역(D6) 사이의 채널 영역을 포함하는 반도체층(101_6) 및 게이트 전극(G6)을 포함한다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 평면상 채널 영역과 중첩하고, 발광제어선(EML)의 일부에 의해 형성된다. 제6 트랜지스터(T6)의 소스 영역(S6)은 제1 트랜지스터(T1)의 드레인 영역(D1)과 연결되고, 드레인 영역(D6)은 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결된다. 제6 트랜지스터(T6)의 드레인 영역(D6)은 자신의 일부를 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀(117)을 통해 제3 절연층(14) 상의 연결전극(107)과 전기적으로 연결된다. 화소전극은 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결된 연결전극(107) 상부의 제4 절연층(15) 및 제5 절연층(16)의 비아홀(VIA)을 통해 연결전극(107)과 전기적으로 연결됨으로써, 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결된다.
제7 트랜지스터(T7)는 소스 영역(S7), 드레인 영역(D7), 소스 영역(S7)과 드레인 영역(D7) 사이의 채널 영역을 포함하는 반도체층(101_7) 및 게이트 전극(G7)을 포함한다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 평면상 채널 영역과 중첩하고, 제3 주사선(GBL)의 일부에 의해 형성된다. 제7 트랜지스터(T7)의 드레인 영역(D7)은 제4 트랜지스터(T4)의 소스 영역(S4)과 연결되고, 소스 영역(S7)은 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결된다.
제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7) 상에는 제2 절연층(13)이 배치된다. 제2 절연층(13) 상부에 커패시터(Cst)의 제2 전극(Cst2)이 배치된다. 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 초기화전압선(VL) 및 제1 차폐부재(130)가 배치된다. 제1 차폐부재(130)와 커패시터(Cst)의 제2 전극(Cst2)은 동일한 물질을 포함할 수 있다. 제1 차폐부재(130)는 빛을 투과시키지 않는, 즉 차광성의 금속을 포함할 수 있다.
커패시터(Cst)의 하부전극인 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)이다. 즉, 커패시터(Cst)의 제1 전극(Cst1)과 제1 트랜지스터(T1)의 게이트 전극(G1)은 일체(一體)인 것으로 이해될 수 있다. 커패시터(Cst)의 제1 전극(Cst1)은 섬 형태로 형성되어 있으며, 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 발광제어선(EML)과 동일한 물질로 동일한 층에 형성된다. 커패시터(Cst)의 제1 전극(Cst1)은 사각 형상 등 다각 형상일 수 있으나, 이에 한정되지 않고 다양한 형상을 가질 수 있다.
커패시터(Cst)의 상부전극인 제2 전극(Cst2)은 제1 방향으로 인접한 화소들, 즉 동일 행의 화소들의 제2 전극(Cst2)과 연결되어 있다. 커패시터(Cst)의 제2 전극(Cst2)은 제1 전극(Cst1) 전체를 커버하도록 제1 전극(Cst1)과 중첩하고, 제1 트랜지스터(T1)와 평면상 및 단면상 수직으로 중첩하는 구조를 갖는다. 커패시터(Cst)의 제1 전극(Cst1)과 제2 전극(Cst2) 사이의 제2 절연층(13)이 유전체층으로 기능한다. 커패시터(Cst)의 제2 전극(Cst2)은 제1 전극(Cst1)의 일부를 노출하는 컨택홀(113)에 대응하는 위치에 개구(109)를 구비한다.
커패시터(Cst)의 제2 전극(Cst2) 상에는 제3 절연층(14)이 배치된다. 제3 절연층(14) 상에 데이터선(DL) 및 구동전압선(PL)이 제2 방향으로 연장되며 배치된다. 구동전압선(PL)은 커패시터(Cst)의 제2 전극(Cst2)과 일부 중첩한다.
커패시터(Cst)의 제2 전극(Cst2)은 자신의 일부를 노출하는 제3 절연층(14)의 컨택홀(118)을 통해 구동전압선(PL)과 전기적으로 연결된다. 이에 따라 구동전압선(PL)은 제2 방향으로 연장된 전원선으로 기능하고, 커패시터(Cst)의 제2 전극(Cst2)은 제1 방향으로 연장된 전원선으로 기능하여, 구동전압선(PL)은 전체적으로 메쉬(mesh) 구조를 가질 수 있다. 또한 구동전압선(PL)은 제5 트랜지스터(T5)의 소스 영역(S5)과 전기적으로 연결된다.
제1 차폐부재(130)는 자신의 일부를 노출하는 제3 절연층(14)의 컨택홀(119)을 통해 구동전압선(PL)과 전기적으로 연결될 수 있다. 제1 차폐부재(130)는 제1 방향을 따라 제2 트랜지스터(T2)와 적어도 일부 중첩한다. 제1 차폐부재(130)는 데이터선(DL)의 일부와, 제2 트랜지스터(T2)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하는 전극패턴일 수 있다. 제1 차폐부재(130)는 제2 트랜지스터(T2)와 데이터선(DL) 사이의 층에 배치될 수 있다. 제1 차폐부재(130)는 화소(PX)마다 독립적으로 구비될 수 있다. 제1 차폐부재(130)는 제2 트랜지스터(T2)가 외부로부터 입사되는 광 및/또는 주변의 다른 전기적 신호에 의해 영향받는 것을 차단할 수 있다. 즉, 제1 차폐부재(130)는 화소회로의 동작 특성을 향상시키는 기능을 수행할 수 있다.
전술한 실시예에 따르면, 제1 차폐부재(130)가 구동전압선(PL)에 연결된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 제1 차폐부재(130)는 초기화전압선(VL)과 연결되어 정전압인 초기화전압(Vint)을 인가받을 수 있다. 또는, 제1 차폐부재(130)는 정전압인 제2 전원전압(ELVSS)을 인가받은 수 있다. 또는, 제1 차폐부재(130)는 전압을 인가받지 않고 플로팅될 수 있다.
데이터선(DL) 및 구동전압선(PL)과 동일층에 연결전극들(103, 105, 107)이 배치된다. 연결전극들(103, 105, 107)은 제1 내지 제3 절연층(12 내지 14) 중 적어도 하나에 형성된 컨택홀(112 내지 115, 117)을 매우며 하부의 전극층과 컨택한다.
제1 화소회로 내지 제3 화소회로 상부에 제4 절연층(15)이 배치된다.
제4 절연층(15) 상부에 제2 차폐부재(140)가 배치될 수 있다. 제2 차폐부재(140)는 제1 내지 제3 화소전극(PE1 내지 PE3)의 배치에 따라 제2 방향을 따라 연장되는 직선 형태 또는 지그재그 형태를 가질 수 있다. 제2 차폐부재(140)는 데이터선(DL) 및 구동전압선(PL)의 물질과 동일한 물질을 포함할 수 있다. 제2 차폐부재(140)는 빛을 투과시키지 않는, 즉 차광성의 금속을 포함할 수 있다. 예컨대, 제2 차폐부재(140)는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제2 차폐부재(140)는 Ti/Al/Ti의 다층으로 형성될 수 있다.
제2 차폐부재(140)는 제1 방향을 따라 제1 내지 제3 화소회로 중 적어도 하나의 제3 트랜지스터(T3)와 적어도 일부 중첩한다. 제2 차폐부재(140)는 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 도 8의 실시예에서 제2 차폐부재(140)는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하고 있다.
제2 차폐부재(140)들은 서로 이격되며 행마다 독립적으로 구비될 수 있다. 제2 차폐부재(140)들은 플로팅될 수도 있고, 정전압 배선과 전기적으로 연결되어 정전압을 인가받을 수 있다. 정전압은 초기화전압(Vint), 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 하나일 수 있다. 제2 차폐부재(140)는 제3 트랜지스터(T3)가 외부로부터 입사되는 광 및/또는 주변의 다른 전기적 신호에 의해 영향받는 것을 차단할 수 있다. 즉, 제2 차폐부재(140)는 화소회로의 동작 특성을 향상시키는 기능을 수행할 수 있다.
도시되지 않았으나, 제2 차폐부재(140)와 동일층에 유기발광다이오드(OLED)의 화소전극 및 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결되는 연결전극이 더 배치될 수 있다.
제2 차폐부재(140) 상부에 제5 절연층(16)이 배치될 수 있다.
제5 절연층(16) 상부에 제1 화소회로 내지 제3 화소회로와 각각 전기적으로 연결된 제1 화소전극(PE1) 내지 제3 화소전극(PE3)이 배치된다.
제1 화소(PX1)의 제1 화소회로 상부에 제1 화소회로와 연결된 제1 화소전극(PE1)이 배치된다. 제2 화소(PX2)의 제2 화소회로 상부에 제2 화소회로와 연결된 제2 화소전극(PE2)이 배치된다. 제3 화소(PX3)의 제3 화소회로 상부에 제3 화소회로와 연결된 제3 화소전극(PE3)이 배치된다.
제1 화소전극(PE1)은 연결된 제1 화소회로 및 이웃하는 행의 동일 열의 제3 화소(PX3)의 제3 화소회로와 적어도 일부 중첩할 수 있다. 제3 화소전극(PE3)은 연결된 제3 화소회로 및 이웃하는 행의 동일 열의 제1 화소(PX1)의 제1 화소회로와 적어도 일부 중첩할 수 있다. 제2 화소전극(PE2)은 연결된 제2 화소회로와 적어도 일부 중첩할 수 있다.
제1 화소전극(PE1)과 제2 화소전극(PE2)은 평면상 대각선 방향으로 인접하게 배치될 수 있다. 제3 화소전극(PE3)과 제2 화소전극(PE2)은 평면상 대각선 방향으로 인접하게 배치될 수 있다.
제1 화소전극(PE1), 제2 화소전극(PE2), 제3 화소전극(PE3), 제2 화소전극(PE2)이 제1 방향을 따라 반복하여 배치된다. 제1 열에 제1 화소전극(PE1)과 제3 화소전극(PE3)이 제2 방향을 따라 반복하여 배치된다. 제1 열에 인접한 제2 열에 제2 화소전극(PE2)이 제2 방향을 따라 반복하여 배치된다. 제2 열에 인접한 제3 열에 제3 화소전극(PE3)과 제1 화소전극(PE1)이 제2 방향을 따라 반복하여 배치된다. 제3 열에 인접한 제4 열에 제2 화소전극(PE2)이 제2 방향을 따라 반복하여 배치된다.
제1 화소전극(PE1)은 제4 절연층(15) 및 제5 절연층(16)의 제1 비아홀(VIA1)을 통해 연결전극(107)과 컨택한다. 이에 따라 제1 화소전극(PE1)은 제1 비아홀(VIA1)을 통해 제1 화소(PX1)의 제6 트랜지스터(T6)의 드레인 영역(D6)과 전기적으로 연결된다. 제1 화소전극(PE1)은 제2 방향으로 인접한 이웃 행의 제3 화소(PX3)의 제3 트랜지스터(T3)의 반도체층(101_3)의 적어도 일부, 예컨대 반도체층(101_3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
제2 화소전극(PE2)은 제4 절연층(15) 및 제5 절연층(16)의 제2 비아홀(VIA2)을 통해 연결전극(107)과 컨택한다. 이에 따라 제2 화소전극(PE2)은 제2 비아홀(VIA2)을 통해 제2 화소(PX2)의 제6 트랜지스터(T6)의 드레인 영역(D6)과 전기적으로 연결된다.
제3 화소전극(PE3)은 제4 절연층(15) 및 제5 절연층(16)의 제3 비아홀(VIA3)을 통해 연결전극(107)과 컨택한다. 이에 따라 제3 화소전극(PE3)은 제3 화소(PX3)의 제6 트랜지스터(T6)의 드레인 영역(D6)과 전기적으로 연결된다. 제3 화소전극(PE3)은 제2 방향으로 인접한 이웃 행의 제1 화소(PX1)의 제3 트랜지스터(T3)의 반도체층(101_3)의 적어도 일부, 예컨대 반도체층(101_3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
제1 화소전극(PE1)은 제1 영역(123a) 및 제1 영역(123a)으로부터 연장된 제2 영역(125a)을 포함할 수 있다. 제1 영역(123a)의 상부에 제1 발광층(121a)이 배치될 수 있다. 제2 영역(125a)은 제1 비아홀(VIA1)을 덮을 수 있다. 제1 영역(123a)의 가장자리는 제6 절연층(17)으로 덮인다. 제2 영역(125a)은 제6 절연층(17)으로 덮인다. 제1 비아홀(VIA1)은 제1 화소회로와 제1 화소전극(PE1) 사이의 적어도 하나의 절연막에 형성되고, 제1 화소전극(PE1)은 제1 비아홀(VIA1)을 통해 제1 화소회로의 일 전극(예를 들어, 도 8에서 제6 트랜지스터(T6)의 드레인 영역(D6))과 컨택함으로써 제1 화소회로와 전기적으로 연결될 수 있다.
제2 화소전극(PE2)은 제1 영역(123b) 및 제1 영역(123b)으로부터 연장된 제2 영역(125b)을 포함할 수 있다. 제1 영역(123b)의 상부에 제2 발광층(121b)이 배치될 수 있다. 제2 영역(125b)은 제2 비아홀(VIA2)을 덮을 수 있다. 제1 영역(122b)의 가장자리는 제6 절연층(17)으로 덮인다. 제2 영역(125b)은 제6 절연층(17)으로 덮인다. 제2 비아홀(VIA2)은 제2 화소회로와 제2 화소전극(PE2) 사이의 적어도 하나의 절연막에 형성되고, 제2 화소전극(PE2)은 제2 비아홀(VIA2)을 통해 제2 화소회로의 일 전극(예를 들어, 도 8에서 제6 트랜지스터(T6)의 드레인 영역(D6))과 컨택함으로써 제2 화소회로와 전기적으로 연결될 수 있다.
제3 화소전극(PE3)은 제1 영역(123c) 및 제1 영역(123c)으로부터 연장된 제2 영역(125c)을 포함할 수 있다. 제1 영역(123c)의 상부에 제3 발광층(121c)이 배치될 수 있다. 제2 영역(125c)은 제3 비아홀(VIA3)을 덮을 수 있다. 제1 영역(122c)의 가장자리는 제6 절연층(17)으로 덮인다. 제2 영역(125b)은 제6 절연층(17)으로 덮인다. 제3 비아홀(VIA3)은 제3 화소회로와 제3 화소전극(PE3) 사이의 적어도 하나의 절연막에 형성되고, 제3 화소전극(PE3)은 제3 비아홀(VIA3)을 통해 제3 화소회로의 일 전극(예를 들어, 도 8에서 제6 트랜지스터(T6)의 드레인 영역(D6))과 컨택함으로써 제3 화소회로와 전기적으로 연결될 수 있다.
제1 비아홀(VIA1), 제2 비아홀(VIA2) 및 제3 비아홀(VIA3)은 가상의 제3 직선(IL3)을 따라 배치될 수 있다.
도 7 내지 도 9의 실시예에서, 제1 화소(PX1)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 이웃하는 행의 제3 화소(PX3)의 제3 화소전극(PE3)에 의해 차폐될 수 있다. 제3 화소(PX3)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 이웃하는 행의 제1 화소(PX1)의 제1 화소전극(PE1)에 의해 차폐될 수 있다. 제2 화소(PX2)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 제2 차폐부재(140)에 의해 차폐될 수 있다.
임의의 행에서, 제1 화소(PX1)의 제1 화소전극(PE1)의 제1 영역(123a)은 제2 방향으로 인접한 이웃하는 행의 제3 화소(PX3)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제3 화소(PX3)의 제3 화소전극(PE3)의 제1 영역(123c)은 제2 방향으로 인접한 이웃하는 행의 제1 화소(PX1)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제2 차폐부재(140)는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
또한, 제1 차폐부재(130)는 제1 내지 제3 화소(PX1 내지 PX3) 각각의 제2 트랜지스터(T2)의 반도체층의 일부, 즉 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 차폐부재를 나타낸 평면도 및 단면도이다.
도 10 내지 도 12의 실시예는, 화소전극(PE) 및 제2 차폐부재(140)의 배치가 도 7 내지 도 9의 실시예와 상이하고, 그 외 구성은 동일하다. 이하에서는 도 7 내지 도 9의 실시예와 동일한 구성의 설명은 생략하고, 상이한 구성을 중심으로 설명한다.
도 10 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 행마다 배치된 제2 차폐부재(140)를 포함할 수 있다. 제2 차폐부재(140)는 제1 화소전극(PE1) 내지 제3 화소전극(PE3)과 중첩하지 않도록, 제1 화소전극(PE1) 내지 제3 화소전극(PE3)의 가장자리의 일부를 따라 제1 방향으로 연장되며, 각 행의 상단 또는 하단에 배치될 수 있다.
행마다, 제1 방향을 따라 제1 화소영역(PX1a)에 제1 화소(PX1)의 제1 화소회로가 배치되고, 제1 화소영역(PX1a)에 인접한 제2 화소영역(PX2a)에 제2 화소(PX2)의 제2 화소회로가 배치되고, 제2 화소영역(PX2a)에 인접한 제3 화소영역(PX3a)에 제3 화소(PX3)의 제3 화소회로가 배치되고, 도시되지 않았으나, 제3 화소영역(PX3a)에 인접한 제4 화소영역(PX4a)에 제2 화소(PX2)의 제2 화소회로가 배치될 수 있다.
제1 화소전극(PE1)은 연결된 제1 화소회로와 적어도 일부 중첩할 수 있다. 제2 화소전극(PE2)은 연결된 제2 화소회로와 적어도 일부 중첩할 수 있다. 제3 화소전극(PE3)은 연결된 제3 화소회로와 적어도 일부 중첩할 수 있다.
제1 화소회로 내지 제3 화소회로 상부에 제4 절연층(15)이 배치되고, 제4 절연층(15) 상부에 제2 차폐부재(140)가 배치될 수 있다. 제2 차폐부재(140)는 제1 내지 제3 화소전극(PE1 내지 PE3)의 배치에 따라 직선 형태 또는 지그재그 형태를 가질 수 있다. 도 11의 실시예에서 제2 차폐부재(140)는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하고 있다. 제2 차폐부재(140)들은 서로 이격되며 행마다 독립적으로 구비될 수 있다. 제2 차폐부재(140)들은 플로팅될 수도 있고, 정전압 배선과 전기적으로 연결되어 정전압을 인가받을 수 있다. 정전압은 초기화전압(Vint), 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS) 중 하나일 수 있다.
제2 차폐부재(140) 상부에 제5 절연층(16)이 배치되고, 제5 절연층(16) 상부에 제1 화소회로 내지 제3 화소회로와 각각 전기적으로 연결된 제1 화소전극(PE1) 내지 제3 화소전극(PE3)이 배치될 수 있다.
제1 화소전극(PE1)은 연결된 제1 화소회로의 제3 트랜지스터(T3)의 반도체층(101_3)의 적어도 일부, 예컨대 반도체층(101_3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제1 화소전극(PE1)은 제1 영역(123a) 및 제1 영역(123a)으로부터 연장된 제2 영역(125a)을 포함할 수 있다.
제2 화소전극(PE2)은 제1 영역(123b) 및 제1 영역(123b)으로부터 연장된 제2 영역(125b)을 포함할 수 있다.
제3 화소전극(PE3)은 연결된 제3 화소회로의 제3 트랜지스터(T3)의 반도체층(101_3)의 적어도 일부, 예컨대 반도체층(101_3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제3 화소전극(PE3)은 제1 영역(123c) 및 제1 영역(123c)으로부터 연장된 제2 영역(125c)을 포함할 수 있다.
제1 비아홀(VIA1), 제2 비아홀(VIA2) 및 제3 비아홀(VIA3)은 가상의 제4 직선(IL4)을 따라 배치될 수 있다.
도 10 내지 도 12의 실시예에서, 제1 화소(PX1)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 제1 화소(PX1)의 제1 화소전극(PE1)에 의해 차폐될 수 있다. 제3 화소(PX3)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 제3 화소(PX3)의 제3 화소전극(PE3)에 의해 차폐될 수 있다. 제2 화소(PX2)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 제2 차폐부재(140)에 의해 차폐될 수 있다.
임의의 행에서, 제1 화소(PX1)의 제1 화소전극(PE1)의 제1 영역(123a)은 연결된 제1 화소회로의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제3 화소(PX3)의 제3 화소전극(PE3)의 제1 영역(123c)은 연결된 제3 화소회로의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제2 차폐부재(140)는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
또한, 제1 차폐부재(130)는 제1 내지 제3 화소(PX1 내지 PX3) 각각의 제2 트랜지스터(T2)의 반도체층의 일부, 즉 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 제2 차폐부재의 예를 나타낸 도면이다. 도 13 내지 도 15는 설명의 편의를 위해 제2 차폐부재(140)만을 도시하였으며, 그외 화소회로 및 화소전극은 생략하였다.
도 13을 참조하면, 행마다 제2 화소(PX2)들 각각의 제3 트랜지스터(T3)의 반도체층들과 중첩하도록 제2 차폐부재(140)가 배치되고, 각 행의 제2 차폐부재(140)는 공통차폐선(GSHL)에 의해 서로 연결될 수 있다. 공통차폐선(GSHL)은 제2 차폐부재(140)의 일 단을 연결하는 제1 공통차폐선(GSHL1)과 제2 차폐부재(140)의 타 단을 연결하는 제2 공통차폐선(GSHL2)을 포함할 수 있다. 공통차폐선(GSHL)은 제2 차폐부재(140)와 일체(一體)일 수도 있고, 별도의 층에 배치되어 제2 차폐부재(140)와 연결될 수도 있다. 제2 차폐부재(140)와 공통차폐선(GSHL)은 표시영역(DA) 내에 배치될 수 있다.
일 실시예에서, 제2 차폐부재(140)와 공통차폐선(GSHL)은 플로팅 상태일 수 있다. 다른 실시예에서, 제2 차폐부재(140)와 공통차폐선(GSHL)은 초기화전압(Vint) 또는 제2 전원전압(ELVSS)을 인가받을 수 있다. 각 행의 제2 차폐부재(140)가 공통차폐선(GSHL)과 연결됨으로써 복수의 제2 차폐부재(140)들 중 하나가 주변의 배선과 단선(shorting)되더라도 복수의 제2 차폐부재(140)들 간의 전위차를 제거함으로써 배선 간 커플링 차이를 최소화할 수 있다.
도 14 및 도 15를 참조하면, 각 행의 제2 차폐부재(140)의 일 단은 비표시영역(NDA)에 배치된 제2 전원전압선(150)과 연결될 수 있다. 제2 차폐부재(140)의 타 단은 도 14에 도시된 바와 같이 플로팅될 수도 있고, 도 15에 도시된 바와 같이 공통차폐선(GSHL)에 연결될 수 있다.
제2 차폐부재(140)는 제2 전원전압선(150)으로부터 제2 전원전압(ELVSS)을 인가받을 수 있다. 제2 전원전압선(150)은 유기발광다이오드의 대향전극과 전기적으로 연결될 수 있다. 제2 전원전압선(150)은 표시영역(DA)의 커패시터(Cst)의 제1 전극(Cst1), 커패시터(Cst)의 제2 전극(Cst2), 및 데이터선(DL) 중 하나와 동일 물질을 포함하고 동일층에 배치될 수 있다.
공통차폐선(GSHL)은 제2 차폐부재(140)와 일체(一體)로서, 제2 차폐부재(140)와 동일층에 배치될 수도 있고, 별도의 층에 배치되어 제2 차폐부재(140)와 전기적으로 연결될 수도 있다.
도 14 및 도 15의 실시예에서, 제2 차폐부재(140)와 제2 전원전압선(150)을 연결하는 연결영역(CA)은 표시영역(DA)과 비표시영역(NDA)의 경계에 위치할 수 있다. 연결영역(CA)에는 제2 차폐부재(140)의 일 단으로부터 연장된 전극, 또는 제2 전원전압선(150)으로부터 돌출되어 연장된 전극, 또는 제2 차폐부재(140)와 제2 전원전압선(150)이 배치된 층과 다른 층에 배치되어 제2 차폐부재(140) 및 제2 전원전압선(150)과 전기적으로 연결되는 전극이 배치될 수 있다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 차폐부재를 나타낸 평면도이다.
도 16 및 도 17을 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 화소전극(PE)의 일부를 차폐부재로서 포함할 수 있다. 도 16 및 도 17의 실시예에서, 제1 내지 제3 화소(PX1 내지 PX3)의 제1 내지 제3 화소회로의 배치는 도 8 및 도 9의 실시예와 동일하므로, 이하에서는 도 7 내지 도 9의 실시예와 동일한 구성의 설명은 생략하고, 상이한 구성을 중심으로 설명한다.
도 16 및 도 17을 참조하면, 행마다, 기판(110)의 제1 화소영역(PX1a)에 제1 화소(PX1)의 제1 화소회로가 배치되고, 제1 화소영역(PX1a)에 인접한 제2 화소영역(PX2a)에 제2 화소(PX2)의 제2 화소회로가 배치되고, 제2 화소영역(PX2a)에 인접한 제3 화소영역(PX3a)에 제3 화소(PX3)의 제3 화소회로가 배치되고, 도시되지 않았으나, 제3 화소영역(PX3a)에 인접한 제4 화소영역(PX4a)에 제2 화소(PX2)의 제2 화소회로가 배치될 수 있다.
제1 화소회로 내지 제3 화소회로 상부에 제4 절연층(15) 및 제5 절연층(16)이 배치된다. 제5 절연층(16) 상부에 제1 화소회로 내지 제3 화소회로와 각각 전기적으로 연결된 제1 화소전극(PE1) 내지 제3 화소전극(PE3)이 배치될 수 있다. 이 때 도 7 내지 도 9의 실시예에 도시된 제2 차폐부재(140)는 형성되지 않으며, 따라서 제5 절연층(16)은 생략될 수도 있다.
임의의 행에서, 제1 화소전극(PE1)은 연결된 제1 화소회로, 제2 방향으로 인접한 이웃하는 행의 동일 열의 제3 화소(PX3)의 제3 화소회로, 및 제2 방향으로 이웃하는 행의 이웃하는 열의 제2 화소(PX2)의 제2 화소회로와 적어도 일부 중첩할 수 있다. 제3 화소전극(PE3)은 연결된 제3 화소회로, 제2 방향으로 이웃하는 행의 동일 열의 제1 화소(PX1)의 제1 화소회로, 및 제2 방향으로 이웃하는 행의 이웃하는 열의 제2 화소(PX2)의 제2 화소회로와 적어도 일부 중첩할 수 있다. 제2 화소전극(PE2)은 연결된 제2 화소회로 및 이웃하는 열의 제1 화소(PX1)의 제1 화소회로 또는 제3 화소(PX3)의 제3 화소회로와 적어도 일부 중첩할 수 있다.
제1 화소전극(PE1)은 제1 발광층(121a)이 배치되는 제1 영역(123a), 제1 영역(123a)으로부터 연장되고 제1 비아홀(VIA1)에 대응하는 제2 영역(125a)을 포함할 수 있다. 제1 화소전극(PE1)의 제1 영역(123a)은 이웃하는 행의 동일 열의 제3 화소(PX3)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 또한, 제1 화소전극(PE1)의 제1 영역(123a)은 이웃하는 행의 이웃하는 열의 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제1 화소전극(PE1)의 제1 영역(123a)은 이웃하는 화소의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하도록 제1 돌출부(127a) 및 제2 돌출부(129a)를 포함할 수 있다.
제2 화소전극(PE2)은 제2 발광층(121b)이 배치되는 제1 영역(123b) 및 제1 영역(123b)으로부터 연장되고 제2 비아홀(VIA2)에 대응하는 제2 영역(125b)을 포함할 수 있다.
제3 화소전극(PE3)은 제3 발광층(121c)이 배치되는 제1 영역(123c), 제1 영역(123c)으로부터 연장되고 제3 비아홀(VIA3)에 대응하는 제2 영역(125c)을 포함할 수 있다. 제3 화소전극(PE3)의 제1 영역(123c)은 이웃하는 행의 동일 열의 제1 화소(PX1)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 또한, 제3 화소전극(PE3)의 제1 영역(123c)은 이웃하는 행의 이웃하는 열의 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제3 화소전극(PE3)의 제1 영역(123c)은 이웃하는 화소의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하도록 제1 돌출부(127c) 및 제2 돌출부(129c)를 포함할 수 있다.
제1 비아홀(VIA1), 제2 비아홀(VIA2) 및 제3 비아홀(VIA3)은 가상의 제5 직선(IL5)을 따라 배치될 수 있다.
도 16 및 도 17의 실시예에서, 제1 내지 제3 화소(PX1 내지 PX3) 각각의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 이웃하는 행의 제1 화소(PX1)의 제1 화소전극(PE1) 또는 제3 화소(PX3)의 제3 화소전극(PE3)에 의해 차폐될 수 있다.
임의의 행에서, 제1 화소(PX1)의 제1 화소전극(PE1)의 제1 영역(123a)은 제2 방향으로 인접한 이웃하는 행의 제3 화소(PX3)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 그리고 제1 화소(PX1)의 제1 화소전극(PE1)의 제1 영역(123a)은 제2 방향 및 제1 방향으로 인접한 이웃하는 행 및 열의 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
임의의 행에서, 제3 화소(PX3)의 제3 화소전극(PE3)의 제1 영역(123c)은 제2 방향으로 인접한 이웃하는 행의 제1 화소(PX1)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 그리고 제3 화소(PX3)의 제3 화소전극(PE3)의 제1 영역(123c)은 제2 방향 및 제1 방향으로 인접한 이웃하는 행 및 열의 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
또한, 제1 차폐부재(130)는 제1 내지 제3 화소(PX1 내지 PX3) 각각의 제2 트랜지스터(T2)의 반도체층의 일부, 즉 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 차폐부재를 나타낸 평면도이다.
도 18 및 도 19를 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 화소전극(PE)의 일부를 차폐부재로서 포함할 수 있다. 도 18 및 도 19의 실시예에서, 제1 내지 제3 화소(PX1 내지 PX3)의 제1 내지 제3 화소회로는 도 8 및 도 9의 실시예와 동일하므로, 이하에서는 도 7 내지 도 9의 실시예와 동일한 구성의 설명은 생략하고, 상이한 구성을 중심으로 설명한다.
도 18 및 도 19를 참조하면, 행마다, 기판(110)의 제1 화소영역(PX1a)에 제1 화소(PX1)의 제1 화소회로가 배치되고, 제1 화소영역(PX1a)에 인접한 제2 화소영역(PX2a)에 제2 화소(PX2)의 제2 화소회로가 배치되고, 제2 화소영역(PX2a)에 인접한 제3 화소영역(PX3a)에 제3 화소(PX3)의 제3 화소회로가 배치되고, 도시되지 않았으나, 제3 화소영역(PX3a)에 인접한 제4 화소영역(PX4a)에 제2 화소(PX2)의 제2 화소회로가 배치될 수 있다.
제1 화소회로 내지 제3 화소회로 상부에 제4 절연층(15) 및 제5 절연층(16)이 배치된다. 제5 절연층(16) 상부에 제1 화소회로 내지 제3 화소회로와 각각 전기적으로 연결된 제1 화소전극(PE1) 내지 제3 화소전극(PE3)이 배치될 수 있다. 이 때 도 7 내지 도 9의 실시예에 도시된 제2 차폐부재(140)는 형성되지 않으며, 따라서 제5 절연층(16)은 생략될 수도 있다.
임의의 행에서, 제1 화소전극(PE1)은 연결된 제1 화소회로, 및 제1 방향으로 인접한 이웃하는 열의 제2 화소(PX2)의 제2 화소회로와 적어도 일부 중첩할 수 있다. 제3 화소전극(PE3)은 연결된 제3 화소회로, 및 제1 방향으로 인접한 이웃하는 열의 제2 화소(PX2)의 제2 화소회로와 적어도 일부 중첩할 수 있다. 제2 화소전극(PE2)은 연결된 제2 화소회로와 적어도 일부 중첩할 수 있다.
제1 화소전극(PE1)은 제1 발광층(121a)이 배치되는 제1 영역(123a), 및 제1 영역(123a)으로부터 연장되고 제1 비아홀(VIA1)에 대응하는 제2 영역(125a)을 포함할 수 있다. 제1 화소전극(PE1)의 제1 영역(123a)은 연결된 제1 화소회로의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 또한, 제1 화소전극(PE1)의 제1 영역(123a)은 이웃하는 열의 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제1 화소전극(PE1)의 제1 영역(123a)은 이웃하는 화소의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하도록 돌출부(128a)를 포함할 수 있다.
제2 화소전극(PE2)은 제2 발광층(121b)이 배치되는 제1 영역(123b) 및 제1 영역(123b)으로부터 연장되고 제2 비아홀(VIA2)에 대응하는 제2 영역(125b)을 포함할 수 있다.
제3 화소전극(PE3)은 제3 발광층(121c)이 배치되는 제1 영역(123c), 및 제1 영역(123c)으로부터 연장되고 제3 비아홀(VIA3)에 대응하는 제2 영역(125c)을 포함할 수 있다. 제3 화소전극(PE3)의 제1 영역(123c)은 연결된 제3 화소회로의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 또한, 제3 화소전극(PE3)의 제1 영역(123c)은 이웃하는 열의 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 제3 화소전극(PE3)의 제1 영역(123c)은 이웃하는 화소의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하도록 돌출부(128c)를 포함할 수 있다.
제1 비아홀(VIA1), 제2 비아홀(VIA2) 및 제3 비아홀(VIA3)은 가상의 제6 직선(IL6)을 따라 배치될 수 있다.
도 18 및 도 19의 실시예에서, 제1 화소(PX1)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 제1 화소(PX1)의 화소전극(PE1)에 의해 차폐될 수 있다. 제3 화소(PX3)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 제3 화소(PX3)의 화소전극(PE3)에 의해 차폐될 수 있다. 제2 화소(PX2)의 제3 트랜지스터(T3)의 반도체층의 적어도 일부는 이웃하는 열의 제1 화소(PX1)의 제1 화소전극(PE1) 또는 제3 화소(PX3)의 제3 화소전극(PE3)에 의해 차폐될 수 있다.
임의의 행에서, 제1 화소(PX1)의 제1 화소전극(PE1)의 제1 영역(123a)은 제1 화소(PX1)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 그리고 제1 화소(PX1)의 제1 화소전극(PE1)의 제1 영역(123a)은 제1 방향으로 이웃하는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
임의의 행에서, 제3 화소(PX3)의 제3 화소전극(PE3)의 제1 영역(123c)은 제3 화소(PX3)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다. 그리고 제3 화소(PX3)의 제3 화소전극(PE3)의 제1 영역(123c)은 제1 방향으로 이웃하는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
또한, 제1 차폐부재(130)는 제1 내지 제3 화소(PX1 내지 PX3) 각각의 제2 트랜지스터(T2)의 반도체층의 일부, 즉 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 표시장치(2)는 도 1에 도시된 표시장치(1)에 개구영역(OA)을 더 포함할 수 있다.
개구영역(OA)은 표시영역(DA)에 의해 적어도 부분적으로 둘러싸인다. 일 실시예로, 도 20은 개구영역(OA)이 표시영역(DA)에 의해 전체적으로 둘러싸인 것을 도시한다. 비표시영역(NDA)은 개구영역(OA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)의 외곽을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 개구영역(OA)을 전체적으로 둘러싸고, 표시영역(DA)은 제1비표시영역(NDA1)을 전체적으로 둘러싸며, 제2비표시영역(NDA2)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
도 20에는 하나의 개구영역(OA)이 표시영역(DA)의 좌상측에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 개구영역(OA)의 개수 및 위치는 다양하게 변경될 수 있다.
도 21은 본 발명의 일 실시예에 따른 표시장치를 간략하게 나타낸 단면도로서, 도 20의 II-II'선에 따른 단면에 대응할 수 있다.
도 1에서는 표시장치(1)의 표시패널만이 도시되었으나, 도 21에서는 도 20의 표시장치(2)의 표시패널(10)과, 표시패널(10) 상에 배치되는 입력감지층(40), 광학 기능층(50), 및 윈도우(60)를 함께 도시하였다. 입력감지층(40), 광학 기능층(50), 및 윈도우(60)는 도 1에 도시된 표시장치(1)에도 동일하게 적용될 수 있다.
표시패널(10)은 표시영역(DA)에 배치된 화소들을 포함한다. 화소는 도 3 및 도 4에 도시된 바와 같이, 주사선(SL)과 데이터선(DL)에 전기적으로 연결된 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 표시요소(ED)를 포함한다. 화소회로(PC)는 박막트랜지스터 및 커패시터를 포함할 수 있으며, 표시요소(ED)는 유기발광다이오드, 무기발광다이오드, 또는 퀀텀닷 발광다이오드 등을 포함할 수 있다. 표시요소(ED)는 화소회로(PC)의 상부 층에 배치되고, 화소회로(PC)와 표시요소(ED) 사이에 복수의 절연층이 배치될 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 신호라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시패널(10) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 표시패널(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(OCA, optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)은 표시패널(10)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력감지층(40)과 표시패널(10) 사이에 개재되지 않을 수 있다. 도 21에는 입력감지층(40)이 표시패널(10)과 광학 기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서 입력감지층(40)은 광학 기능층(50) 위에 배치될 수 있다.
광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(60)를 통해 외부에서 표시패널(10)을 향해 입사하는 빛(외부 광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자 및 편광자 자체 또는 보호필름이 반사방지 층의 베이스층으로 정의될 수 있다.
다른 실시예로, 반사 방지층은 블랙 매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부 광 반사율이 감소될 수 있다.
광학 기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
표시패널(10), 입력감지층(40), 및 광학 기능층(50)은 각각 개구를 포함할 수 있다. 이와 관련하여, 도 21에는 표시패널(10), 입력감지층(40), 및 광학 기능층(50)이 각각 제1 내지 제3 개구(10H, 40H, 50H)를 포함하며, 제1 내지 제3 개구(10H, 40H, 50H)들이 서로 중첩되는 것을 도시한다. 제1 내지 제3 개구(10H, 40H, 50H)들은 각각 개구영역(OA)에 대응하도록 위치한다. 다른 실시예로, 표시패널(10), 입력감지층(40), 및/또는 광학 기능층(50) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예컨대, 표시패널(10), 입력감지층(40), 및 광학 기능층(50) 중에서 선택된 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다. 이하에서, 개구영역(OA)이라 함은, 표시패널(10), 입력감지층(40), 및 광학 기능층(50)이 각각 제1 내지 제3개구(10H, 40H, 50H) 중 적어도 어느 하나를 나타내는 것일 수 있다. 예컨대, 본 명세서에서 개구영역(OA)이라고 함은 표시패널(10)의 제1개구(10H)를 나타내는 것일 수 있다.
컴포넌트(20)는 개구영역(OA)에 대응할 수 있다. 컴포넌트(20)는 도 21에 실선으로 도시된 바와 같이 제1 내지 제3 개구(10H, 40H, 50H) 내에 위치하거나, 점선으로 도시된 바와 같이 표시패널(10)의 아래에 배치될 수 있다.
컴포넌트(20)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 일부 실시예에서, 개구영역(OA)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과영역(transmission area)으로 이해될 수 있다.
다른 실시예로, 표시장치(2)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(20)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘 등을 포함하는 부재일 수 있다. 표시장치(2)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(20)가 윈도우(60)를 관통하여 외부로 노출될 수 있으며, 윈도우(60)는 개구영역(OA)에 대응하는 개구를 포함할 수 있다.
컴포넌트(20)는 전술한 바와 같이 표시패널(10)의 기능과 관계된 구성요소(들)를 포함하거나, 표시패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다. 도 21에는 도시되지 않았으나 윈도우(60)와 광학 기능층(50) 사이에는 광학 투명 점착제 등을 포함하는 층이 위치할 수 있다.
도 22a 내지 도 22c는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도들이다.
도 22a 내지 도 22c를 참조하면, 표시패널(10)은 기판(100) 상에 배치된 표시요소층(200)을 포함한다. 기판(100)은 글래스재를 포함하거나 고분자 수지를 포함할 수 있다. 예컨대, 기판(100)은 SiO2를 주성분으로 하는 글래스재를 포함하거나, 강화 플라스틱과 같은 수지를 포함할 수 있다.
표시요소층(200)은 봉지부재(300)로서 기판(100)과 마주보는 봉지기판(340)에 의해 커버될 수 있다. 기판(100)과 봉지기판(340) 사이에는 실링재(350)가 배치된다. 실링재(350)는 기판(100)과 봉지기판(340) 사이에서 표시요소층(200)을 둘러싼다. 예컨대, 실링재(350)는 제1비표시영역(NDA1)에서 표시요소층(200)의 제1에지(내측 에지, inner edge)를 둘러싸도록 배치되며, 제2비표시영역(NDA2)에서 표시요소층(200)의 제2에지(외측 에지, outer edge)를 둘러싸도록 배치될 수 있다. 주면(main surface)에 수직한 방향에서 보았을 때, 개구영역(OA)은 실링재(350)에 의해 전체적으로 둘러싸일 수 있으며, 표시요소층(200)의 제2에지도 실링재(350)에 의해 전체적으로 둘러싸일 수 있다.
표시패널(10)은 개구영역(OA)에 대응하는 제1개구(10H)를 포함할 수 있다. 이와 관련하여, 도 22a에는 기판(100) 및 봉지기판(340)이 각각 개구영역(OA)에 대응하는 관통홀(100H, 340H)을 포함하는 것을 도시한다. 표시요소층(200)도 개구영역(OA)에 대응하는 관통홀을 포함할 수 있다.
다른 실시예로서, 도 22b에 도시된 바와 같이 봉지기판(340)은 개구영역(OA)에 대응하는 관통홀(340H)을 포함하나, 기판(100)은 관통홀을 포함하지 않을 수 있다. 표시요소층(200)도 개구영역(OA)에 대응하는 관통홀을 포함할 수 있다. 또 다른 실시예로, 도 22c에 도시된 바와 같이 기판(100) 및 봉지기판(340)은 각각 개구영역(OA)에 대응하는 관통홀을 포함하지 않을 수 있다. 표시요소층(200)은 개구영역(OA)에 대응하는 관통홀을 포함할 수 있다. 또 다른 실시예로, 도 22c의 표시패널(10) 중 제1비표시영역(NDA1)에 배치된 실링재(350)는 생략될 수 있다. 또한, 표시요소층(200)은 개구영역(OA)과 대응하는 관통홀을 포함하지 않을 수 있으며, 개구영역(OA)에는 비교적 높은 투과율을 요하지 않는 컴포넌트(20, 도 21)가 배치됨으로써 개구영역(OA)은 컴포넌트(20)에서 사용하는 빛이 투과하는 투과영역으로 사용될 수 있다. 표시요소층(200)이 개구영역(OA)과 대응하는 관통홀을 구비하지 않더라도, 표시요소층(200) 중 개구영역(OA)과 대응하는 부분은, 화소회로(PC, 도 3)를 이루는 구성요소들(예, 트랜지스터, 스토리지 커패시터, 배선 등)을 포함하지 않음으로써 투과율을 확보할 수 있다.
도 23a 내지 도 23c는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 단면도들이다.
도 23a를 참조하면, 기판(100) 상에 표시요소층(200)이 배치되며, 표시요소층(200)은 봉지부재(300')로서 박막봉지층으로 커버될 수 있다. 박막봉지층인 봉지부재(300')는 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있으며, 도 23a에는 제1 및 제2 무기봉지층(310', 330') 및 이들 사이의 유기봉지층(320')을 도시한다.
제1 및 제2무기봉지층(310', 330')은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기물을 포함할 수 있다. 유기봉지층(320')은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
기판(100)은 고분자 수지를 포함할 수 있으며, 다층으로 형성될 수 있다. 예컨대, 기판(100)은 순차적으로 적층된, 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)을 포함할 수 있다.
제1 및 제2베이스층(101, 103)은 각각 고분자 수지를 포함할 수 있다. 예컨대, 제1 및 제2베이스층(101, 103)은 폴리에테르술폰(PES, polyethersulfone), 폴리아릴레이트(PAR, polyarylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등과 같은 고분자 수지를 포함할 수 있다. 전술한 고분자 수지는 투명할 수 있다.
제1 및 제2배리어층(102, 104)은 각각, 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘나이트라이드(SiNx), 실리콘옥사이드(SiOx)와 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
표시패널(10')이 다층인 기판(100) 및 박막봉지층인 봉지부재(300')를 포함하는 경우, 표시패널(10')의 유연성(flexibility)을 향상시킬 수 있다.
도 23a를 참조하면, 표시패널(10')의 제1개구(10H)에 대응하여 기판(100) 및 박막봉지층인 봉지부재(300')를 각각 관통하는 관통홀(100H, 300H')을 포함하는 것을 도시한다. 표시요소층(200)도 개구영역(OA)에 대응하는 관통홀을 포함할 수 있다.
다른 실시예로, 도 23b에 도시된 바와 같이, 박막봉지층인 봉지부재(300') 중 유기봉지층(320')은 개구영역(OA)에 대응하는 관통홀(320H')을 포함하나, 기판(100)과 제1 및 제2무기봉지층(310', 330')은 각각 관통홀을 포함하지 않을 수 있다. 다른 실시예로, 도 23c에 도시된 바와 같이 박막봉지층인 봉지부재(300')를 구성하는 층들은 개구영역(OA)과 대응하는 관통홀을 포함하지 않을 수 있다. 즉, 제1 및 제2무기봉지층(310', 330') 및 유기봉지층(320')은 개구영역(OA)을 커버할 수 있다. 또 다른 실시예로, 개구영역(OA)이 빛이 투과하는 투과영역으로 사용되는 경우, 예컨대 높은 투과율을 요하지 않는 컴포넌트(20, 도 21)가 개구영역(OA)에 배치되는 경우, 표시요소층(200)은 도 23a 내지 도 23c에 도시된 것과 달리 개구영역(OA)과 대응하는 관통홀을 구비하지 않을 수 있다. 표시요소층(200)이 개구영역(OA)과 대응하는 관통홀을 구비하지 않더라도, 표시요소층(200) 중 개구영역(OA)과 대응하는 부분은, 화소회로(PC, 도 3)를 이루는 구성요소들(예, 트랜지스터, 스토리지 커패시터, 배선 등)을 포함하지 않음으로써 투과율을 확보할 수 있다.
도 24 및 도 25는 도 20에 도시된 표시장치의 차폐부재의 일 예를 나타낸 평면도이다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 표시장치(2)는 행마다 제1 방향으로 연장된 제2 차폐부재(140')를 포함할 수 있다. 도 24 및 도 25는 설명의 편의를 위해 제2 차페부재(140')만을 도시하였으며, 그외 화소회로, 화소전극 및 제1 차폐부재(130)는 생략하였다. 생략된 구성요소는 도 1 내지 도 12의 실시예에서 설명한 내용과 동일하게 적용될 수 있다.
제2 차폐부재(140')는 제4 절연층(15, 도 9 또는 도 12) 상부에 배치될 수 있다. 제2 차폐부재(140')는 제2 화소(PX2)의 제3 트랜지스터(T3)의 반도체층의 일부, 즉 소스 영역 및 드레인 영역 중 적어도 하나와 중첩할 수 있다.
제2 차폐부재(140')는 각 행의 제1 화소전극(PE1) 내지 제3 화소전극(PE3)과 중첩하지 않도록 제1 화소전극(PE1) 내지 제3 화소전극(PE3)의 가장자리의 일부를 따라 제1 방향으로 연장되며, 각 행의 상단 또는 하단에 배치될 수 있다. 제2 차폐부재(140')는 화소전극의 배치에 따라 제2 방향으로 따라 직선 형태 또는 지그재그 형태를 가질 수 있다. 예컨대, 도 6에 도시된 바와 같이 화소전극이 배열되는 경우 제2 차폐부재(140')는 지그재그 형태를 가질 수 있다.
도 24를 참조하면, 행마다 제2 화소(PX2)들 각각의 제3 트랜지스터(T3)의 반도체층과 중첩하도록 제2 차폐부재(140')가 제1 방향을 따라 배치되고, 각 행의 제2 차폐부재(140')는 공통차폐선(GSHL)에 의해 연결될 수 있다. 공통차폐선(GSHL)은 제2 차폐부재(140')의 일 단을 연결하는 제1 공통차폐선(GSHL1)과 제2 차폐부재(140')의 타 단을 연결하는 제2 공통차폐선(GSHL2)을 포함할 수 있다. 공통차폐선(GSHL)은 제2 차폐부재(140')와 일체(一體)일 수도 있고, 별도의 층에 배치되어 제2 차폐부재(140')와 연결될 수도 있다. 제2 차폐부재(140')와 공통차폐선(GSHL)은 표시영역(DA) 내에 배치될 수 있다. 제2 차폐부재(140')는 개구영역(OA)에서 단선(disconnected)될 수 있다.
일 실시예에서, 제2 차폐부재(140')와 공통차폐선(GSHL)은 플로팅될 수 있다. 다른 실시예에서, 제2 차폐부재(140')와 공통차폐선(GSHL)은 초기화전압(Vint) 또는 제2 전원전압(ELVSS)을 인가받을 수 있다. 예컨대, 제1 공통차폐선(GSHL1)은 비표시영역(NA)에 배치된 제2 전원전압선(150)(도 15 참조)과 전기적으로 연결되어, 제2 전원전압(ELVSS)을 인가받을 수 있다.
도 25를 참조하면, 제2 차폐부재(140')는 제1 비표시영역(NDA1)을 둘러싸는 우회선(CSHL)과 전기적으로 연결될 수 있다. 우회선(CSHL)은 제2 차폐부재(140')와 일체(一體)로서 제2 차폐부재(140')와 동일층에 배치될 수도 있고, 별도의 층에 배치되어 제2 차폐부재(140')와 전기적으로 연결될 수도 있다.
도 25에서 우회선(CSHL)이 제1 비표시영역(NDA1)을 둘러싸는 것으로 도시되어 있으나, 다른 실시예에서, 우회선(CSHL)이 개구영역(OA)을 둘러싸며 제1 비표시영역(NDA1) 내에 배치될 수도 있다.
전술된 실시예에서는 제1 내지 제3 화소(PX1 내지 PX3)의 제1 내지 제3 화소전극(PE1 내지 PE3)이 제1 방향을 따라 지그재그로 배치된 예를 설명하였다. 그러나, 본 발명의 실시예들은 이에 한정되지 않고, 제1 내지 제3 화소(PX1 내지 PX3)의 제1 내지 제3 화소전극(PE1 내지 PE3)이 스트라이프 구조로 제1 방향을 따라 나란히 배치될 수 있다. 이 경우, 제2 차폐부재는 직선 형태를 가지며, 제1 내지 제3 화소(PX1 내지 PX3)의 제3 트랜지스터(T3)의 소스 영역 및 드레인 영역 중 적어도 하나와 중첩하게 배치될 수 있다.
본 발명의 실시예에 따른 표시장치(1, 2)로서, 유기발광 표시장치를 예로 하여 설명하였지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 무기발광 표시장치(또는 무기 EL 표시장치, Inorganic Light Emitting Display), 퀀텀닷발광 표시장치(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 표시장치가 사용될 수 있다. 표시장치(1, 2)는 휴대폰(mobile phone), 노트북, 스마트 워치와 같은 다양한 전자 기기일 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로;
    상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로;
    상기 제1 화소회로와 전기적으로 연결된 제1 화소전극;
    상기 제2 화소회로와 전기적으로 연결된 제2 화소전극; 및
    상기 제1 화소전극 및 상기 제2 화소전극의 가장자리의 일부를 따라 행 방향으로 연장된 차폐부재;를 포함하고,
    상기 제1 화소전극이 상기 제1 박막트랜지스터의 제1 반도체층과 적어도 일부 중첩하고,
    상기 차폐부재가 상기 제2 박막트랜지스터의 상기 제2 반도체층과 적어도 일부 중첩하는, 표시장치.
  2. 제1항에 있어서,
    각 행의 상기 차폐부재가 서로 연결된, 표시장치.
  3. 제1항에 있어서,
    상기 차폐부재는 플로팅된, 표시장치.
  4. 제1항에 있어서,
    상기 차폐부재는 정전압을 갖는, 표시장치.
  5. 제1항에 있어서, 상기 제2 화소회로는,
    상기 제2 박막트랜지스터의 게이트 전극과 동일층에 배치된 제1 전극과 상기 제1 전극 상부의 제2 전극을 포함하는 커패시터; 및
    상기 커패시터 상부에 배치된 데이터선에 연결된 스위칭 박막트랜지스터;를 더 포함하고,
    상기 차폐부재는 상기 데이터선과 상기 제2 화소전극 사이의 층에 배치된, 표시장치.
  6. 제5항에 있어서, 상기 제2 화소회로는,
    상기 커패시터의 제2 전극과 동일층에 배치되고, 상기 스위칭 박막트랜지스터의 반도체층과 적어도 일부 중첩하는 전극패턴;을 더 포함하고,
    상기 데이터선이 상기 전극패턴과 적어도 일부 중첩하는, 표시장치.
  7. 제1항에 있어서, 상기 표시장치는,
    개구영역, 상기 개구영역을 적어도 부분적으로 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이에 위치하며 상기 개구영역을 둘러싸는 비표시영역을 포함하고,
    상기 비표시영역에서 상기 차폐부재가 단선된, 표시장치.
  8. 제7항에 있어서,
    상기 개구영역을 둘러싸는 우회선;을 더 포함하고,
    상기 차폐부재가 상기 우회선과 연결된, 표시장치.
  9. 제8항에 있어서,
    상기 우회선은 상기 차폐부재와 동일층에 배치된, 표시장치.
  10. 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로;
    상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로;
    상기 제2 화소영역에 인접하는 제3 화소영역에 배치되고, 제3 반도체층을 포함하는 제3 박막트랜지스터를 포함하는 제3 화소회로;
    상기 제1 화소회로와 전기적으로 연결된 제1 화소전극;
    상기 제2 화소회로와 전기적으로 연결된 제2 화소전극;
    상기 제3 화소회로와 전기적으로 연결된 제3 화소전극; 및
    상기 제1 화소전극, 상기 제2 화소전극 및 상기 제3 화소전극의 가장자리의 일부를 따라 행 방향으로 연장된 차폐부재;를 포함하고,
    상기 제1 화소전극이 이웃하는 행의 제3 화소영역에 배치된 제3 박막트랜지스터의 제3 반도체층과 적어도 일부 중첩하고,
    상기 제3 화소전극이 이웃하는 행의 제1 화소영역에 배치된 제1 박막트랜지스터의 제1 반도체층과 적어도 일부 중첩하고,
    상기 차폐부재가 상기 제2 박막트랜지스터의 상기 제2 반도체층과 적어도 일부 중첩하는, 표시장치.
  11. 제10항에 있어서,
    각 행의 상기 차폐부재가 서로 연결된, 표시장치.
  12. 제10항에 있어서,
    상기 차폐부재는 플로팅된, 표시장치.
  13. 제10항에 있어서,
    상기 차폐부재는 정전압을 갖는, 표시장치.
  14. 제10항에 있어서, 상기 제2 화소회로는,
    상기 제2 박막트랜지스터의 게이트 전극과 동일층에 배치된 제1 전극과 상기 제1 전극 상부의 제2 전극을 포함하는 커패시터; 및
    상기 커패시터 상부에 배치된 데이터선에 연결된 스위칭 박막트랜지스터;를 더 포함하고,
    상기 차폐부재는 상기 데이터선과 상기 제2 화소전극 사이의 층에 배치된, 표시장치.
  15. 제14항에 있어서, 상기 제2 화소회로는,
    상기 커패시터의 제2 전극과 동일층에 배치되고, 상기 스위칭 박막트랜지스터의 반도체층과 적어도 일부 중첩하는 전극패턴;을 더 포함하고,
    상기 데이터선이 상기 전극패턴과 적어도 일부 중첩하는, 표시장치.
  16. 제10항에 있어서, 상기 표시장치는,
    개구영역, 상기 개구영역을 적어도 부분적으로 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이에 위치하며 상기 개구영역을 둘러싸는 비표시영역을 포함하고,
    상기 비표시영역에서 상기 차폐부재가 단선된, 표시장치.
  17. 제16항에 있어서,
    상기 개구영역을 둘러싸는 우회선;을 더 포함하고,
    상기 차폐부재가 상기 우회선과 연결된, 표시장치.
  18. 제17항에 있어서,
    상기 우회선은 상기 차폐부재와 동일층에 배치된, 표시장치.
  19. 제1 화소영역에 배치되고, 제1 반도체층을 포함하는 제1 박막트랜지스터를 포함하는 제1 화소회로;
    상기 제1 화소영역에 인접한 제2 화소영역에 배치되고, 제2 반도체층을 포함하는 제2 박막트랜지스터를 포함하는 제2 화소회로; 및
    상기 제1 화소회로와 전기적으로 연결된 제1 화소전극이, 상기 제1 박막트랜지스터의 상기 제1 반도체층의 적어도 일부, 및 동일 행 또는 이웃하는 행의 상기 제2 박막트랜지스터의 상기 제2 반도체층의 적어도 일부와 중첩하는, 표시장치.
  20. 제19항에 있어서, 상기 제2 화소회로는,
    상기 제2 박막트랜지스터의 게이트 전극과 동일층에 배치된 제1 전극과 상기 제1 전극 상부의 제2 전극을 포함하는 커패시터;
    상기 커패시터 상부에 배치된 데이터선에 연결된 스위칭 박막트랜지스터; 및
    상기 커패시터의 제2 전극과 동일층에 배치되고, 상기 스위칭 박막트랜지스터의 반도체층과 적어도 일부 중첩하는 전극패턴;을 더 포함하고,
    상기 데이터선이 상기 전극패턴과 적어도 일부 중첩하는, 표시장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3985737A1 (en) * 2020-10-19 2022-04-20 LG Display Co., Ltd. Display panel and display device using the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634410A (zh) * 2019-10-21 2019-12-31 昆山国显光电有限公司 显示装置
US11943984B2 (en) * 2020-07-15 2024-03-26 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate, display panel and display device
US20220336562A1 (en) * 2020-08-31 2022-10-20 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate, method for manufacturing the same, and display device
CN114762032B (zh) * 2020-10-19 2023-12-22 京东方科技集团股份有限公司 阵列基板和显示设备
KR20220077200A (ko) * 2020-11-30 2022-06-09 삼성디스플레이 주식회사 표시 장치
CN113871427B (zh) * 2021-09-14 2023-06-02 武汉华星光电半导体显示技术有限公司 显示面板及电子设备
CN114882844B (zh) * 2022-05-18 2023-07-21 湖北长江新型显示产业创新中心有限公司 一种显示面板及显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011065607A1 (ko) * 2009-11-27 2011-06-03 한양대학교 산학협력단 액정 표시 장치 및 그 제조 방법
KR101889382B1 (ko) * 2010-01-20 2018-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기 및 전자 시스템
WO2011096276A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101991338B1 (ko) * 2012-09-24 2019-06-20 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
CN110544436B (zh) * 2014-09-12 2021-12-07 株式会社半导体能源研究所 显示装置
KR102402605B1 (ko) * 2015-07-28 2022-05-27 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6685675B2 (ja) * 2015-09-07 2020-04-22 株式会社Ｊｏｌｅｄ 有機ｅｌ素子、それを用いた有機ｅｌ表示パネル、及び有機ｅｌ表示パネルの製造方法
KR102528296B1 (ko) * 2015-11-18 2023-05-04 삼성디스플레이 주식회사 표시 장치
US10573667B2 (en) * 2015-12-11 2020-02-25 Semiconductor Energy Laboratory Co., Ltd. Display device
US20190081076A1 (en) * 2016-03-04 2019-03-14 Sharp Kabushiki Kaisha Thin film transistor substrate and display panel
KR102526110B1 (ko) * 2016-04-12 2023-04-27 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102464900B1 (ko) * 2016-05-11 2022-11-09 삼성디스플레이 주식회사 디스플레이 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3985737A1 (en) * 2020-10-19 2022-04-20 LG Display Co., Ltd. Display panel and display device using the same

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