KR101991338B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판 상에 게이트 라인, 데이터 라인 및 전원 라인이 서로 교차하여 정의되는 복수의 화소부를 포함하며, 상기 복수의 화소부는 각각, 상기 게이트 라인, 상기 데이터 라인 및 상기 전원 라인으로부터 신호를 전달받는 스위칭 박막트랜지스터와 구동 박막트랜지스터 및 신호를 저장하는 커패시터를 포함하는 구동부와, 상기 구동 박막트랜지스터로부터 구동 전류를 인가받는 화소 전극 상에서 빛을 발광하는 발광부를 포함하고, 상기 스위칭 박막트랜지스터 및 상기 구동 박막트랜지스터의 하부에 위치하는 차광 패턴을 포함한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 보다 자세하게는 차광패턴에 전압을 인가하고 열처리를 통해 박막트랜지스터의 특성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다. 이들 중, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막트랜지스터를 각 화소 전극에 연결하고 박막트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
박막트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막트랜지스터의 액티브층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 액티브층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
그러나, 산화물 액티브층을 포함하는 박막트랜지스터는 외부 광원에 의해 광전류가 발생하는 불안정한 특성을 가지고 있어, 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 광원이 액티브층에 조사되는 것을 방지하여 광전류가 발생하는 것을 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판 상에 게이트 라인, 데이터 라인 및 전원 라인이 서로 교차하여 정의되는 복수의 화소부를 포함하며, 상기 복수의 화소부는 각각, 상기 게이트 라인, 상기 데이터 라인 및 상기 전원 라인으로부터 신호를 전달받는 스위칭 박막트랜지스터와 구동 박막트랜지스터 및 신호를 저장하는 커패시터를 포함하는 구동부와, 상기 구동 박막트랜지스터로부터 구동 전류를 인가받는 화소 전극 상에서 빛을 발광하는 발광부를 포함하고, 상기 스위칭 박막트랜지스터 및 상기 구동 박막트랜지스터의 하부에 위치하는 차광 패턴을 포함한다.
상기 차광 패턴은 상기 발광부를 제외한 상기 구동부에 위치한다.
상기 차광 패턴은 차광 라인을 통해 인접한 화소부의 상기 차광 패턴들과 연결된다.
상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 탑 게이트 구조로 이루어지되, 상기 차광 라인은 상기 데이터 라인 또는 상기 전원 라인 중 어느 하나 이상에 중첩되게 위치한다.
상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 바텀 게이트 구조로 이루어진다.
상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 각각 에치 스토퍼를 포함한다.
상기 스위칭 박막트랜지스터와 상기 구동 박막트랜지스터는 각각, 상기 기판 상에 위치하는 버퍼층 상에 형성되되, 상기 차광 패턴은 상기 기판과 상기 버퍼층 사이에 위치한다.
상기 차광 라인을 통해 상기 차광 패턴에 정전압이 인가된다.
상기 차광 패턴은 단일층으로 이루어진다.
또한, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 구동부와 발광부를 포함하는 복수의 화소부가 정의된 기판 상에 차광 패턴을 형성하는 단계, 상기 차광 패턴이 형성된 기판 상에 산화물로 이루어진 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 각각 포함하는 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하고, 게이트 라인, 데이터 라인 및 전원라인을 형성하는 단계 및 상기 박막트랜지스터에 연결되는 화소 전극을 형성하는 단계를 포함하며, 상기 차광 패턴은 상기 구동 박막트랜지스터 및 스위칭 박막트랜지스터의 하부에 형성한다.
상기 차광 패턴은 상기 발광부를 제외한 상기 구동부에 형성한다.
상기 차광 패턴은 차광 라인을 통해 인접한 화소부의 상기 차광 패턴들과 연결된다.
상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 탑 게이트 구조로 이루어지되, 상기 차광 라인은 상기 데이터 라인 또는 상기 전원 라인 중 어느 하나 이상에 중첩되게 위치한다.
상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 바텀 게이트 구조로 이루어진다.
상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 각각 에치 스토퍼를 포함한다.
상기 스위칭 박막트랜지스터와 상기 구동 박막트랜지스터는 각각, 상기 기판 상에 위치하는 버퍼층 상에 형성되되, 상기 차광 패턴은 상기 기판과 상기 버퍼층 사이에 형성한다.
상기 차광 패턴은 단일층으로 이루어진다.
상기 액티브층을 형성한 이후에 열처리 공정을 수행하고, 상기 열처리 공정은 300 내지 800℃에서 수행한다.
본 발명의 실시예들에 따른 박막트랜지스터 어레이 기판은 차광 패턴을 형성하여 외부 광에 의한 신뢰성을 개선하고, 차광 패턴에 정전압을 인가하여 박막트랜지스터의 이니셜 특성 산포를 개선하는 이점이 있다.
또한, 산화물로 이루어진 액티브층에 열처리를 수행하여, 액티브층 내의 전하의 이동을 방해하는 수소(H2, H) 또는 수산화이온(OH)을 제거함에 따라 액티브층의 특성을 향상시킬 수 있는 이점이 있다.
도 1은 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판을 도시한 평면도.
도 2는 본 발명의 차광 패턴과 차광 라인의 배열을 설명하기 위한 박막트랜지스터 어레이 기판의 평면도.
도 3은 도 1의 I-I'에 따라 절취한 단면도.
도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 5는 액티브층의 열처리 전/후의 차광 패턴의 위치를 나타낸 도면.
도 6은 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판의 단면도.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 박막트랜지스터 어레이 기판의 단면도.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 본 발명의 차광 패턴과 차광 라인의 배열을 설명하기 위한 박막트랜지스터 어레이 기판의 평면도이며, 도 3은 도 1의 I-I'에 따라 절취한 단면도이고, 도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도이다. 하기 도 1에서는 복수의 화소 중 하나의 화소를 예로 설명하기로 한다.
도 1을 참조하면, 일 방향으로 배열된 게이트 라인(GL), 상기 게이트 라인(GL)과 수직하게 배열된 데이터 라인(DL) 및 상기 데이터 라인(DL)과 평행하게 배열된 전원 라인(VL)에 의해 정의되는 화소부(SP)를 포함하는 기판(미도시)이 위치한다.
상기 화소부(SP) 내에는 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 스위칭 박막트랜지스터(STR)가 위치하고, 상기 스위칭 박막트랜지스터(STR) 및 전원 라인(VL)과 연결된 커패시터(Cst)가 위치한다. 상기 커패시터(Cst) 및 전원 라인(VL)과 연결된 구동 박막트랜지스터(DTR)가 위치하며, 상기 커패시터(Cst)는 커패시터 하부전극(133) 및 커패시터 상부전극(144)을 포함한다. 상기 게이트 라인(GL), 데이터 라인(DL), 전원 라인(VL), 스위칭 박막트랜지스터(STR), 커패시터(Cst) 및 구동 박막트랜지스터(DTR)가 위치한 영역을 구동부(DP)로 정의한다.
상기 구동 박막트랜지스터(DTR)와 전기적으로 연결된 화소 전극(150)이 위치하고, 상기 화소 전극(150) 상에 발광층(미도시) 및 대향 전극(미도시)을 포함하여 발광 다이오드를 구성한다. 여기서, 화소 전극(150) 상에서 발광층에 의해 빛을 발광하는 영역을 발광부(LEP)로 정의한다.
상기 화소부(SP)에 상기 스위칭 박막트랜지스터(STR)와 구동 박막트랜지스터(DTR)에 빛을 차광하는 차광 패턴(LSP)이 위치한다. 차광 패턴(LSP)은 적어도 상기 스위칭 박막트랜지스터(STR)와 구동 박막트랜지스터(DTR) 영역에 위치하며, 상기 발광부(LEP)를 제외한 상기 구동부(DP)에 위치한다. 차광 패턴(LSP)은 인접한 화소부(SP)의 차광 패턴(LSP)들과 차광 라인(LSL)을 통해 연결된다. 차광 라인(LSL)은 전원 라인(VL)과 중첩되게 위치하나, 이에 한정되지 않으며, 게이트 라인(GL) 또는 데이터 라인(DL) 중 어느 하나 이상에 중첩되게 위치할 수도 있다.
보다 자세하게, 도 2를 참조하면, 본 발명의 박막트랜지스터 어레이는 복수의 화소들(미도시)을 포함하여 화상을 표시하는 액티브 영역(A/A)을 포함한다. 복수의 화소들에는 각각 차광 패턴(LSP)들이 배치되고, 각 차광 패턴(LSP)들은 차광 라인(LSL)을 통해 서로 연결된다. 차광 패턴(LSP)들을 연결하는 차광 라인(LSL)들은 메시(mesh) 구조로 액티브 영역(A/A)에 형성된다.
액티브 영역(A/A)을 둘레에는 차광 라인(LSL)에 정전압을 인가하기 위한 정전압(constant voltage) 드라이버(CVD)가 형성된다. 차광 라인(LSL)들은 액티브 영역(A/A)의 상측에 정전압 드라이버(CVD)에 각각 연결되어 정전압을 전달받는다. 차광 라인(LSL)을 통해 차광 패턴(LSP)에 정전압이 인가되면, 차광 패턴(LSP)은 박막트랜지스터의 게이트 전극과 함께 더블 게이트 전극으로 작용하게 되어, 박막트랜지스터의 이니셜(initial) 특성 산포를 개선하는 이점이 있다. 이에 따라, 박막트랜지스터의 신뢰성을 향상시킬 수 있는 이점이 있다.
이하, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 보다 자세히 살펴보면 다음과 같다.
도 3을 참조하면, 기판(105) 상에 차광 패턴(LSP)이 위치하고, 차광 패턴(LSP) 상에 버퍼층(110)이 위치한다. 버퍼층(110) 상에 산화물을 포함하는 액티브층(120)이 위치하고, 액티브층(120)의 일부 영역 상에 게이트 절연막(125)과 게이트 전극(131)이 위치한다. 게이트 전극(131)을 포함하는 게이트 절연막(125) 상에 층간 절연막(135)이 위치하고, 층간 절연막(135) 상에 액티브층(120)의 양측을 노출하는 콘택홀(136a, 136b)을 통해 액티브층(120)과 연결되는 소스 전극(141) 및 드레인 전극(142)이 위치한다. 소스 전극(141)은 전원 라인(VL)과 연결되고, 일측에 데이터 라인(DL)이 위치한다. 이에 따라, 액티브층(120), 게이트 전극(131), 소스 전극(141) 및 드레인 전극(142)을 포함하는 구동 박막트랜지스터(DTR)가 구성된다.
상기 구동 박막트랜지스터(DTR) 상에 패시베이션막(145)이 위치하고, 패시베이션막(145) 상에 드레인 전극(142)을 노출하는 비어홀(147)을 통해 드레인 전극(142)과 연결되는 화소 전극(150)이 위치한다. 이에 따라, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)을 구성한다.
이하, 전술한 박막트랜지스터 어레이 기판의 제조방법을 설명하면서 보다 자세한 구성에 대해 설명하기로 한다.
도 4a를 참조하면, 기판(105) 상에 차광 패턴(LSP)을 형성한다. 차광 패턴(LSP)은 빛을 차단할 수 있는 재료를 사용할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo) 등의 금속 재료로 형성한다. 본 발명의 차광 패턴(LSP)은 추후 액티브층의 열처리 공정에서 고온에 의한 패턴의 수축을 고려하여 단일층으로 이루어진다. 만약, 차광 패턴(LSP)이 서로 다른 물질의 다중층으로 형성되면, 열처리 공정 시 서로 다른 열팽창율에 의해 층들 간에 손상이 될 수 있다.
상기 차광 패턴(LSP)이 형성된 기판(105) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 기판(105)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다. 상기 기판(105)은 유리, 플라스틱 또는 금속을 포함할 수 있다.
이어, 상기 버퍼층(110) 상에 비정질 아연 산화물계 복합 반도체, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용할 수도 있다. 여기서, 본 발명의 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 복합 산화물 타겟을 사용하여 비정질 아연 산화물계 복합 반도체를 증착할 수 있으며, 이때 상기 갈륨, 인듐, 아연의 원자비가 2:2:1인 복합 산화물 타겟을 사용하는 경우 상기 갈륨, 인듐, 아연의 당량(equivalent weight)비는 대략 2.8:2.8:1을 가지는 것을 특징으로 한다. 또한, 상기 본 발명의 실시예에 따른 비정질 아연 산화물계 복합 반도체는 다른 공정조건에 따라 변동이 가능하지만, 대략 1~200Å/sec의 증착속도에서 투입되는 산소유량과 아르곤유량에 대한 산소유량의 비, 즉 산소농도를 대략 1~40%로 하여 증착할 수 있다.
그리고, 상기 아연 산화물계 반도체를 열처리하고 패터닝하여 액티브층(120)을 형성한다. 상기 열처리는 액티브층(120) 내의 수소(H2, H) 또는 수산화이온(OH)을 제거하는 탈수화 공정으로, 열처리는 고온의 불활성가스를 이용한 RTA(Rapid Thermal Anneal)처리를 적용할 수 있다. 탈수화 공정에 의하면 액티브층(120) 내의 전하의 이동을 방해하는 수소(H2, H) 또는 수산화이온(OH)을 제거함에 따라 액티브층(120)의 특성을 향상시키게 된다. 여기서, 열처리 온도는 300 내지 800℃의 범위에서 수행할 수 있으며, 바람직하게는 500℃이상에서 수행할 수 있다. 상기 열처리 시간은 1분 내지 30분 내의 시간동안 수행한다. 예를 들어, 650℃로 3분 내지 6분 정도의 RTA 처리를 수행할 수 있다.
다음, 도 4b를 참조하면, 상기 액티브층(120) 상에 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 적층한 다음 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 적층하고, 식각하여 게이트 절연막(125) 및 게이트 전극(131)을 형성한다.
상기 게이트 전극(131)은 상기 액티브층(120)의 일정 영역, 즉 채널 영역이 형성될 위치에 형성한다. 또한, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta), 텅스텐(W) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층으로 형성할 수도 있다.
이어, 도 4c를 참조하면, 상기 게이트 전극(131)이 형성된 기판(105) 상에 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층을 적층하여 층간 절연막(135)을 형성한다. 그리고, 층간 절연막(135)의 일정 영역, 즉 상기 액티브층(120)의 양측부에 대응되는 영역을 식각하여 액티브층(120)을 노출하는 콘택홀들(136a, 136b)을 형성한다.
그리고, 도 4d를 참조하면, 상기 층간 절연막(135)이 형성된 기판(105) 상에 소스 전극(141), 드레인 전극(142) 및 데이터 라인(DL)을 형성한다. 도시하지 않았지만 전원 라인도 동시에 형성된다. 상기 소스 전극(141), 드레인 전극(142) 및 데이터 라인(DL)은 단일층 또는 다중층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(141) 및 드레인 전극(142)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 따라서, 액티브층(120), 게이트 전극(131), 소스 전극(141) 및 드레인 전극(142)을 포함하는 박막트랜지스터를 형성한다.
이어, 도 4e를 참조하면, 소스 전극(141) 및 드레인 전극(142)이 형성된 기판(105) 상에 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층을 적층하여 패시베이션막(145)을 형성한다. 그리고, 패시베이션막(145)의 일정 영역, 즉 상기 드레인 전극(142)에 대응되는 영역을 식각하여 드레인 전극(142)을 노출하는 비어홀(147)을 형성한다.
다음, 패시베이션막(145)이 형성된 기판(105) 상에 화소 전극(150)을 형성한다. 화소 전극(150)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성물질로 형성할 수 있다. 여기서, 화소 전극(150)은 비어홀(147)을 통해 드레인 전극(142)에 연결된다. 따라서, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)이 제조된다.
한편, 도 5는 액티브층의 열처리 전/후의 차광 패턴의 위치를 나타낸 도면이다. 도 5를 참조하면, 전술한 액티브층(120)의 열처리가 수행되면, 고열에 의해 유리(glass) 기판이 수축되는 현상이 발생한다. 이때, 기판에 형성되어 있던 차광 패턴(LSP)의 위치가 기판의 수축에 의해 쉬프트(shift)되는 현상이 발생한다. 즉, 기판에 형성된 차광 패턴(LSP)은 처음 형성된 위치(A)에서 상하좌우 약 15㎛ 정도 이동되어 최종 쉬프트된 위치(B)에 형성된다. 그러나, 상기 쉬프트된 거리(d)는 패턴 쉬프트 마진(margin)에 포함되어 특별히 문제가 발생되지 않는다.
한편, 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판은 전술한 바와 달리, 바텀 게이트 구조의 박막트랜지스터를 포함할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판의 단면도이고, 도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도이다.
도 6을 참조하면, 기판(205) 상에 차광 패턴(LSP)이 위치하고, 차광 패턴(LSP) 상에 버퍼층(210)이 위치한다. 버퍼층(210) 상에 게이트 전극(231)이 위치하고, 게이트 전극(231) 상에 게이트 절연막(225)이 위치한다. 게이트 절연막(225) 상에 산화물을 포함하는 액티브층(220)이 위치하고, 액티브층(220)의 일부 영역 상에 에치 스토퍼(235)가 위치한다. 에치 스토퍼(235) 상부에 일부 걸쳐 액티브층(220)의 양측 단부를 덮는 소스 전극(241) 및 드레인 전극(242)이 위치한다. 소스 전극(241)에 연결된 전원 라인(VL)이 위치하고, 드레인 전극(242)과 이격된 영역에 데이터 라인(DL)이 위치한다. 이에 따라, 게이트 전극(231), 액티브층(220), 소스 전극(241) 및 드레인 전극(242)을 포함하는 박막트랜지스터가 구성된다.
상기 소스 전극(241) 및 드레인 전극(242)을 포함하는 기판(205) 상에 패시베이션막(245)이 위치하고, 패시베이션막(245) 상에 비어홀(247)을 통해 드레인 전극(242)과 연결되는 화소 전극(250)이 위치한다. 이에 따라, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(200)을 구성한다.
이하, 전술한 도 6의 박막트랜지스터 어레이 기판의 제조방법을 설명하면서 보다 자세한 구성에 대해 설명하기로 한다. 하기에서는 전술한 도 4a 내지 도 4e에 설명된 박막트랜지스터 어레이 기판과 동일한 구성에 대해서는 설명을 생략하기로 한다.
도 7a를 참조하면, 기판(205) 상에 차광 패턴(LSP)을 형성하고, 상기 차광 패턴(LSP)이 형성된 기판(205) 상에 버퍼층(210)을 형성한다. 이어, 상기 버퍼층(210) 상에 게이트 전극(231)을 형성하고, 게이트 전극(231) 상에 게이트 절연막(225)을 형성한다. 이어, 상기 게이트 절연막(225) 상에 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 중 어느 하나를 적층한다. 바람직하게는 인듐 갈륨 아연 산화물로 형성한다. 그리고, 이를 열처리하고 패터닝하여 액티브층(220)을 형성한다.
다음, 도 7b를 참조하면, 상기 액티브층(220) 상에 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 적층하고 패터닝하여 에치 스토퍼(235)를 형성한다. 에치 스토퍼(235)는 추후 소스 전극과 드레인 전극을 패터닝할 때 하부에 위치한 액티브층(220)이 손상되는 것을 방지한다. 이어, 에치 스토퍼(235)를 포함하는 기판(205) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 적층하여 금속층(240)을 형성한다.
이어, 도 7c를 참조하면, 상기 금속층(240)을 패터닝하여 에치 스토퍼(235)에 걸쳐 액티브층(220)에 각각 연결되는 소스 전극(241)과 드레인 전극(242)을 형성한다. 따라서, 게이트 전극(231), 액티브층(220), 소스 전극(241) 및 드레인 전극(242)을 포함하는 박막트랜지스터를 형성한다.
이어, 도 7d를 참조하면, 소스 전극(241) 및 드레인 전극(242)이 형성된 기판(205) 상에 패시베이션막(245)을 형성한다. 그리고, 패시베이션막(245)의 일정 영역, 즉 상기 드레인 전극(242)에 대응되는 영역을 식각하여 드레인 전극(242)을 노출하는 비어홀(247)을 형성한다. 다음, 패시베이션막(245)이 형성된 기판(205) 상에 화소 전극(250)을 형성한다. 따라서, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판이 제조된다.
또한, 본 발명의 또 다른 실시예에 따른 박막트랜지스터 어레이 기판은 바텀 게이트 구조에서 백채널 식각 구조로 형성될 수도 있다. 도 8은 본 발명의 또 다른 실시예에 따른 박막트랜지스터 어레이 기판의 단면도이고, 도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도이다.
도 8을 참조하면, 기판(305) 상에 차광 패턴(LSP)이 위치하고, 차광 패턴(LSP) 상에 버퍼층(310)이 위치한다. 버퍼층(310) 상에 게이트 전극(331)이 위치하고, 게이트 전극(331) 상에 게이트 절연막(325)이 위치한다. 게이트 절연막(325) 상에 산화물을 포함하는 액티브층(320)이 위치하고, 액티브층(320)의 양측에 오믹 콘택층(335)이 위치한다. 오믹 콘택층(335)에 걸쳐 액티브층(320)의 양측 단부를 덮는 소스 전극(341) 및 드레인 전극(342)이 위치한다. 소스 전극(341)에 연결된 전원 라인(VL)이 위치하고, 드레인 전극(342)과 이격된 영역에 데이터 라인(DL)이 위치한다. 이에 따라, 게이트 전극(331), 액티브층(320), 오믹 콘택층(335), 소스 전극(341) 및 드레인 전극(342)을 포함하는 박막트랜지스터가 구성된다.
상기 소스 전극(341) 및 드레인 전극(342)을 포함하는 기판(305) 상에 패시베이션막(345)이 위치하고, 패시베이션막(345) 상에 비어홀(347)을 통해 드레인 전극(342)과 연결되는 화소 전극(350)이 위치한다. 이에 따라, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(300)을 구성한다.
이하, 전술한 도 8의 박막트랜지스터 어레이 기판의 제조방법을 설명하면서 보다 자세한 구성에 대해 설명하기로 한다. 하기에서는 전술한 도 7a 내지 도 7e에 설명된 박막트랜지스터 어레이 기판과 동일한 구성에 대해서는 설명을 생략하기로 한다.
도 9a를 참조하면, 기판(305) 상에 차광 패턴(LSP)을 형성하고, 상기 차광 패턴(LSP)이 형성된 기판(305) 상에 버퍼층(310)을 형성한다. 이어, 상기 버퍼층(310) 상에 게이트 전극(331)을 형성하고, 게이트 전극(331) 상에 게이트 절연막(325)을 형성한다. 이어, 상기 게이트 절연막(325) 상에 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 중 어느 하나를 적층하여 산화물층(322)을 형성하고, 이어 비정질 실리콘(a-si)을 적층하여 비정질 실리콘층(333)을 형성한다.
다음, 도 9b를 참조하면, 상기 산화물층(322)과 상기 비정질 실리콘층(333)이 형성된 기판(305)을 열처리하고, 상기 산화물층(322)과 상기 비정질 실리콘층(333)을 패터닝하여, 액티브층(320)과 오믹 콘택층(335)을 형성한다. 오믹 콘택층(335)은 추후 형성되는 소스 전극 및 드레인 전극과 액티브층 간의 오믹(ohmic) 특성 및 박막트랜지스터의 온 전류(on current) 특성을 향상시키기 위해 형성한다.
다음, 도 9c를 참조하면, 액티브층(320)과 오믹 콘택층(335)이 형성된 기판(305) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 적층하고 패터닝하여, 오믹 콘택층(335)을 통해 액티브층(320)에 각각 연결되는 소스 전극(341)과 드레인 전극(342)을 형성한다.
다음, 도 9d를 참조하면, 상기 소스 전극(341)과 드레인 전극(342)을 차단막으로 하여 백채널에칭(back channel etching, BCE) 공정으로 게이트 전극(331)과 대응되는 영역의 액티브층(320)이 노출되도록 오믹 콘택층(335)을 식각함으로써, 액티브층(320)의 채널(channel)을 정의하고 오믹 콘택층(335)을 서로 이격시킨다. 따라서, 게이트 전극(331), 액티브층(320), 오믹 콘택층(335), 소스 전극(341) 및 드레인 전극(342)을 포함하는 박막트랜지스터를 형성한다.
이어, 도 9e를 참조하면, 소스 전극(341) 및 드레인 전극(342)이 형성된 기판(305) 상에 패시베이션막(345)을 형성하고, 패시베이션막(345)의 일정 영역, 즉 상기 드레인 전극(342)에 대응되는 영역을 식각하여 드레인 전극(342)을 노출하는 비어홀(347)을 형성한다. 다음, 패시베이션막(345)이 형성된 기판(305) 상에 화소 전극(350)을 형성한다. 따라서, 본 발명의 또 다른 실시예에 따른 박막트랜지스터 어레이 기판이 제조된다.
전술한 바와 같이, 본 발명의 실시예들에 따른 박막트랜지스터 어레이 기판은 차광 패턴을 형성하여 외부 광에 의한 신뢰성을 개선하고, 차광 패턴에 정전압을 인가하여 박막트랜지스터의 이니셜 특성 산포를 개선하는 이점이 있다.
또한, 산화물로 이루어진 액티브층에 열처리를 수행하여, 액티브층(120) 내의 전하의 이동을 방해하는 수소(H2, H) 또는 수산화이온(OH)을 제거함에 따라 액티브층(120)의 특성을 향상시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 박막트랜지스터 어레이 기판 105 : 기판
110 : 버퍼층 120 : 액티브층
131 : 게이트 전극 135 : 층간 절연막
141 : 소스 전극 142 : 드레인 전극
145 : 패시베이션막 150 : 화소 전극
LSP : 차광 패턴 SL : 스캔 라인
DL : 데이터 라인 VL : 전원 라인
LSL : 차광 라인

Claims (18)

  1. 기판 상에 게이트 라인, 데이터 라인 및 전원 라인이 서로 교차하여 정의되는 복수의 화소부를 포함하며,
    상기 복수의 화소부는 각각, 상기 게이트 라인, 상기 데이터 라인 및 상기 전원 라인으로부터 신호를 전달받는 스위칭 박막트랜지스터와 구동 박막트랜지스터 및 신호를 저장하는 커패시터를 포함하는 구동부와, 상기 구동 박막트랜지스터로부터 구동 전류를 인가받는 화소 전극 상에서 빛을 발광하는 발광부를 포함하고,
    상기 스위칭 박막트랜지스터 및 상기 구동 박막트랜지스터의 하부에 위치하는 차광 패턴을 포함하며,
    상기 차광 패턴은 차광 라인을 통해 인접한 화소부의 상기 차광 패턴들과 연결되고,
    상기 차광 라인을 통해 상기 차광 패턴에 연결된 정전압 드라이버를 더 포함하며, 상기 차광 패턴은 상기 정전압 드라이버를 통해 정전압이 인가되는 박막트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 차광 패턴은 상기 발광부를 제외한 상기 구동부에 위치하는 박막트랜지스터 어레이 기판.
  3. 삭제
  4. 제1 항에 있어서,
    상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 탑 게이트 구조로 이루어지되, 상기 차광 라인은 상기 데이터 라인 또는 상기 전원 라인 중 어느 하나 이상에 중첩되게 위치하는 박막트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 바텀 게이트 구조로 이루어지는 박막트랜지스터 어레이 기판.
  6. 제5 항에 있어서,
    상기 스위칭 박막트랜지스터 및 구동 박막트랜지스터는 각각 에치 스토퍼를 포함하는 박막트랜지스터 어레이 기판.
  7. 제1 항에 있어서,
    상기 스위칭 박막트랜지스터와 상기 구동 박막트랜지스터는 각각,
    상기 기판 상에 위치하는 버퍼층 상에 형성되되, 상기 차광 패턴은 상기 기판과 상기 버퍼층 사이에 위치하는 박막트랜지스터 어레이 기판.
  8. 삭제
  9. 제1 항에 있어서,
    상기 차광 패턴은 단일층으로 이루어지는 박막트랜지스터 어레이 기판.
  10. 구동부와 발광부를 포함하는 복수의 화소부가 정의된 기판 상에 차광 패턴을 형성하는 단계;
    상기 차광 패턴이 형성된 기판 상에 산화물로 이루어진 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 각각 포함하는 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하고, 게이트 라인, 데이터 라인 및 전원라인을 형성하는 단계; 및
    상기 박막트랜지스터에 연결되는 화소 전극을 형성하는 단계를 포함하며,
    상기 차광 패턴은 상기 구동 박막트랜지스터 및 스위칭 박막트랜지스터의 하부에 형성하고,
    상기 차광 패턴은 차광 라인을 통해 인접한 화소부의 상기 차광 패턴들과 연결되고,
    상기 차광 라인을 통해 상기 차광 패턴에 연결된 정전압 드라이버를 더 포함하며, 상기 차광 패턴은 상기 정전압 드라이버를 통해 정전압이 인가되는 박막트랜지스터 어레이 기판의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제10 항에 있어서,
    상기 액티브층을 형성한 이후에 열처리 공정을 수행하고, 상기 열처리 공정은 300 내지 800℃에서 수행하는 박막트랜지스터 어레이 기판의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581393B2 (en) 2020-07-31 2023-02-14 Samsung Display Co., Ltd. Electronic apparatus

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102324614B1 (ko) * 2014-05-07 2021-11-12 엘지디스플레이 주식회사 표시장치
CN104064601B (zh) * 2014-06-30 2017-12-26 上海天马微电子有限公司 Tft、tft阵列基板及其制造方法、显示面板、显示装置
CN104157696B (zh) * 2014-07-16 2017-02-15 京东方科技集团股份有限公司 一种薄膜晶体管及制备方法、阵列基板、液晶显示装置
KR101640192B1 (ko) 2014-08-05 2016-07-18 삼성디스플레이 주식회사 디스플레이 장치
JP6446204B2 (ja) * 2014-08-27 2018-12-26 株式会社ジャパンディスプレイ 表示装置
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
KR102211066B1 (ko) * 2014-09-30 2021-02-03 엘지디스플레이 주식회사 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
KR102366568B1 (ko) * 2015-06-11 2022-02-25 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치
CN105097838B (zh) * 2015-07-16 2018-03-02 武汉华星光电技术有限公司 显示面板及薄膜晶体管阵列基板
CN105242468A (zh) * 2015-10-27 2016-01-13 深圳市华星光电技术有限公司 减少寄生电容的液晶显示面板以及其制作方法
KR102631445B1 (ko) * 2015-10-27 2024-01-31 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102456351B1 (ko) * 2015-12-17 2022-10-19 엘지디스플레이 주식회사 플렉시블 유기 발광 표시 장치
CN105977205B (zh) * 2016-05-10 2019-10-15 京东方科技集团股份有限公司 薄膜晶体管、阵列基板的制备方法、阵列基板及显示装置
KR102483843B1 (ko) * 2016-06-30 2022-12-30 엘지디스플레이 주식회사 표시패널 및 이를 이용한 표시장치
JP6169304B1 (ja) * 2016-07-07 2017-07-26 株式会社メイコー 立体配線基板、立体配線基板の製造方法、立体配線基板用基材
KR102612734B1 (ko) * 2016-07-29 2023-12-13 엘지디스플레이 주식회사 표시장치
TW202129966A (zh) * 2016-10-21 2021-08-01 日商半導體能源研究所股份有限公司 複合氧化物及電晶體
CN107204345B (zh) * 2017-05-23 2019-08-13 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN107170756B (zh) * 2017-05-24 2020-11-06 京东方科技集团股份有限公司 阵列基板、显示装置以及制备阵列基板的方法
US10802367B2 (en) 2017-07-05 2020-10-13 Electronics And Telecommunications Research Institute Display device
KR102384852B1 (ko) * 2017-12-22 2022-04-08 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
KR102586225B1 (ko) * 2017-12-28 2023-10-06 엘지디스플레이 주식회사 유기발광 표시 장치 및 이의 제조방법
US11529801B2 (en) * 2018-04-28 2022-12-20 Chengdu Boe Optoelectronics Technology Co., Ltd. Method of fabricating stretchable electronic device, stretchable electronic device, and stretchable display apparatus
KR102477477B1 (ko) 2018-05-02 2022-12-14 삼성디스플레이 주식회사 화소 유닛, 이를 포함하는 표시 장치 및 이의 구동 방법
US10916617B2 (en) 2018-05-04 2021-02-09 Samsung Display Co., Ltd. Display device
KR20190142471A (ko) 2018-06-15 2019-12-27 삼성디스플레이 주식회사 표시 장치
JP7256622B2 (ja) * 2018-09-26 2023-04-12 株式会社ジャパンディスプレイ 表示装置
KR102517126B1 (ko) * 2018-09-28 2023-04-03 삼성디스플레이 주식회사 표시 장치
JP7112930B2 (ja) * 2018-10-05 2022-08-04 株式会社ジャパンディスプレイ 表示装置
CN109638078B (zh) * 2018-11-09 2020-12-08 深圳市华星光电半导体显示技术有限公司 Tft的制备方法、tft、oled背板和显示装置
KR20200066500A (ko) * 2018-11-30 2020-06-10 삼성디스플레이 주식회사 표시장치
TWI682523B (zh) * 2019-01-22 2020-01-11 大陸商深圳市柔宇科技有限公司 陣列基板及有機發光二極體顯示裝置
CN110047853B (zh) * 2019-05-06 2021-04-13 合肥鑫晟光电科技有限公司 一种阵列基板、显示面板和显示装置
KR102652033B1 (ko) * 2019-08-07 2024-03-26 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20210085942A (ko) 2019-12-31 2021-07-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
CN113053912B (zh) * 2021-02-08 2022-09-06 昆山国显光电有限公司 阵列基板和显示面板
CN116210367A (zh) * 2021-09-30 2023-06-02 京东方科技集团股份有限公司 显示基板及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352955A (ja) * 2001-03-19 2002-12-06 Seiko Epson Corp 表示装置の製造方法及び表示装置並びに電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716580B2 (ja) * 1997-02-27 2005-11-16 セイコーエプソン株式会社 液晶装置及びその製造方法、並びに投写型表示装置
JP2001109404A (ja) * 1999-10-01 2001-04-20 Sanyo Electric Co Ltd Ｅｌ表示装置
JP4180018B2 (ja) * 2003-11-07 2008-11-12 三洋電機株式会社 画素回路及び表示装置
CN100419835C (zh) * 2003-11-07 2008-09-17 三洋电机株式会社 像素电路及显示装置
KR20060019099A (ko) * 2004-08-26 2006-03-03 삼성전자주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR101167304B1 (ko) * 2004-12-31 2012-07-19 엘지디스플레이 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
KR101242030B1 (ko) 2006-06-22 2013-03-11 엘지디스플레이 주식회사 유기전계발광 소자
KR20070122023A (ko) * 2006-06-23 2007-12-28 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
US7888669B2 (en) * 2006-11-13 2011-02-15 Georgia Tech Research Corporation Nitride/zinc oxide based light-emitting diodes
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
TWI617029B (zh) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
WO2011027656A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101272892B1 (ko) * 2009-11-11 2013-06-11 엘지디스플레이 주식회사 어레이 기판
US8902135B2 (en) * 2012-02-04 2014-12-02 Integrated Digital Technologies, Inc. Pixel structure of organic electroluminescence device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352955A (ja) * 2001-03-19 2002-12-06 Seiko Epson Corp 表示装置の製造方法及び表示装置並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581393B2 (en) 2020-07-31 2023-02-14 Samsung Display Co., Ltd. Electronic apparatus

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Publication number Publication date
CN103681751A (zh) 2014-03-26
US20140084286A1 (en) 2014-03-27
US10446711B2 (en) 2019-10-15
US10032953B2 (en) 2018-07-24
CN103681751B (zh) 2017-04-05
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TW201413975A (zh) 2014-04-01

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