CN116210367A - 显示基板及显示装置 - Google Patents

Abstract

本公开实施例提供一种显示基板和显示装置，属于显示技术领域，其可解决现有的第三晶体管电位漂移的问题。本公开实施例的显示基板包括衬底基板，设置在衬底基板上的驱动电路层、设置在驱动电路层背离衬底基板一侧的发光结构层、设置在驱动电路层靠近衬底基板一侧的屏蔽电极层；发光结构层包括多个发光器件；驱动电路层包括多个像素驱动电路；像素驱动电路中的至少部分晶体管为氧化物薄膜晶体管，至少部分晶体管为低温多晶硅薄膜晶体管；其中，屏蔽电极层在衬底基板上的正投影，与多个像素驱动电路的至少部分的第三晶体管在衬底基板上的正投影至少部分重叠。

Description

显示基板及显示装置 技术领域

本公开实施例属于显示技术领域，具体涉及一种显示基板及显示装置。

背景技术

有源矩阵有机电极发光二极管显示面板(Active Matrix Organic Light Emitting Diode，简称：AMOLED)的应用越来越广泛。AMOLED的像素显示器件为有机发光二极管(Organic Light-Emitting Diode,简称OLED)，AMOLED能够发光是通过驱动薄膜晶体管在饱和状态下产生驱动电流，该驱动电流驱动发光器件发光。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种具有屏蔽电极层的显示基板和显示装置。

第一方面，解决本发明本公开实施例技术问题所采用的技术方案是一种显示基板，其包括：衬底基板，设置在所述衬底基板上的驱动电路层、设置在所述驱动电路层背离所述衬底基板一侧的发光结构层、设置在所述驱动电路层靠近所述衬底基板一侧的屏蔽电极层；所述发光结构层包括多个发光器件；所述驱动电路层包括多个像素驱动电路；所述像素驱动电路中的至少部分晶体管为氧化物薄膜晶体管，至少部分晶体管为低温多晶硅薄膜晶体管；

其中，所述屏蔽电极层在所述衬底基板上的正投影，与所述多个像素驱动电路的至少部分的第三晶体管在所述衬底基板上的正投影至少部分重叠；

所述屏蔽电极层连接一固定电压端；

所述屏蔽电极层包括多个屏蔽电极；沿第一方向并排设置的所述屏蔽电 极电连接；沿第二方向并排设置的所述屏蔽电极电连接；多个屏蔽电极电连接形成网状结构；所述第一方向与所述第二方向相交。

在一些示例中，一个所述屏蔽电极在所述衬底基板上的正投影覆盖一个所述像素驱动电路的第三晶体管的有源层在所述衬底基板上的正投影。

在一些示例中，所述第三晶体管的有源层包括沟道区，和位于所述沟道区两侧的第一区和第二区；一个所述屏蔽电极在所述衬底基板上的正投影覆盖一个所述像素驱动电路的第三晶体管的所述沟道区在所述衬底基板上的正投影，并且与所述第一区和第二区在所述衬底基板上的正投影无重叠。

在一些示例中，所述屏蔽电极层通过第一电源线连接所述固定电压端；所述驱动电路层包括多个电路单元，至少一个所述电路单元包括像素驱动电路、第一屏蔽层连接电极和第二连接电极；所述屏蔽电极层通过过孔与所述第一屏蔽层连接电极连接；所述第一屏蔽层连接电极通过过孔与所述第二连接电极连接；所述第二连接电极通过过孔与所述第一电源线连接。

在一些示例中，所述屏蔽电极层包括多个屏蔽电极；一个所述屏蔽电极通过过孔与一个所述第一屏蔽层连接电极连接；一个所述第一屏蔽层连接电极通过过孔与一个所述第二连接电极连接；至少一个所述第二连接电极通过过孔与一条所述第一电源线连接。

在一些示例中，对于一个所述电路单元，连接所述屏蔽电极与所述第一屏蔽层连接电极的过孔在所述衬底基板上的正投影，与连接所述第一屏蔽层连接电极与所述第二连接电极的过孔在所述衬底基板上的正投影无重叠。

在一些示例中，所述屏蔽电极层通过第二电源线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述边框区包括至少一条第二电源线；所述屏蔽电极层位于所述边框区的部分通过过孔与所述至少一条第二电源线电连接。

在一些示例中，所述屏蔽电极层包括多个分布在所述边框区的第二屏蔽 层连接电极以及多个分布在显示区的屏蔽电极；多个所述屏蔽电极电连接，且多个所述屏蔽电极与多个所述第二屏蔽层连接电极电连接；多个所述第二屏蔽层连接电极通过过孔与至少一条第二电源线电连接。

在一些示例中，沿所述第一方向并排设置的所述屏蔽电极电连接；沿所述第二方向并排设置的所述屏蔽电极电连接；沿所述第一方向并排设置的所述第二屏蔽层连接电极电连接；最靠近所述边框区的一行所述屏蔽电极通过第一连接线与所述第二屏蔽层连接电极电连接；所述第一方向与所述第二方向相交。

在一些示例中，所述屏蔽电极层通过第一参考电压线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述边框区包括至少一条第一参考电压线；所述屏蔽电极层位于所述边框区的部分通过过孔与所述至少一条第一参考电压线电连接。

在一些示例中，在所述第一方向上相邻的两个所述屏蔽电极之间具有第一缺口部，和/或，在所述第二方向上相邻的两个所述屏蔽电极之间具有第二缺口部。

在一些示例中，所述第一缺口部在所述衬底基板上的正投影，与所述像素驱动电路的第四晶体管的有源层在所述衬底基板上的正投影无重叠；和/或，所述第二缺口部在所述衬底基板上的正投影，与所述像素驱动电路的第五晶体管的有源层在所述衬底基板上的正投影无重叠。

在一些示例中，一个所述屏蔽电极在所述衬底基板上的正投影覆盖一个所述像素驱动电路的存储电容的第一极板在所述衬底基板上的正投影。

在一些示例中，所述屏蔽电极在所述衬底基板上的正投影的边缘与所述第一极板在所述衬底基板上的正投影的边缘相共形。

在一些示例中，所述驱动电路层包括沿背离衬底基板方向依次设置的屏蔽电极层、第一半导体层、第一导电层、第二导电层、第二半导体层、第三 导电层、第四导电层和第五导电层；

所述屏蔽电极层包括多个屏蔽电极；一个屏蔽电极在所述衬底基板上的正投影覆盖一个像素驱动电路的第三晶体管的有源层在所述衬底基板上的正投影；

所述第一半导体层包括所述像素驱动电路中的第三晶体管的栅极、第四晶体管的栅极、第五晶体管的栅极、第六晶体管的栅极和第七晶体管的栅极；

所述第一导电层包括第一扫描线、发光控制线和所述像素驱动电路中的存储电容的第一极板；

所述第二导电层包括所述像素驱动电路的第一晶体管的第一栅极、第二晶体管的第一栅极和存储电容的第二极板、第二扫描线的第一部分、复位信号线的第一部分；

所述第二半导体层包括所述像素驱动电路的第一晶体管的有源层和第二晶体管的有源层；

所述第三导电层包括所述像素驱动电路的第一晶体管的第二栅极和第二晶体管的第二栅极、第二扫描线的第二部分、复位信号线的第二部分；

所述第四导电层包括多个连接电极，多个连接电极包括第二连接电极；

所述第五导电层包括第一初始信号线、第二初始信号线、第一电源线和数据线。

在一些示例中，所述屏蔽电极层通过第一电源线连接所述固定电压端；所述第一导电层还包括多个第一屏蔽层连接电极，或，所述第二导电层还包括多个第一屏蔽层连接电极；其中，

一个所述第一屏蔽层连接电极在所述衬底基板上的正投影，位于所述发光控制线与所述第一扫描线在所述衬底基板上的正投影之间；

一个所述屏蔽电极通过过孔与一个所述第一屏蔽层连接电极连接；一个所述第一屏蔽层连接电极通过过孔与一个第二连接电极连接；所述第二连接 电极通过过孔与所述第一电源线连接。

在一些示例中，所述屏蔽电极层通过第二电源线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述第四导电层包括至少一条位于所述边框区的第二电源线；所述屏蔽电极层位于所述边框区的部分通过过孔与所述至少一条第二电源线电连接；

其中，所述屏蔽电极层包括多个分布在所述边框区的第二屏蔽层连接电极，多个所述屏蔽电极分布在所述显示区；多个所述屏蔽电极电连接，且多个所述屏蔽电极与多个所述第二屏蔽层连接电极电连接；多个所述第二屏蔽层连接电极通过过孔与至少一条第二电源线电连接。

在一些示例中，所述屏蔽电极层通过第一参考电压线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述第四导电层还包括至少一条位于所述边框区的第一参考电压线；所述屏蔽电极层属于所述边框区的部分通过过孔与所述至少一条第一参考电压线电连接。

第二方面，本公开实施例提供一种显示装置，包括上述显示面板。

附图说明

图1a和图1b为一种显示基板的平面结构示意图。

图1c为一种示例性的显示基板的剖面结构示意图。

图2为一种示例性的像素驱动电路的示意图。

图3为本公开实施例的显示基板的版图。

图4为本公开实施例的显示基板的像素分布示意图。

图5为本公开实施例的显示基板的屏蔽电极层的版图。

图6为本公开实施例的显示基板的第一半导体层的版图。

图7为本公开实施例的显示基板的第一导电层的版图。

图8为本公开实施例的显示基板的第二导电层的版图。

图9为本公开实施例的显示基板的第二半导体层的版图。

图10为本公开实施例的显示基板的第三导电层的版图。

图11为本公开实施例的显示基板的第二导电层、第二半导体层和第三导电层的叠加后的版图。

图12为本公开实施例的显示基板的第四导电层的版图。

图13为沿图12中A-B方向的剖面图。

图14为本公开实施例的显示基板的第五导电层的版图。

图15为本公开实施例的显示基板的第四导电层和第五导电层叠加后的版图。

图16为本公开实施例的显示基板的第二导电层的另一种版图。

图17为本公开实施例的显示基板的屏蔽电极层的边框区的版图。

图18为本公开实施例的显示基板的屏蔽电极层的边框区与第四导电层的边框区叠加后的版图。

[根据细则26改正25.11.2021] 图19为本公开实施例的显示基板的像素定义层的版图。

图20为本公开实施例的显示基板的阳极层的版图。

具体实施方式

为使本领域技术人员更好地理解本发明本公开实施例的技术方案，下面结合附图和具体实施方式对本发明本公开实施例作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等 同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1a和图1b为一种显示基板的平面结构示意图。在示例性实施方式中，显示基板可以包括以矩阵方式排布的多个像素单元P，至少一个像素单元P可以包括一个出射第一颜色光线的第一子像素P1、一个出射第二颜色光线的第二子像素P2和二个出射第三颜色光线的第三子像素P3和第四子像素P4，四种子像素中的每一个子像素可以均包括电路单元和发光器件，电路单元可以包括扫描信号线、数据信号线、发光信号线和像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流。每个子像素中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。

在一些示例中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3和第四子像素P4可以是出射绿色光线的绿色子像素(G)。在示例性实施方式中，子像素发光区的形状可以是矩形、菱形、五边形或六边形。在一种示例性实施方式中，四个子像素可以采用正方形(Square)方式排列，形成GGRB像素排布，如图1a所示。在另一种示例性实施方式中，四个子像素可以采用钻石形(Diamond)方式排列，形成RGBG像素排布，如图1b所示。在其它示例性实施方式中，四个子像素可以采用水平并列或竖直并列等方式排列。在示例性实施方式中，像素单元可以包括三个子像素，三个子像素可以采用水平并列、竖直并列或品字等方式排列，本公开在此不做限定。

图1c为一种示例性的显示基板的剖面结构示意图，示意了显示基板三个子像素的结构。如图1c所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底一侧的发光结构层103以及设置在发光结构层103远离基底一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。

在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括多个信号线和像素驱动电路，像素驱动电路可以包括多个晶体管和存储电容，图1c中仅以一个驱动晶体管210和一个存储电容211为例进行示意。在本公开的一些实施例中，除了图1c中的驱动晶体管210之外，还可以包含由IGZO等金属氧化物作为有源层的晶体管；在这种情况下，驱动电路层102中至少还可以包括第二半导体层。

每个子像素的发光结构层103可以包括构成发光器件的多个膜层，多个膜层可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。

在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层和电子阻挡层可以有少量的交叠，或者可以是隔离的。

在示例性实施方式中，水平方向依次设置的多个子像素称为像素行，竖直方向依次设置的多个子像素称为像素列，多个像素行和多个像素列构成阵列排布的像素阵列。图2为一种示例性的像素驱动电路的示意图；如图2所示，像素驱动电路可以包括：驱动子电路1、第一复位子电路2、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、存储子电路6、第二复位子电路7、阈值补偿子电路8。其中，第一复位子电路2与驱动子电路1的控制端连接，且被配置为在复位控制信号的控制下对驱动子电路1的控制端进行复位。阈值补偿子电路8分别与驱动子电路1的控制端和第二端电连接，且被配置为对驱动子电路1进行阈值补偿。数据写入子电路4与驱动子电路1的第一端电连接，且被配置为在扫描信号的控制下将数据信号写入存储子电路。存储子电路8分别与驱动子电路1的控制端和第一电源端VDD电连接，且被配置为存储数据信号。第一发光控制子电路51a分别与第一电源端VDD以及驱动子电路1的第一端相连，且被配置为在发光控制信号的控制下实现驱动子电路1和第一电源端VDD间的连接导通或断开，第二发光控制子电路52b分别与驱动子电路1的第二端和发光器件OLED的第一极电连接，且被配置为在发光控制信号的控制下实现驱动子电路1和发光器件OLED之间的连接导通或断开。第二复位子电路7与发光器件OLED的第一极电连接，且被配置为在复位控制信号的控制下对驱动子电路1的控制端和发光器件OLED的第一极进行复位。

继续参照图2，第一复位子电路2包括第一晶体管T1，阈值补偿子电路 8包括第二晶体管T2，驱动子电路1包括第三晶体管T3，驱动子电路1的控制端包括第三晶体管T3的控制极，驱动子电路1的第一端包括第三晶体管T3的第一极，驱动子电路1的第二端包括第三晶体管T3的第二极。数据写入子电路4包括第四晶体管T4，存储子电路6包括存储电容Cst，第一发光控制子电路51a包括第五晶体管T5，第二发光控制子电路52b包括第六晶体管T6，第二复位子电路7包括第七晶体管T7。

在此需要说明的是，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，图2中的像素驱动电路以其中的第一晶体管T1和第二晶体管T2为N型晶体管(例如：氧化物薄膜晶体管)，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7采用P型晶体管(例如：低温多晶硅薄膜晶体管)为例进行说明。

另外，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。对于每个晶体管其均包括第一极、第二极和控制极；其中，控制极作为晶体管的栅极，第一极和第二极中的一者作为晶体管的源极，另一者作为晶体管的漏极；而晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中第一极为源极，第二极为漏极，所以本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。

继续参照图2，第四晶体管T4漏极的与第三晶体管T3的源极电连接，第四晶体管T4的源极被配置为与数据线Data电连接以接收数据信号Vdata，第四晶体管T4的栅极被配置为与第一扫描信号线G1电连接以接收扫描信号；存储电容Cst的第二极板与第一电源端VDD电连接，存储电容Cst的第一极板与第三晶体管T3的栅极电连接；第二晶体管T2的源极与第三晶体管T3的栅极电连接，第二晶体管T2的漏极与第三晶体管T3的漏极电连接， 第二晶体管T2的栅极被配置为与第二扫描信号线G2电连接以接收补偿控制信号；第一晶体管T1的源极被配置为与第一初始信号线Vinit1电连接以接收第一复位信号，第一晶体管T1的漏极与第三晶体管T3的栅极电连接，第一晶体管T1的栅极被配置为与复位信号端Re电连接以接收复位控制信号；第七晶体管T7的漏极被配置为与第一初始信号线Vinit1电连接以接收第一复位信号，第七晶体管T7的源极与发光器件OLED的第一极电连接，第七晶体管T7的栅极被配置为与复位信号端Re电连接以接收复位控制信号；第五晶体管T5的源极与第一电源端VDD电连接，第五晶体管T5的漏极与第三晶体管T3的源极电连接，第五晶体管T5的栅极被配置为与使能信号端EM电连接以接收发光控制信号；第六晶体管T6的源极与第三晶体管T3的漏极电连接，第六晶体管T6的漏极与发光器件OLED的第一极电连接，第六晶体管T6的栅极被配置为与使能信号端EM电连接以接收发光控制信号；发光器件OLED的第二电极与第一电源端VDD电连接。

例如，第一电源线和第二电源线之一为高压电源线，另一个为低压电源线。例如，如图2所示，第一电源线为电压源以输出恒定的第一电压，第一电压为正电压；而第二电源线可以为电压源以输出恒定的第二电压，第二电压为负电压等。例如，在一些示例中，第一电源端VDD可以接地。

继续参照图2，第五晶体管T5的栅极和第六晶体管T6的栅极可以分别连接不同的信号线，即连接不同的使能信号端，而两个使能信号端传输的信号相同，当然，第五晶体管T5的栅极和第六晶体管T6的栅极也可以电连接到同一条信号线，例如使能信号端EM，以接收相同的信号(例如，发光控制信号)，此时，显示基板可以只需要一个使能信号端，减少端口的数量。

需要说明的是，当第五晶体管T5和第六晶体管T6为不同类型的晶体管，例如，第五晶体管T5为P型晶体管，而第六晶体管T6为N型晶体管时，二者所接收的发光控制信号也可以不相同，本公开的实施例对此不作限制。在 本公开实施例中以第五晶体管T5和第六晶体管T6的栅极均连接使能信号端EM为例进行说明。

继续参照图2，由于第一晶体管T1和第七晶体管T7的开关特性相反，故二者的栅极电连接不同的复位信号线。在一些示例中，为了减少布线可以将本行第一晶体管T1的栅极所连接的复位信号线和上一行的第七晶体管T7的栅线所连接复位信号线复用。

例如，第一晶体管T1的源极和第七晶体管T7的漏极分别连接到第一初始信号线Vinit1和第二初始信号线Vinit2，第一初始信号线Vinit1和第二初始信号线Vinit2可以为直流参考电压端，以输出恒定的直流参考电压。第一初始信号线Vinit1和第二初始信号线Vinit2可以相同，例如第一晶体管T1的源极和第七晶体管T7的漏极连接到同一初始信号线。第一初始信号线Vinit1和第二初始信号线Vinit2可以为高压端，也可以为低压端，只要其能够提供第一复位信号和第一复位信号以对第三晶体管T3的栅极和发光元件的第一极进行复位即可，本公开对此不作限制。例如，第一晶体管T1的源极和第七晶体管T7的漏极可以均连接至复位电源信号线Vinit。

另外，图2所示的像素电路中的第一复位子电路2、阈值补偿子电路8、驱动子电路1、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、第二复位子电路7及存储子电路6仅为示意性的，第一复位子电路2、阈值补偿子电路8、驱动子电路1、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、第二复位子电路7及存储子电路6等子电路的具体结构可以根据实际应用需求进行设定，本公开的实施例对此不作具体限定。

需要说明的是，在本公开实施例中，子像素的像素电路除了可以为图2所示的7T1C(即七个晶体管和一个电容)结构之外，还可以为包括其他数量的晶体管和电容的电路结构，如7T2C结构、6T1C结构、6T2C结构或者 9T2C结构，本公开实施例对此不作限定。

在发明实施例中的发光器件可以是有机电致发光二极管(Organic Light Emitting Diode，OLED)。当然，发光器件还可以是微型无机发光二极管，进一步地，可以为电流型发光二极管，如微型发光二极管(Micro Light Emitting Diode，Micro LED)或者迷你发光二极管(Mini Light Emitting Diode，Mini LED)。发光器件的第一极和第二极中的一者为阳极，另一者为阴极；在本发明实施例中以发光器件OLED的第一极为阳极，第二极为阴极为例进行说明。

第一方面，如图3-图20所示，本公开实施例提供一种显示基板，其包括衬底基底，设置在衬底基板上的驱动电路层，设置在驱动电路层背离衬底基板一侧的发光结构层。其中，驱动电路层包括多个像素驱动电路。发光结构层包括多个发光器件，一个发光器件可以电连接一个像素驱动电路。其中，每个像素驱动电路中的至少部分晶体管为氧化物薄膜晶体管，至少部分晶体管为低温多晶硅薄膜晶体管。本公开实施例中的像素驱动电路可以采用图2所示的像素驱动电路，也即，第一晶体管T1和第二晶体管T2均可以采用N型管，且二者为氧化物薄膜晶体管，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均采用P型晶体管，且均采用低温多晶硅薄膜晶体管。

由于像素驱动电路中的晶体管，尤其是驱动晶体管(即图2的电路中的第三晶体管T3)容易产生电位漂移，因此，衬底基板上设置了屏蔽电极层，以避免驱动晶体管受到干扰，从而使驱动晶体管工作电压更稳定。为了达到上述效果，屏蔽电极层设置在驱动电路层靠近衬底基板一侧，且屏蔽电极层在衬底基板上的正投影，与驱动电路层的多个像素驱动电路的至少部分像素驱动电路的第三晶体管T3在所述衬底基板上的正投影至少部分重叠，进一步地，屏蔽电极层能够至少需要能够将第三晶体管T3的有源层完全覆盖，再通过将屏蔽电极层与固定电压端电连接，固定电压端能够给屏蔽电极层输 入恒定电压，从而能够避免驱动晶体管(第三晶体管T3)受到干扰。

需要说明的是，在本实施例提供的显示基板中，固定电压端可以为任意的可输入恒定电压的电压端，例如：第一电源端VDD、第二电源端VSS、参考电压端等。屏蔽电极层可以通过信号线与固定电压端相连，相应地，若固定电压端为第一电源端VDD，屏蔽电极层通过第一电源线与第一电源端VDD连接；若固定电压端为第二电源端VSS，屏蔽电极层通过第二电源线与第二电源端VSS连接；若固定电压端为参考电压端，屏蔽电极层通过第一参考电压线Vref与参考电压端连接。

在一些示例中，屏蔽电极层可以覆盖驱动电路层中的所有像素驱动电路的第三晶体管T3，也可以仅覆盖部分像素驱动电路的第三晶体管T3。进一步地，屏蔽电极层可以为面状电极，也可以包括多个屏蔽电极81，多个屏蔽电81位于多个像素驱动电路中每个像素驱动电路的第三晶体管T3的有源层靠近衬底基板的一侧，且一个屏蔽电极81在衬底基板上的正投影覆盖一个像素驱动电路的第三晶体管T3的有源层在衬底基板上的正投影，换言之，屏蔽电极81与第三晶体管T3的有源层一一对应设置。

结合图5所示，在本公开提供的显示基板中，多个屏蔽电极81可以按照各种方式排列，例如，可以按照阵列分布的方式排列，即多个屏蔽电极81分为沿第一方向X排列的多行屏蔽电极81和沿第二方向Y排列的多列屏蔽电极81，并且，沿第一方向X并排设置的屏蔽电极81电连接，沿第二方向Y并排设置的屏蔽电极81电连接，从而多个屏蔽电极81能够连成一片形成一体式的网状结构，进而能够减小屏蔽电极层整体的电阻，在屏蔽电极层接入恒定电压后，能够减小恒定电压随着传送距离增大的衰减，其中，第一方向X和第二方向Y相交，在一些示例中，第一方向X与第二方向Y相垂直，为了便于说明，以下皆以第一方向X与第二方向Y相垂直为例进行说明。

在一些示例中，第三晶体管T3的有源层包括沟道区和位于沟道区两侧 的第一区和第二区，一个屏蔽电极81在衬底基板上的正投影可以仅覆盖一个像素驱动电路的第三晶体管T3的沟道区在衬底基板上的正投影，并且与该第三晶体管T3的有源层的第一区和第二区在衬底基板上的正投影无重叠，也即本实施例中减小屏蔽电极81的布线面积，使屏蔽电极能覆盖第三晶体管T3的沟道区即可，通过减小屏蔽电极81的布线面积，能够减小屏蔽电极81与显示基板中其他导电膜层之间的寄生电容，且能够提高面板的透过率。

需要说明的是，上述以屏蔽电极层覆盖第三晶体管T3为例进行说明，但不对本公开构成限制，屏蔽电极层也可以覆盖像素驱动电路中的其他晶体管或全部晶体管，在此不做限定。

本公开提供的显示基板中，基于上述，需要给屏蔽电极层接入恒定电压，从而能够避免驱动晶体管受到干扰，接入恒定电压的实施方式具有多种，例如，屏蔽电极层通过过孔与第一电源线电连接，以给屏蔽电极层输入恒定的第一电源电压。

在一些示例中，驱动电路层包括多个电路单元，其中，至少一个电路单元包括像素驱动电路、第一屏蔽层连接电极24和第二连接电极63，参见图13，屏蔽电极层通过过孔(例如第一屏蔽层连接过孔Va1)与第一屏蔽层连接电极24连接,，第一屏蔽层连接电极24通过过孔(例如第二屏蔽层连接过孔Va2)与第二连接电极63连接，第二连接电极63通过过孔与第一电源线71连接。

进一步地，屏蔽电极层可以包括多个屏蔽电极81，且屏蔽电极81如上述形成网状结构，在屏蔽电极层通过第一电源线(或其他输入恒定电压的信号线)71与第一电源端VDD(或其他固定电压端)连接的实施例中，可以仅给一个屏蔽电极81输入第一电源电压，也可以给多个屏蔽电极81都输入第一电源电压，以增大屏蔽电极层的电压均一性。以给每个屏蔽电极81输入第一电源电压为例进行说明，一个屏蔽电极81通过过孔(例如第一屏蔽层连 接过孔Va1)与一个第一屏蔽层连接电极24连接，一个第一屏蔽层连接电极24通过过孔(例如第二屏蔽层连接过孔Va2)与一个第二连接电极63连接，位于同一列电路单元的第二连接电极可以连接同一条第一电源线71，换言之，至少一个第二连接电极63通过过孔(例如第十一过孔V11)与一条第一电源线71连接，第一电源线71连接第一电源端VDD。

在一些示例中，参见图7和图13，对于一个电路单元，连接屏蔽电极81与第一屏蔽层连接电极24的过孔(即第一屏蔽层连接过孔Va1)在衬底基板上的正投影，与连接第一屏蔽层连接电极24与第二连接电极63的过孔(即第二屏蔽层连接过孔Va2)在所述衬底基板上的正投影无重叠，即通过不同的过孔位置使屏蔽电极81→第一屏蔽层连接电极24→第二连接电极63相连接，以减少过孔连接失效的情况。

在一些示例中，参见图17-图18，屏蔽电极层也可以与其他输入恒定电压的固定电压端连接，例如屏蔽电极层通过第二电源线69与第二电源端VSS连接，以接收第二电源电压。具体地，显示基板包括显示区(图中未示出)和围绕显示区的边框区Sc。边框区Sc包括至少一条第二电源线69，屏蔽电极层位于边框区Sc的部分通过过孔(例如第三屏蔽层连接过孔Vb)与至少一条第二电源线69电连接，第二电源线69连接第二电源端VSS，以接收第二电源电压。若屏蔽电极层接入第二电源电压，则第一电源电压会向正电压值移动，从而能够减少第一电源电压和第二电源电压的跨压，进而能够降低功耗。

需要说明的是，第一电源线和第二电源线之一为高压电源线，另一个为低压电源线。例如，如图2所示，第一电源线为电压源以输出恒定的第一电源电压，第一电源电压为正电压；而第二电源线可以为电压源以输出恒定的第二电源电压，第二电源电压为负电压等。例如，在一些示例中，第二电源线所连接的第二电源端VSS可以接地。

结合图17所示，在一些示例中，屏蔽电极层包括多个分布在边框区Sc的第二屏蔽层连接电极84以及多个分布在显示区的屏蔽电极81。多个屏蔽电极81电连接，形成一体结构，且多个屏蔽电极81与多个第二屏蔽层连接电极84电连接，多个第二屏蔽层连接电极84通过过孔(例如第三屏蔽层连接过孔Vb)与至少一条第二电源线69电连接。

在一些示例中，结合图17、图18所示，沿第一方向X并排设置的屏蔽电极81电连接，沿第二方向Y并排设置的屏蔽电极81电连接，以形成网状结构，并且，沿分布在边框区Sc的第二屏蔽层连接电极84沿第一方向X并排设置并电连接。最靠近边框区Sc的一行屏蔽电极81通过连接该行屏蔽电极81并沿第二方向Y延伸的第一连接线85与边框区Sc中的第二屏蔽层连接电极84电连接，多个第二屏蔽层连接电极84通过过孔(例如第三屏蔽层连接过孔Vb)与至少一条第二电源线69电连接。

在一些示例中，继续参照图17、图18，屏蔽电极层还可以包括沿第一方向X延伸且设置在边框区的连接电极条83，多个第二屏蔽层连接电极84可以连接在连接电极条83上，连接电极条83再与第二电源线69同层设置且电连接的多个转移电极68连接。

与上述同理，屏蔽电极层还可以通过第一参考电压线Vref与参考电压端连接，以接收第一参考电压。本实施例与屏蔽电极层连接第二电源线的实施例同理，第一参考电压线Vref可以设置在边框区Sc内，再通过第二屏蔽层连接电极84连接屏蔽电极81，在此不再赘述。

在一些示例中，结合图5-图7所示，为了进一步减小屏蔽电极层的布线面积，在第一方向X上，相邻的两个屏蔽电极81之间具有第一缺口部A1，第一缺口部A1能够裸露出第四晶体管T4的有源层，也就是说，第一缺口部A1在衬底基板上的正投影，与像素驱动电路的第四晶体管T4的有源层在衬底基板上的正投影无重叠，从而也不会与第四晶体管T4的栅极或其他经过 该区域的信号线产生交叠，避免产生寄生电容；同理，在第二方向Y上，相邻的两个屏蔽电极之间也可以设置第二缺口部A2，第一缺口部A2能够裸露出第五晶体管T5的有源层，也就是说，第二缺口部在衬底基板上的正投影，与像素驱动电路的第五晶体管的有源层在衬底基板上的正投影无重叠，从而也不会与第五晶体管T5的栅极或其他经过该区域的信号线产生交叠，避免产生寄生电容，并且，能够增加面板的透过率。

在一些示例中，参见图5-图7，一个屏蔽电极81在衬底基板上的正投影覆盖一个像素驱动电路的存储电容Cst的第一极板22在衬底基板上的正投影，第一极板22与第三晶体管T3的有源层相重叠，从而第一极板22可以复用为第三晶体管T3的栅极。进一步地，屏蔽电极81在衬底基板上的正投影的边缘与第一极板22在衬底基板上的正投影的边缘相共形，也即屏蔽电极81的形状与第一极板22一致，且面积大致相同。需要说明的是，存储电容的第一极板22可以为矩形状，矩形状的角部可以设置倒角，从而屏蔽电极81的形状也可以是矩形桩，并且矩形状的角部可以设置倒角。

特别的是，在本公开实施例中至少一个电路单元还包括第一初始信号线和第二初始信号线，第一初始信号线和第二初始信号线中的至少一者包括沿第一方向X延伸的子信号线和沿第二方向Y延伸的子信号线，第一方向X和第二方向Y交叉设置。结合图8和图14所示，例如：第一初始信号线包括沿第一方向X延伸的第一子信号线31和沿第二方向Y延伸的第二子信号线73，且交叉设置的第一子信号线31和第二子信号线73电连接；和/或，第二初始化信号线包括沿第一方向X延伸的第三子信号线61和沿第二方向Y延伸的第四子信号线74，且交叉设置的第三子信号线61和第四子信号线74电连接。在以下描述中，以第一初始信号线包括沿第一方向X延伸的第一子信号线31和第二子信号线73，第二初始信号线包括第一方向X延伸的第三子信号线61和第四子信号线74为例进行描述。

在一些示例中，结合图4所示，驱动电路层上的多个电路单元沿第一方向X并排设置形成多个单元行10，多个单元行10在第二方向Y上并排设置；驱动电路层上的多个电路单元沿第二方向Y并排设置形成多个单元列20，多个单元列20在第一方向X上并排设置。其中，每个单元行10中均可以设置第一初始信号线的第一子信号线31和第二初始信号线的第三子信号线61。至少一个单元列20中，相邻的电路单元中第一初始信号线的第二子信号线73相互连接，第二初始信号线的第四子信号线74相互连接。第二子信号线73设置在间隔的单元列20中，同理，第四子信号线74也设置在间隔的单元列20中。也即，也即在第一方向X相邻设置的两条第二子信号线73之间，间隔有至少一个单元列20，同理在第一方向X相邻的两条第四子信号线74之间，间隔至少一个单元列20。

在一些示例中，如图4所示，显示基板中的多个子像素可以包括出射红色光线的红色子像素R、出射蓝色光线的蓝色子像素B、出射绿色光线的第一绿色子像素G1和出射绿色光线的第二绿色子像素G2。红色子像素R可以包括出射红色光线的红色发光器件和与红色发光器件连接的第一电路单元Q1，蓝色子像素B可以包括出射蓝色光线的蓝色发光器件和与蓝色发光器件连接的第二电路单元Q2，第一绿色子像素G1可以包括出射绿色光线的第一绿色发光器件和与第一绿色发光器件连接的第三电路单元Q3，第二绿色子像素G2可以包括出射绿色光线的第二绿色发光器件和与第二绿色发光器件连接的第四电路单元Q4，第一电路单元Q1、第二电路单元Q2、第三电路单元Q3和第四电路单元Q4构成一个电路单元组，至少一个电路单元组中的四个电路单元可以采用正方形(Square)方式排列，即四个电路单元排布在两个单元行10和两个单元列20中。本公开中所说的子像素，是指按照发光器件划分的区域，本公开中所说的电路单元，是指按照像素驱动电路划分的区域。在示例性实施方式中，子像素与电路单元两者的位置可以是对应的，或者， 子像素与电路单元两者的位置可以是不对应的。

在一些示例中，多个单元列20可以包括第一单元列20和第二单元列20，第一单元列20是指多个第一电路单元Q1和第二电路单元Q2形成的列，第二单元列20是指多个第三电路单元Q3和第四电路单元Q4形成的列。第一单元列20中的第一电路单元Q1和第二电路单元Q2沿着第二方向Y交替设置，第二单元列20中的第三电路单元Q3和第四电路单元Q4沿着第二方向Y交替设置。

在一种示例中，第一初始信号线的第二子信号线73和第二初始信号线的第四子信号线74可以设置在第一单元列20中。例如，第N单元列20和第N+2单元列20为第一单元列20，第N+1单元列20和第N+3单元列20可以为第二单元列20，则第二初始信号线可以设置在第N单元列20、第N+2单元列20、第N+4单元列20、……，第二初始信号线每隔一第二单元列20一重复。

在另一种示例中，第一初始信号线的第二子信号和第二初始信号线的第四子信号线74可以设置在第二单元列20中。例如，第N单元列20和第N+2单元列20为第一单元列20，第N+1单元列20和第N+3单元列20可以为第二单元列20，则第二初始信号线可以设置在第N+1单元列20、第N+3单元列20、第N+5单元列20、……，第二初始信号线每隔一第一单元列20一重复。

在又一种示例性中，第一初始信号线的第二子信号和第二初始信号线的第四子信号线74可以设置在第一单元列20和第二单元列20中。

在一些示例中，如图14所示，显示基板的电路单元中不仅包括上述结构，还包括第一电源线71和数据线72，第一电源线71被配置为接收电源信号(例如第一电源电压)的信号线，数据线72被配置为接收数据电压信号的信号线。至少一个单元列20，相邻设置的电路单元中的第一电源线71相互 连接，数据线72相互连接。第一电源线71包括沿第一方向X上相对设置的第一侧(左侧)和第二侧(右侧)，相邻设置的单元列20中的一者中的数据线72位于其内的第一电源线71的第一侧，则另一者中的数据线72则位于其内的第一电源线71的第二侧；或者，相邻设置的单元列20中的一者中的数据线72位于其内的第一电源线71的第二侧，则另一者中的数据线72则位于其内的第一电源线71的第一侧。与此同时，在单元列20中，第一初始信号线的第二子信号线73和第二初始信号线的第四子信号线74位于第一电源线71在第一方向X上的同一侧，且与数据线72位于第一电源线71在第一方向X上的不同侧，也即在该单元列20中，第二子信号线73和第四子信号线74位于第一电源线71的第一侧，此时数据线72则位于第一电源线71的第二侧，或者第二子信号线73和第四子信号线74位于第一电源线71的第二侧，此时数据线72则位于第一电源线71的第一侧。

在一些示例中，第N单元列20中的第一电源线71和第N+1单元列20中的第一电源线71之间设置两条数据线72(其中一条数据线72为第N单元列20中的，另一条为第N+1单元列20中)，第N+1单元列20中的第一电源线71和第N+2单元列20中的第一电源线71之间设置第二子信号线73和第四子信号线74(第N+1单元列20中的)。

在一些示例中，结合图4、图14所示，驱动电路层包括沿所述第一方向X并排设置的多个单元结构100；每个单元结构100包括相邻设置的两个单元列20；例如：每个单元结构100包括相邻设置的第一单元列20和第二单元列20。在一些示例中，在第一方向X相邻的两个单元列20中的第一电源线71，以第二方向Y对对称轴呈镜像对称设置，也即每个单元结构100中两条第一电源线71镜像对称设置。电路单元中的第一电源线71包括沿第二方向Y延伸、且相互电连接的第一线段71-1和第二线段71-2；在单元列20中，相邻设置的所述电路单元中的一者的第一电源线71的第一线段71-1与另一 者的第二线段71-2电连接；在单元结构100中，在所述第一方向X上相邻设置的所述第二线段71-2之间的间距小于相邻设置的所述第一线段71-1之间的间距；每个单元结构100中，在第一方向X上相邻设置的第二线段71-2短接，在该种情况下，各条第一电源线71形成类似导电网格结构，以此可以降低电阻。

另外，需要说明的是，每个电路单元中的第一电源线71的第一线段71-1和第二线段71-2之间通过连接线段71-3电连接，该连接线段71-3的延伸方向与第二方向Y形成的夹角小于90°，例如该夹角为30°、45°、60°等等。第一电源线71的第一线段71-1、第二线段71-2和连接线段71-3的线宽可以相同，也可以不同，在一些示例中，第一线段71-1的线宽大于第二线段71-2和连接线段71-3的线宽。

在一些示例中，如图3-图20所示，在垂直于显示基板的平面内，驱动电路层可以包括沿背离衬底基板方向依次设置的屏蔽电极层、第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层。屏蔽电极层可以包括多个屏蔽电极81，若屏蔽电极层连接第二电源线或第一参考电压线，还可以包括第二屏蔽层连接电极84和第一连接线85；第一半导体层包括像素驱动电路中的第三晶体管T3的有源层11、第四晶体管T4的有源层12、第五晶体管T5的有源层13、第六晶体管T6的有源层14和第七晶体管T7的有源层15；第一导电层包括第一扫描线21、发光控制线23和像素驱动电路中的存储电容的第一极板22、第一屏蔽层连接电极24；第二导电层包括像素驱动电路的第一晶体管T1的第一栅极、第二晶体管T2的第一栅极和存储电容Cst的第二极板34、第二扫描线G2的第一部分33、复位信号线Re的第一部分32、第一子信号线31；第二半导体层包括像素驱动电路的第一晶体管T1的有源层41和第二晶体管T2的有源层42；第三导电层包括像素驱动电路的第一晶体管T1的第二栅极和第二晶体管T2的第二 栅极、第二扫描线G2的第二部分52、复位信号线Re的第二部分51；第四导电层包括第三子信号线61和多个连接电极，若屏蔽电极层连接第二电源线或第一参考电压线，还可以包括多个转移电极68和第二电源线69；第五导电层包括第一初始信号线Vinit1的第二子信号线73和第二初始信号线Vinit2的第四子信号线74。

需要说明的是，结合图7所示，在第一导电层中，存储电容的第一极板22可以为矩形状，矩形状的角部可以设置倒角，第一极板22在基底上的正投影与第三晶体管T3的有源层11在衬底基底上的正投影存在重叠区域。在示例性实施例中，第一极板22可以同时作为存储电容Cst的一个极板和第三晶体管T3的栅极。第一扫描线21与第四晶体管T4的有源层12相重叠的区域21-1作为第四晶体管T4的栅极。发光控制线23与第五晶体管T5的有源层13相重叠的区域23-1作为第五晶体管T5的栅极，发光控制线23与第六晶体管T6的有源层14相重叠的区域作为第六晶体管T6的栅极。

在第一导电层中，继续参见图7，第一屏蔽层连接电极24在衬底基板上的正投影，可以位于发光控制线23与第一扫描线21在衬底基板上的正投影之间，且位于发光控制线23在衬底基板上的正投影背离第一极板22在衬底基板上的正投影的一侧，当然，对于多个第一屏蔽层连接电极24，多个第一屏蔽层连接电极24可以设置在第一导电层中的不同位置，具体的不做限制。

进一步地，每个第一屏蔽层连接电极24在衬底基板上的正投影，与两个过孔在衬底基板上的正投影相交叠，所述两个过孔分别为第一屏蔽层连接过孔Va1和第二屏蔽层连接过孔Va2，第一屏蔽层连接过孔Va1贯穿屏蔽电极层与第一导电层之间的绝缘层，屏蔽电极层中的屏蔽电极81通过第一屏蔽层连接过孔Va1与第一屏蔽层连接电极24连接，第二屏蔽层连接过孔Va2贯穿第一导电层与第四导电层之间的绝缘层，第一屏蔽层连接电极24通过第二屏蔽层连接过孔Va2与第四导电层中的第二连接电极63连接，第二连接 电极63通过过孔与第一电源线71连接，且连接在第一电源线71的第二线段71-2上(由背离衬底方向依次连接，屏蔽电极81→第一屏蔽层连接电极24→第二连接电极63→第一电源线71)。

在一些示例中，参见图7、图16，上述第一屏蔽层连接电极24也可以设置在第二导电层中，同理，在本实施例中，第一屏蔽层连接电极24在衬底基板上的正投影，可以位于发光控制线23与第一扫描线21在衬底基板上的正投影之间，且位于发光控制线23在衬底基板上的正投影背离第一极板22在衬底基板上的正投影的一侧，也就是说，图7和图16的实施例的不同在于第一屏蔽层连接电极24设置在第一导电层或第二导电层中，但对于层结构所在平面，第一屏蔽层连接电极24的设置位置不变(即在衬底基板上的正投影的位置不变)。

进一步地，每个第一屏蔽层连接电极24在衬底基板上的正投影，与两个过孔在衬底基板上的正投影相交叠，所述两个过孔分别为第一屏蔽层连接过孔Va1和第二屏蔽层连接过孔Va2，第一屏蔽层连接过孔Va1贯穿屏蔽电极层与第二导电层之间的绝缘层，屏蔽电极层中的屏蔽电极81通过第一屏蔽层连接过孔Va1与第一屏蔽层连接电极24连接，第二屏蔽层连接过孔Va2贯穿第二导电层与第四导电层之间的绝缘层，第一屏蔽层连接电极24通过第二屏蔽层连接过孔Va2与第四导电层中的第二连接电极63连接，第二连接电极63通过过孔与第一电源线71连接，且连接在第一电源线71的第二线段71-2上(由背离衬底方向依次连接，屏蔽电极81→第一屏蔽层连接电极24→第二连接电极63→第一电源线71)。同理，第一屏蔽层连接电极24也可以设置在第三导电层中，其他结构均与上述相同，在此不做赘述。

在一些示例中，如图12、图14和图15所示，第四导电层不仅包括上述结构，还可以包括多个第一连接电极62，第一初始信号线Vinit1的第一子信号线31通过过孔与第一晶体管T1的有源层41的第一区(源极)电连接； 第一晶体管T1的有源层41的第一区通过过孔与第一连接电极62电连接；第一连接电极62通过过孔与第二子信号线73电连接(由背离衬底方向依次连接，第一子信号线31→第一晶体管的有源层41的第一区→第一连接电极62→第二子信号线73)。

在一些示例中，图12、图14和图15所示，第五导电层包括第一电源线71，第四导电层还包括每个所述单元结构100中的多个第二连接电极63，在单元结构100中，一个第二连接电极63通过过孔将在第一方向X上相邻设置的第一电源线71的第二线段71-2电连接。如图X所示，第二连接电极63包括两个倒角，之所以如此设置是为了为其他结构预留空间。对于第二连接电极63的形状也可以进行变换，例如采用圆形、正多边形等。

在一些示例中，图12、图14和图15所示，第五导电层还包括数据线72，第四导电层还包括多个第三连接电极64；每个电路单元中，像素驱动电路的第四晶体管的有源层12的第一区(源极)通过过孔与所述第三连接电极64连接；第三连接电极64通过过孔与数据线72连接(由背离衬底方向依次连接，第四晶体管的有源层12的第一区→第三连接电极64→数据线72)。

在一些示例中，如图12所示，第四导电层还包括多个第四连接电极65；在每个电路单元中，第四连接电极65通过过孔与像素驱动电路中的第三晶体管的栅极连接；像素驱动电路中的第一晶体管的有源层41的第二区(漏极)和第二晶体管的第一区(源极)通过过孔与第四连接电极65电连接。例如：第四连接电极65的延伸方向与第二方向Y具有一定的夹角，其具有在其延伸方向上相对设置的第一端和第二端，第四连接电极65的第一端通过过孔与第三晶体管的栅极连接，第四连接电极65的第二端通过第一晶体管的有源层41的第二区和第二晶体管的第一区。

在一些示例中，如图12所示，第四导电层还包括多个第五连接电极66，在每个电路单元中，第五连接电极66通过过孔与像素驱动电路中的第三晶体 管有源层的第二区(漏极)电连接，像素驱动电路中的所述第二晶体管的有源层42的第二区(漏极)通过过孔与第五连接电极66电连接。在一些示例中，如图11-13所示，第四导电层还包括第六连接电极67，第五导电层还包括第七连接电极75，在每个电路单元中，第六连接电极67通过过孔与第六晶体管的有源层14的第二区(漏极)电连接；第六连接电极67通过过孔与第七连接电极75电连接；发光器件的阳极通过过孔与第七连接电极75电连接(由背离衬底方向依次连接，第六晶体管的有源层14的第二区→第六连接电极67→第七连接电极75→发光器件的阳极)。

需要说明的是，在图6-图18所示出的电路结构版图中，类似于图7中的O结构，代表在该位置设有用于实现不同导电层之间电性连接的过孔，不一定会跟对应图层中的导电结构同层设置。

在一些示例中，驱动电路层还可以包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层和第七绝缘层。第一绝缘层设置在衬底基板与屏蔽电极层之间，第二绝缘层设置在第一半导体层与第一导电层之间，第三绝缘层设置在第一导体层和第二导体层之间，第四绝缘层设置在第二导电层和第二半导体层之间，第五绝缘层设置在第二半导体层和第三导电层之间，第六绝缘层设置在第四导电层和第三导电层之间，第七绝缘层设置在第四导电层和第五导电层之间。下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案 化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

本公开实施例的驱动电路层的制备过程可以包括如下操作。

(1)形成屏蔽电极层图案。在一些示例中，形成屏蔽电极层图案可以包括在衬底基板上沉积屏蔽电极81材料薄膜，通过图案化工艺对屏蔽电极81材料薄膜进行图案化，形成屏蔽电极层，如图5所示。

在一些示例中，屏蔽电极层的多个屏蔽电极81可以为块状结构，例如，方形块、圆形块、正多边形块等。在本公开实施例中并不对屏蔽电极81的形状进行限定，只要屏蔽电极81在衬底基板上的正投影，能够将后续所形成的像素驱动电路中的第三晶体管的有源层11在衬底基板上的正投影覆盖即可。

若屏蔽电极层从边框区Sc连接第二电源线或第一参考电压线，形成屏蔽电极层图案可以包括在衬底基板上沉积屏蔽电极81、第二屏蔽层连接电极84、第一连接线85、连接电极条83的材料薄膜，通过图案化工艺对屏蔽电极81、第二屏蔽层连接电极84、第一连接线85、连接电极条83进行图案化，形成屏蔽电极层，如图17所示。

(2)形成第一半导体图案。在一些示例中，形成第一半导体图案可以包括在前述图案的衬底基板上，依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的第一半导体层，如图6所示。

在一些示例中，每个电路单元的第一半导体层可以包括第三晶体管的有源层11至第七晶体管的有源层15，且第三晶体管的有源层11至第七晶体管的有源层15为一体结构。

在一些示例中，第M行电路单元中的第四晶体管的有源层12位于本电路单元的第三晶体管的有源层11远离第M+1行电路单元的一侧，第五晶体管的有源层13、第六晶体管的有源层14和第七晶体管的有源层15位于本电路单元的第三晶体管的有源层11靠近第M+1行电路单元的一侧，且第七晶体管的有源层15位于第五晶体管的有源层13、第六晶体管的有源层14远离第三晶体管的有源层11的一侧。

在一些示例中，第三晶体管的有源层11呈“几”字形，第四晶体管的有源层12和第五晶体管的有源层13的形状可以呈“1”字形，第六晶体管的有源层14的形状可以呈“L”字形，第七晶体管的有源层15形状可以呈“7”字形。

在一些示例中，每个晶体管的每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。第三晶体管的有源层11的第一区同时作为第四晶体管的有源层12的第二区和第五晶体管的有源层13的第二区，第三晶体管的有源层11的第二区同时作为第六晶体管的有源层14的第一区，第六晶体管的有源层14的第二区同时作为第七晶体管的有源层15的第二区。在一些示例中，第四晶体管的有源层12的第一区和第五晶体管的有源层13的第一区单独设置。

(3)形成第一导电层图案。在一些示例中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，第一导电层图案至少包括：第一扫描线21、发光控制线23、存储电容的第一极板22和第一屏蔽 层连接电极24，如图7所示。

第一扫描线21和发光控制线23沿第一方向X延伸。第M行电路单元中的第一扫描线21位于本行电路单元的存储电容的第一极板22远离第M+1行电路单元的一侧，发光控制线23可以位于本电路单元的第一极板22靠近第M+1行电路单元的一侧。

在一些示例中，存储电容的第一极板22可以为矩形状，矩形状的角部可以设置倒角，第一极板22在基底上的正投影与第三晶体管的有源层11在衬底基底上的正投影存在重叠区域。在示例性实施例中，第一极板22可以同时作为存储电容的一个极板和第三晶体管的电极。第一扫描线21与第四晶体管的有源层12相重叠的区域21-1作为第四晶体管的栅极。发光控制线23与第五晶体管的有源层13相重叠的区域23-1作为第五晶体管的栅极，发光控制线23与第六晶体管的有源层14相重叠的区域作为第六晶体管的栅极。

(4)形成第二导电层图案。在一些示例中，形成第二导电层图案可以包括：在形成前述图案的衬底基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，第二导电层图案至少包括：第一初始信号线Vinit1的第一子信号线31、复位信号线的第一部分32、第二扫描线的第一部分33、存储电容的第二极板34、极板连接线，如图8所示。在一些示例中，还包括形成第一屏蔽层连接电极24的图案。

第一子信号线31、复位信号线的第一部分32、第二扫描线的第一部分33沿第一方向X延伸，第M行电路单元中的第一子信号线31、第二扫描线的第一部分33和复位信号线的第一部分32均位于本行电路单元中存储电容的第二极板34远离第M+1行电路单元的一侧，本行电路单元中的第一子信号线31和复位信号线的第一部分32均位于本行电路单元中第二扫描线的第一部分33远离存储电容的第二极板34的一侧，且复位信号线位于第一子信 号线31和第二扫描线的第一部分33。

在一些示例中，第二极板34的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板34在衬底基底上的正投影与第一极板22在衬底基底上的正投影存在重叠区域，第一极板22和第二极板34构成像素驱动电路的存储电容。第二极板34上设置有开口34-1，开口34-1可以位于第二极板34的中部。开口可以为矩形，使第二极板34形成环形结构。开口34-1暴露出覆盖第一极板22的第三绝缘层，且第一极板22在基底上的正投影包含开口在基底上的正投影。在示例性实施例中，开口配置为容置后续形成的第一过孔V1，第一过孔V1位于开口内并暴露出第一极板22，使后续形成的第一晶体管的第二极与第一极板22连接。

在一些示例中，极板连接线设置在第一方向X上或第一方向X的反方向上相邻电路单元的第二极板34之间，极板连接线的第一端与本电路单元的第二极板34连接，极板连接线的第二端沿着第一方向X或者第一方向X的反方向延伸，并与相邻电路单元的第二极板34连接，即极板连接线配置为使一单元行10上相邻电路单元的第二极板34相互连接。在一些示例中，通过极板连接线可以使一单元行10中多个电路单元的第二极板34形成相互连接的一体结构，一体结构的第二极板34可以复用为电源信号线，保证一单元行10中的多个第二极板34具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在一些示例中，像素驱动电路中的第一晶体管和第二晶体管采用双栅结构，复位信号线的第一部分32与待形成第一晶体管的有源层41相重叠的区域作为第一晶体管的第一栅极；例如：复位信号线的第一部分32上设置有向第二扫描信号线一侧凸起的栅极块32-1，该栅极块32-1用作第一晶体管的第一栅极。第二扫描线的第一部分33与待形成第二晶体管的有源层42相重叠的区域作为第二晶体管的第一栅极；例如：第二扫描线的第一部分33上设置 有多个凸起的栅极块33-1，该栅极块33-1用作第二晶体管的第一栅极。

(5)形成第二半导体层图案。在一些示例中，形成第二半导体层图案的步骤包括：在形成前述图案的衬底基板上，沉积第四绝缘层薄膜和第二半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，以及设置在第四绝缘层上的第二半导体层，如图9所示。

在一些示例中，第M行的电路单元中的第一晶体管的有源层41和第二晶体管的有源层42位于本行电路单元中的第三晶体管的有源层11远离第M+1行的电路单元的一侧。

在一些示例中，每个电路单元的第二半导体层包括第一晶体管的有源层41和第二晶体管的有源层42。在一些示例中，第一晶体管的第二区同时作为第二晶体管的第一区。

在一些示例中，第一晶体管的有源层41和第二晶体管的有源层42的形状可以呈“1”字形。

(6)形成第三导电层图案。在一些示例中，形成第三导电层图案可以包括：在形成前述图案的衬底基底上，依次沉积第五绝缘薄膜和第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成覆盖第二半导体层的第五绝缘层，以及设置在第五绝缘层上的第三导电层图案，第二导电层图案至少包括：复位信号线的第二部分51和第二扫描线的第二部分52，如图10所示。在一些示例中，还包括形成第一屏蔽层连接电极24的图案。

复位信号线的第二部分51和第二扫描线的第二部分52沿第一方向X延伸，复位信号线的第二部分51与复位信号线的第一部分32的图形相同，或者大致相同。进一步的，复位信号线的第二部分51和与之相对设置的复位信号线的第一部分32在衬底基板的正投影大致重合；第二扫描线的第二部分52和与之相对设置的第二扫描线的第一部分33在衬底基板的正投影大致重合。

在一些示例中，复位信号线的第二部分51与第一晶体管的有源层41相重叠的区域作为第一晶体管的第二栅极，也即形成第一晶体管的双栅结构。第二扫描线的第二部分52与第二晶体管的有源层42相重叠的区域作为第二晶体管的第二栅极，也即形成第二晶体管的双栅结构。

(7)形成第六绝缘层图案。在一些示例中，形成第六绝缘层图案可以包括：在形成前述图案的基底上，沉积第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第二导电层的第六绝缘层，每个电路单元中设置有多个过孔，多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第一屏蔽层连接过孔Va1和第二屏蔽层连接过孔Va2。

结合图12所示，第一过孔V1在衬底基板上的正投影位于第一晶体管的有源层41的第一区在衬底基板上的正投影的范围之内，第一过孔V1内的第五绝缘层和第六绝缘层被刻蚀掉，裸露出第一晶体管的有源层41的第一区。第一过孔V1被配置为将后续形成的第一连接电极62与第一晶体管的第一区电连接。

在一些示例中，第二过孔V2在衬底基板上的正投影位于第四晶体管的有源层12的第一区在衬底基板上的正投影的范围之内，第二过孔V2内的第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层被刻蚀掉，裸露出第四晶体管的有源层12的第一区。第二过孔V2被配置为将后续形成的第三连接电极64与第四晶体管的有源层12的第一区电连接。

在一些示例中，第三过孔V3位于第二极板34的开口内，第三过孔V3在衬底基板上的正投影位于第三晶体管的栅极在衬底基板上的正投影的范围之内。第三过孔V3内的第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层被刻蚀掉，裸露出存储电容的第一极板22的表面。第三过孔V3被配置将后续形成的第四连接电极65与存储电容的第一极板22连接。

第四过孔V4在衬底基板上的正投影位于第一晶体管的有源层41的第二区和第二晶体管的第一区在衬底基板上的正投影的范围之内。第四过孔V4内的第五绝缘层和第六绝缘层被刻蚀掉，裸露出第一晶体管的有源层41的第二区和第二晶体管的第一区。第四过孔V4被配置为将后续形成的第四连接电极65与第一晶体管的有源层41的第二区和第二晶体管的第一区，以实现像素驱动电路中的存储电容的第一极板22(第三晶体管的栅极)与第一晶体管的漏极、与第二晶体管的源极通过第四连接电极65电连接。

在一些示例中，第五过孔V5在衬底基板上的正投影位于第三晶体管的有源层11的第二区在衬底基板的正投影的范围之内，第五过孔V5内的第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层被刻蚀掉，裸露出第三晶体管的有源层11的第二区。第五过孔V5被配置将后续形成的第五连接电极66与第三晶体管的第二区电连接。

第六过孔V6在衬底基板上的正投影位于第二晶体管的有源层42的第二区在衬底基板的正投影的范围之内，第六过孔V6内的第五绝缘层和第六绝缘层被刻蚀掉，裸露出第二晶体管的第二区。第六过孔V6被配置为将后续形成的第五连接电极66与第二晶体管的有源层42的第二区电连接，以实现第三晶体管的漏极和第二晶体管的漏极通过第五连接电极66电连接。

在一些示例中，第七过孔V7在衬底基板上的正投影位于第六晶体管的有源层14的第二区在衬底基板上的正投影的范围之内。第七过孔V7内的第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层被刻蚀掉，裸露出第六晶体管的有源层14的第二区。第七过孔V7被配置为将后续形成的第六连接电极67与第六晶体管的有源层14的第二区电连接。

在一些示例中，第八过孔V8在衬底基板上的正投影位于存储电容的第二极板34在衬底基板上的正投影范围之内。第八过孔V8内的第四绝缘层、第五绝缘层和第六绝缘层被刻蚀掉，裸露出存储电容的第二极板34的表面。 第八过孔V8被配置为将后续形成第二连接电极63与存储电容的第二极板34电连接。

(7)形成第四导电层图案。一些示例中，形成第四导电层图案可以包括：在形成前述图案的衬底基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第六绝缘层上的第四导电层的图形。第四导电层至少包括：第一连接电极62、第二连接电极63、第三连接电极64、第四连接电极65、第五连接电极66、第六连接电极67和第二初始信号线Vinit2的第三子信号线61，如图12所示。

在一些示例中，第二初始信号线Vinit2的第三子信号线61的延伸方向为第一方向X。第M行电路单元中的第三子信号线61位于本行电路单元中的第一子信号线31靠近第M+1行电路单元的一侧。

在一些示例中，第M行第N个电路单元中的第一连接电极62和第M行第N+1个电路单元中的第一连接电极62连接为一体结构。第一连接电极62覆盖第一连接过孔，被配置将第一初始信号线Vinit1的第一子信号线31和后续形成的第二子信号线73电连接。

在一些示例中，第二连接电极63为一块状结构，被配置为将后续形成第一电源线71短接，以降低电阻。在第一方向X上每两个相邻的电路单元中的第二连接电极63连接为一体结构。第二连接电极63覆盖第八过孔V8，将存储电容的第二极板34与后续型号才的第一电源线71连接。

在一些示例中，第三连接电极64可以为一衬垫结构，一个第三连接电极64覆盖一个第二过孔V2，也即第三连接电极64与第二过孔V2一一对应设置，被配置为将第四晶体管的有源层12的第一区(源极)与后续形成的数据线72电连接。

在一些示例中，第四连接电极65覆盖第三过孔V3和第四过孔V4，被配置为通过第三过孔V3和第四过孔V4将像素驱动电路中的存储电容的第一 极板22(第三晶体管的栅极)与第一晶体管的有源层41的第二区(漏极)、与第二晶体管的有源层42的第一区(源极)电连接。

在一些示例中，第五连接电极66覆盖第五过孔V5和第六过孔V6，被配置为通过第五过孔V5和第六过孔V6将像素驱动电路中的第三晶体管的有源层11的第二区(漏极)与第二晶体管的有源层42的第二区(漏极)电连接。

在一些示例中，第六连接电极67覆盖第七过孔V7，被配置为通过第七过孔V7将第六晶体管的有源层14的第二区(漏极)与后续形成的发光器件的阳极电连接。

(8)形成第七绝缘层图案。在一些示例中，形成第七绝缘层图案可以包括：在形成前述图案的基底上，沉积第七绝缘薄膜，采用图案化工艺对第七绝缘薄膜进行图案化，形成覆盖第三导电层的第七绝缘层，每个电路单元中设置的多个过孔还包括：第九过孔V9、第十过孔V10、第十一过孔V11、第十二过孔V12和第十三过孔V14。

结合图14和15所示，第九过孔V9在衬底基板上的正投影在第一连接电极62在衬底基板上的正投影的范围之内，第九过孔V9内的第七绝缘层被刻蚀掉，裸露出第一连接电极62。第九过孔V9被配置为将后续形成的第一初始信号线Vinit1的第二子信号线73与第一连接电极62电连接，以实现第一初始信号线Vinit1的第一子信号线31与第二子信号线73的电连接。

在一些示例中，第十过孔V10在衬底基板上的正投影在第二初始信号线Vinit2的第三子信号线61在衬底基板的正投影的范围之内。第十过孔V10内的第七绝缘层被刻蚀掉，裸露出第二初始信号线Vinit2的第三子信号线61。第十过孔V10被配置为将后续形成的第二初始信号线Vinit2的第四子信号线74与第一连接电极62电连接，以实现第二初始信号线Vinit2的第三子信号线61与第二四子信号线的电连接。

在一些示例中，第十一过孔V11在衬底基板上的正投影覆盖第二连接电极63在衬底基板上的正投影的范围之内。第十一过孔V11内的第七绝缘层被刻蚀掉，裸露出第二连接电极63。第十一过孔V11被配置为将后续形成的第一电源线71与第二连接电极63电连接形成导电网格结构，同时实现第一电源线71与存储电容的第二极板34的电连接。

在一些示例中，第十二过孔V12在衬底基板上的正投影覆盖第三连接电极64在衬底基板的正投影的范围之内。第十二过孔V12内的第七绝缘层被刻蚀掉，裸露出第三连接电极64。第十二过孔V12被配置为将后续形成的数据线72与第三连接电极64电连接，以实现第四晶体管的有源层12的第一区(源极)与数据线72电连接。

在一些示例中，第十三过孔V14在衬底基板上的正投影覆盖第六连接电极67在衬底基板的正投影的范围之内。第十三过孔V14内的第七绝缘层被刻蚀掉，裸露出第六连接电极67。第十三过孔V14被配置为将后续形成的第七连接电极75与第六连连接电极电连接，以实现后续所形成的发光器件的阳极与第六晶体管的有源层14的第二区(漏极)的电连接。

(9)形成第五导电层的图案。在一些示例中，形成第五导电层图案可以包括：在形成前述图案的衬底基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第七绝缘层上的第五导电层的图形。第五导电层至少包括：第一电源线71、第一初始信号线Vinit2的第二子信号线73、第二初始信号线Vinit2的第四子信号线74、数据线72和第七连接电极75，如图14和15所示。

在一些示例中，第一电源线71、第一初始信号线Vinit1的第二子信号线73、第二初始信号线Vinit2的第四子信号线74、数据线72均沿第二方向Y延伸。其中，第一电源线71、第一初始信号线Vinit1的第二子信号线73、第二初始信号线Vinit2的第四子信号线74、数据线72可以为直线，也可以为 弯折线。在图12中，以第一初始信号线Vinit1的第二子信号线73、第二初始信号线Vinit2的第四子信号线74、数据线72为直线，第一电源线71为弯折线为例。在一些示例中，电路单元中的第一电源线71包括沿第二方向Y延伸、且相互电连接的第一线段71-1和第二线段71-2；在单元列20中，相邻设置的所述电路单元中的一者的第一电源线71的第一线段71-1与另一者的第二线段71-2电连接；在单元结构100中，在所第一方向X上相邻设置的所述第二线段71-2之间的间距小于相邻设置的所述第一线段71-1之间的间距；每个单元结构100中，在第一方向X上相邻设置的第二线段71-2短接，在该种情况下，各条第一电源线71形成类似导电网格结构，以此可以降低电阻。

在一些示例中，第一初始信号线Vinit1的第二子信号线73通过第九过孔V9与第一连接电极62连接，以实现第一初始信号线Vinit1的第一子信号线31与第二子信号线73的电连接。

在一些示例中，第二初始信号线Vinit2的第四子信号线74通过第十过孔V10与第三子信号线61电连接。

在一些示例中，第一电源线71通过第十一过孔V11与第二连接电极63连接，以实现存储电容的第二极板34、屏蔽电极层(具体为第一屏蔽层连接电极24)与第一电源线71的电连接。

在一些示例中，数据线72通过第十二过孔V12与第三连接电极64连接，以实现数据线72与第四晶体管的有源层12的第一区的电连接。

在一些示例中，第七连接电极75通过第十三过孔V14与第六连接电极67电连接，以实现第六晶体管的漏极与后续的形成的发光器件的阳极的电连接。

(10)形成第一平坦层图案。在一些示例中，形成第一平坦层图案可以包括：在形成前述图案的衬底基底上，涂覆第一平坦薄膜，采用图案化工艺 对第一平坦薄膜进行图案化，形成覆盖第五导电层的第一平坦层，第一平坦层上设置有第十四过孔V14。

结合图2-所示，第十四过孔V14在衬底基底上的正投影位于第七连接电极75在衬底基底上的正投影的范围之内，第十四过孔V14内的第一平坦层被去掉，暴露出第七连接电极75的表面，第十四过孔V14被配置为使后续形成的阳极通过该过孔与第七连接电极75连接。

至此，在基底上制备完成驱动电路层。

在一些示例中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。

(11)形成阳极图案。在一些示例中，形成阳极图案可以包括：在形成前述图案的基底上，沉积第六导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第二平坦层上的阳极图案，阳极形成GGRB像素排布，如图23所示。

结合图20所示，阳极图案可以包括红色发光器件的第一阳极91A、蓝色发光器件的第二阳极91B、第一绿色发光器件的第三阳极91C和第二绿色发光器件的第四阳极91D，第一阳极91A所在区域可以形成出射红色光线的红色子像素R，第二阳极91B所在区域可以形成出射蓝色光线的蓝色子像素B，第三阳极91C所在区域可以形成出射绿色光线的第一绿色子像素G1，第四阳极91D所在区域可以形成出射绿色光线的第二绿色子像素G2，红色子像素R和蓝色子像素B沿着第二方向Y依次设置，第一绿色子像素G1和第二绿色子像素G2沿着第二方向Y依次设置，第一绿色子像素G1和第二绿色子像素G2分别设置在红色子像素R和蓝色子像素B第一方向X的一侧，红色子像素R、蓝色子像素B、第一绿色子像素G1和第二绿色子像素G2组成一个像素单元。

在一些示例中，一个像素单元中，第一阳极91A通过第M行第N列电 路单元中的第十四过孔V14与该电路单元中的第七连接电极75电连接，第二阳极91B通过第M+1行第N列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接，第三阳极91C通过第M行第N+1列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接，第四阳极91D通过第M+1行第N+1列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接。另一个像素单元中，第一阳极91A通过第M+1行第N+2列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接，第二阳极91B通过第M行第N+2列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接，第三阳极91C通过第M+1行第N+3列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接，第四阳极91D通过第M行第N+3列电路单元中的第十四过孔V14与该电路单元中的第七连接电极75连接。

在一些示例中，由于至少一个电路单元中的第七连接电极75通过第十三过孔V14与第六连接电极67连接，而第六连接电极67通过第六过孔V6与第六晶体管的有源层14的第二区连接。至少一个像素单元中的四个阳极分别与一个电路单元组中的四个电路单元的像素驱动电路对应连接，实现了像素驱动电路可以驱动发光器件发光。

在一些示例中，不同像素单元中的第一阳极91A的形状和位置可以相同，或者可以不同。不同像素单元中的第二阳极91B的形状和位置可以相同，或者可以不同。不同像素单元中的第三阳极91C的形状和位置可以相同，或者可以不同。不同像素单元中的第四阳极91D的形状和位置可以相同，或者可以不同。在一些示例中，分别与第M行第N列电路单元和第M+1行第N+2列电路单元中像素驱动电路连接的两个第一阳极91A的形状和位置相同，分别与第M+1行第N列电路单元和第M行第N+2列电路单元中像素驱动电路连接的两个第二阳极91B的形状和位置相同，分别与第M行第N+1 列电路单元和第M+1行第N+3列电路单元中像素驱动电路连接的两个第三阳极91C的形状和位置相同，分别与第M+1行第N+1列电路单元和第M行第N+3列电路单元中像素驱动电路连接的两个第四阳极91D的形状和位置相同。

在一些示例中，一个像素单元中四个子像素的阳极形状和面积可以相同，或者可以不同。在一些示例中，一个像素单元中第一阳极91A、第二阳极91B、第三阳极91C和第四阳极91D的形状和面积均不同。

(12)形成像素定义层图案。在示例性实施例中，形成像素定义层图案可以包括：在形成前述图案的基底上，涂覆像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层图案。

其中，像素定义层101图案可以包括暴露出第一阳极91A的第一像素开口100A、暴露出第二阳极91B的第二像素开口100B、暴露出第三阳极91C的第三像素开口100C和暴露出第四阳极91D的第四像素开口100D。

在一些示例中，后续制备流程可以包括：采用蒸镀或喷墨打印工艺形成有机发光层，有机发光层通过像素开口与阳极连接，在有机发光层上形成阴极，阴极与有机发光层连接。形成封装层，封装层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。

在一些示例中中，衬底基底可以是柔性基底，或者可以是刚性基底。刚性衬底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层，第 一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，半导体层的材料可以采用非晶硅(a-si)。

在示例性实施例中，第一导电层、第二导电层、第三导电层、第四导电层和第五导电层、屏蔽电极层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第七绝缘层和第一平坦层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一半导体层可以采用非晶硅(a-Si)、多晶硅(p-Si)等含硅的材料。第二半导体层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、等氧化物(Oxide)材料。第一平坦层可以采用有机材料，如树脂等。第六导电层可以采用单层结构，如氧化铟锡ITO或氧化铟锌IZO，或者可以采用多层复合结构，如ITO/Ag/ITO等。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或多种，或采用上述金属中任意一种或多种制成的合金。

从以上描述的显示基板的结构以及制备过程可以看出，本公开提供的显示基板，通过设置屏蔽电极层覆盖作为驱动晶体管的第三晶体管T3的有源层，能够有效稳定第三晶体管T3的电位，且能够减小对开口率的影响，有效提升了显示均一性，提高了显示品质和显示质量。

第二方面，本公开实施例提供一种显示装置，显示装置包括前述的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、 数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。可以理解的是，以上实施方式仅仅是为了说明本发明本公开实施例的原理而采用的示例性实施方式，然而本发明本公开实施例并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明本公开实施例的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明本公开实施例的保护范围。

Claims (19)

1. 一种显示基板，其包括：衬底基板，设置在所述衬底基板上的驱动电路层、设置在所述驱动电路层背离所述衬底基板一侧的发光结构层、设置在所述驱动电路层靠近所述衬底基板一侧的屏蔽电极层；所述发光结构层包括多个发光器件；所述驱动电路层包括多个像素驱动电路；所述像素驱动电路中的至少部分晶体管为氧化物薄膜晶体管，至少部分晶体管为低温多晶硅薄膜晶体管；

   其中，所述屏蔽电极层在所述衬底基板上的正投影，与所述多个像素驱动电路的至少部分的第三晶体管在所述衬底基板上的正投影至少部分重叠；

   所述屏蔽电极层连接一固定电压端；

   所述屏蔽电极层包括多个屏蔽电极；沿第一方向并排设置的所述屏蔽电极电连接；沿第二方向并排设置的所述屏蔽电极电连接；多个屏蔽电极相连形成网状结构；所述第一方向与所述第二方向相交。
2. 根据权利要求1所述的显示基板，其中，一个所述屏蔽电极在所述衬底基板上的正投影覆盖一个所述像素驱动电路的第三晶体管的有源层在所述衬底基板上的正投影。
3. 根据权利要求1所述的显示基板，其中，所述第三晶体管的有源层包括沟道区，和位于所述沟道区两侧的第一区和第二区；一个所述屏蔽电极在所述衬底基板上的正投影覆盖一个所述像素驱动电路的第三晶体管的所述沟道区在所述衬底基板上的正投影，并且与所述第一区和第二区在所述衬底基板上的正投影无重叠。
4. 根据权利要求1所述的显示基板，其中，所述屏蔽电极层通过第一电源线连接所述固定电压端；所述驱动电路层包括多个电路单元，至少一个所述电路单元包括像素驱动电路、第一屏蔽层连接电极和第二连接电极；所述屏蔽电极层通过过孔与所述第一屏蔽层连接电极连接；所述第一屏蔽层连接电极通过过孔与所述第二连接电极连接；所述第二连接电极通过过孔与所述 第一电源线连接。
5. 根据权利要求4所述的显示基板，其中，所述屏蔽电极层包括多个屏蔽电极；一个所述屏蔽电极通过过孔与一个所述第一屏蔽层连接电极连接；一个所述第一屏蔽层连接电极通过过孔与一个所述第二连接电极连接；至少一个所述第二连接电极通过过孔与一条所述第一电源线连接。
6. 根据权利要求5所述的显示基板，其中，对于一个所述电路单元，连接所述屏蔽电极与所述第一屏蔽层连接电极的过孔在所述衬底基板上的正投影，与连接所述第一屏蔽层连接电极与所述第二连接电极的过孔在所述衬底基板上的正投影无重叠。
7. 根据权利要求1所述的显示基板，其中，所述屏蔽电极层通过第二电源线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述边框区包括至少一条第二电源线；所述屏蔽电极层位于所述边框区的部分通过过孔与所述至少一条第二电源线电连接。
8. 根据权利要求7所述的显示基板，其中，所述屏蔽电极层包括多个分布在所述边框区的第二屏蔽层连接电极以及多个分布在显示区的屏蔽电极；多个所述屏蔽电极电连接，且多个所述屏蔽电极与多个所述第二屏蔽层连接电极电连接；多个所述第二屏蔽层连接电极通过过孔与至少一条第二电源线电连接。
9. 根据权利要求8所述的显示基板，其中，沿所述第一方向并排设置的所述屏蔽电极电连接；沿所述第二方向并排设置的所述屏蔽电极电连接；沿所述第一方向并排设置的所述第二屏蔽层连接电极电连接；最靠近所述边框区的一行所述屏蔽电极通过第一连接线与所述第二屏蔽层连接电极电连接；所述第一方向与所述第二方向相交。
10. 根据权利要求1所述的显示基板，其中，所述屏蔽电极层通过第一参考电压线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述边框区包括至少一条第一参考电压线；所述屏蔽电极层位 于所述边框区的部分通过过孔与所述至少一条第一参考电压线电连接。
11. 根据权利要求1所述的显示基板，其中，在所述第一方向上相邻的两个所述屏蔽电极之间具有第一缺口部，和/或，在所述第二方向上相邻的两个所述屏蔽电极之间具有第二缺口部。
12. 根据权利要求11所述的显示基板，其中，所述第一缺口部在所述衬底基板上的正投影，与所述像素驱动电路的第四晶体管的有源层在所述衬底基板上的正投影无重叠；和/或，所述第二缺口部在所述衬底基板上的正投影，与所述像素驱动电路的第五晶体管的有源层在所述衬底基板上的正投影无重叠。
13. 根据权利要求1所述的显示基板，其中，一个所述屏蔽电极在所述衬底基板上的正投影覆盖一个所述像素驱动电路的存储电容的第一极板在所述衬底基板上的正投影。
14. 根据权利要求13所述的显示基板，其中，所述屏蔽电极在所述衬底基板上的正投影的边缘与所述第一极板在所述衬底基板上的正投影的边缘相共形。
15. 根据权利要求1-14中任一项所述的显示基板，其中，所述驱动电路层包括沿背离衬底基板方向依次设置的屏蔽电极层、第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；

    所述屏蔽电极层包括多个屏蔽电极；一个屏蔽电极在所述衬底基板上的正投影覆盖一个像素驱动电路的第三晶体管的有源层在所述衬底基板上的正投影；

    所述第一半导体层包括所述像素驱动电路中的第三晶体管的栅极、第四晶体管的栅极、第五晶体管的栅极、第六晶体管的栅极和第七晶体管的栅极；

    所述第一导电层包括第一扫描线、发光控制线和所述像素驱动电路中的存储电容的第一极板；

    所述第二导电层包括所述像素驱动电路的第一晶体管的第一栅极、第二 晶体管的第一栅极和存储电容的第二极板、第二扫描线的第一部分、复位信号线的第一部分；

    所述第二半导体层包括所述像素驱动电路的第一晶体管的有源层和第二晶体管的有源层；

    所述第三导电层包括所述像素驱动电路的第一晶体管的第二栅极和第二晶体管的第二栅极、第二扫描线的第二部分、复位信号线的第二部分；

    所述第四导电层包括多个连接电极，多个连接电极包括第二连接电极；

    所述第五导电层包括第一初始信号线、第二初始信号线、第一电源线和数据线。
16. 根据权利要求15所述的显示基板，其中，所述屏蔽电极层通过第一电源线连接所述固定电压端；所述第一导电层还包括多个第一屏蔽层连接电极，或，所述第二导电层还包括多个第一屏蔽层连接电极；其中，

    一个所述第一屏蔽层连接电极在所述衬底基板上的正投影，位于所述发光控制线与所述第一扫描线在所述衬底基板上的正投影之间；

    一个所述屏蔽电极通过过孔与一个所述第一屏蔽层连接电极连接；一个所述第一屏蔽层连接电极通过过孔与一个所述第二连接电极连接；所述第二连接电极通过过孔与所述第一电源线连接。
17. 根据权利要求15所述的显示基板，其中，所述屏蔽电极层通过第二电源线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述第四导电层包括至少一条位于所述边框区的第二电源线；所述屏蔽电极层位于所述边框区的部分通过过孔与所述至少一条第二电源线电连接；

    其中，所述屏蔽电极层包括多个分布在所述边框区的第二屏蔽层连接电极，多个所述屏蔽电极分布在所述显示区；多个所述屏蔽电极电连接，且多个所述屏蔽电极与多个所述第二屏蔽层连接电极电连接；多个所述第二屏蔽层连接电极通过过孔与至少一条第二电源线电连接。
18. 根据权利要求15所述的显示基板，其中，所述屏蔽电极层通过第一参考电压线连接所述固定电压端；所述显示基板包括显示区和围绕所述显示区的边框区；所述第四导电层还包括至少一条位于所述边框区的第一参考电压线；所述屏蔽电极层属于所述边框区的部分通过过孔与所述至少一条第一参考电压线电连接。
19. 一种显示装置，其特征在于，包括权利要求1-18中任一项所述的显示基板。

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