CN117882509A - 显示基板及其制备方法、显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 220
- 238000002360 preparation method Methods 0.000 title description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims description 56
- 238000003860 storage Methods 0.000 claims description 55
- 230000005540 biological transmission Effects 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 238000002834 transmittance Methods 0.000 claims description 18
- 239000010410 layer Substances 0.000 description 387
- 239000010408 film Substances 0.000 description 32
- 238000000034 method Methods 0.000 description 28
- 230000008569 process Effects 0.000 description 27
- 238000004806 packaging method and process Methods 0.000 description 22
- 238000000059 patterning Methods 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 19
- 239000010409 thin film Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 229910010272 inorganic material Inorganic materials 0.000 description 7
- 239000011147 inorganic material Substances 0.000 description 7
- 239000000470 constituent Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000011368 organic material Substances 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- -1 polyethylene terephthalate Polymers 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- LLLVZDVNHNWSDS-UHFFFAOYSA-N 4-methylidene-3,5-dioxabicyclo[5.2.2]undeca-1(9),7,10-triene-2,6-dione Chemical compound C1(C2=CC=C(C(=O)OC(=C)O1)C=C2)=O LLLVZDVNHNWSDS-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910001257 Nb alloy Inorganic materials 0.000 description 1
- 229910000583 Nd alloy Inorganic materials 0.000 description 1
- 239000004696 Poly ether ether ketone Substances 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- DTSBBUTWIOVIBV-UHFFFAOYSA-N molybdenum niobium Chemical compound [Nb].[Mo] DTSBBUTWIOVIBV-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001230 polyarylate Polymers 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920002530 polyetherether ketone Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
一种显示基板及其制备方法、显示装置。显示基板包括设置在基底(101)上的驱动电路层(102)和发光结构层(103)，驱动电路层(102)包括多个电路单元，至少一个电路单元设置有至少一个透光区，发光结构层(103)包括多个发光单元，发光单元至少包括阳极，透光区位于相邻的阳极之间；相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，透光区具有第二尺寸，第二尺寸与第一尺寸的比值大于或等于0.5，第一尺寸是两个相邻的阳极边缘之间的最小距离，第二尺寸是透光区的两个边缘之间的最大距离。
Description
本文涉及但不限于显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开提供了一种显示基板，包括设置在基底上的驱动电路层和设置在所述驱动电路层远离所述基底一侧的发光结构层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述发光结构层包括构成多个像素行和多个像素列的多个发光单元，所述电路单元至少包括像素驱动电路，所述发光单元至少包括阳极，至少一个发光单元的阳极与对应电路单元的像素驱动电路连接；至少一个电路单元设置有至少一个透光区，所述透光区位于相邻的阳极之间；相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，所述透光区具有第二尺寸，所述第二尺寸与所述第一尺寸的比值大于或等于0.5，所述第一尺寸是两个相邻的阳极边缘之间的最小距离，所述第二尺寸是透光区的两个边缘之间的最大距离。
在示例性实施方式中，多个发光单元可以包括出射第一颜色光线的第一 发光单元、出射第二颜色光线的第二发光单元和出射第三颜色光线的第三发光单元，所述第一发光单元、第二发光单元和第三发光单元在所述像素行方向周期性排布，相邻像素行的所述第一发光单元、第二发光单元和第三发光单元错位设置，奇数像素行和相邻的偶数像素行中多个发光单元的阳极与同一单元行中多个电路单元的像素驱动电路对应连接。
在示例性实施方式中，所述透光区包括第一透光区和第二透光区；所述第一透光区位于奇数像素行中的第一发光单元的阳极和相邻的偶数像素行中的第二发光单元的阳极之间，所述第二透光区位于所述第二发光单元的阳极远离所述第一透光区的一侧；或者，所述第一透光区位于奇数像素行中的第二发光单元的阳极和相邻的偶数像素行中的第三发光单元的阳极之间，所述第二透光区位于所述第三发光单元的阳极远离所述第一透光区的一侧；或者，所述第一透光区位于奇数像素行中的第三发光单元的阳极和相邻的偶数像素行中的第一发光单元的阳极之间，所述第二透光区位于所述第一发光单元的阳极远离所述第一透光区的一侧。
在示例性实施方式中，所述第一透光区的面积大于所述第二透光区的面积。
在示例性实施方式中，所述第一透光区的透过率大于或等于60％，所述第二透光区的透过率大于或等于60％。
在示例性实施方式中，所述像素驱动电路至少包括存储电容、第一晶体管、第二晶体管、第三晶体管和第四晶体管；至少一个电路行的电路单元中，所述第一晶体管的第一极与初始信号线连接，所述第二晶体管的第二极与所述第三晶体管的第二极连接，所述第三晶体管的第一极与所述第四晶体管的第二极连接，所述第四晶体管的第一极与数据信号线连接；第M电路行至少一个电路单元的所述第二晶体管设置在所述存储电容靠近第M+1电路行的一侧，第M电路行至少一个电路单元的所述第一晶体管设置在所述存储电容远离第M+1电路行的一侧，第M电路行至少一个电路单元的所述第二晶体管的第一极与第M+1电路行至少一个电路单元的所述第一晶体管的第二极为相互连接的一体结构，M为大于或等于1的正整数。
在示例性实施方式中，至少一个电路单元还包括第一扫描信号线和第二 扫描信号线，所述第一扫描信号线与所述第二晶体管的栅电极和所述第四晶体管的栅电极连接，所述第二扫描信号线与所述第一晶体管的栅电极连接；第M电路行至少一个电路单元的所述第一扫描信号线设置在所述存储电容靠近第M+1电路行的一侧，第M电路行至少一个电路单元的所述第二扫描信号线设置在所述存储电容远离第M+1电路行的一侧。
在示例性实施方式中，所述像素驱动电路还包括第五晶体管和第六晶体管，所述第五晶体管的第一极与第一电源线连接，所述第五晶体管的第二极与所述第三晶体管的第一极连接，所述第六晶体管的第一极与所述第三晶体管的第二极连接，所述第六晶体管的第二极与所述阳极连接；至少一个电路单元还包括发光控制信号线，所述发光控制信号线与所述第五晶体管的栅电极和所述第六晶体管的栅电极连接；至少一个电路单元中，所述发光控制信号线设置在所述第二扫描信号线靠近所述存储电容的一侧。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，所述第一扫描信号线靠近所述发光控制信号线一侧的边缘与所述发光控制信号线靠近所述第一扫描信号线一侧的边缘之间的第一间距为0.33*L至0.37*L，L为所述电路单元所述单元列方向的尺寸。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，所述第二扫描信号线靠近所述发光控制信号线一侧的边缘与所述发光控制信号线靠近所述第二扫描信号线一侧的边缘之间的第二间距为0.20*L至0.24*L，L为所述电路单元所述单元列方向的尺寸。
在示例性实施方式中，至少一个电路单元中，所述初始信号线设置在所述第二扫描信号线和所述发光控制信号线之间。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，所述初始信号线靠近所述发光控制信号线一侧的边缘与所述发光控制信号线靠近所述初始信号线一侧的边缘之间的第三间距为0.12*L至0.16*L，L为所述电路单元所述单元列方向的尺寸。
在示例性实施方式中，至少一个电路单元形成有所述透光区的第一透光区，所述第一透光区在显示基板平面上正投影具有第一投影面积，所述第一 投影面积大于或等于0.02*S，S为所述电路单元在显示基板平面上正投影的面积。
在示例性实施方式中，在所述单元行方向，所述第一透光区位于所述第六晶体管的第二极与所述第一电源线之间，在所述单元列方向，所述第一透光区位于所述初始信号线与所述发光控制信号线之间。
在示例性实施方式中，至少一个电路单元形成有所述透光区的第二透光区，所述第二透光区在显示基板平面上正投影具有第二投影面积，所述第二投影面积大于或等于0.02*S，S为所述电路单元在显示基板平面上正投影的面积。
在示例性实施方式中，在所述单元行方向，所述第二透光区位于所述数据信号线与所述第一电源线之间，在所述单元列方向，所述第二透光区位于第M电路行中电路单元的所述第一扫描信号线与第M+1电路行中电路单元的所述第二扫描信号线之间。
在示例性实施方式中，所述存储电容包括第一极板、第二极板以及设置在所述第一极板和第二极板之间的介质层，所述第一极板在显示基板平面上的正投影与所述第二极板在显示基板平面上的正投影至少部分交叠，所述介质层的厚度为90nm至110nm。
在示例性实施方式中，所述第一极板具有第一长度，所述第一长度为0.25*L至0.30*L，所述第一长度为所述第一极板所述单元列方向的尺寸，L为所述电路单元所述单元列方向的尺寸。
在示例性实施方式中，所述第二极板具有第二长度，所述第二长度为0.30*L至0.33*L，所述第二长度为所述第二极板所述单元列方向的尺寸，L为所述电路单元所述单元列方向的尺寸。
在示例性实施方式中，所述发光结构层还包括像素定义层，所述像素定义层设置有多个像素开口和隔垫柱，所述像素开口暴露出所述阳极，所述隔垫柱设置相邻的像素开口之间；在一个单元行中，所述隔垫柱在所述基底上的正投影与所述第一晶体管在所述基底上的正投影至少部分交叠，在相邻的另一个单元行中，所述隔垫柱在所述基底上的正投影与所述存储电容在所述 基底上的正投影至少部分交叠。
另一方面，本公开还提供了一种显示装置，包括前述的显示基板。
又一方面，本公开还提供了一种显示基板的制备方法，包括：
在基底上形成驱动电路层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述电路单元至少包括像素驱动电路，至少一个电路单元设置有至少一个透光区，所述透光区具有第二尺寸，所述第二尺寸是透光区的两个边缘之间的最大距离；
在所述驱动电路层上形成发光结构层，所述发光结构层包括构成多个像素行和多个像素列的多个发光单元，所述发光单元至少包括阳极，至少一个发光单元的阳极与对应电路单元的像素驱动电路连接；所述透光区位于相邻的阳极之间，相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，所述第一尺寸是两个相邻的阳极边缘之间的最小距离，所述第二尺寸与所述第一尺寸的比值大于或等于0.5。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为一种显示装置的结构示意图；
图2为一种显示基板的平面结构示意图；
图3为一种显示基板的剖面结构示意图；
图4为一种像素驱动电路的等效电路示意图；
图5A为本公开示例性实施例一种电路单元的排布示意图；
图5B为本公开示例性实施例一种发光单元的排布示意图；
图6A为本公开示例性实施例一种显示基板的结构示意图；
图6B为本公开示例性实施例一种驱动电路层的结构示意图；
图7为本公开实施例形成半导体层图案后的示意图；
图8A和图8B为本公开实施例形成第一导电层图案后的示意图；
图9A和图9B为本公开实施例形成第二导电层图案后的示意图；
图10为本公开实施例形成第四绝缘层图案后的示意图；
图11A和图11B为本公开实施例形成第三导电层图案后的示意图；
图12为本公开实施例形成平坦层图案后的示意图；
图13A和图13B为本公开实施例一种形成阳极导电层图案后的示意图；
图14为本公开实施例一种形成像素定义层图案后的示意图；
图15为本公开示例性实施例一种显示基板透光区的示意图；
图16为本公开实施例另一种形成阳极和像素定义层图案后的示意图；
图17为本公开示例性实施例另一种显示基板透光区的示意图。
附图标记说明:
11—第一有源层； 12—第二有源层； 13—第三有源层；
14—第四有源层； 15—第五有源层； 16—第六有源层；
17—第七有源层； 21—第一扫描信号线； 22—第二扫描信号线；
23—发光控制信号线； 24—第一极板； 31—第一初始信号线；
32—第二极板； 33—极板连接线； 34—屏蔽电极；
35—开口； 41—第一连接电极； 42—第二连接电极；
43—第三连接电极； 44—数据连接电极； 45—第一电源线；
51—第一阳极； 52—第二阳极； 53—第三阳极；
71—第一凸出部； 72—第二凸出部； 73—第三凸出部；
74—第四凸出部； 75—第五凸出部； 76—第六凸出部；
81—像素开口； 82—隔垫柱； 101—基底；
102—驱动电路层； 103—发光结构层； 104—封装结构层。
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电 极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列 可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
图2为一种显示基板的平面结构示意图。在示例性实施方式中，显示基板可以包括以矩阵方式排布的多个像素单元P，至少一个像素单元P可以包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，三个子像素可以均包括电路单元和发光器件，电路单元可以包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流。每个子像素中的发光器件分别与所在子像素的像素驱动电路连接，发 光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3可以是出射绿色光线的绿色子像素(G)。在示例性实施方式中，子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列、品字形等方式排列。
在另一种示例性实施方式中，像素单元P可以包括四个子像素，四个子像素可以采用水平并列、竖直并列、钻石形或者正方形等方式排列，本公开在此不做限定。
图3为一种显示基板的剖面结构示意图，示意了显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底一侧的发光结构层103以及设置在发光结构层103远离基底一侧的封装结构层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括多个电路单元，电路单元可以包括由多个晶体管和存储电容构成的像素驱动电路，图3中仅以像素驱动电路包括一个驱动晶体管和一个存储电容为例进行示意。每个子像素的发光结构层103可以包括多个发光单元，发光单元可以包括阳极、像素定义层、有机发光层和阴极，阳极通过过孔与驱动晶体管的漏电极连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装结构层104可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层可以包括发光层(EML)，以及如下任意一层或者多层：空穴注入层(HIL)、空穴传输层(HTL)、电子阻挡 层(EBL)、空穴阻挡层(HBL)、电子传输层(ETL)和电子注入层(EIL)。在示例性实施方式中，所有发光单元的空穴注入层、电子注入层、空穴传输层、电子传输层、空穴阻挡层和电子阻挡层可以是连接在一起的共通层，相邻发光单元的发光层可以有少量的交叠，或者可以是隔离的。
图4为一种像素驱动电路的等效电路示意图。在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)和1个存储电容C，像素驱动电路分别与7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)连接。
在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第二节点N2分别与第一晶体管的第二极、第二晶体管T2的第一极、第三晶体管T3的控制极和存储电容C的第二端连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接。
在示例性实施方式中，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第二节点N2连接，即存储电容C的第二端与第三晶体管T3的控制极连接。
在示例性实施方式中，第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第二扫描信号线S2时，第一晶体管T1将初始电压传输到第三晶体管T3的控制极，以使第三晶体管T3的控制极的电荷量初始化。
在示例性实施方式中，第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第一扫描信号线S1时，第二晶体管T2使第三晶体管T3的控制极与第二极连接。
在示例性实施方式中，第三晶体管T3的控制极与第二节点N2连接，即 第三晶体管T3的控制极与存储电容C的第二端连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。
在示例性实施方式中，第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。
在示例性实施方式中，第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件EL的第一极连接。第五晶体管T5和第六晶体管T6可以称为发光晶体管。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。
在示例性实施方式中，第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与初始信号线INIT连接，第七晶体管T7的第二极与发光器件EL的第一极连接。当导通电平扫描信号施加到第二扫描信号线S2时，第七晶体管T7将初始电压传输到发光器件EL的第一极，以使发光器件EL的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。
在示例性实施方式中，发光器件EL可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)，或者可以是QLED，包括叠设的第一极(阳极)、量子点发光层和第二极(阴极)。
在示例性实施方式中，发光器件的第二极与第二电源线VSS连接，第二电源线VSS的信号为为持续提供的低电平信号，第一电源线VDD的信号为 持续提供的高电平信号。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在示例性实施方式中，以图4中像素驱动电路中的7个晶体管均为P型晶体管OLED为例，像素驱动电路的工作过程可以包括：
第一阶段A1，称为复位阶段，第二扫描信号线S2的信号为低电平信号，第一扫描信号线S1和发光信号线E的信号为高电平信号。第二扫描信号线S2的信号为低电平信号，第一晶体管T1和第七晶体管T7导通。第一晶体管T1导通使得初始信号线INIT的初始电压信号提供至第二节点N2，对存储电容C进行初始化，清除存储电容中原有数据电压。第七晶体管T7导通使得初始信号线INIT的初始电压信号提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。第一扫描信号线S1和发光信号线E的信号为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5和第六晶体管T6断开，此阶段OLED不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电 平信号，数据信号线D输出数据电压。此阶段由于存储电容C的第二端为低电平，因此第三晶体管T3导通。第一扫描信号线S1的信号为低电平信号使第二晶体管T2和第四晶体管T4导通，使得数据信号线D输出的数据电压经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第二节点N2，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第二节点N2)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1和第七晶体管T7断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。
第三阶段A3、称为发光阶段，发光信号线E的信号为低电平信号，第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点N2的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)
2＝K*[(Vdd-Vd+|Vth|)-Vth]
2＝K*[(Vdd-Vd]
2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
随着显示技术的不断发展，OLED技术越来越多的应用于穿戴类和车载类的显示装置中。对于穿戴类和车载类显示装置，通常要求显示装置具有一定的透过率，以保证感光器件的顺利工作。
本公开示例性实施例提供了一种显示基板。在垂直于显示基板的平面上，显示区域可以包括设置在基底上的驱动电路层、设置在驱动电路层远离基底 一侧的发光结构层以及设置在发光结构层远离基底一侧的封装结构层。在平行于显示基板的平面上，驱动电路层可以包括多个电路单元，电路单元可以至少包括像素驱动电路，像素驱动电路被配置为在相应信号线的控制下，输出相应的电流。发光结构层可以包括多个发光单元，发光单元与对应电路单元的像素驱动电路连接，发光单元被配置为响应所连接的像素驱动电路输出的电流，发出相应亮度的光线。
在示例性实施方式中，本公开中所说的电路单元，是指按照像素驱动电路划分的区域，本公开中所说的发光单元，是指按照发光器件划分的区域。在示例性实施方式中，发光单元在基底上正投影的位置和形状与电路单元在基底上正投影的位置和形状可以是对应的，或者，发光单元在基底上正投影的位置和形状与电路单元在基底上正投影的位置和形状可以是不对应的。
图5A为本公开示例性实施例一种电路单元的排布示意图。如图5A所示，在示例性实施方式中，在平行于显示基板的平面上，显示区域的驱动电路层可以包括多个电路单元PA，多个电路单元PA可以构成多个单元行和多个单元列，单元行可以包括沿着第一方向X依次设置的多个电路单元PA，单元列可以包括沿着第二方向Y依次设置的多个电路单元PA，第一方向X与第二方向Y交叉。
在示例性实施方式中，电路单元PA的形状可以为矩形状，矩形状电路单元PA的长边可以沿着第二方向Y(列方向)延伸，矩形状电路单元PA的短边可以沿着第一方向X(行方向)延伸，形成水平并列单元排布。
在示例性实施方式中，电路单元PA可以至少包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向所连接的发光器件输出相应的电流。
在示例性实施方式中，矩形状的电路单元PA可以具有单元长度L、单元宽度K和单元面积S，单元长度L是电路单元PA第二方向Y尺寸，单元宽度K是电路单元PA第一方向X的尺寸，单元面积S是电路单元PA在显示基板平面上正投影的面积。
图5B为本公开示例性实施例一种发光单元的排布示意图。如图5B所示， 在示例性实施方式中，在平行于显示基板的平面上，显示基板的发光结构层可以包括规则排布的多个发光单元PB，多个发光单元PB可以构成多个像素行和多个像素列，像素行可以包括沿着第一方向X依次设置的发光单元PB，像素列可以包括沿着第二方向Y依次设置的多个发光单元PB。
在示例性实施方式中，多个发光单元PB可以包括出射红色光线的红色R发光单元、出射蓝色光线的蓝色发光单元B和出射绿色光线的绿色G发光单元，每个像素行中的红色发光单元、蓝色发光单元和绿色发光单元可以在第一方向X上周期性排布，奇数像素行和偶数像素行的红色发光单元、蓝色发光单元和绿色发光单元错位设置，六个发光单元形成Delta像素排布，Delta像素排布具有像素开口率较大的特点。
在示例性实施方式中，发光单元PB可以包括发光器件，发光单元PB中的发光器件与对应电路单元的像素驱动电路连接，发光器件被配置为响应所连接的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，发光单元PB的形状可以包括如下任意一种或多种：三角形、矩形、菱形、五边形和六边形。
本公开示例性实施例提供了一种显示基板，包括设置在基底上的驱动电路层和设置在所述驱动电路层远离所述基底一侧的发光结构层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述发光结构层包括构成多个像素行和多个像素列的多个发光单元，所述电路单元至少包括像素驱动电路，所述发光单元至少包括阳极，至少一个发光单元的阳极与对应电路单元的像素驱动电路连接；至少一个电路单元设置有至少一个透光区，所述透光区位于相邻的阳极之间；相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，所述透光区具有第二尺寸，所述第二尺寸与所述第一尺寸的比值大于或等于0.5，所述第一尺寸是两个相邻的阳极边缘之间的最小距离，所述第二尺寸是透光区的两个边缘之间的最大距离。
在示例性实施方式中，所述像素驱动电路至少包括存储电容、第一晶体管、第二晶体管、第三晶体管和第四晶体管；至少一个电路行的电路单元中，所述第一晶体管的第一极与初始信号线连接，所述第二晶体管的第二极与所述第三晶体管的第二极连接，所述第三晶体管的第一极与所述第四晶体管的 第二极连接，所述第四晶体管的第一极与数据信号线连接；第M电路行至少一个电路单元的所述第二晶体管设置在所述存储电容靠近第M+1电路行的一侧，第M电路行至少一个电路单元的所述第一晶体管设置在所述存储电容远离第M+1电路行的一侧，第M电路行至少一个电路单元的所述第二晶体管的第一极与第M+1电路行至少一个电路单元的所述第一晶体管的第二极为相互连接的一体结构，M为大于或等于1的正整数。
图6A为本公开示例性实施例一种显示基板的结构示意图。如图6A所示，发光结构层的多个发光单元可以包括出射第一颜色光线的第一发光单元、出射第二颜色光线的第二发光单元和出射第三颜色光线的第三发光单元，第一发光单元可以至少包括第一阳极51，第二发光单元可以至少包括第二阳极52，第三发光单元可以至少包括第三阳极53之间，第一阳极51、第二阳极52和第三阳极53可以沿着第一方向X(像素行方向)周期性排布，相邻像素行的第一阳极51、第二阳极52和第三阳极53错位设置，奇数像素行和相邻的偶数像素行中多个第一阳极51、第二阳极52和第三阳极53可以与同一单元行中多个电路单元的像素驱动电路对应连接。例如，图6A中第一阳极行(奇数像素行)的多个阳极和第二阳极行(偶数像素行)的多个阳极均与第M行电路单元中的像素驱动电路对应连接。又如，图6A中第三阳极行(奇数像素行)的多个阳极和第四阳极行(偶数像素行)的多个阳极均与第M+1行电路单元中的像素驱动电路对应连接。
在示例性实施方式中，至少一个电路单元可以设置有至少一个透光区，透光区可以位于第二方向Y相邻的阳极之间。透光区可以包括第一透光区A1和第二透光区A2，第一透光区A1可以位于奇数像素行与相邻的下一偶数像素行之间，第二透光区A2可以位于偶数像素行与相邻的下一奇数像素行之间。
在示例性实施方式中，第一透光区A1可以位于奇数像素行中的第一发光单元的第一阳极51与相邻的下一偶数像素行中的第二发光单元的第二阳极52之间，第二透光区A2可以位于该第二发光单元的第二阳极52远离第一透光区A1的一侧。
在示例性实施方式中，第一透光区A1可以位于奇数像素行中的第二发 光单元的第二阳极52与相邻的下一偶数像素行中的第三发光单元的第三阳极53之间，第二透光区A2可以位于该第三阳极53远离第一透光区A1的一侧。
在示例性实施方式中，第一透光区A1可以位于奇数像素行中的第三发光单元的第三阳极53与相邻的下一偶数像素行中的第一发光单元的第一阳极51之间，第二透光区A2可以位于该第一阳极51远离第一透光区A1的一侧。
在示例性实施方式中，第一透光区A1的面积可以大于第二透光区A2的面积。
在示例性实施方式中，第一透光区A1和第二透光区A2可以透过光线，第一透光区A1的透过率可以大于或等于60％，第二透光区A2的透过率可以大于或等于60％。
在示例性实施方式中，奇数像素行中的一个阳极与相邻的下一偶数像素行中的另一个阳极之间可以具有第一尺寸B1，或者，偶数像素行中的一个阳极与相邻的下一奇数像素行中的另一个阳极之间可以具有第一尺寸B1，第一透光区A1可以具有第二尺寸B2，或者，第二透光区A2可以具有第二尺寸B2，第二尺寸B2与第一尺寸B1的比值可以大于或等于0.5。其中，第一尺寸B1可以是相邻两个阳极边缘之间的最小距离，第二尺寸B2可以是第一透光区A1的两个边缘之间的最大距离，或者，第二尺寸B2可以是第二透光区A2的两个边缘之间的最大距离。
在示例性实施方式中，阳极可以包括阳极主体部和阳极连接部，阳极主体部的形状可以为类菱形或者类六边形，阳极连接部的形状可以为条形状，阳极连接部被配置为通过过孔与对应的像素驱动电路连接，第二尺寸B2可以是相邻两个阳极主体部边缘之间的最小距离。
图6B为本公开示例性实施例一种驱动电路层的结构示意图，示意了18个电路单元(2个单元行9个单元列)的平面结构。如图6B所示，在平行于显示基板的平面上，驱动电路层可以包括构成多个单元行和多个单元列的多个电路单元，单元行包括沿着第一方向X依次排布的多个电路单元，单元列包括沿着第二方向Y依次排布的多个电路单元，多个单元行和多个单元列构 成阵列排布的电路单元阵列，第一方向X与第二方向Y交叉。
在示例性实施方式中，至少一个电路单元可以包括像素驱动电路，像素驱动电路可以至少包括存储电容和多个晶体管，多个晶体管可以至少包括作为第一初始化晶体管的第一晶体管T1、作为补偿晶体管的第二晶体管T2、作为驱动晶体管的第三晶体管T3和作为数据写入晶体管的第四晶体管T4。至少一个电路行的电路单元中，第一晶体管T1的第一极与初始信号线31连接，第二晶体管T2的第二极与第三晶体管T3的第二极连接，第三晶体管T3的第一极与第四晶体管T4的第二极连接，第四晶体管T4的第一极与数据信号线44连接。
在示例性实施方式中，第M电路行至少一个电路单元中，第一晶体管T1和第二晶体管T2可以设置在第三晶体管T3第二方向Y的两侧，第二晶体管T2可以设置在第三晶体管T3靠近第M+1电路行的一侧，第一晶体管T1设置在第三晶体管T3远离第M+1电路行的一侧。
在示例性实施方式中，第M电路行至少一个电路单元的第二晶体管T2的第一极与第M+1电路行至少一个电路单元的第一晶体管T1的第二极可以为相互连接的一体结构。
在示例性实施方式中，至少一个电路单元还可以包括第一扫描信号线21和第二扫描信号线22，第一扫描信号线21与第二晶体管T2的栅电极和第四晶体管T4的栅电极连接，第一扫描信号线21被配置为控制第二晶体管T2和第四晶体管T4的导通或断开，第二扫描信号线22与第一晶体管T1的栅电极连接，第二扫描信号线22被配置为控制第一晶体管T1的导通或断开。第M电路行至少一个电路单元的第一扫描信号线21可以设置在第三晶体管T3靠近第M+1电路行的一侧，第M电路行至少一个电路单元的第二扫描信号线22可以设置在第三晶体管T3远离第M+1电路行的一侧。
在示例性实施方式中，像素驱动电路还可以包括第五晶体管T5和第六晶体管T6，第五晶体管T5的第一极与第一电源线45连接，第五晶体管T5的第二极与第三晶体管T3的第一极连接，第六晶体管T6的第一极与第三晶体管T3的第二极连接，第六晶体管T6的第二极与发光器件连接。至少一个电路单元还可以包括发光控制信号线23，发光控制信号线23与第五晶体管 T5的栅电极和第六晶体管T6的栅电极连接，发光控制信号线23被配置为控制第五晶体管T5和第六晶体管T6的导通或断开，发光控制信号线23可以设置在第二扫描信号线22靠近第三晶体管T3的一侧。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，第一扫描信号线21靠近发光控制信号线23一侧的边缘与发光控制信号线23靠近第一扫描信号线21一侧的边缘之间具有第一间距K1，第一间距K1可以约为0.33*L至0.37*L，第一间距K1可以为第二方向Y的尺寸，L为单元长度。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，第二扫描信号线22靠近发光控制信号线23一侧的边缘与发光控制信号线23靠近第二扫描信号线22一侧的边缘之间具有第二间距K2，第二间距K2可以约为0.20*L至0.24*L，第二间距K2可以为第二方向Y的尺寸。
在示例性实施方式中，至少一个电路单元还可以包括初始信号线31，初始信号线31与第一晶体管T1的第一极连接，至少一个电路行的至少一个电路单元中，初始信号线31可以设置在第二扫描信号线22和发光控制信号线23之间。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，初始信号线31靠近发光控制信号线23一侧的边缘与发光控制信号线23靠近初始信号线31一侧的边缘之间具有第三间距K3，第三间距K3可以约为0.12*L至0.16*L，第三间距K3可以为第二方向Y的尺寸。
在示例性实施方式中，至少一个电路单元形成有第一透光区A1，第一透光区A1在显示基板平面上正投影的面积大于或等于0.02*S，S为单元面积。
在示例性实施方式中，在第一方向X(单元行方向)，第一透光区A1可以位于第六晶体管T6的第二极与第一电源线45之间，在第二方向Y(单元列方向)，第一透光区A1可以位于初始信号线31与发光控制信号线23之间。
在示例性实施方式中，至少一个电路单元形成有第二透光区A2，第二透光区A2在显示基板平面上正投影的面积大于或等于0.02*S。
在示例性实施方式中，在第一方向X(单元行方向)，第二透光区A2 可以位于数据信号线44与第一电源线45之间，在第二方向Y(单元列方向)，第二透光区A2可以位于第M电路行中电路单元的第一扫描信号线21与第M+1电路行中电路单元的第二扫描信号线22之间。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、发光控制信号线23和初始信号线31的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，数据信号线44和第一电源线45的形状可以为主体部分沿着第二方向Y延伸的直线状或者折线状。
在示例性实施方式中，A沿B方向延伸是指，A可以包括主要部分和与主要部分连接的次要部分，主要部分是线、线段或条形状体，主要部分沿B方向伸展，且主要部分沿B方向伸展的长度大于次要部分沿其它方向伸展的长度。
在示例性实施方式中，在垂直于显示基板的平面上，驱动电路层可以包括沿着远离基底方向设置的第一绝缘层、半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层和第三导电层。
在示例性实施方式中，存储电容可以包括第一极板和第二极板，第一极板在显示基板平面上的正投影与第二极板在显示基板平面上的正投影至少部分交叠。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实 施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，显示基板的制备可以至少包括制备驱动电路层和制备发光结构层。
在示例性实施方式中，以18个电路单元(2个单元行9个单元列)为例，驱动电路层的制备过程可以包括如下操作。
(1)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的半导体层，如图7所示。
在示例性实施方式中，每个电路单元的半导体层可以至少包括第一晶体管T1的第一有源层11至第七晶体管T7的第七有源层17，且第一有源层11至第七有源层17为相互连接的一体结构，每个单元列中第M行电路单元的第二有源层12与第M+1行电路单元的第一有源层11相互连接，即每个单元列中相邻电路单元的半导体层为相互连接的一体结构。
在示例性实施方式中，在第一方向X上，第N列电路单元中的第四有源层14和第五有源层15可以位于本电路单元的第三有源层13靠近第N+1列电路单元的一侧，第二有源层12和第六有源层16可以位于本电路单元的第三有源层13远离第N+1列电路单元的一侧。
在示例性实施方式中，在第二方向Y上，第M行电路单元中的第一有源层11、第五有源层15、第六有源层16和第七有源层17可以位于本电路单元的第三有源层13远离第M+1行电路单元的一侧，第一有源层11和第七有源层17可以位于第五有源层15和第六有源层16远离第三有源层13的一侧，第M行电路单元中的第二有源层12和第四有源层14可以位于第三有源层13靠近第M+1行电路单元的一侧。
在示例性实施方式中，第一有源层11的形状可以呈“U”字形，第三有源层13的形状可以呈“S”字形，第二有源层12的形状可以呈“L”字形，第四有 源层14、第五有源层15、第六有源层16和第七有源层17的形状可以呈“I”字形。
在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，在一个电路单元中，第一有源层11的第一区11-1可以作为第七有源层17的第一区17-1，第一有源层11的第二区11-2可以作为第二有源层12的第一区12-1，第三有源层13的第一区13-1可以同时作为第四有源层14的第二区14-2和第五有源层15的第二区15-2，第三有源层13的第二区13-2可以同时作为第二有源层12的第二区12-2和第六有源层16的第一区16-1，第六有源层16的第二区16-2可以同时作为第七有源层17的第二区17-2，第四有源层14的第一区14-1和第五有源层15的第一区15-1单独设置。
在示例性实施方式中，第M电路行电路单元中的第二有源层12的第一区12-1与第M+1电路行电路单元中的第一有源层11的第二区11-2可以为相互连接的一体结构。由于第二有源层12的第一区12-1作为第二晶体管T2的第一极，第一有源层11的第二区11-2作为第一晶体管T1的第二极，因而第M电路行电路单元的第二晶体管T2的第一极与第M+1电路行电路单元的第一晶体管T1的第二极为相互连接的一体结构。
(2)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图8A和图8B所示，图8B为图8A中第一导电层的平面示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE 1)层。
在示例性实施方式中，每个电路单元的第一导电层图案可以至少包括：第一扫描信号线21、第二扫描信号线22、发光控制信号线23和第一极板24。
在示例性实施方式中，存储电容的第一极板24的形状可以为矩形状，矩形状的角部可以设置倒角，第一极板24在基底上的正投影与第三晶体管T3的第三有源层在基底上的正投影至少部分交叠。在示例性实施方式中，第一极板24可以同时作为存储电容的一个极板和第三晶体管T3的栅电极。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22和发光控制信号线23的形状可以为主体部分沿着第一方向X延伸的线形状，第M行电路单元中的第一扫描信号线21可以位于本电路单元的第一极板24靠近第M+1行电路单元的一侧，发光控制信号线23可以位于本电路单元的第一极板24远离第M+1行电路单元的一侧，第二扫描信号线22可以位于发光控制信号线23远离第一极板24的一侧。
在示例性实施方式中，第一扫描信号线21远离第一极板24的一侧设置有栅极块21-1，第一扫描信号线21和栅极块21-1与第二有源层12相重叠的区域作为双栅结构的第二晶体管T2的栅电极，第一扫描信号线21与第四有源层14相重叠的区域作为第四晶体管T4的栅电极。
在示例性实施方式中，第二扫描信号线22与第一有源层11相重叠的区域作为双栅结构的第一晶体管T1的栅电极，第二扫描信号线22与第七有源层17相重叠的区域作为第七晶体管T7的栅电极，发光控制信号线23与第五有源层15相重叠的区域作为第五晶体管T5的栅电极，发光控制信号线23与第六有源层16相重叠的区域作为第六晶体管T6的栅电极。
在示例性实施方式中，第一极板24的形状可以为矩形状，矩形状的长边沿着第二方向Y延伸，矩形状的短边沿着第一方向X延伸，第一极板24具有第一长度L1，第一长度L1可以为第一极板24第二方向Y的尺寸。
在示例性实施方式中，第一长度L1可以约为0.25*L至0.30*L。例如，第一长度L1可以约为0.28*L左右。
在示例性实施方式中，第一扫描信号线21靠近第一极板24一侧的边缘与发光控制信号线23靠近第一极板24一侧的边缘之间可以具有第一间距K1，第一间距K1可以约为0.33*L至0.37*L。例如，第一间距K1可以约为0.35*L左右。
在示例性实施方式中，第二扫描信号线22靠近发光控制信号线23一侧的边缘与发光控制信号线23靠近第二扫描信号线22一侧的边缘之间可以具有第二间距K2，第二间距K2可以约为0.20*L至0.24*L。例如，第二间距K2可以约为0.22*L左右。
在示例性实施方式中，对于单元长度L约为78μm的电路单元，第一长 度L1可以约为21.84μm左右，第一间距K1可以约为27.7μm左右，第二间距K2可以约为17.4μm左右。
在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第一晶体管T1至第七晶体管T7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第一有源层至第七有源层的第一区和第二区均被导体化。
(3)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图9A和图9B所示，图9B为图9A中第二导电层的平面示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE 2)层。
在示例性实施方式中，每个电路单元的第二导电层图案可以至少包括：初始信号线31、第二极板32、极板连接线33和屏蔽电极34。
在示例性实施方式中，初始信号线31的形状可以为主体部分沿着第一方向X延伸的线形状，第M行电路单元中的初始信号线31可以位于第二扫描信号线22和发光控制信号线23之间，初始信号线31被配置为向第一晶体管T1和第七晶体管T7提供初始电压信号。
在示例性实施方式中，存储电容的第二极板32的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板32在基底上的正投影与第一极板24在基底上的正投影至少部分交叠，第一极板24和第二极板32构成像素驱动电路的存储电容。
在示例性实施方式中，极板连接线33可以设置在第二极板32第一方向X的一侧或者第二极板32第一方向X的反方向的一侧，极板连接线33的第一端与本电路单元的第二极板32连接，极板连接线33的第二端沿着第一方向X或者第一方向X的反方向延伸后，与电路行中相邻电路单元的第二极板32连接，使得单元行上相邻电路单元的第二极板32通过极板连接线33相互连接。在示例性实施方式中，第二极板32与后续形成的第一电压线连接，通 过极板连接线33使一单元行中多个电路单元的第二极板形成相互连接的一体结构，一体结构的第二极板可以复用为电源信号线，保证一单元行中的多个第二极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第二极板32上设置有开口35，开口35可以位于第二极板32的中部，开口35的形状可以为矩形状，使第二极板32形成环形结构。开口35暴露出覆盖第一极板24的第三绝缘层，且第一极板24在基底上的正投影包含开口35在基底上的正投影。在示例性实施方式中，开口35被配置为容置后续形成的第一过孔，第一过孔位于开口35内并暴露出第一极板24，使后续形成的第一晶体管T1的第二极与第一极板24连接。
在示例性实施方式中，屏蔽电极34可以位于本电路单元的第一扫描信号线21远离第二极板32的一侧，屏蔽电极34的形状可以为“L”形，屏蔽电极34在基底上的正投影与第一有源层的第二区在基底上的正投影至少部分交叠，屏蔽电极34在基底上的正投影与第二有源层的第一区在基底上的正投影至少部分交叠，屏蔽电极34被配置为屏蔽数据电压跳变对关键节点的影响，避免数据电压跳变影响像素驱动电路的关键节点的电位，提高显示效果。
在示例性实施方式中，第二极板32的形状可以为矩形状，矩形状的长边沿着第二方向Y延伸，矩形状的短边沿着第一方向X延伸，第二极板32具有第二长度L2，第二长度L2可以为第二极板32第二方向Y的尺寸。
在示例性实施方式中，第二长度L2可以约为0.30*L至0.33*L。例如，第二长度L2可以约为0.32*L左右。
在示例性实施方式中，初始信号线31靠近发光控制信号线23一侧的边缘与发光控制信号线23靠近初始信号线31一侧的边缘之间的第三间距K3可以约为0.12*L至0.16*L。例如，第三间距K3可以约为0.14*L左右。
在示例性实施方式中，对于单元长度L约为78μm的电路单元，第二长度L2可以约为24.6μm左右，第三间距K3可以约为10.9μm左右。
一种显示基板中，为了提高存储电容的容量，通常设置较大面积的第二极板，第二极板32的第二长度L2约为0.35*L至0.38*L，对于单元长度L约为78μm的电路单元，第二长度L2约为28μm左右。本公开示例性实施例 通过减小第一极板24和第二极板32第二方向Y的长度，增加了初始信号线31与发光控制信号线23之间的间距，第三间距K3可以达到0.12*L至0.16*L，因而可以在初始信号线31与发光控制信号线23之间形成面积较大且集中的透光区，透光区可以透过光线，使得显示基板具有一定的透过率。
在示例性实施方式中，第三绝缘层的厚度可以约为90nm至110nm。例如，第三绝缘层的厚度可以约为100nm左右。本公开虽然减小了第一极板24和第二极板32的面积，但通过减小存储电容中第一极板24和第二极板32之间介质层的厚度，因而可以保证存储电容的容量满足驱动需求。
(4)形成第四绝缘层图案。在示例性实施方式中，形成第四绝缘层图案可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，采用图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，每个电路单元中设置有多个过孔，如图10所示。
在示例性实施方式中，每个电路单元的多个过孔可以至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8和第九过孔V9。
在示例性实施方式中，第一过孔V1在基底上的正投影位于第二极板32上开口35在基底上的正投影的范围之内，第一过孔V1内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板24的表面，第一过孔V1被配置为使后续形成的第一连接电极与通过该过孔与第一极板24连接。
在示例性实施方式中，第二过孔V2在基底上的正投影位于第二极板32在基底上的正投影的范围之内，第二过孔V2内的第四绝缘层被刻蚀掉，暴露出第二极板32的表面，第二过孔V2被配置为使后续形成的第一电源线通过该过孔与第二极板32连接。在示例性实施方式中，第二过孔V2可以包括多个，多个第二过孔V2可以沿着第二方向Y依次排列，以增加第一电源线与第二极板32的连接可靠性。
在示例性实施方式中，第三过孔V3在基底上的正投影位于第五有源层的第一区在基底上的正投影的范围之内，第三过孔V3内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面，第三过孔V3被配置为使后续形成的第一电源线通过该过孔与第五有源层的第一 区连接。
在示例性实施方式中，第四过孔V4在基底上的正投影位于第六有源层的第二区(也是第七有源层的第二区)在基底上的正投影的范围之内，第四过孔V4内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区的表面，第四过孔V4被配置为使后续形成的第六晶体管T6的第二极(也是第七晶体管T7的第二极)通过该过孔与第六有源层的第二区(也是第七有源层的第二区)连接。
在示例性实施方式中，第五过孔V5在基底上的正投影位于第四有源层的第一区在基底上的正投影的范围之内，第五过孔V5内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面，第五过孔V5被配置为使后续形成的数据信号线通过该过孔与第四有源层的第一区连接。
在示例性实施方式中，第六过孔V6在基底上的正投影位于第一有源层的第二区(也是第二有源层的第一区)在基底上的正投影的范围之内，第六过孔V6内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第二区的表面，第六过孔V6被配置为使后续形成的第一连接电极通过该过孔与第一有源层的第二区(也是第二有源层的第一区)连接。
在示例性实施方式中，第七过孔V7在基底上的正投影位于第一有源层的第一区(也是第七有源层的第一区)在基底上的正投影的范围之内，第七过孔V7内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面，第七过孔V7被配置为使后续形成的第一晶体管T1的第一极(也是第七晶体管T7的第一极)通过该过孔与第一有源层的第一区(也是第七有源层的第一区)连接。
在示例性实施方式中，第八过孔V8在基底上的正投影位于屏蔽电极34在基底上的正投影的范围之内，第八过孔V8内的第四绝缘层被刻蚀掉，暴露出屏蔽电极34的表面，第八过孔V8被配置为使后续形成的第一电源线通过该过孔与屏蔽电极34连接。
在示例性实施方式中，第九过孔V9在基底上的正投影位于初始信号线31在基底上的正投影的范围之内，第九过孔V9内的第四绝缘层被刻蚀掉， 暴露出初始信号线31的表面，第九过孔V9被配置为使后续形成的第一晶体管T1的第一极(也是第七晶体管T7的第一极)通过该过孔与初始信号线31连接。
(5)形成第三导电层图案。在示例性实施方式中，形成第三导电层可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第四绝缘层上的第三导电层，如图11A和图11B所示，图11B为图11A中第三导电层的平面示意图。在示例性实施方式中，第三导电层可以称为第一源漏金属(SD1)层。
在示例性实施方式中，每个电路单元的第三导电层至少包括：第一连接电极41、第二连接电极42、第三连接电极43、数据信号线44和第一电源线45。
在示例性实施方式中，第一连接电极41的形状可以为沿着第二方向Y延伸的条形状，第一连接电极41的第一端通过第一过孔V1与第一极板24连接，第一连接电极41的第二端通过第六过孔V6与第一有源层的第二区(也是第二有源层的第一区)连接，实现了第一极板24与一体结构的第一晶体管T1的第二极和第二晶体管T2的第一极之间的连接，使第一极板24、第一晶体管T1的第二极和第二晶体管T2的第一极具有相同的电位。在示例性实施方式中，第一连接电极41可以作为像素驱动电路中的第二节点N2。
在示例性实施方式中，第二连接电极42的形状可以为沿着第二方向Y延伸的条形状，第二连接电极42的第一端通过第七过孔V7与第一有源层的第一区(也是第七有源层的第一区)连接，第二连接电极42的第二端通过第九过孔V9与初始信号线31连接，使初始信号线31将初始电压信号写入第一晶体管T1和第七晶体管T7。在示例性实施方式中，第二连接电极42可以同时作为第一晶体管T1的第一极和第七晶体管T7的第一极。
在示例性实施方式中，第三连接电极43的形状可以为多边形状，第三连接电极43通过第四过孔V4与第六有源层的第二区(也是第七有源层的第二区)连接，使第六晶体管T6的第二极和第七晶体管T7的第二极具有相同的电位。在示例性实施方式中，第三连接电极43可以同时作为第六晶体管T6的第二极和第七晶体管T7的第二极，第三连接电极43作为阳极连接电极， 被配置为与后续形成的阳极连接。
在示例性实施方式中，数据信号线44的形状可以为主体部分沿着第二方向Y延伸的线形状，数据信号线44通过第五过孔V5与第四有源层的第一区连接，实现了数据信号线44将数据信号写入第四晶体管T4。
在示例性实施方式中，第一电源线45的形状可以为主体部分沿着第二方向Y延伸的折线状，一方面，第一电源线45通过第二过孔V2与第二极板32连接，另一方面，第一电源线45通过第三过孔V3与第五有源层的第一区连接，又一方面，第一电源线45通过第八过孔V8与屏蔽电极34连接，实现了第一电源线45将第一电源信号写入第五晶体管T5，且第二极板32和屏蔽电极34具有与第一电源线45相同的电位。
在示例性实施方式中，屏蔽电极34沿着第一方向X延伸的条形部在基底上的正投影与数据信号线44在基底上的正投影至少部分交叠。由于屏蔽电极34的条形部在基底上的正投影与第二有源层的第一区在基底上的正投影至少部分交叠，且屏蔽电极34与第一电源线45连接，因而屏蔽电极34可以有效屏蔽了数据电压跳变对像素驱动电路中第二节点N2的影响，避免了数据电压跳变影响像素驱动电路的关键节点的电位，提高了显示效果。
在示例性实施方式中，第一连接电极41和数据信号线44分别位于第一电源线45第一方向X的两侧。由于第一电源线45为恒压信号，因而第一电源线45可以有效屏蔽数据电压跳变对像素驱动电路中第二节点N2的影响，避免了数据电压跳变影响像素驱动电路的关键节点的电位，提高了显示效果。
在示例性实施方式中，至少一个电路单元的第一电源线45可以为非等宽度的折线状。第一电源线45采用折线设置，不仅可以便于像素结构的布局，而且可以降低第一电源线与数据信号线之间的寄生电容。
在示例性实施方式中，电路单元形成有至少一个透光区，透光区可以至少包括第一透光区A1和第二透光区A2，第一透光区A1和第二透光区A2可以透过光线，使得显示基板具有一定的透过率。
在示例性实施方式中，半导体层图案、第一导电层图案、第二导电层图案和第三导电层图案在基底上的正投影与第一透光区A1在基底上的正投影没有交叠，半导体层图案、第一导电层图案、第二导电层图案和第三导电层 图案在基底上的正投影与第二透光区A2在基底上的正投影没有交叠。
在示例性实施方式中，第一透光区A1和第二透光区A2的膜层可以至少包括设置在基底上的第一绝缘层、设置在第一绝缘层远离基底一侧的第二绝缘层、设置在第二绝缘层远离基底一侧的第三绝缘层、设置在第三绝缘层远离基底一侧的第四绝缘层以及后续形成的平坦层。由于基底和上述绝缘层均为透明膜层，因而第一透光区A1和第二透光区A2可以透过光线，第一透光区A1的透过率可以大于或等于60％，第二透光区A2的透过率可以大于或等于60％。
在示例性实施方式中，第一透光区A1可以位于存储电容第二方向Y的反方向的一侧，第二透光区A2可以位于存储电容第二方向Y的一侧。
在示例性实施方式中，第一透光区A1在显示基板平面上正投影的面积可以大于或等于0.02*S，第二透光区A2在显示基板平面上正投影的面积可以大于或等于0.02*S，第一透光区A1的面积可以大于第二透光区A2的面积，S为单元面积。例如，第一透光区A1在显示基板平面上正投影的面积可以约为0.02*S至0.07*S，第二透光区A2在显示基板平面上正投影的面积可以约为0.02*S至0.07*S。又如，第一透光区A1在显示基板平面上正投影的面积可以约为0.32*S左右，第二透光区A2在显示基板平面上正投影的面积可以约为0.30S左右。
在示例性实施方式中，电路单元中的第一透光区A1可以大概由初始信号线31、第一电源线45、第三连接电极43和发光控制信号线23围成。在第一方向X(单元行方向)上，第一透光区A1可以位于第三连接电极(第六晶体管T6的第二极)43与第一电源线45之间，在第二方向Y(单元列方向)上，第一透光区A1可以位于初始信号线31与发光控制信号线23之间。
在示例性实施方式中，电路单元中的第二透光区A2可以大概由第一扫描信号线21、第一电源线45、第二扫描信号线22和数据信号线44围成。在第一方向X上，第二透光区A2可以位于数据信号线44与第一电源线45之间，在第二方向Y上，第二透光区A2可以位于第M电路行中电路单元的第一扫描信号线21与第M+1电路行中电路单元的第二扫描信号线22之间。
在示例性实施方式中，第一透光区A1可以具有第二尺寸B2，或者，第 二透光区A2可以具有第二尺寸B2，第二尺寸B2可以是第一透光区A1或者第二透光区A2中的两个边缘之间的最大距离。
(6)形成平坦层图案。在示例性实施方式中，形成平坦层图案可以包括：在形成前述图案的基底上，涂覆平坦薄膜，采用图案化工艺对平坦薄膜进行图案化，形成覆盖第三导电层的平坦层，平坦层上设置有多个过孔，如图12所示。
在示例性实施方式中，每个电路单元的过孔至少包括第十一过孔V11。第十一过孔V11在基底上的正投影位于第三连接电极43在基底上的正投影的范围之内，第十一过孔V11内的平坦层被去掉，暴露出第三连接电极43的表面，第十一过孔V11被配置为使后续形成的阳极通过该过孔与第三连接电极43连接。
至此，在基底上制备完成驱动电路层。在平行于显示基板的平面上，驱动电路层可以包括多个电路单元，每个电路单元可以包括像素驱动电路，以及与像素驱动电路连接的第一扫描信号线、第二扫描信号线、发光控制信号线、初始信号线、数据信号线和第一电源线。在垂直于显示基板的平面上，驱动电路层可以包括在基底上依次叠设的第一绝缘层、半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层和平坦层。
在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性衬底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，半导体层的材料可以采用非晶硅(a-si)。
在示例性实施方式中，第一导电层、第二导电层和第三导电层可以采用 金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层可以称为缓冲(Buffer)层，第二绝缘层和第三绝缘层可以称为栅绝缘(GI)层，第四绝缘层可以称为层间绝缘(ILD)层。平坦层可以采用有机材料，如树脂等。有源层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料，即本公开适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。
在示例性实施方式中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。
(9)形成阳极导电层图案。在示例性实施方式中，形成阳极导电层图案可以包括：在形成前述图案的基底上，沉积阳极导电薄膜，采用图案化工艺对阳极导电薄膜进行图案化，形成设置在平坦层上的阳极导电层图案，如图13A和图13B所示，图13B为图13A中阳极导电层的平面示意图。
在示例性实施方式中，阳极导电层图案可以至少包括多个阳极，多个阳极可以包括：红色发光单元(第一发光单元)的第一阳极51、蓝色发光单元(第二发光单元)的第二阳极52和绿色发光单元(第三发光单元)的第三阳极53，第一阳极51所在区域可以出射红色光线，第二阳极52所在区域可以出射蓝色光线，第三阳极53所在区域可以出射绿色光线。
在示例性实施方式中，第一阳极51、第二阳极52和第三阳极53可以通过第十一过孔V11分别与电路单元中的第三连接电极43连接。由于电路单元中的第三连接电极43通过过孔与第六有源层的第二区(也是第七有源层的第二区)连接，因而第一阳极51、第二阳极52和第三阳极53可以分别通过第三连接电极43与第六晶体管T6的第二极和第七晶体管T7的第二极连接，实现了像素驱动电路驱动发光器件发光。
在示例性实施方式中，由多个阳极形成的多个发光单元可以构成多个像 素行和多个像素列，像素行可以包括沿着第一方向X依次设置的多个发光单元，像素列可以包括沿着第二方向Y依次设置的多个发光单元。
在示例性实施方式中，两个像素行(奇数像素行和相邻的偶数像素行)的多个发光单元与一个单元行的多个像素驱动电路的位置相对应，两个像素行中的阳极在基底上的正投影与一个单元行中的像素驱动电路在基底上的正投影至少部分交叠，即一个单元行的区域对应两个像素行的区域，每个像素行中的第一阳极51、第二阳极52和第三阳极53可以在第一方向X上周期性设置，且相邻像素行的第一阳极51、第二阳极52和第三阳极53错位设置，奇数像素行和相邻的偶数像素行中多个第一阳极51、第二阳极52和第三阳极53可以与同一单元行中多个电路单元的像素驱动电路对应连接。例如，图13A中第一阳极行(奇数像素行)的多个阳极和第二阳极行(偶数像素行)的多个阳极均与第M行电路单元中的像素驱动电路对应连接。又如，图13A中第三阳极行(奇数像素行)的多个阳极和第四阳极行(偶数像素行)的多个阳极均与第M+1行电路单元中的像素驱动电路对应连接。
在示例性实施方式中，一个像素列的多个发光单元与一个单元列的多个像素驱动电路的位置相对应，一个像素列中的阳极在基底上的正投影与一个单元列中的像素驱动电路在基底上的正投影至少部分交叠，即一个单元列的区域对应一个像素列的区域，每个像素列包括在第二方向Y上依次设置的多个阳极，且相邻像素列的多个阳极错位设置。像素列的多个阳极可以是多个第一阳极51，或者，像素列的多个阳极可以是多个第二阳极52，或者，像素列的多个阳极可以是多个第三阳极53。
在示例性实施方式中，在第一方向X上，一个像素行的第一阳极51可以位于相邻像素行的第二阳极52和第三阳极53之间，三个阳极形成三角形排布。在第一方向X上，一个像素行的第二阳极52可以位于相邻像素行的第三阳极53和第一阳极51之间，三个阳极形成三角形排布。在第一方向X上，一个像素行的第三阳极53可以位于相邻像素行的第一阳极51和第二阳极52之间，三个阳极形成三角形排布。这样，多个第一阳极51、多个第二阳极52和多个第三阳极53形成Delta排布。
在示例性实施方式中，在第二方向Y上，一个像素列的第一阳极51可 以位于一个相邻像素列的两个第二阳极52之间，一个像素列的第一阳极51可以位于另一个相邻像素列的两个第三阳极53之间，一个第一阳极51、两个第二阳极52和两个第三阳极53可以形成四个三角形排布。在第二方向Y上，一个像素列的第二阳极52可以位于一个相邻像素列的两个第一阳极51之间，一个像素列的第二阳极52可以位于另一个相邻像素列的两个第三阳极53之间，两个第一阳极51、一个第二阳极52和两个第三阳极53可以形成四个三角形排布。在第二方向Y上，一个像素列的第三阳极53可以位于一个相邻像素列的两个第二阳极52之间，一个像素列的第三阳极53可以位于另一个相邻像素列的两个第一阳极51之间，两个第一阳极51、两个第二阳极52和一个第三阳极53可以形成四个三角形。
在示例性实施方式中，第一阳极51、第二阳极52和第三阳极53的形状和面积可以不同。
在示例性实施方式中，多个像素行可以包括奇数像素行和偶数像素行。奇数像素行的第一阳极51的形状和面积与偶数像素行的第一阳极51的形状和面积可以不同，奇数像素行的第二阳极52的形状和面积与偶数像素行的第二阳极52的形状和面积可以不同，奇数像素行的第三阳极53的形状和面积与偶数像素行的第三阳极53的形状和面积可以不同。
在示例性实施方式中，多个像素列可以包括奇数像素列和偶数像素列。奇数像素列的第一阳极51的形状和面积与偶数像素列的第一阳极51的形状和面积可以不同，奇数像素列的第二阳极52的形状和面积与偶数像素列的第二阳极52的形状和面积可以不同，奇数像素列的第三阳极53的形状和面积与偶数像素列的第三阳极53的形状和面积可以不同。
在示例性实施方式中，第一阳极51可以包括第一阳极主体部51-1和第一阳极连接部51-2，第一阳极主体部51-1的形状可以为类菱形，第一阳极连接部51-2的形状可以为沿着第二方向Y延伸的条形状，且与第一阳极主体部51-1连接，第一阳极连接部51-2被配置为通过第十一过孔V11与对应的第三连接电极43连接。
在示例性实施方式中，奇数像素列的第一阳极连接部51-2可以设置在第一阳极主体部51-1第二方向Y的反方向的一侧，偶数像素列的第一阳极连 接部51-2可以设置在第一阳极主体部51-1第二方向Y的一侧。
在示例性实施方式中，第一阳极51还可以包括第一凸出部71，第一凸出部71的形状可以为沿着沿着第二方向Y延伸的条形状，第一凸出部71的第一端与第一阳极主体部51-1连接，第一凸出部71的第二端向着远离第一阳极主体部51-1的方向延伸。
在示例性实施方式中，第一凸出部71可以设置在第一阳极主体部51-1远离第一阳极连接部51-2的一侧。例如，奇数像素列的第一凸出部71可以设置在第一阳极主体部51-1第二方向Y的一侧，偶数像素列的第一凸出部71可以设置在第一阳极主体部51-1第二方向Y的反方向的一侧。
在示例性实施方式中，第一凸出部71在基底上的正投影与第一扫描信号线21和栅极块21-1在基底上的正投影至少部分交叠，第一凸出部71被配置遮挡对应电路单元的第二晶体管T2，提高第二晶体管T2的电学性能，提升显示品质和显示效果。
在示例性实施方式中，偶数像素列的第一阳极51还可以包括第二凸出部72。第二凸出部72的形状可以为沿着第一方向X延伸的条形状，第二凸出部72的第一端与第一阳极主体部51-1连接，第二凸出部72的的第二端向着远离第一阳极主体部51-1的方向延伸。在示例性实施方式中，奇数像素列的第一阳极51可以不设置第二凸出部72。
在示例性实施方式中，偶数像素列的第二凸出部72可以设置在第一阳极主体部51-1第一方向X的反方向的一侧，第二凸出部72在基底上的正投影与上一列电路单元中的第二连接电极42和第一电源线45在基底上的正投影至少部分交叠，第二凸出部72被配置为调整偶数像素列的第一阳极51的平坦性，使得第一阳极51第一方向X两侧的第三导电层的走线尽可能对称，减小亮度差异，提升显示品质和显示效果。
在示例性实施方式中，奇数像素列的第一阳极主体部51-1、第一阳极连接部51-2和第一凸出部71可以为相互连接的一体结构，偶数像素列的第一阳极主体部51-1、第一阳极连接部51-2、第一凸出部71和第二凸出部72可以为相互连接的一体结构。
在示例性实施方式中，第二阳极52可以包括第二阳极主体部52-1和第 二阳极连接部52-2，第二阳极主体部52-1的形状可以为类六边形，第二阳极连接部52-2的形状可以为沿着第二方向Y延伸的条形状，且与第二阳极主体部52-1连接，第二阳极连接部52-2被配置为通过第十一过孔V11与对应的第三连接电极43连接。
在示例性实施方式中，奇数像素列的第二阳极连接部52-2可以设置在第二阳极主体部52-1第二方向Y的反方向的一侧，偶数像素列的第二阳极连接部52-2可以设置在第二阳极主体部52-1第二方向Y的一侧。
在示例性实施方式中，第二阳极52还可以包括第三凸出部73，第三凸出部73的形状可以为沿着沿着第二方向Y延伸的条形状，第三凸出部73的第一端与第二阳极主体部52-1连接，第三凸出部73的第二端向着远离第二阳极主体部52-1的方向延伸。
在示例性实施方式中，第三凸出部73可以设置在第二阳极主体部52-1远离第二阳极连接部52-2的一侧。例如，奇数像素列的第三凸出部73可以设置在第二阳极主体部52-1第二方向Y的一侧，偶数像素列的第三凸出部73可以设置在第二阳极主体部52-1第二方向Y的反方向的一侧。
在示例性实施方式中，第三凸出部73在基底上的正投影与第一扫描信号线21和栅极块21-1在基底上的正投影至少部分交叠，第三凸出部73被配置遮挡对应电路单元的第二晶体管T2，提高第二晶体管T2的电学性能，提升显示品质和显示效果。
在示例性实施方式中，偶数像素列的第二阳极52还可以包括第四凸出部74。第四凸出部74的形状可以为沿着第一方向X延伸的条形状，第四凸出部74的第一端与第二阳极主体部52-1连接，第四凸出部74的的第二端向着远离第二阳极主体部52-1的方向延伸。在示例性实施方式中，奇数像素列的第二阳极52可以不设置第四凸出部74。
在示例性实施方式中，偶数像素列的第四凸出部74可以设置在第二阳极主体部52-1第一方向X的反方向的一侧，第四凸出部74在基底上的正投影与上一列电路单元中的第二连接电极42和第一电源线45在基底上的正投影至少部分交叠，第四凸出部74被配置为调整偶数像素列的第二阳极52的平坦性，使得第二阳极52第一方向X两侧的第三导电层的走线尽可能对称， 减小亮度差异，提升显示品质和显示效果。
在示例性实施方式中，奇数像素列的第二阳极主体部52-1、第二阳极连接部52-2和第三凸出部73可以为相互连接的一体结构，偶数像素列的第一阳极主体部51-1、第一阳极连接部51-2、第三凸出部73和第四凸出部74可以为相互连接的一体结构。
在示例性实施方式中，第三阳极53可以包括第三阳极主体部53-1和第三阳极连接部53-2，第三阳极主体部53-1的形状可以为类六边形，第三阳极连接部53-2的形状可以为沿着第二方向Y延伸的条形状，且与第三阳极主体部53-1连接，第三阳极连接部53-2被配置为通过第十一过孔V11与对应的第三连接电极43连接。
在示例性实施方式中，奇数像素列的第三阳极连接部53-2可以设置在第三阳极主体部53-1第二方向Y的反方向的一侧，偶数像素列的第三阳极连接部53-2可以设置在第三阳极主体部53-1第二方向Y的一侧。
在示例性实施方式中，第三阳极53还可以包括第五凸出部75，第五凸出部75的形状可以为沿着沿着第二方向Y延伸的条形状，第五凸出部75的第一端与第三阳极主体部53-1连接，第五凸出部75的第二端向着远离第三阳极主体部53-1的方向延伸。
在示例性实施方式中，第五凸出部75可以设置在第三阳极主体部53-1远离第三阳极连接部53-2的一侧。例如，奇数像素列的第五凸出部75可以设置在第三阳极主体部53-1第二方向Y的一侧，偶数像素列的第五凸出部75可以设置在第三阳极主体部53-1第二方向Y的反方向的一侧。
在示例性实施方式中，第五凸出部75在基底上的正投影与第一扫描信号线21和栅极块21-1在基底上的正投影至少部分交叠，第五凸出部75被配置遮挡对应电路单元的第二晶体管T2，提高第二晶体管T2的电学性能，提升显示品质和显示效果。
在示例性实施方式中，偶数像素列的第三阳极53还可以包括第六凸出部76。第六凸出部76的形状可以为沿着第一方向X延伸的条形状，第六凸出部76的第一端与第三阳极主体部53-1连接，第六凸出部76的的第二端向着远离第三阳极主体部53-1的方向延伸。在示例性实施方式中，奇数像素列的 第三阳极53可以不设置第六凸出部76。
在示例性实施方式中，偶数像素列的第六凸出部76可以设置在第三阳极主体部53-1第一方向X的反方向的一侧，第六凸出部76在基底上的正投影与上一列电路单元中的第二连接电极42和第一电源线45在基底上的正投影至少部分交叠，第六凸出部76被配置为调整偶数像素列的第三阳极53的平坦性，使得第三阳极53第一方向X两侧的第三导电层的走线尽可能对称，减小亮度差异，提升显示品质和显示效果。
在示例性实施方式中，奇数像素列的第三阳极主体部53-1、第三阳极连接部53-2和第五凸出部75可以为相互连接的一体结构，偶数像素列的第三阳极主体部53-1、第三阳极连接部53-2、第五凸出部75和第六凸出部76可以为相互连接的一体结构。
在示例性实施方式中，奇数像素行的阳极在基底上的正投影与所在单元行中像素驱动电路的第一晶体管T1和第七晶体管T7在基底上的正投影至少部分交叠，偶数像素行的阳极在基底上的正投影与所在单元行中像素驱动电路的第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6在基底上的正投影至少部分交叠。
在示例性实施方式中，由于多个阳极的排布特点，使得显示区域中一部分第一透光区A1和第二透光区A2在基底上的正投影与阳极在基底上的正投影没有交叠，而另一部分第一透光区A1和第二透光区A2在基底上的正投影与阳极在基底上的正投影存在交叠。例如，在第一方向X相邻的两个电路单元的第一透光区A1中，一个第一透光区A1没有被阳极遮挡，另一个第一透光区A1则被阳极遮挡部分区域，后面描述的第一透光区A1和第二透光区A2均是指没有被阳极遮挡的第一透光区A1和第二透光区A2，后面描述的第一透光区A1和第二透光区A2在基底上的正投影与阳极导电层在基底上的正投影没有交叠。
在示例性实施方式中，第一透光区A1可以位于奇数像素行中的第一发光单元的第一阳极51与相邻的下一偶数像素行中的第二发光单元的第二阳极52之间，第二透光区A2可以位于该第二发光单元的第二阳极52远离第一透光区A1的一侧。
在示例性实施方式中，第一透光区A1可以位于奇数像素行中的第二发光单元的第二阳极52与相邻的下一偶数像素行中的第三发光单元的第三阳极53之间，第二透光区A2可以位于该第三阳极53远离第一透光区A1的一侧。
在示例性实施方式中，第一透光区A1可以位于奇数像素行中的第三发光单元的第三阳极53与相邻的下一偶数像素行中的第一发光单元的第一阳极51之间，第二透光区A2可以位于该第一阳极51远离第一透光区A1的一侧。
在示例性实施方式中，奇数像素行中的一个阳极与相邻的下一偶数像素行中的另一个阳极之间可以具有第一尺寸B1，或者，偶数像素行中的一个阳极与相邻的下一奇数像素行中的另一个阳极之间可以具有第一尺寸B1，第一尺寸B1可以是相邻两个阳极主体部边缘之间的最小距离。例如，奇数像素行中第一阳极51的第一阳极主体部51-1的边缘与相邻偶数像素行中第二阳极52的第二阳极主体部52-1的边缘之间的最小距离为第一尺寸B1。又如，奇数像素行中第二阳极52的第二阳极主体部52-1的边缘与相邻偶数像素行中第三阳极53的第三阳极主体部53-1的边缘之间的最小距离为第一尺寸B1。再如，奇数像素行中第三阳极53的第三阳极主体部53-1的边缘与相邻偶数像素行中第一阳极51的第一阳极主体部51-1的边缘之间的最小距离为第一尺寸B1。
在示例性实施方式中，第二尺寸B2与第一尺寸B1的比值可以大于或等于0.5。例如，第二尺寸B2与第一尺寸B1的比值可以约为0.7左右。又如，第二尺寸B2与第一尺寸B1的比值可以约为1.0左右。再如，第二尺寸B2与第一尺寸B1的比值可以约为1.2左右。
在示例性实施方式中，阳极导电层可以采用单层结构，如氧化铟锡ITO或氧化铟锌IZO，或者可以采用多层复合结构，如ITO/Ag/ITO等。
(10)形成像素定义层图案。在示例性实施方式中，形成像素定义层图案可以包括：在形成前述图案的基底上，涂覆像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层图案，如图14所示。
在示例性实施方式中，像素定义层图案可以包括多个像素开口81和多个 隔垫柱82。
在示例性实施方式中，多个像素开口81的位置和形状与多个阳极的位置和形状相对应，多个像素开口81分别暴露出第一阳极51、第二阳极51和第三阳极51的表面。
在示例性实施方式中，隔垫柱82的形状可以为沿着第二方向Y延伸的条形状，隔垫柱82可以设置在第一方向X上相邻的像素开口81之间，以避开第一透光区A1和第二透光区A2，隔垫柱82在基底上的正投影与第一透光区A1在基底上的正投影没有交叠，隔垫柱82在基底上的正投影与第二透光区A2在基底上的正投影没有交叠，避免多一层有机层降低透光效果。
在示例性实施方式中，在两个相邻的单元行中，一个单元行中的隔垫柱82在基底上的正投影与第一晶体管T1在基底上的正投影至少部分交叠，另一个单元行中的隔垫柱82在基底上的正投影与存储电容在基底上的正投影至少部分交叠。
图15为本公开示例性实施例一种显示基板透光区的示意图。如图15所示，至少一个电路行的至少一个电路单元中，第六晶体管T6附近形成面积较大且集中的第一透光区A1，第二晶体管T2附近形成面积较大且集中的第二透光区A2，使得显示基板具有一定的透过率。
图16为本公开示例性实施例另一种形成阳极和像素定义层图案后的示意图。本实施例形成阳极和像素定义层图案的制备工艺与前述制备工艺基本上相同，所不同的是，阳极和隔垫柱的布局不同。
如16所示，阳极导电层图案可以至少包括红色发光单元的第一阳极51、蓝色发光单元的第二阳极52和绿色发光单元的第三阳极53，第一阳极51所在区域可以形成出射红色光线的红色发光单元，第二阳极52所在区域可以形成出射蓝色光线的蓝色发光单元，第三阳极53所在区域可以形成出射绿色光线的绿色发光单元。
在示例性实施方式中，第一阳极51、第二阳极52和第三阳极53可以通过第十一过孔V11分别与电路单元中的第三连接电极43连接。
在示例性实施方式中，一个像素单元的第一阳极51、第二阳极52和第 三阳极53可以采用三角形排布，第一阳极51和第三阳极53可以沿着第二方向Y依次设置，第二阳极52可以设置在第一阳极51和第三阳极53第一方向X的一侧，多个第一阳极51、多个第二阳极52和多个第三阳极53形成S-strip像素排布。
在示例性实施方式中，第一阳极51、第二阳极52和第三阳极53的形状和面积可以不同。
在示例性实施方式中，第一阳极51可以包括第一阳极主体部和第一阳极连接部，第一阳极主体部的形状可以为矩形，第一阳极连接部的形状可以为沿着第二方向Y延伸的条形状，且与第一阳极主体部连接，第一阳极连接部被配置为通过第十一过孔与对应的第三连接电极连接。
在示例性实施方式中，第二阳极52可以包括第二阳极主体部和第二阳极连接部，第二阳极主体部的形状可以为矩形，第二阳极连接部的形状可以为向着第二方向Y凸起的块状，且与第二阳极主体部连接，第二阳极连接部被配置为通过第十一过孔与对应的第三连接电极连接。
在示例性实施方式中，第三阳极53可以包括第三阳极主体部和第三阳极连接部，第三阳极主体部的形状可以为矩形，第三阳极连接部的形状可以为向着第二阳极52方向延伸的条形状，且与第三阳极主体部连接，第三阳极连接部被配置为通过第十一过孔与对应的第三连接电极连接。
在示例性实施方式中，至少一个电路单元中，初始信号线、第一电源线、发光控制信号线、第三连接电极等可以围成一个第一透光区A1，透光区可以透过光线，使得显示基板具有一定的透过率。
在示例性实施方式中，至少一个电路行的至少一个电路单元中，第M电路行中电路单元的第一扫描信号线、第一电源线、第二扫描信号线和数据信号线等可以围成一个第二透光区A2，透光区可以透过光线，使得显示基板具有一定的透过率。
在示例性实施方式中，像素定义层图案可以包括多个像素开口81和多个隔垫柱82。
在示例性实施方式中，多个像素开口81的位置和形状与多个阳极的位置 和形状相对应，多个像素开口81分别暴露出第一阳极51、第二阳极51和第三阳极51的表面。
在示例性实施方式中，隔垫柱82的形状可以为沿着第一方向X延伸的条形状，隔垫柱82可以设置在第二方向Y上相邻的像素开口81之间，以避开第一透光区A1和第二透光区A2，隔垫柱82在基底上的正投影与第一透光区A1在基底上的正投影没有交叠，隔垫柱82在基底上的正投影与第二透光区A2在基底上的正投影没有交叠，避免多一层有机层降低透光效果。
图17为本公开示例性实施例另一种显示基板透光区的示意图。如图17所示，至少一个电路行的至少一个电路单元中，第六晶体管T6附近形成面积较大且集中的第一透光区A1，第二晶体管T2附近形成面积较大且集中的第二透光区A2，使得显示基板具有一定的透过率。
在示例性实施方式中，由于S-strip排布与Delta排布的开口率不同，S-strip排布的阳极面积占比较小，Delta排布的阳极面积占比较大，因而S-strip排布的透过率提升程度大于Delta排布的透过率提升程度。
在示例性实施方式中，后续制备流程可以包括：采用蒸镀或喷墨打印工艺形成有机发光层，有机发光层通过像素开口与阳极连接，在有机发光层上形成阴极，阴极与有机发光层连接。形成封装结构层，封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。
一种显示基板的像素驱动电路设计中，通常将发光控制信号线设置在存储电容第二方向Y的一侧，将第一扫描信号线设置在存储电容第二方向Y的反方向的一侧，第二扫描信号线设置在第一扫描信号线远离存储电容一侧，初始信号线设置在第二扫描信号线远离存储电容一侧，本单元行电路单元的第一晶体管T1与本单元行电路单元的第二晶体管T2连接，且存储电容中极板的面积较大，因而电路单元中金属膜层的占用面积较大。
本公开示例性实施例通过调整像素驱动电路的布局，将第一扫描信号线设置在存储电容第二方向的一侧，将发光控制信号线设置在存储电容第二方向的反方向的一侧，第二扫描信号线设置在发光控制信号线远离远离存储电 容一侧，初始信号线设置在第二扫描信号线靠近存储电容一侧，本单元行电路单元的第二晶体管T2与下一单元行电路单元的第一晶体管T1连接，相应减小了存储电容中第一极板和第二极板的面积，实现了晶体管、走线和存储电容之间较紧凑的布局结构，因而减小了电路单元中金属膜层的占用面积，在本电路单元的初始信号线与发光控制信号线之间形成面积较大且集中的第一透光区，在本电路单元的第一扫描信号线与下一电路行中电路单元的第二扫描信号线之间可以形成面积较大且集中的第二透光区，透光区可以透过光线，使得显示基板具有一定的透过率。与相同分辨率(PPI)的现有结构相比，本公开显示基板的透过率可以增加20％至30％，且透过区域较集中，有利于显示基板背后传感器采集光线。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开在此不做限定。
本公开还提供一种显示基板的制备方法，以制作上述实施例提供的显示基板。在示例性实施方式中，所述制备方法可以包括：
在基底上形成驱动电路层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述电路单元至少包括像素驱动电路，至少一个电路单元设置有至少一个透光区，所述透光区具有第二尺寸，所述第二尺寸是透光区的两个边缘之间的最大距离；
在所述驱动电路层上形成发光结构层，所述发光结构层包括构成多个像素行和多个像素列的多个发光单元，所述发光单元至少包括阳极，至少一个发光单元的阳极与对应电路单元的像素驱动电路连接；所述透光区位于相邻的阳极之间，相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，所述第一尺寸是两个相邻的阳极边缘之间的最小距离，所述第二尺寸与所述第一尺寸的比值大于或等于0.5。
本公开还提供一种显示装置，显示装置包括前述的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本发明。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (21)
- 一种显示基板，包括设置在基底上的驱动电路层和设置在所述驱动电路层远离所述基底一侧的发光结构层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述发光结构层包括构成多个像素行和多个像素列的多个发光单元，所述电路单元至少包括像素驱动电路，所述发光单元至少包括阳极，至少一个发光单元的阳极与对应电路单元的像素驱动电路连接；至少一个电路单元设置有至少一个透光区，所述透光区位于相邻的阳极之间；相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，所述透光区具有第二尺寸，所述第二尺寸与所述第一尺寸的比值大于或等于0.5，所述第一尺寸是两个相邻的阳极边缘之间的最小距离，所述第二尺寸是透光区的两个边缘之间的最大距离。
- 根据权利要求1所述的显示基板，其中，多个发光单元可以包括出射第一颜色光线的第一发光单元、出射第二颜色光线的第二发光单元和出射第三颜色光线的第三发光单元，所述第一发光单元、第二发光单元和第三发光单元在所述像素行方向周期性排布，相邻像素行的所述第一发光单元、第二发光单元和第三发光单元错位设置，奇数像素行和相邻的偶数像素行中多个发光单元的阳极与同一单元行中多个电路单元的像素驱动电路对应连接。
- 根据权利要求2所述的显示基板，其中，所述透光区包括第一透光区和第二透光区；所述第一透光区位于奇数像素行中的第一发光单元的阳极和相邻的偶数像素行中的第二发光单元的阳极之间，所述第二透光区位于所述第二发光单元的阳极远离所述第一透光区的一侧；或者，所述第一透光区位于奇数像素行中的第二发光单元的阳极和相邻的偶数像素行中的第三发光单元的阳极之间，所述第二透光区位于所述第三发光单元的阳极远离所述第一透光区的一侧；或者，所述第一透光区位于奇数像素行中的第三发光单元的阳极和相邻的偶数像素行中的第一发光单元的阳极之间，所述第二透光区位于所述第一发光单元的阳极远离所述第一透光区的一侧。
- 根据权利要求3所述的显示基板，其中，所述第一透光区的面积大于所述第二透光区的面积。
- 根据权利要求3所述的显示基板，其中，所述第一透光区的透过率大于或等于60％，所述第二透光区的透过率大于或等于60％。
- 根据权利要求1至5任一项所述的显示基板，其中，所述像素驱动电路至少包括存储电容、第一晶体管、第二晶体管、第三晶体管和第四晶体管；至少一个电路行的电路单元中，所述第一晶体管的第一极与初始信号线连接，所述第二晶体管的第二极与所述第三晶体管的第二极连接，所述第三晶体管的第一极与所述第四晶体管的第二极连接，所述第四晶体管的第一极与数据信号线连接；第M电路行至少一个电路单元的所述第二晶体管设置在所述存储电容靠近第M+1电路行的一侧，第M电路行至少一个电路单元的所述第一晶体管设置在所述存储电容远离第M+1电路行的一侧，第M电路行至少一个电路单元的所述第二晶体管的第一极与第M+1电路行至少一个电路单元的所述第一晶体管的第二极为相互连接的一体结构，M为大于或等于1的正整数。
- 根据权利要求6所述的显示基板，其中，至少一个电路单元还包括第一扫描信号线和第二扫描信号线，所述第一扫描信号线与所述第二晶体管的栅电极和所述第四晶体管的栅电极连接，所述第二扫描信号线与所述第一晶体管的栅电极连接；第M电路行至少一个电路单元的所述第一扫描信号线设置在所述存储电容靠近第M+1电路行的一侧，第M电路行至少一个电路单元的所述第二扫描信号线设置在所述存储电容远离第M+1电路行的一侧。
- 根据权利要求7所述的显示基板，其中，所述像素驱动电路还包括第五晶体管和第六晶体管，所述第五晶体管的第一极与第一电源线连接，所述第五晶体管的第二极与所述第三晶体管的第一极连接，所述第六晶体管的第一极与所述第三晶体管的第二极连接，所述第六晶体管的第二极与所述阳极连接；至少一个电路单元还包括发光控制信号线，所述发光控制信号线与所述第五晶体管的栅电极和所述第六晶体管的栅电极连接；至少一个电路单元中，所述发光控制信号线设置在所述第二扫描信号线靠近所述存储电容的一侧。
- 根据权利要求8所述的显示基板，其中，至少一个电路行的至少一个电路单元中，所述第一扫描信号线靠近所述发光控制信号线一侧的边缘与 所述发光控制信号线靠近所述第一扫描信号线一侧的边缘之间的第一间距为0.33*L至0.37*L，L为所述电路单元所述单元列方向的尺寸。
- 根据权利要求8所述的显示基板，其中，至少一个电路行的至少一个电路单元中，所述第二扫描信号线靠近所述发光控制信号线一侧的边缘与所述发光控制信号线靠近所述第二扫描信号线一侧的边缘之间的第二间距为0.20*L至0.24*L，L为所述电路单元所述单元列方向的尺寸。
- 根据权利要求8所述的显示基板，其中，至少一个电路单元中，所述初始信号线设置在所述第二扫描信号线和所述发光控制信号线之间。
- 根据权利要求11所述的显示基板，其中，至少一个电路行的至少一个电路单元中，所述初始信号线靠近所述发光控制信号线一侧的边缘与所述发光控制信号线靠近所述初始信号线一侧的边缘之间的第三间距为0.12*L至0.16*L，L为所述电路单元所述单元列方向的尺寸。
- 根据权利要求11所述的显示基板，其中，至少一个电路单元形成有所述透光区的第一透光区，所述第一透光区在显示基板平面上正投影具有第一投影面积，所述第一投影面积大于或等于0.02*S，S为所述电路单元在显示基板平面上正投影的面积。
- 根据权利要求13所述的显示基板，其中，在所述单元行方向，所述第一透光区位于所述第六晶体管的第二极与所述第一电源线之间，在所述单元列方向，所述第一透光区位于所述初始信号线与所述发光控制信号线之间。
- 根据权利要求11所述的显示基板，其中，至少一个电路单元形成有所述透光区的第二透光区，所述第二透光区在显示基板平面上正投影具有第二投影面积，所述第二投影面积大于或等于0.02*S，S为所述电路单元在显示基板平面上正投影的面积。
- 根据权利要求15所述的显示基板，其中，在所述单元行方向，所述第二透光区位于所述数据信号线与所述第一电源线之间，在所述单元列方向，所述第二透光区位于第M电路行中电路单元的所述第一扫描信号线与第M+1电路行中电路单元的所述第二扫描信号线之间。
- 根据权利要求6所述的显示基板，其中，所述存储电容包括第一极 板、第二极板以及设置在所述第一极板和第二极板之间的介质层，所述第一极板在显示基板平面上的正投影与所述第二极板在显示基板平面上的正投影至少部分交叠，所述介质层的厚度为90nm至110nm。
- 根据权利要求17所述的显示基板，其中，所述第一极板具有第一长度，所述第二极板具有第二长度，所述第一长度为0.25*L至0.30*L，所述第二长度为0.30*L至0.33*L，所述第一长度为所述第一极板所述单元列方向的尺寸，所述第二长度为所述第二极板所述单元列方向的尺寸，L为所述电路单元所述单元列方向的尺寸。
- 根据权利要求6所述的显示基板，其中，所述发光结构层还包括像素定义层，所述像素定义层设置有多个像素开口和隔垫柱，所述像素开口暴露出所述阳极，所述隔垫柱设置相邻的像素开口之间；在一个单元行中，所述隔垫柱在所述基底上的正投影与所述第一晶体管在所述基底上的正投影至少部分交叠，在相邻的另一个单元行中，所述隔垫柱在所述基底上的正投影与所述存储电容在所述基底上的正投影至少部分交叠。
- 一种显示装置，包括如权利要求1至19任一项所述的显示基板。
- 一种显示基板的制备方法，包括：在基底上形成驱动电路层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述电路单元至少包括像素驱动电路，至少一个电路单元设置有至少一个透光区，所述透光区具有第二尺寸，所述第二尺寸是透光区的两个边缘之间的最大距离；在所述驱动电路层上形成发光结构层，所述发光结构层包括构成多个像素行和多个像素列的多个发光单元，所述发光单元至少包括阳极，至少一个发光单元的阳极与对应电路单元的像素驱动电路连接；所述透光区位于相邻的阳极之间，相邻两个像素行中的两个相邻的阳极之间具有第一尺寸，所述第一尺寸是两个相邻的阳极边缘之间的最小距离，所述第二尺寸与所述第一尺寸的比值大于或等于0.5。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2022/111082 WO2024031315A1 (zh) | 2022-08-09 | 2022-08-09 | 显示基板及其制备方法、显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117882509A true CN117882509A (zh) | 2024-04-12 |
Family
ID=89850002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202280002599.5A Pending CN117882509A (zh) | 2022-08-09 | 2022-08-09 | 显示基板及其制备方法、显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117882509A (zh) |
| WO (1) | WO2024031315A1 (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111524932A (zh) * | 2019-02-01 | 2020-08-11 | Oppo广东移动通信有限公司 | 电子设备、像素结构及显示装置 |
| WO2021217295A1 (zh) * | 2020-04-26 | 2021-11-04 | 京东方科技集团股份有限公司 | 显示基板以及显示装置 |
| CN112072000B (zh) * | 2020-11-11 | 2021-01-29 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
| CN113053924A (zh) * | 2021-03-16 | 2021-06-29 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
-
2022
- 2022-08-09 WO PCT/CN2022/111082 patent/WO2024031315A1/zh active Application Filing
- 2022-08-09 CN CN202280002599.5A patent/CN117882509A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024031315A1 (zh) | 2024-02-15 |
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|---|---|---|---|
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