CN117918029A - 显示基板及其驱动方法、显示装置 - Google Patents
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Abstract
一种显示基板及其驱动方法、显示装置。显示基板包括多个电路单元，至少一个电路单元包括像素驱动电路，像素驱动电路至少包括补偿晶体管(T2)、驱动晶体管(T3)、数据写入晶体管(T4)、第一存储电容(10)和第二存储电容(20)，数据写入晶体管(T4)的栅电极与第一扫描信号线(21)连接，补偿晶体管(T2)的栅电极与第二扫描信号线(22)连接，第一存储电容(10)的第一端与驱动晶体管(T3)的栅电极连接，第二存储电容(20)的第一端与驱动晶体管(T3)的第一极连接，第一存储电容(10)的第二端和第二存储电容(20)的第二端与第一电源线(53)连接。
Description
本文涉及但不限于显示技术领域，具体涉及一种显示基板及其驱动方法、显示装置。
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开提供了一种显示基板，包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路，所述像素驱动电路至少包括补偿晶体管、驱动晶体管、数据写入晶体管、第一节点、第二节点、第一存储电容和第二存储电容，所述像素驱动电路分别与第一扫描信号线、第二扫描信号线、第一电源线和数据信号线连接；所述驱动晶体管的栅电极与所述第二节点连接，所述驱动晶体管的第一极与所述第一节点连接，所述驱动晶体管的第二极与所述补偿晶体管的第二极连接；所述数据写入晶体管的栅电极与所述第一扫描信号线连接，所述数据写入晶体管的第一极与所述数据信号线连接，所述数据写入晶体管的第二极与所述第一节点连接；所述补偿晶体管的栅电极与所述第二扫描信号线连接，所述补偿晶体管的第一极与所述第二节点连接；所述第一存储电容的第一端与所述第二节点连接， 所述第一存储电容的第二端与所述第一电源线连接；所述第二存储电容的第一端与所述第一节点连接，所述第二存储电容的第二端与所述第一电源线连接。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，第二极板设置在所述第二导电层中；所述第二存储电容的第一端至少包括第三极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述半导体层中，所述第四极板设置在所述第二导电层中。
在示例性实施方式中，所述第二存储电容的第一端还包括第五极板，所述第五极板设置在所述第三导电层中，所述第三极板与所述第五极板连接。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，第二极板设置在所述第二导电层中；所述第二存储电容的第一端至少包括第五极板，所述第二存储电容的第二端包括第四极板，所述第五极板设置在所述第三导电层中，所述第四极板设置在所述第二导电层中。
在示例性实施方式中，所述半导体层还包括所述驱动晶体管的有源层，所述第三极板与所述驱动晶体管的有源层为相互连接的一体结构。
在示例性实施方式中，所述第二极板和所述第四极板为相互连接的一体结构。
在示例性实施方式中，所述第一节点设置在所述第三导电层中，所述第一节点和所述第五极板为相互连接的一体结构，所述第一节点通过过孔与所述第三极板连接。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第 一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，第二极板设置在所述第二导电层中；所述第二存储电容的第一端包括第三极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述第一导电层中，所述第四极板设置在所述第二导电层中。
在示例性实施方式中，所述第二导电层还包括第一极板连接块，所述第二极板和所述第四极板通过所述第一极板连接块相互连接。
在示例性实施方式中，所述第三导电层还包括第二极板连接块和所述第一节点，所述第一节点与所述第二极板连接块连接，所述第二极板连接块通过过孔与所述第三极板连接。
在示例性实施方式中，所述第一极板与所述第三极板之间的间距大于或等于2μm，所述间距为所述单元行方向的尺寸。
在示例性实施方式中，所述第二存储电容的电容值小于所述第一存储电容的电容值。
在示例性实施方式中，所述第二存储电容的电容值为所述第一存储电容的电容值的20％至70％。
在示例性实施方式中，所述像素驱动电路还分别与第一初始信号线和第二初始信号线连接，所述第一初始信号线和第二初始信号线的形状为沿着第一方向延伸的线形状；所述第一初始信号线与沿着第二方向延伸的第一连接线连接，形成传输第一初始信号的网状结构，所述第二初始信号线与沿着第二方向延伸的第二连接线连接，形成传输第二初始信号的网状结构，所述第一方向与所述第二方向交叉。
在示例性实施方式中，至少一个单元行的电路单元中设置有所述第一初始信号线和第二初始信号线；奇数单元列的电路单元中设置有所述第一连接线，偶数单元列的电路单元中设置有所述第二连接线，或者，偶数单元列的电路单元中设置有所述第一连接线，奇数单元列的电路单元中设置有所述第二连接线。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板包括在基 底上依次设置的第一导电层、第二导电层、第三导电层和第四导电层；所述第一初始信号线和第二初始信号线设置在所述第二导电层中，所述第一连接线和第二连接线设置在所述第四导电层中。
在示例性实施方式中，至少一个电路单元中的第三导电层还包括第一初始电极，所述第一连接线通过过孔与所述第一初始电极连接，所述第一初始电极通过过孔与所述第一初始信号线连接。
在示例性实施方式中，至少一个电路单元中的第三导电层还包括第二初始电极，所述第二连接线通过过孔与所述第二初始电极连接，所述第二初始电极通过过孔与所述第二初始信号线连接。
在示例性实施方式中，所述显示基板还包括设置在所述第四导电层远离所述基底一侧的第五导电层，所述数据信号线设置在所述第五导电层中，至少一条数据信号线在所述基底上的正投影与所述第一连接线在所述基底上的正投影至少部分交叠，至少一条数据信号线在所述基底上的正投影与所述第二连接线在所述基底上的正投影至少部分交叠。
另一方面，本公开还提供了一种显示装置，包括前述的显示基板。
又一方面，本公开还提供了一种驱动前述显示基板的驱动方法，包括：
在数据写入时段，所述第一扫描信号线和第二扫描信号线输出导通信号，所述补偿晶体管和数据写入晶体管导通，所述数据信号线输出的数据电压写入所述第一存储电容和所述第二存储电容；
在阈值补偿时段，所述第一扫描信号线输出断开信号，所述第二扫描信号线输出导通信号，所述补偿晶体管导通，所述数据写入晶体管断开，所述第二存储电容存储的数据电压写入所述第一存储电容，并对所述驱动晶体管进行阈值补偿。
在示例性实施方式中，所述阈值补偿时段的时间大于或等于所述数据写入时段的时间。
在示例性实施方式中，所述阈值补偿时段的时间为所述数据写入时段的时间的n倍，n为大于或等于1、小于或等于9的正整数。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为一种显示装置的结构示意图；
图2为一种显示基板的结构示意图；
图3为一种显示基板中显示区域的平面结构示意图；
图4为一种显示基板中显示区域的剖面结构示意图；
图5为本公开示例性实施例一种像素驱动电路的等效电路图；
图6为本公开示例性实施例像素驱动电路的驱动时序示意图；
图7A为本公开示例性实施例一种显示基板平面结构示意图；
图7B为本公开示例性实施例网状结构初始信号线的结构示意图；
图8为本公开一种显示基板形成半导体层图案后的示意图；
图9A和图9B为本公开一种显示基板形成第一导电层图案后的示意图；
图10A和图10B为本公开一种显示基板形成第二导电层图案后的示意图；
图11为本公开一种显示基板形成第四绝缘层图案后的示意图；
图12A和图12B为本公开一种显示基板形成第三导电层图案后的示意图；
图13为本公开一种显示基板形成第五绝缘层图案后的示意图；
图14A和14B为本公开一种显示基板形成第四导电层图案后的示意图；
图15为本公开一种显示基板形成第一平坦层图案后的示意图；
图16A和16B为本公开一种显示基板形成第五导电层图案后的示意图；
图17为本公开示例性实施例另一种显示基板平面结构示意图；
图18为本公开另一种显示基板形成半导体层图案后的示意图；
图19为本公开另一种显示基板形成第一导电层图案后的示意图；
图20为本公开另一种显示基板形成第二导电层图案后的示意图；
图21为本公开另一种显示基板形成第四绝缘层图案后的示意图；
图22为本公开另一种显示基板形成第三导电层图案后的示意图；
图23为本公开另一种显示基板形成第五导电层图案后的示意图；
图24为本公开采用一拖二结构时行间亮度差异的测试结果图；
图25为本公开不同阈值补偿时段时间时阈值敏感度的测试结果图。
附图标记说明:
10—第一存储电容； 11—第一有源层； 12—第二有源层；
13—第三有源层； 14—第四有源层； 15—第五有源层；
16—第六有源层； 17—第七有源层； 18—第三极板；
20—第二存储电容； 21—第一扫描信号线； 22—第二扫描信号线；
23—第三扫描信号线； 24—发光控制线； 25—第一极板；
31—第一初始信号线； 32—第二初始信号线； 33—第二极板；
34—第四极板； 35—极板连接线； 36—开口；
37—屏蔽电极； 38—第一极板连接块； 41—第一连接电极；
42—第二连接电极； 43—第三连接电极； 44—第四连接电极；
45—第五连接电极； 46—第六连接电极； 47—第七连接电极；
48—第五极板； 49—第二极板连接块； 51—第十一连接电极；
52—第十二连接电极； 53—第一电源线； 61—数据信号线；
62—阳极连接电极； 71—第一初始电极； 72—第二初始电极；
81—第一连接线； 82—第二连接线； 100—显示区域；
101—基底； 102—驱动电路层； 103—发光结构层；
104—封装结构层； 200—绑定区域； 300—边框区域。
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图 对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流 过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包 括电路单元和与电路单元连接的发光器件，电路单元可以至少包括像素驱动电路，像素驱动电路分别与扫描信号线、发光信号线和数据信号线连接。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
图2为一种显示基板的结构示意图。如图2所示，显示基板可以包括显示区域100、位于显示区域100一侧的绑定区域200以及位于显示区域100其它侧的边框区域300。在示例性实施方式中，显示区域100可以是平坦的区域，包括组成像素阵列的多个子像素Pxij，多个子像素Pxij被配置为显示动态图片或静止图像，显示区域100可以称为有效区域(AA)。在示例性实施方式中，显示基板可以采用柔性基板，因而显示基板可以是可变形的，例如卷曲、弯曲、折叠或卷起。
在示例性实施方式中，绑定区域200可以包括沿着远离显示区域方向依 次设置的扇出区、弯折区、驱动芯片区和绑定引脚区，扇出区连接到显示区域100，至少包括数据扇出线，多条数据扇出线被配置为以扇出走线方式连接显示区域的数据信号线。弯折区连接到扇出区，可以包括设置有凹槽的复合绝缘层，被配置为使绑定区域弯折到显示区域的背面。驱动芯片区可以包括集成电路(Integrated Circuit，简称IC)，集成电路被配置为与多条数据扇出线连接。绑定引脚区可以包括绑定焊盘(Bonding Pad)，绑定焊盘被配置为与外部的柔性线路板(Flexible Printed Circuit，简称FPC)绑定连接。
在示例性实施方式中，边框区域300可以包括沿着远离显示区域100的方向依次设置的电路区、电源线区、裂缝坝区和切割区。电路区连接到显示区域100，可以至少包括多个级联的栅极驱动电路，栅极驱动电路与显示区域100中像素驱动电路的多条扫描线连接。电源线区连接到电路区，可以至少包括边框电源引线，边框电源引线沿着平行于显示区域边缘的方向延伸，与显示区域100中的阴极连接。裂缝坝区连接到电源线区，可以至少包括在复合绝缘层上设置的多个裂缝。切割区连接到裂缝坝区，可以至少包括在复合绝缘层上设置的切割槽，切割槽被配置为在显示基板的所有膜层制备完成后，切割设备分别沿着切割槽进行切割。
在示例性实施方式中，绑定区域200中的扇出区和边框区域300中的电源线区可以设置有第一隔离坝和第二隔离坝，第一隔离坝和第二隔离坝可以沿着平行于显示区域边缘的方向延伸，形成环绕显示区域100的环形结构，显示区域边缘是显示区域绑定区域或者边框区域一侧的边缘。
图3为一种显示基板中显示区域的平面结构示意图。如图3所示，显示区域可以包括以矩阵方式排布的多个像素单元P，至少一个像素单元P可以包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3。每个子像素可以均包括电路单元和发光单元，电路单元可以至少包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流。每个子像素可以均包括发光单元，发光单元可以至少包括发光器件，发光器件分别与所在子像素的像素驱动电路连接，发光器件被配 置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3可以是出射绿色光线的绿色子像素(G)。在示例性实施方式中，子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列或品字等方式排列，本公开在此不做限定。
在示例性实施方式中，像素单元可以包括四个子像素，四个子像素可以采用水平并列、竖直并列或正方形等方式排列，本公开在此不做限定。
图4为一种显示基板中显示区域的剖面结构示意图，示意了显示区域中三个子像素的结构。如图4所示，在垂直于显示基板的平面上，显示区域可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装结构层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如触控结构层等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。驱动电路层102可以包括多个电路单元，电路单元可以至少包括像素驱动电路，像素驱动电路可以包括多个晶体管和存储电容。发光结构层103可以包括多个发光单元，发光单元可以至少包括发光器件，发光器件可以包括阳极、有机发光层和阴极，阳极与像素驱动电路连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装结构层104可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，形成无机材料/有机材料/无机材料叠层结构，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层可以包括发光层(EML)以及如下任意一层或多层：空穴注入层(HIL)、空穴传输层(HTL)、电子阻挡层(EBL)、、空穴阻挡层(HBL)、电子传输层(ETL)和电子注入层(EIL)。在示例性实施方式中，所有子像素的空穴注入层、空穴传输层、电子阻挡层、空穴阻挡层、电子传输层和电子注入层中的一层或多层可以是各自连接在一 起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是相互隔离的。
随着显示应用的迅速广泛，消费者对于显示效果的要求越来越高，特别是高刷新率甚至超高刷新率逐渐被各行各业所需要。对于高刷新率(高帧频)来说，较大的难点是充电时间不足。例如，当刷新率提高至144Hz/165Hz后，由于一帧内单行数据写入时间缩短，会出现数据写入困难和补偿不足的现象，导致黑态电压偏高和阈值敏感性变差等不良。
本公开示例性实施例提供一种显示基板。在垂直于显示基板的平面内，显示基板可以包括设置在基底上的驱动电路层、设置在驱动电路层远离基底一侧的发光结构层以及设置在发光结构层远离基底一侧的封装结构层。在平行于显示基板的平面内，显示区域的驱动电路层可以包括构成多个单元行和多个单元列的多个电路单元，显示区域的发光结构层可以包括构成多个像素行和多个像素列的多个发光单元，至少一个电路单元包括像素驱动电路，至少一个发光单元可以包括发光器件，发光器件与对应像素驱动电路连接，发光器件被配置为响应所连接的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，本公开中所说的发光单元，是指按照发光器件划分的区域，本公开中所说的电路单元，是指按照像素驱动电路划分的区域。在示例性实施方式中，发光单元在基底上正投影的位置与电路单元在基底上正投影的位置可以是对应的，或者，发光单元在基底上正投影的位置与电路单元在基底上正投影的位置可以是不对应的。
本公开示例性实施例提供一种显示基板，包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路，所述像素驱动电路至少包括补偿晶体管、驱动晶体管、数据写入晶体管、第一节点、第二节点、第一存储电容和第二存储电容，所述像素驱动电路分别与第一扫描信号线、第二扫描信号线、第一电源线和数据信号线连接；所述驱动晶体管的栅电极与所述第二节点连接，所述驱动晶体管的第一极与所述第一节点连接，所述驱动晶体管的第二极与所述补偿晶体管的第二极连接；所述数据写入晶体管的栅电极与所述第一扫描信号线连接，所述数据写入晶体管的第一极与所述数据信号线连接，所述数据写入晶体管的第二极与所述第一节点连接； 所述补偿晶体管的栅电极与所述第二扫描信号线连接，所述补偿晶体管的第一极与所述第二节点连接；所述第一存储电容的第一端与所述第二节点连接，所述第一存储电容的第二端与所述第一电源线连接；所述第二存储电容的第一端与所述第一节点连接，所述第二存储电容的第二端与所述第一电源线连接。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，第二极板设置在所述第二导电层中。
在一种示例性实施方式中，所述第二存储电容的第一端包括第三极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述半导体层中，所述第四极板设置在所述第二导电层中。
在另一种示例性实施方式中，所述第二存储电容的第一端包括第五极板，所述第二存储电容的第二端包括第四极板，所述第四极板设置在所述第二导电层中，所述第五极板设置在所述第三导电层中。
在又一种示例性实施方式中，所述第二存储电容的第一端包括第三极板和第五极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述半导体层中，所述第四极板设置在所述第二导电层中，所述第五极板设置在所述第三导电层中，所述第三极板与所述第五极板连接。
在又一种示例性实施方式中，所述第二存储电容的第一端包括第三极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述第一导电层中，所述第四极板设置在所述第二导电层中。
在示例性实施方式中，所述像素驱动电路还分别与第一初始信号线和第二初始信号线连接，所述第一初始信号线和第二初始信号线的形状为沿着第一方向延伸的线形状；所述第一初始信号线与沿着第二方向延伸的第一连接线连接，形成传输第一初始信号的网状结构，所述第二初始信号线与沿着第二方向延伸的第二连接线连接，形成传输第二初始信号的网状结构，所述第一方向与所述第二方向交叉。
下面通过一些示例性实施例对本公开显示基板进行举例说明。
图5为本公开示例性实施例一种像素驱动电路的等效电路图。在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。如图5所示，本公开示例性实施例的像素驱动电路可以包括7个晶体管(第一晶体管T1至第七晶体管T7)和2个存储电容(第一存储电容C1和第二存储电容C2)，像素驱动电路分别与8条信号线(第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、发光信号线E、第一初始信号线INIT1、第二初始信号线INIT2、数据信号线D和第一电源线VDD)连接。
在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2、第三节点N3和第四节点N4。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极、第五晶体管T5的第二极和第二存储电容C2的第二端连接，第二节点N2分别与第一晶体管的第二极、第二晶体管T2的第一极、第三晶体管T3的栅电极和第一存储电容C1的第二端连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接，第四节点N4分别与第六晶体管T6的第二极和第七晶体管T7的第二极连接。
在示例性实施方式中，第一存储电容C1的第一端与第二节点N2连接，第一存储电容C1的第二端与第一电源线VDD连接，第二存储电容C2的第一端与第一节点N1连接，第二存储电容C2的第二端与第一电源线VDD连接，第一电源线VDD的信号为持续提供的高电平信号。
在示例性实施方式中，第一晶体管T1的栅电极与第三扫描信号线S3连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第三扫描信号线S3时，第一晶体管T1将第一初始电压传输到第三晶体管T3的栅电极，以使第三晶体管T3的栅电极的电荷量初始化。
在示例性实施方式中，第二晶体管T2(补偿晶体管)的栅电极与第二扫描信号线S2连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第二扫描信 号线S2时，第二晶体管T2使第三晶体管T3的栅电极与第二极连接。
在示例性实施方式中，第三晶体管T3的栅电极与第二节点N2连接，即第三晶体管T3的栅电极与第一存储电容C1的第二端连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其栅电极与第一极之间的电位差来确定驱动电流的大小。
在示例性实施方式中，第四晶体管T4(数据写入晶体管)的栅电极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。
在示例性实施方式中，第五晶体管T5的栅电极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的栅电极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4连接。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件EL发光。
在示例性实施方式中，第七晶体管T7的栅电极与第一扫描信号线S1连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与第四节点N4连接。当导通电平扫描信号施加到第一扫描信号线S1时，第七晶体管T7将第二初始电压传输到发光器件EL的第一极，以使发光器件EL的第一极中累积的电荷量初始化或释放发光器件EL的第一极中累积的电荷量。
在示例性实施方式中，发光器件EL可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)，或者可以是QLED，包括叠设的第一极(阳极)、量子点发光层和第二极(阴极)。发光器件EL的第一极与第四节点N4连接，发光器件EL的第二极与第二电源线VSS连接，第二电源线VSS的信号为持续提供的低电平信号。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，即LTPS+Oxide(简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
图6为本公开示例性实施例像素驱动电路的驱动时序示意图。如图6所示。以图5所示像素驱动电路中第一晶体管T1到第七晶体管T7均为P型晶体管为例，像素驱动电路的工作过程可以包括：
第一时段A1，称为复位时段。第三扫描信号线S3的信号为低电平信号，第一扫描信号线S1、第二扫描信号线S2和发光信号线E的信号为高电平信号。第三扫描信号线S3的低电平信号使第一晶体管T1导通，第一初始信号线INIT1的第一初始电压提供至第二节点N2，对第一存储电容C1进行初始化，清除第一存储电容中原有数据电压。由于第一存储电容C1的第二端为低电平，因此第三晶体管T3导通。第一扫描信号线S1、第二扫描信号线S2和发光信号线E的信号为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开。
第二时段A2、称为数据写入时段。第一扫描信号线S1和第二扫描信号线S2的信号为低电平信号，第三扫描信号线S3和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。第一扫描信号线S1的低电平信号使第四晶体管T4和第七晶体管T7导通，第二扫描信号线S2的低电平信号 使第二晶体管T2导通。第二晶体管T2和第四晶体管T4导通使得数据信号线D输出的数据电压一方面经过第一节点N1充入第二存储电容C2的第二端，另一方面经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2、第二节点N2提供至第一存储电容C1的第二端。第七晶体管T7导通使得第二初始信号线INIT2的第二初始电压提供至第四节点N4(OLED的第一极)，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化。第三扫描信号线S3和发光信号线E的信号为高电平信号，使第一晶体管T1、第五晶体管T5和第六晶体管T6断开。在示例性实施方式中，数据写入时段的时间可以称为单行数据写入时间(1h)，显示基板的刷新率是指第一扫描信号线S1提供导通信号的频率。
第三时段A3、称为阈值补偿时段。第二扫描信号线S2的信号继续为低电平信号，第一扫描信号线S1、第三扫描信号线S3和发光信号线E的信号为高电平信号。第二扫描信号线S2的低电平信号使第二晶体管T2继续导通。第二存储电容C2在第二时段充入的电压经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2、第二节点N2提供至第一存储电容C1的第二端，使得数据电压持续写入第一存储电容C1并对第三晶体管T3进行补偿，将数据电压与第三晶体管T3的阈值电压之差充入第一存储电容C1，第一存储电容C1的第二端(第二节点N2)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。在示例性实施方式中，阈值补偿时段的时间可以大于或等于数据写入时段的时间。
第四时段A4、称为发光时段。发光信号线E的信号为低电平信号，第一扫描信号线S1、第二扫描信号线S2和第三扫描信号线S3的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点N2的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)
2＝K*[(Vdd-Vd+|Vth|)-Vth]
2＝K*[(Vdd-Vd]
2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
在示例性实施方式中，阈值补偿时段的时间可以约为数据写入时段的时间的n倍，n可以为大于或等于1、小于或等于9的正整数。
表1为阈值补偿时段的时间与数据电压范围(Data Range)的测试结果，为不同阈值补偿时段的时间对应R/G/B像素的数据电压范围，括号中数据电压分别为灰阶255对应的数据电压和灰阶0对应的数据电压。如表1所示，在165Hz高频显示下，随着阈值补偿时段的时间增加，不仅黑态电压降低，可以保证高频状态下的数据写入，而且数据电压范围增大，可以保证不同灰阶画面的界定更加清晰，使得屏幕在高频下的画质得到提升。
表1：阈值补偿时段的时间与数据电压范围的测试结果
一种采用7T1C的像素驱动电路方案中，由于第二晶体管T2和第四晶体管T4采用同一条扫描信号线控制，因而数据写入和阈值补偿时间仅有单行数据写入时间，当刷新率较高时，子像素无法显示较低的灰阶画面。本公开示例性实施例所提供的像素驱动电路，通过第四晶体管T4采用第一扫描信号线S1控制，第二晶体管T2采用第二扫描信号线S2控制，第二扫描信号线S2输出导通信号的时间比第一扫描信号线S1输出导通信号的时间长，且在第五晶体管T5的第一极和第二极之间设置第二存储电容C2，实现了将数据写入时段和阈值补偿时段分开，不仅可以延长数据写入时间，而且可以保证充足的补偿时间。本公开驱动像素驱动电路过程中，第四晶体管T4对应 的第一扫描信号线S1控制在一个单行数据写入时间内正常数据写入，第二晶体管T2对应的第二扫描信号线S2控制在多个单行数据写入时间内的数据写入和阈值补偿，延长了数据写入时间，新增加的第二存储电容C2不仅可以使数据电压在数据写入时段先寄存入第二存储电容C2，使得数据写入时段对源信号负载(Source loading)不敏感，而且可以保证在第四晶体管T4断开、第二晶体管T2导通时段继续数据写入，可以实现低灰阶的画质。与现有7T1C像素驱动电路方案相比，本公开通过调整写入和补偿方式，有效改善了现有方案充电时间不足和补偿时间不足等问题，可以保证不同灰阶画面的界定更加清晰，可以保证高频显示的画质，提高了显示效果和显示品质。
图7A为本公开示例性实施例一种显示基板平面结构示意图，示意了显示区域中2个电路单元中像素驱动电路的结构。如图7A所示，至少一个电路单元的像素驱动电路可以至少包括作为补偿晶体管的第二晶体管T2、作为驱动晶体管的第三晶体管T3、作为数据写入晶体管的第四晶体管T4、作为第一节点的第三连接电极43、作为第二节点的第一连接电极41、第一存储电容10和第二存储电容20，像素驱动电路分别与第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24、第一初始信号线31、第二初始信号线32、第一电源线53和数据信号线61连接。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24、第一初始信号线31和第二初始信号线32的形状可以为沿着第一方向X延伸的线形状，第一电源线53和数据信号线61的形状可以为沿着第二方向Y延伸的线形状，第一方向X与第二方向Y交叉。第一扫描信号线21和第二扫描信号线22被配置为向像素驱动电路提供第一扫描信号和第二扫描信号，数据信号线51被配置为向像素驱动电路提供数据信号，第一电源线52被配置为向像素驱动电路提供第一电源信号，第一初始信号线31和第二初始信号线32被配置为分别向像素驱动电路提供第一初始信号和第二初始信号，第一初始信号可以被配置为对第一存储电容进行初始化(复位)，第二初始信号可以被配置为对发光器件进行初始化(复位)。
本公开中，A沿B方向延伸是指，A可以包括主要部分和与主要部分连接的次要部分，主要部分是线、线段或条形状体，主要部分沿B方向伸展， 且主要部分沿B方向伸展的长度大于次要部分沿其它方向伸展的长度。
在示例性实施方式中，第二晶体管T2的栅电极与第二扫描信号线22连接，第二晶体管T2的第一极与第一连接电极41(第二节点)连接，第二晶体管T2的第二极与第三晶体管T3的第二极连接。第三晶体管T3的栅电极与第一连接电极41(第二节点)连接，第三晶体管T3的第一极与第三连接电极43(第一节点)连接。第四晶体管T4的栅电极与第一扫描信号线21连接，第四晶体管T4的第一极与数据信号线61连接，第四晶体管T4的第二极与第三连接电极43(第一节点)连接。第一存储电容10的第一端与第一连接电极41(第二节点)连接，第一存储电容10的第二端与第一电源线53连接。第二存储电容20的第一端与第三连接电极43(第一节点)连接，第二存储电容20的第二端与第一电源线53连接。
在示例性实施方式中，第一存储电容10的第一端可以包括第一极板，第一存储电容10的第二端可以包括第二极板，第一极板可以设置在第一导电层中，第二极板可以设置在第二导电层中，第二极板在基底上的正投影与第一极板在基底上的正投影至少部分交叠。
在示例性实施方式中，第二存储电容20的第一端可以包括第三极板和第五极板，第二存储电容20的第二端可以包括第四极板，第三极板可以设置在半导体层中，第四极板可以设置在第二导电层中，第五极板可以设置在第三导电层中，第四极板在基底上的正投影与第三极板在基底上的正投影至少部分交叠，第五极板在基底上的正投影与第四极板在基底上的正投影至少部分交叠，且第三极板与第五极板连接。
在示例性实施方式中，第二存储电容20的电容值可以小于第一存储电容10的电容值。
在示例性实施方式中，第二存储电容20的电容值可以约为第一存储电容10的电容值的20％至70％。例如，第二存储电容20的电容值可以约为第一存储电容10的电容值的30％至50％。
在示例性实施方式中，半导体层可以至少包括第三晶体管T3的有源层，第三极板与第三晶体管T3的有源层可以为相互连接的一体结构。
在示例性实施方式中，第二极板和第四极板可以为相互连接的一体结构。
在示例性实施方式中，第三连接电极43(第一节点)可以设置在第三导电层中，第三连接电极43和第五极板为相互连接的一体结构，第三连接电极43通过过孔与第三极板连接。
图7B为本公开示例性实施例网状结构初始信号线的结构示意图。如图7B所示，第一初始信号线31与沿着第二方向Y延伸的第一连接线81连接，第二初始信号线32与沿着第二方向Y延伸的第二连接线82连接，在显示基板上同时形成传输第一初始信号的网状结构和传输第二初始信号的网状结构。
在一种示例性实施方式中，至少一个单元行的电路单元中设置有第一初始信号线31和第二初始信号线32，奇数单元列(第N+1列)的电路单元中设置有第一连接线81，偶数单元列(第N列)的电路单元中设置有第二连接线82，奇数单元列的多条第一连接线81与多个单元行的第一初始信号线31连接，偶数单元列的多条第二连接线82与多个单元行的第二初始信号线32连接。
在另一种示例性实施方式中，至少一个单元行的电路单元中设置有第一初始信号线31和第二初始信号线32，偶数单元列(第N列)的电路单元中设置有第一连接线81，奇数单元列(第N+1列)的电路单元中设置有第二连接线82，偶数单元列的多条第一连接线81与多个单元行的第一初始信号线31连接，奇数单元列的多条第二连接线82与多个单元行的第二初始信号线32连接。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板可以包括在基底上依次设置的半导体层、第一导电层、第二导电层、第三导电层和第四导电层，第二晶体管T2、第三晶体管T3和第四晶体管T4的有源层可以设置在半导体层中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23和发光控制线24可以设置在第一导电层中，第一初始信号线31和第二初始信号线32可以设置在第二导电层中，第一连接电极41和第三连接电极43可以设置在第三导电层中，第一电源线53、第一连接线81和第二连接线84可以设置在第四导电层中。
在示例性实施方式中，至少一个电路单元中的第三导电层还可以包括第一初始电极71，第四导电层中的第一连接线81通过过孔与第三导电层中的第一初始电极71连接，第三导电层中的第一初始电极71通过过孔与第二导电层中的第一初始信号线31连接。
在示例性实施方式中，至少一个电路单元中的第三导电层还可以包括第二初始电极72，第四导电层中的第二连接线82通过过孔与第三导电层中的第二初始电极72连接，第三导电层中的第二初始电极72通过过孔与第二导电层中的第二初始信号线32连接。
在示例性实施方式中，数据信号线61在基底上的正投影与第一连接线81在基底上的正投影至少部分交叠，数据信号线61在基底上的正投影与第二连接线82在基底上的正投影至少部分交叠。
在示例性实施方式中，显示基板还可以至少包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第一平坦层，第一绝缘层设置在基底与半导体层之间，第二绝缘层设置在半导体层和第一导电层之间，第三绝缘层设置在第一导电层与第二导电层之间，第四绝缘层设置在第二导电层与第三导电层之间，第五绝缘层设置在第三导电层与第四导电层之间，第一平坦层设置在第四导电层与第五导电层之间。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实 施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，本实施例显示基板的制备过程可以包括如下操作。
(11)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的半导体层，如图8所示。
在示例性实施方式中，显示区域中每个电路单元的半导体层可以至少包括第一晶体管T1的第一有源层11、第二晶体管T2的第二有源层12、第三晶体管T3的第三有源层13、第四晶体管T4的第四有源层14、第五晶体管T5的第五有源层15、第六晶体管T6的第六有源层16、第七晶体管T7的第七有源层17和第二存储电容的第三极板18，且第一有源层11至第三有源层13、第五有源层15至第七有源层17和第三极板18可以为相互连接的一体结构，第四有源层14可以单独设置。
在示例性实施方式中，为了避让半导体层设置的第三极板18，第四有源层14单独设置在第三极板18第二方向Y的一侧。
在示例性实施方式中，第一有源层11和第二有源层12可以位于本电路单元的第三有源层13第二方向Y的反方向的一侧，第四有源层14、第五有源层15、第六有源层16和第七有源层17可以位于本电路单元的第三有源层13第二方向Y的一侧。
在示例性实施方式中，第一有源层11的形状可以呈“n”字形，第二有源层12和第五有源层15的形状可以呈“L”字形，第三有源层13的形状可以呈“Ω”字形，第四有源层14、第六有源层16和第七有源层17的形状可以呈“I”字形。
在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第一有源层的 第一区11-1、第四有源层的第一区14-1、第四有源层的第二区14-2、第五有源层的第一区15-1和第七有源层的第一区17-1可以单独设置，第一有源层的第二区11-2可以作为第二有源层的第一区12-1，第三有源层的第一区13-1可以作为第五有源层的第二区15-2，第三有源层的第二区13-2可以同时作为第二有源层的第二区12-2和第六有源层的第一区16-1，第六有源层的第二区16-2可以作为第七有源层的第二区17-2。
在示例性实施方式中，第二存储电容的第三极板18可以为矩形状，矩形状的角部可以设置倒角，第三极板18可以位于本电路单元的第三有源层13第一方向X的一侧，且与第三有源层的第一区13-1和第五有源层的第二区15-2为相互连接的一体结构。在示例性实施方式中，第三极板18可以作为第二存储电容的一个极板。
在示例性实施方式中，第三有源层的第一区13-1可以作为第三晶体管T3的第一极，第五有源层的第二区15-2可以作为第五晶体管T5的第二极，第三晶体管T3的第一极、第五晶体管T5的第二极和第三极板18相互连接，连接点为像素驱动电路的第一节点N1。第二有源层的第二区12-2可以作为第二晶体管T2的第二极，第三有源层的第二区13-2可以作为第三晶体管T3的第二极，第六有源层的第一区16-1可以作为第六晶体管T6的第一极，第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极相互连接，连接点为像素驱动电路的第三节点N3。第六有源层的第二区16-2可以作为第六晶体管T6的第二极，第七有源层的第二区17-2可以作为第七晶体管T7的第二极，第六晶体管T6的第二极和第七晶体管T7的第二极相互连接，连接点为像素驱动电路的第四节点N4。
(12)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图9A和图9B所示，图9B为图9A中第一导电层的示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。
在示例性实施方式中，显示区域中每个电路单元的第一导电层图案至少 包括：第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24和第一存储电容的第一极板25。
在示例性实施方式中，第一存储电容的第一极板25的形状可以为矩形状，矩形状的角部可以设置倒角，第一极板25在基底上的正投影与第三晶体管T3的第三有源层在基底上的正投影至少部分重叠。在示例性实施方式中，第一极板25可以同时作为第一存储电容的一个极板和第三晶体管T3的栅电极。
在示例性实施方式中，第三极板18在基底上正投影的面积可以小于第一极板25在基底上正投影的面积。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23和发光控制线24的形状可以为主体部分沿着第一方向X延伸的线形状。第一扫描信号线21和发光控制线24可以位于本电路单元的第一极板25第二方向Y的一侧，第二扫描信号线22和第三扫描信号线23可以位于本电路单元的第一极板25第二方向Y的反方向的一侧，第一扫描信号线21可以位于本电路单元的发光控制线24远离第一极板25的一侧，第三扫描信号线23可以位于本电路单元的第二扫描信号线22远离第一极板25的一侧。
在示例性实施方式中，第一扫描信号线21与第四有源层相重叠的区域可以作为第四晶体管T4的栅电极，第一扫描信号线21与第七有源层相重叠的区域可以作为第七晶体管T7的栅电极，第三扫描信号线23与第一有源层相重叠的区域可以作为双栅结构的第一晶体管T1的栅电极，发光控制线24与第五有源层相重叠的区域可以作为第五晶体管T5的栅电极，发光控制线24与第六有源层相重叠的区域可以作为第六晶体管T6的栅电极。
在示例性实施方式中，第二扫描信号线22可以设置有向第三扫描信号线23一侧凸起的栅极块22-1，第二扫描信号线22和栅极块22-1与第二有源层相重叠的区域可以作为第二晶体管T2的栅电极，形成双栅结构的第二晶体管T2。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23和发光控制线24可以沿着第一方向X延伸到显示区域一侧或两 侧的边框区域，与相应的栅极驱动电路连接，按照设定的驱动时序输出相应的导通控制信号。
(13)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图10A和图10B所示，图10B为图10A中第二导电层的示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。
在示例性实施方式中，显示区域中每个电路单元的第二导电层图案至少包括：第一初始信号线31、第二初始信号线32、第一存储电容的第二极板33、第二存储电容的第四极板34、极板连接线35和屏蔽电极37。
在示例性实施方式中，第一初始信号线31和第二初始信号线32的形状可以为主体部分可以沿第一方向X延伸的线形状。第一初始信号线31可以位于本电路单元的第二扫描信号线22和第三扫描信号线23之间，第二初始信号线32可以位于本电路单元的第一扫描信号线21远离发光控制线24的一侧。
在示例性实施方式中，第二极板33的轮廓形状可以为矩形状，矩形状的角部可以设置倒角，位于本电路单元的第二扫描信号线22和发光控制线24之间，第二极板33在基底上的正投影与第一极板25在基底上的正投影至少部分重叠，第二极板33可以作为第一存储电容的另一个极板，第一极板25和第二极板33构成像素驱动电路的第一存储电容。
在示例性实施方式中，第四极板34的轮廓形状可以为矩形状，矩形状的角部可以设置倒角，位于本电路单元的第二扫描信号线22和发光控制线24之间，第四极板34在基底上的正投影与第三极板18在基底上的正投影至少部分重叠，第四极板34可以作为第二存储电容的另一个极板，第三极板18和第四极板34构成像素驱动电路的一个第二存储电容。
在示例性实施方式中，第四极板34在基底上正投影的面积可以小于第一极板25在基底上正投影的面积，第四极板34在基底上正投影的面积可以小于第二极板33在基底上正投影的面积。
在示例性实施方式中，第二极板33和第四极板34可以为相互连接的一体结构，一体结构的第二极板33和第四极板34整体轮廓形状可以为矩形状。
在示例性实施方式中，极板连接线35可以设置在第四极板34第一方向X的一侧或者设置在第二极板33第一方向X的反方向的一侧。极板连接线35的第一端与本电路单元的第四极板34连接，极板连接线35的第二端沿着第一方向X延伸后，与相邻电路单元的第二极板33连接，或者，极板连接线35的第一端与本电路单元的第二极板33连接，极板连接线35的第二端沿着第一方向X的反方向延伸后，与相邻电路单元的第四极板34连接。这样，使一单元行上相邻电路单元的第二极板33和第四极板34相互连接。在示例性实施方式中，通过极板连接线可以使一单元行中多个电路单元的第二极板和第四极板形成相互连接的一体结构，一体结构的第二极板和第四极板可以复用为电源信号连接线，保证一单元行中的多个第二极板和第四极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第二极板33上设置有开口36，开口36可以位于第二极板33的中部，开口36可以为矩形，使第二极板33形成环形结构。开口36暴露出覆盖第一极板25的第三绝缘层，且第一极板25在基底上的正投影包含开口36在基底上的正投影。在示例性实施方式中，开口36被配置为容置后续形成的第一过孔，第一过孔位于开口36内并暴露出第一极板25，使后续形成的第一连接电极与第一极板25连接。
在示例性实施方式中，屏蔽电极37可以位于第一初始信号线31靠近第二扫描信号线22的一侧，且与第一初始信号线31连接，屏蔽电极37在基底上的正投影与第二晶体管T2两个栅电极之间的第二有源层在基底上的正投影至少部分交叠，屏蔽电极37被配置为屏蔽数据电压跳变对第二晶体管T2的影响，避免数据电压跳变影响像素驱动电路的正常工作，提高显示效果。
(14)形成第四绝缘层图案。在示例性实施方式中，形成第四绝缘层图案可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，采用图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，每个电路单元中设置有多个过孔，如图11所示。
在示例性实施方式中，显示区域中每个电路单元的多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11和第十二过孔V12。
在示例性实施方式中，第一过孔V1在基底上的正投影位于第二极板33的开口36在基底上的正投影的范围之内，第一过孔V1内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板25的表面，第一过孔V1被配置为使后续形成的第一晶体管T1的第二极与通过该过孔与第一极板25连接。
在示例性实施方式中，第二过孔V2在基底上的正投影位于第二极板33在基底上的正投影的范围之内，第二过孔V2内的第四绝缘层被刻蚀掉，暴露出第二极板33的表面，第二过孔V2被配置为使后续形成的第五晶体管T5的第一极通过该过孔与第二极板33连接。
在示例性实施方式中，第三过孔V3在基底上的正投影位于第五有源层的第一区在基底上的正投影的范围之内，第三过孔V3内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面，第三过孔V3被配置为使后续形成的第五晶体管T5的第一极通过该过孔与第五有源层的第一区连接。
在示例性实施方式中，第四过孔V4在基底上的正投影位于第六有源层的第二区(也是第七有源层的第二区)在基底上的正投影的范围之内，第四过孔V4内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区的表面，第四过孔V4被配置为使后续形成的第六晶体管T6的第二极(也是第七晶体管T7的第二极)通过该过孔与第六有源层连接。
在示例性实施方式中，第五过孔V5在基底上的正投影位于第四有源层的第一区在基底上的正投影的范围之内，第五过孔V5内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面，第五过孔V5被配置为使后续形成的第四晶体管T4的第一极通过该过孔与第四有源层的第一区连接。
在示例性实施方式中，第六过孔V6在基底上的正投影位于第七有源层的第一区在基底上的正投影的范围之内，第六过孔V6内的第四绝缘层、第 三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第一区的表面，第六过孔V6被配置为使后续形成的第七晶体管T7的第一极通过该过孔与第七有源层的第一区连接。
在示例性实施方式中，第七过孔V7在基底上的正投影位于第三有源层的第一区(也是第五有源层的第二区)在基底上的正投影的范围之内，第七过孔V7内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第一区的表面，第七过孔V7被配置为使后续形成的第三晶体管T3的第一极(也是第五晶体管T5的第二极)通过该过孔与第三有源层的第一区连接。
在示例性实施方式中，第八过孔V8在基底上的正投影位于第四有源层的第二区在基底上的正投影的范围之内，第八过孔V8内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第二区的表面，第八过孔V8被配置为使后续形成的第四晶体管T4的第二极通过该过孔与第四有源层的第二区连接。
在示例性实施方式中，第九过孔V9在基底上的正投影位于第一有源层的第二区(也是第二有源层的第一区)在基底上的正投影的范围之内，第九过孔V9内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第二区的表面，第九过孔V9被配置为使后续形成的第一晶体管T1的第二极(也是第二晶体管T2的第一极)通过该过孔与第一有源层连接。
在示例性实施方式中，第十过孔V10在基底上的正投影位于第一有源层的第一区在基底上的正投影的范围之内，第十过孔V10内的第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面，第十过孔V10被配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一有源层的第一区连接。
在示例性实施方式中，第十一过孔V11在基底上的正投影位于第一初始信号线31在基底上的正投影的范围之内，第十一过孔V11内的第四绝缘层被刻蚀掉，暴露出第一初始信号线31的表面，第十一过孔V11被配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一初始信号线31连接。
在示例性实施方式中，第十二过孔V12在基底上的正投影位于第二初始 信号线32在基底上的正投影的范围之内，第十二过孔V12内的第四绝缘层被刻蚀掉，暴露出第二初始信号线32的表面，第十二过孔V12被配置为使后续形成的第七晶体管T7的第一极通过该过孔与第二初始信号线32连接。
(15)形成第三导电层图案。在示例性实施方式中，形成第三导电层可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第四绝缘层上的第三导电层，如图12A和图12B所示，图12B为图12A中第三导电层的示意图。在示例性实施方式中，第三导电层可以称为第一源漏金属(SD1)层。
在示例性实施方式中，显示区域中多个电路单元的第三导电层图案均可以包括：第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第五连接电极45、第六连接电极46、第七连接电极47和第五极板48。
在示例性实施方式中，第一连接电极41的形状可以为主体部分沿着第二方向Y延伸的条形状，第一连接电极41的第一端通过第一过孔V1与第一极板25连接，第一连接电极41的第二端通过第九过孔V9与第一有源层的第二区(也是第二有源层的第一区)连接。在示例性实施方式中，第一连接电极41可以作为本公开像素驱动电路中的第二节点N2，第一连接电极41可以同时作为第一晶体管T1的第二极和第二晶体管T2的第一极，使第一晶体管T1的第二极、第二晶体管T2的第一极和第一极板25(第三晶体管T3的栅电极)具有相同的电位。
在示例性实施方式中，第二连接电极42的形状可以为主体部分沿着第二方向Y延伸的条形状，第二连接电极42的第一端通过第二过孔V2与第二极板33连接，第二连接电极42的第二端通过第三过孔V3与第五有源层的第一区连接。在示例性实施方式中，第二连接电极42可以作为第五晶体管T5的第一极，使第二极板33、第四极板34和第五晶体管T5的第一极具有相同的电位，第二连接电极42被配置为与后续形成的第一电源线连接。由于第二极板33具有第一电源线的电位，第一极板25具有第二节点N2的电位，因而第一极板25和第二极板33构成像素驱动电路的第一存储电容。
在示例性实施方式中，第三连接电极43的形状可以为主体部分沿着第二 方向Y延伸的条形状，第三连接电极43的第一端通过第七过孔V7与第三有源层的第一区连接，第三连接电极43的第二端通过第八过孔V8与第四有源层的第二区连接。在示例性实施方式中，第三连接电极43可以作为本公开像素驱动电路的第一节点N1，第三连接电极43可以同时作为第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极，使第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极具有相同的电位。
在示例性实施方式中，第四连接电极44的形状可以为矩形状，第四连接电极44通过第五过孔V5与第四有源层的第一区连接。第四连接电极44可以作为第四晶体管T4的第一极，第四连接电极44被配置为与后续形成的第十一连接电极连接。
在示例性实施方式中，第五连接电极45的形状可以为矩形状，第五连接电极45通过第四过孔V4与第六有源层的第二区(也是第七有源层的第二区)连接。第五连接电极45可以作为第六晶体管T6的第二极(也是第七晶体管T7的第二极)，第五连接电极45被配置为与后续形成的第十二连接电极连接。
在示例性实施方式中，第六连接电极46的形状可以为主体部分沿着第二方向Y延伸的条形状，第六连接电极46的第一端通过第十过孔V10与第一有源层的第一区连接，第六连接电极46的第二端通过第十一过孔V11与第一初始信号线31连接。第六连接电极46可以作为第一晶体管T1的第一极，因而可以实现第一初始信号线31将第一初始信号写入第一晶体管T1的第一极。
在示例性实施方式中，第七连接电极47的形状可以为主体部分沿着第二方向Y延伸的条形状，第七连接电极47的第一端通过第六过孔V6与第七有源层的第一区连接，第七连接电极47的第二端通过第十二过孔V12与第二初始信号线32连接。第七连接电极47可以作为第七晶体管T7的第一极，因而可以实现第二初始信号线32将第二初始信号写入第七晶体管T7的第一极。
在示例性实施方式中，第五极板48的形状可以为矩形状，矩形状的角部 可以设置倒角，可以位于本电路单元的第三连接电极43第二方向Y的反方向的一侧(远离第四晶体管T4的一侧)，第五极板48在基底上的正投影与第四极板34在基底上的正投影至少部分重叠，第五极板48可以作为第二存储电容的又一个极板，第四极板34和第五极板48构成像素驱动电路的另一个第二存储电容。
在示例性实施方式中，第五极板48在基底上正投影的面积可以小于第一极板25在基底上正投影的面积。
在示例性实施方式中，第三连接电极43和第五极板48可以为相互连接的一体结构。由于第三极板18与第五有源层的第二区直接连接，第五极板48与第三连接电极43连接，第三连接电极43通过过孔与第五有源层的第一区连接，因而第三极板18和第五极板48具有相同的电位，第四极板34具有第一电源的电位，第三极板18和第四极板34构成像素驱动电路的一个第二存储电容，第五极板48和第四极板34构成像素驱动电路的另一个第二存储电容，且两个第二存储电容并联形成像素驱动电路完整的第二存储电容。本公开通过采用并联结构的第二存储电容，不仅有效利用了布线空间，而且有效增加了第二存储电容的容值，可以使数据电压的写入更充分，保证数据写入质量。
在示例性实施方式中，第二存储电容的电容值可以小于第一存储电容的电容值。
在示例性实施方式中，第二存储电容的电容值可以约为第一存储电容的电容值的20％至70％。例如，第二存储电容20的电容值可以约为第一存储电容10的电容值的30％至50％。
在一些可能的示例性实施方式中，第二存储电容可以仅包括第三极板18和第四极板34，或者，第二存储电容可以仅包括第五极板48和第四极板34，本公开在此不做限定。
在示例性实施方式中，至少一个电路单元的第三导电层图案还可以包括第一初始电极71和第二初始电极72。
在示例性实施方式中，第一初始电极71的形状可以为主体部分沿着第一方向X延伸的条形状，可以设置在第六连接电极46第一方向X的一侧。第 一初始电极71的第一端与第六连接电极46连接，第一初始电极71的第二端沿着第一方向X延伸到相邻的电路单元，第一初始电极71被配置为与后续形成的第一连接线连接，使得第一初始信号线和第一连接线形成网状连通结构。例如，第一初始电极71的第一端与第N列电路单元中的第六连接电极46连接，第一初始电极71的第二端位于第N+1列电路单元中，被配置为与后续在第N+1列电路单元中形成的第一连接线连接。
在示例性实施方式中，第二初始电极72的形状可以为块形状，可以设置在第七连接电极47第一方向X的反方向一侧，且与第七连接电极47连接，第二初始电极72被配置为与后续形成的第二连接线连接，使得第二初始信号线和第二连接线形成网状连通结构。例如，第二初始电极72可以位于第N列电路单元中，与第N列电路单元中的第六连接电极46连接，被配置为与后续在第N列电路单元中形成的第二连接线连接。
(16)形成第五绝缘层图案。在示例性实施方式中，形成第五绝缘层图案可以包括：在形成前述图案的基底上，沉积第五绝缘薄膜，采用图案化工艺对第五绝缘薄膜进行图案化，形成覆盖第三导电层的第五绝缘层，每个电路单元中设置有多个过孔，如图13所示。
在示例性实施方式中，显示区域中每个电路单元的多个过孔至少包括：第二十一过孔V21、第二十二过孔V22和第二十三过孔V23。
在示例性实施方式中，第二十一过孔V21在基底上的正投影位于第二连接电极42在基底上的正投影的范围之内，第二十一过孔V21内的第五绝缘层被去掉，暴露出第二连接电极42的表面，第二十一过孔V21被配置为使后续形成的第一电源线通过该过孔与第二连接电极42连接。
在示例性实施方式中，第二十二过孔V22在基底上的正投影位于第四连接电极44在基底上的正投影的范围之内，第二十二过孔V22内的第五绝缘层被去掉，暴露出第四连接电极44的表面，第二十二过孔V22被配置为使后续形成的第十一连接电极通过该过孔与第四连接电极44连接。
在示例性实施方式中，第二十三过孔V23在基底上的正投影位于第五连接电极45在基底上的正投影的范围之内，第二十三过孔V23内的第五绝缘层被去掉，暴露出第五连接电极45的表面，第二十三过孔V23被配置为使 后续形成的第十二连接电极通过该过孔与第五连接电极45连接。
在示例性实施方式中，至少一个电路单元的第五绝缘层还设置有第二十四过孔V24，至少另一个电路单元的第五绝缘层还设置有第二十五过孔V25。
在示例性实施方式中，第二十四过孔V24在基底上的正投影位于第一初始电极71在基底上的正投影的范围之内，第二十四过孔V24内的第五绝缘层被去掉，暴露出第一初始电极71的表面，第二十四过孔V24被配置为使后续形成的第一连接线通过该过孔与第一初始电极71连接。例如，第二十四过孔V24可以位于第N+1列的电路单元中，使位于第N+1列电路单元中的第一连接线通过多个第二十四过孔V24与多个单元行中的第一初始电极71连接。
在示例性实施方式中，第二十五过孔V25在基底上的正投影位于第二初始电极72在基底上的正投影的范围之内，第二十五过孔V25内的第五绝缘层被去掉，暴露出第二初始电极72的表面，第二十五过孔V25被配置为使后续形成的第二连接线通过该过孔与第二初始电极72连接。例如，第二十五过孔V25可以位于第N列的电路单元中，使位于第N列电路单元中的第二连接线通过多个第二十五过孔V25与多个单元行中的第二初始电极72连接。
(17)形成第四导电层图案。在示例性实施方式中，形成第四导电层图案可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第五绝缘层上的第四导电层，如图14A和14B所示，图14B为图14A中第四导电层的示意图。在示例性实施方式中，第四导电层可以称为第二源漏金属(SD2)层。
在示例性实施方式中，显示区域中多个电路单元的第四导电层图案均可以包括：第十一连接电极51、第十二连接电极52和第一电源线53。
在示例性实施方式中，第十一连接电极51的形状可以为矩形状，第十一连接电极51通过第二十二过孔V22与第四连接电极44连接，第十一连接电极51被配置为与后续形成的数据信号线连接，
在示例性实施方式中，第十二连接电极52的形状可以为矩形状，第十二连接电极52通过第二十三过孔V23与第五连接电极45连接，第十二连接电极52被配置为与后续形成的阳极连接电极连接。
在示例性实施方式中，第一电源线53的形状可以为主体部分沿着第二方向Y延伸的折线状，第一电源线53通过第二十一过孔V21与第二连接电极42连接。由于第二连接电极42通过过孔分别与第二极板和第五有源层的第一区连接，因而实现了第一电源线53将电源信号写入第五晶体管T5的第一极，且第一电源线53、第一存储电容的第二极板和第二存储电容的第四极板具有相同的电位。
在示例性实施方式中，第一电源线53在基底上的正投影与第一连接电极41在基底上的正投影至少部分交叠，第一电源线53可以有效屏蔽像素驱动电路中其它信号对第二节点N2的影响，避免了数据电压跳变影响像素驱动电路的第二节点N2的电位，提高了显示效果。
在示例性实施方式中，由于第三导电层和第四导电层之间只有较薄的第五绝缘层，因而第一连接电极41与第一电源线53之间的寄生电容较大，可以更好地稳定第二节点N2。
在示例性实施方式中，第一电源线53可以为非等宽度设计，采用非等宽度设计的第一电源线53不仅可以便于像素结构的布局，而且可以降低第一电源线与数据信号线之间的寄生电容。
在示例性实施方式中，至少一个电路单元的第四导电层图案还可以包括第一连接线81。
在示例性实施方式中，第一连接线81可以位于第N+1列电路单元中，第一连接线81的形状可以为主体部分沿着第二方向Y延伸的线形状，第一连接线81通过第二十四过孔V24与第一初始电极71连接。由于第一初始电极71与第六连接电极46连接，第六连接电极46通过过孔与第一初始信号线31连接，因而实现了主体部分沿着第一方向X延伸的第一初始信号线31与主体部分沿着第二方向Y延伸的第一连接线81的相互连接。这样，第一连接线81可以通过第一初始电极71和第六连接电极46与多个单元行中的第一初始信号线31连接，使得第一初始信号线31和第一连接线81在显示区域形成网状的传输第一初始信号的网状结构，不仅可以有效降低第一初始信号线的电阻，减小第一初始信号的压降，而且可以有效提升显示基板中第一初始信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。
在示例性实施方式中，至少一个电路单元的第四导电层图案还可以包括第二连接线82。
在示例性实施方式中，第二连接线82可以位于第N列电路单元中，第二连接线82的形状可以为主体部分沿着第二方向Y延伸的线形状，第二连接线82通过第二十五过孔V25与第二初始电极72连接。由于第二初始电极72与第七连接电极47连接，第七连接电极47通过过孔与第二初始信号线32连接，因而实现了主体部分沿着第一方向X延伸的第二初始信号线32与主体部分沿着第二方向Y延伸的第二连接线82的相互连接。这样，第二连接线82可以通过第二初始电极72和第七连接电极47与多个单元行中的第二初始信号线32连接，使得第二初始信号线32和第二连接线82在显示区域形成网状的传输第二初始信号的网状结构，不仅可以有效降低第二初始信号线的电阻，减小第二初始信号的压降，而且可以有效提升显示基板中第二初始信号的均一性，有效提升显示均一性，提高了显示品质和显示质量。
在示例性实施方式中，第一连接线81可以设置在奇数单元列(第N+1列)的电路单元中，第二连接线82可以设置在偶数单元列(第N列)的电路单元中，或者，第一连接线81可以设置在偶数单元列(第N列)的电路单元中，第二连接线82可以设置在奇数单元列(第N+1列)的电路单元中。
在示例性实施方式中，第二导电层的第一初始信号线31和第二初始信号线32可以设置在每个单元行中，第四导电层的第一连接线81和第二连接线82交替设置在每个单元列中，多个奇数单元列中的多条第一连接线81分别连接多个单元行中多条第一初始信号线31，多个偶数单元列中的多条第二连接线82分别连接多个单元行中多条第二初始信号线32，因而在显示区域同时形成传输第一初始信号的网状结构和传输第二初始信号的网状结构，减小了第一初始信号和第二初始信号的压降，第二节点N2可以在更短的时间内复位，有利于高频显示，第四节点N4的复位时间更短，有利于提高低灰阶显示效果。
(18)形成第一平坦层图案。在示例性实施方式中，形成第一平坦层图案可以包括：在形成前述图案的基底上，涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜进行图案化，形成覆盖第四导电层的第一平坦层，第一平 坦层上设置有多个过孔，如图15所示。
在示例性实施方式中，显示区域中每个电路单元的多个过孔至少包括：第三十一过孔V31和第三十二过孔V32。
在示例性实施方式中，第三十一过孔V31在基底上的正投影位于第十一连接电极51在基底上的正投影的范围之内，第三十一过孔V31内的第一平坦层被去掉，暴露出第十一连接电极51的表面，第三十一过孔V31被配置为使后续形成的数据信号线通过该过孔与第十一连接电极51连接。
在示例性实施方式中，第三十二过孔V32在基底上的正投影位于第十二连接电极52在基底上的正投影的范围之内，第三十二过孔V32内的第一平坦层被去掉，暴露出第十二连接电极52的表面，第三十二过孔V32被配置为使后续形成的阳极连接电极通过该过孔与第三十二过孔V32连接。
(19)形成第五导电层图案。在示例性实施方式中，形成第五导电层图案可以包括：在形成前述图案的基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第一平坦层上的第五导电层，如图16A和16B所示，图16B为图16A中第五导电层的示意图。在示例性实施方式中，第五导电层可以称为第三源漏金属(SD3)层。
在示例性实施方式中，显示区域中每个电路单元的第五导电层图案可以包括：数据信号线61和阳极连接电极62。
在示例性实施方式中，数据信号线61的形状可以为主体部分沿着第二方向Y延伸的直线状，数据信号线61通过第三十一过孔V31与第十一连接电极51连接。由于第十一连接电极51通过过孔与第四连接电极44连接，第四连接电极44通过过孔与第四有源层的第一区连接，因而实现了数据信号线61将数据信号写入第四晶体管T4的第一极。本公开通过将数据信号线设置在第五导电层，将第一连接线和第二连接线设置在第四导电层，可以避免因数据信号线和初始信号线设置在同一导电层导致的信号干扰。由于第五导电层与第四导电层之间间隔有较厚的第一平坦层，因而可以减小数据信号线与其它膜层中信号线和电极之间的寄生电容，不仅有利于提高数据写入的质量，而且可以减少数据跳变电压对像素驱动电路关键节点的影响。
在示例性实施方式中，至少一条数据信号线61在基底上的正投影与第一 连接线81在基底上的正投影至少部分交叠，至少一条数据信号线61在基底上的正投影与第二连接线82在基底上的正投影至少部分交叠。
在示例性实施方式中，至少一条数据信号线61在基底上的正投影可以位于第一连接线81在基底上的正投影的范围之内，至少一条数据信号线61在基底上的正投影可以位于第二连接线82在基底上的正投影的范围之内，即第五导电层的数据信号线与第四导电层的初始信号连接线完全重叠，以增加显示基板的透过率。
在示例性实施方式中，阳极连接电极62的形状可以为矩形状，阳极连接电极62通过第三十二过孔V32与第十二连接电极52连接。由于第十二连接电极52通过过孔与第五连接电极45连接，第五连接电极45通过过孔与第六有源层的第二区连接，因而实现了阳极连接电极62与第六晶体管T6的第二极连接。在示例性实施方式中，阳极连接电极62被配置为与后续形成的阳极连接，因而可以实现像素驱动电路驱动发光器件。
后续制备过程可以包括：形成第二平坦层图案。在示例性实施方式中，形成第二平坦层图案可以包括：在形成前述图案的基底上，涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成覆盖第五导电层的第二平坦层，第二平坦层上设置有多个阳极过孔，阳极过孔在基底上的正投影可以位于阳极连接电极在基底上的正投影的范围之内，阳极过孔内的第二平坦层被去掉，暴露出阳极连接电极的表面，阳极过孔配置为使后续形成的阳极通过该过孔与阳极连接电极连接。
至此，在基底上制备完成驱动电路层。在平行于显示基板的平面内，驱动电路层可以包括多个电路单元，每个电路单元可以包括像素驱动电路，以及与像素驱动电路连接的第一扫描信号线、第二扫描信号线、第三扫描信号线、发光控制线、数据信号线、第一电源线、第一初始信号线和第二初始信号线。在垂直于显示基板的平面内，驱动电路层可以至少包括在基底上依次叠设的第一绝缘层、半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层、第五绝缘层、第四导电层、第一平坦层、第五导电层和第二平坦层。
在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚 性衬底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，半导体层的材料可以采用非晶硅(a-si)。
在示例性实施方式中，第一导电层、第二导电层、第三导电层、第四导电层和第五导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层称为缓冲(Buffer)层，第二绝缘层和第三绝缘层称为栅绝缘(GI)层，第四绝缘层称为层间绝缘(ILD)层，第五绝缘层称为钝化(PVX)层。第一平坦层和第二平坦层可以采用有机材料，如树脂等。有源层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料，即本公开适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。
在示例性实施方式中，制备完成驱动电路层后，可以在驱动电路层上依次制备发光结构层和封装结构层，这里不再赘述。
从以上描述的显示基板的结构以及制备过程可以看出，本公开实施例通过第四晶体管T4采用第一扫描信号线21控制，第二晶体管T2采用第二扫描信号线22控制，在像素驱动电路中设置第二存储电容，实现了将数据写入时段和阈值补偿时段分开，不仅可以延长数据写入时间，而且可以保证充足的补偿时间，有效改善了现有方案充电时间不足和补偿时间不足等问题，可 以保证不同灰阶画面的界定更加清晰，可以保证高频显示的画质，提高了显示效果和显示品质。
本公开通过在第二导电层中设置主体部分沿着第一方向延伸的第一初始信号线和第二初始信号线，在第四导电层中设置主体部分沿着第二方向延伸的第一连接线和第二连接线，第一连接线与第一初始信号线连接，第二连接线与第二初始信号线连接，使得传输第一初始信号的第一初始信号线形成网状结构和传输第二初始信号的第二初始信号线形成网状结构，不仅有效降低了第一初始信号线和第二初始信号线的电阻，减小了第一初始电压和第二初始电压的压降，有效提升了显示基板中第一初始电压和第二初始电压的均一性，有效提升了显示均一性，提高了显示品质和显示质量，而且第二节点N2可以在更短的时间内复位，有利于高频显示，第四节点N4的复位时间更短，有利于提高低灰阶显示效果。本公开利用第一导电层和第二导电层形成第一存储电容，利用半导体层、第二导电层和第三导电层形成并联结构的两个第二存储电容，有效增加了第二存储电容的容值，可以使数据电压的写入更充分，保证数据写入质量。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
图17为本公开示例性实施例另一种显示基板平面结构示意图，示意了显示区域中2个电路单元中像素驱动电路的结构。如图17所示，本示例性实施例像素驱动电路的结构与前述实施例基本上相同，所不同的是，本实施例第二存储电容20由第一导电层和第二导电层构成。
在示例性实施方式中，第一存储电容10的第一端可以包括第一极板，第一存储电容10的第二端可以包括第二极板，第一极板可以设置在第一导电层中，第二极板可以设置在第二导电层中，第二极板在基底上的正投影与第一极板在基底上的正投影至少部分交叠。
在示例性实施方式中，第二存储电容20的第一端可以包括第三极板，第二存储电容20的第二端可以包括第四极板，第三极板可以设置在第一导电层中，第四极板可以设置在第二导电层中，第四极板在基底上的正投影与第三极板在基底上的正投影至少部分交叠。
在示例性实施方式中，第二存储电容20的电容值可以小于第一存储电容 10的电容值。
在示例性实施方式中，第二存储电容20的电容值可以约为第一存储电容10的电容值的20％至70％。例如，第二存储电容20的电容值可以约为第一存储电容10的电容值的30％至50％。
在示例性实施方式中，第二导电层还可以包括第一极板连接块38，第二极板和第四极板可以通过第一极板连接块38相互连接。
在示例性实施方式中，第三导电层还可以包括第三连接电极43(第一节点)和第二极板连接块49，第三连接电极43与第二极板连接块49连接，第二极板连接块49通过过孔与第三极板连接。
在示例性实施方式中，本实施例显示基板制备过程可以包括如下操作。
(21)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括在基底上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成覆盖基底的第一绝缘层，以及设置在第一绝缘层上的半导体层，如图18所示。
在示例性实施方式中，显示区域中每个电路单元的半导体层可以至少包括第一晶体管T1的第一有源层11、第二晶体管T2的第二有源层12、第三晶体管T3的第三有源层13、第四晶体管T4的第四有源层14、第五晶体管T5的第五有源层15、第六晶体管T6的第六有源层16和第七晶体管T7的第七有源层17。
在示例性实施方式中，第一有源层11至第七有源层17的结构和连接关系与前述实施例的结构和连接关系基本上相同，所不同的是，由于半导体层没有形成第三极板，因而第三有源层的第一区13-1和第五有源层的第二区15-2没有连接第三极板。
(22)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图19所示。
在示例性实施方式中，显示区域中每个电路单元的第一导电层图案至少 包括：第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24、第一存储电容的第一极板25和第二存储电容的第三极板18。
在示例性实施方式中，第一扫描信号线21、第二扫描信号线22、第三扫描信号线23、发光控制线24和第一存储电容的第一极板25的结构和连接关系与前述实施例的结构和连接关系基本上相同。
在示例性实施方式中，第二存储电容的第三极板18的形状可以为矩形状，矩形状的角部可以设置倒角，可以设置在第一极板25第一方向X的一侧，第三极板18可以作为第二存储电容的一个极板。
在示例性实施方式中，第一极板25与第三极板18之间的间距L可以大于或等于2μm，间距L可以为第一方向X(单元行方向)的尺寸。例如，间距L可以约为2.5μm左右。
在示例性实施方式中，第三极板18在基底上正投影的面积可以小于第一极板25在基底上正投影的面积。
在示例性实施方式中，本实施例第一极板25第二方向Y的尺寸大于前述实施例第一极板25第二方向Y的尺寸，在保证第一存储电容容值的前提下，为第二存储电容留出较大的盈余空间。
(23)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图20所示。
在示例性实施方式中，显示区域中每个电路单元的第二导电层图案至少包括：第一初始信号线31、第二初始信号线32、第一存储电容的第二极板33、第二存储电容的第四极板34、极板连接线35、屏蔽电极37和第一极板连接块38。
在示例性实施方式中，第一初始信号线31、第二初始信号线32、第二极板33、第四极板34、极板连接线35和屏蔽电极37的结构和连接关系与前述实施例的结构和连接关系基本上相同，所不同的是，第一存储电容的第二极板33与第二存储电容的第四极板34通过第一极板连接块38相互连接，使 得电路单元内的第二极板33、第四极板34和第一极板连接块38为相互连接的一体结构。
在示例性实施方式中，第四极板34在基底上正投影的面积可以小于第一极板25在基底上正投影的面积，第四极板34在基底上正投影的面积可以小于第二极板33在基底上正投影的面积。
在示例性实施方式中，第二存储电容的电容值可以小于第一存储电容的电容值。
在示例性实施方式中，第二存储电容的电容值可以约为第一存储电容的电容值的20％至70％。例如，第二存储电容20的电容值可以约为第一存储电容10的电容值的30％至50％。
(24)形成第四绝缘层图案。在示例性实施方式中，形成第四绝缘层图案可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，采用图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，每个电路单元中设置有多个过孔，如图21所示。
在示例性实施方式中，显示区域中每个电路单元的多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11、第十二过孔V12和第十三过孔V13。
在示例性实施方式中，第一过孔V1至第十二过孔V12的结构和连接关系与前述实施例的结构和连接关系基本上相同。第十三过孔V13在基底上的正投影位于第三极板18在基底上的正投影的范围之内，第十三过孔V13内的第四绝缘层和第三绝缘层被刻蚀掉，暴露出第三极板18的表面，第十三过孔V13被配置为使后续形成的第二极板连接块通过该过孔与第三极板18连接。
(25)形成第三导电层图案。在示例性实施方式中，形成第三导电层可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第四绝缘层上的第三导电层，如图22所示。
在示例性实施方式中，显示区域中每个电路单元的第三导电层图案可以包括：第一连接电极41、第二连接电极42、第三连接电极43、第四连接电极44、第五连接电极45、第六连接电极46、第七连接电极47和第二极板连接块49。
在示例性实施方式中，第一连接电极41至第七连接电极47的结构和连接关系与前述实施例的结构和连接关系基本上相同，所不同的是，第三连接电极43与第二极板连接块49连接。
在示例性实施方式中，第二极板连接块49的形状可以为矩形状，可以位于本电路单元的第三连接电极43第一方向X的一侧(远离第一存储电容的一侧)，第二极板连接块49在基底上的正投影与第三极板18在基底上的正投影至少部分重叠，第二极板连接块49的第一端与第三连接电极43连接，第二极板连接块49的第二端沿着第一方向X延伸后，通过第十三过孔V13与第三极板18连接。
在示例性实施方式中，第三连接电极43和第二极板连接块49可以为相互连接的一体结构。由于第三连接电极43作为像素驱动电路中的第一节点N1，因而通过第二极板连接块49与第三连接电极43连接的第三极板18具有第一节点N1的电位，第三极板18和第四极板34构成像素驱动电路的第二存储电容。
在示例性实施方式中，至少一个电路单元的第三导电层图案还可以包括第一初始电极71和第二初始电极72，第一初始电极71和第二初始电极72的结构和连接关系与前述实施例的结构和连接关系基本上相同。
(26)依次形成第五绝缘层、第四导电层、第一平坦层、第五导电层和第二平坦层图案，如图23所示。在示例性实施方式中，制备过程和相关结构与前述实施例基本上相同，这里不再赘述。
本示例性实施例所提供的显示基板，一方面实现了将数据写入时段和阈值补偿时段分开，延长了数据写入时间和补偿时间，有效改善了现有方案充电时间不足和补偿时间不足等问题，另一方面实现了同时形成传输第一初始信号和第二初始信号的网状结构，减小了压降，提升了显示均一性，又一方面利用第一导电层和第二导电层同时形成第一存储电容和第二存储电容，所 占空间小，有利于增加第二存储电容的容值，提高第一节点N1电位的稳定性。本公开通过两层金属构成第二存储电容，有利于第三导电层、第四导电层和第五导电层的平坦性，避免了工艺波动影响存储电容的容值。
本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开在此不做限定。
在示例性实施方式中，本公开显示基板可以应用于具有像素驱动电路的显示装置中，如OLED、量子点显示(QLED)、发光二极管显示(Micro LED或Mini LED)或量子点发光二极管显示(QDLED)等，本公开在此不做限定。
在示例性实施方式中，显示基板的边框区域可以至少设置有多个级联的栅极驱动电路(Gate Driver on Array，简称GOA)，每个栅极驱动电路与每个单元行中的第一扫描信号线、第二扫描信号线、第三扫描信号线和发光信号线连接。
在示例性实施方式中，至少一个栅极驱动电路可以至少包括第一栅极电路组、第二栅极电路组和第三栅极电路组。第一栅极电路组可以分别与第一扫描信号线和第三扫描信号线连接，第二栅极电路组可以与第二扫描信号线连接，第三栅极电路组可以与发光信号线连接，即第一扫描信号线和第三扫描信号线采用一组栅极电路进行驱动，第二扫描信号线采用另外一组栅极电路进行驱动。
在示例性实施方式中，第一栅极电路组、第二栅极电路组和第三栅极电路组可以采用双边同时驱动，或者，可以采用单边驱动，以满足窄边框需求，本公开在此不做限定。
在示例性实施方式中，第二栅极电路组可以采用一拖二结构形式，即一个第二栅极电路组可以与两个单元行的第二扫描信号线连接，控制两个单元行中多个第二晶体管T2的导通或断开，以减少边框区域的栅极驱动电路数量和走线数量，有利于实现窄边框。
图24为本公开采用一拖二结构时行间亮度差异的测试结果图。如图24 所示，第二栅极电路组采用一拖二结构形式，在灰阶32、500nits，当阈值补偿时段的时间大于或等于数据写入时段的时间的4倍(n＝4)时，行间亮度差异大于95％。本公开通过增加阈值补偿时段的时间，可以解决现有一拖二结构存在行间亮度差异的问题。
图25为本公开不同阈值补偿时段时间时阈值敏感度的测试结果图。如图25所示，当阈值补偿时段的时间与数据写入时段的时间相等(n＝1)时，阈值敏感度(Vth Sensitivity)较大，当阈值补偿时段的时间为数据写入时段的时间的3倍(n＝3)和7倍(n＝7)时，阈值敏感度明显降低，可以提高补偿效果。
在示例性实施方式中，当阈值补偿时段的时间为数据写入时段的时间的9倍左右时，行间亮度差异和阈值敏感度变化较小，考虑到刷新率等因素，本公开设置阈值补偿时段的时间为数据写入时段的时间的n倍，n为大于或等于1、小于或等于9的正整数。例如，阈值补偿时段的时间为数据写入时段的时间的3倍、5倍或者7倍。
本公开还提供一种显示基板的驱动方法，以驱动上述实施例提供的显示基板。在示例性实施方式中，所述显示基板包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路，所述像素驱动电路至少包括补偿晶体管、驱动晶体管、数据写入晶体管、第一节点、第二节点、第一存储电容和第二存储电容，所述像素驱动电路分别与第一扫描信号线、第二扫描信号线、第一电源线和数据信号线连接；所述驱动晶体管的栅电极与所述第二节点连接，所述驱动晶体管的第一极与所述第一节点连接，所述驱动晶体管的第二极与所述补偿晶体管的第二极连接；所述数据写入晶体管的栅电极与所述第一扫描信号线连接，所述数据写入晶体管的第一极与所述数据信号线连接，所述数据写入晶体管的第二极与所述第一节点连接；所述补偿晶体管的栅电极与所述第二扫描信号线连接，所述补偿晶体管的第一极与所述第二节点连接；所述第一存储电容的第一端与所述第二节点连接，所述第一存储电容的第二端与所述第一电源线连接；所述第二存储电容的第一端与所述第一节点连接，所述第二存储电容的第二端与所述第一电源线连接；所述驱动方法可以包括：
在数据写入时段，所述第一扫描信号线和第二扫描信号线输出导通信号，所述补偿晶体管和数据写入晶体管导通，所述数据信号线输出的数据电压写入所述第一存储电容和所述第二存储电容；
在阈值补偿时段，所述第一扫描信号线输出断开信号，所述第二扫描信号线输出导通信号，所述补偿晶体管导通，所述数据写入晶体管断开，所述第二存储电容存储的数据电压写入所述第一存储电容，并对所述驱动晶体管进行阈值补偿。
在示例性实施方式中，所述阈值补偿时段的时间大于或等于所述数据写入时段的时间。
在示例性实施方式中，所述阈值补偿时段的时间为所述数据写入时段的时间的n倍，n为大于或等于1、小于或等于9的正整数。
本公开还提供一种显示装置，显示装置包括前述的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本发明。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (23)
- 一种显示基板，包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路，所述像素驱动电路至少包括补偿晶体管、驱动晶体管、数据写入晶体管、第一节点、第二节点、第一存储电容和第二存储电容，所述像素驱动电路分别与第一扫描信号线、第二扫描信号线、第一电源线和数据信号线连接；所述驱动晶体管的栅电极与所述第二节点连接，所述驱动晶体管的第一极与所述第一节点连接，所述驱动晶体管的第二极与所述补偿晶体管的第二极连接；所述数据写入晶体管的栅电极与所述第一扫描信号线连接，所述数据写入晶体管的第一极与所述数据信号线连接，所述数据写入晶体管的第二极与所述第一节点连接；所述补偿晶体管的栅电极与所述第二扫描信号线连接，所述补偿晶体管的第一极与所述第二节点连接；所述第一存储电容的第一端与所述第二节点连接，所述第一存储电容的第二端与所述第一电源线连接；所述第二存储电容的第一端与所述第一节点连接，所述第二存储电容的第二端与所述第一电源线连接。
- 根据权利要求1所述的显示基板，其中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，所述第二极板设置在所述第二导电层中；所述第二存储电容的第一端至少包括第三极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述半导体层中，所述第四极板设置在所述第二导电层中。
- 根据权利要求2所述的显示基板，其中，所述第二存储电容的第一端还包括第五极板，所述第五极板设置在所述第三导电层中，所述第三极板与所述第五极板连接。
- 根据权利要求1所述的显示基板，其中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，第二极板设置在所述第二导电层中；所述第二存储电容的第一端至少包括第五极板， 所述第二存储电容的第二端包括第四极板，所述第五极板设置在所述第三导电层中，所述第四极板设置在所述第二导电层中。
- 根据权利要求2所述的显示基板，其中，所述半导体层还包括所述驱动晶体管的有源层，所述第三极板与所述驱动晶体管的有源层为相互连接的一体结构。
- 根据权利要求2所述的显示基板，其中，所述第二极板和所述第四极板为相互连接的一体结构。
- 根据权利要求3所述的显示基板，其中，所述第一节点设置在所述第三导电层中，所述第一节点和所述第五极板为相互连接的一体结构，所述第一节点通过过孔与所述第三极板连接。
- 根据权利要求1所述的显示基板，其中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的半导体层、第一导电层、第二导电层和第三导电层；所述第一存储电容的第一端包括第一极板，所述第一存储电容的第二端包括第二极板，所述第一极板设置在所述第一导电层中，第二极板设置在所述第二导电层中；所述第二存储电容的第一端包括第三极板，所述第二存储电容的第二端包括第四极板，所述第三极板设置在所述第一导电层中，所述第四极板设置在所述第二导电层中。
- 根据权利要求8所述的显示基板，其中，所述第二导电层还包括第一极板连接块，所述第二极板和所述第四极板通过所述第一极板连接块相互连接。
- 根据权利要求8所述的显示基板，其中，所述第三导电层还包括第二极板连接块和所述第一节点，所述第一节点与所述第二极板连接块连接，所述第二极板连接块通过过孔与所述第三极板连接。
- 根据权利要求8所述的显示基板，其中，所述第一极板与所述第三极板之间的间距大于或等于2μm，所述间距为所述单元行方向的尺寸。
- 根据权利要求1至11任一项所述的显示基板，其中，所述第二存储电容的电容值小于所述第一存储电容的电容值。
- 根据权利要求11所述的显示基板，其中，所述第二存储电容的电容值为所述第一存储电容的电容值的20％至70％。
- 根据权利要求1至11任一项所述的显示基板，其中，所述像素驱动电路还分别与第一初始信号线和第二初始信号线连接，所述第一初始信号线和第二初始信号线的形状为沿着第一方向延伸的线形状；所述第一初始信号线与沿着第二方向延伸的第一连接线连接，形成传输第一初始信号的网状结构，所述第二初始信号线与沿着第二方向延伸的第二连接线连接，形成传输第二初始信号的网状结构，所述第一方向与所述第二方向交叉。
- 根据权利要求14所述的显示基板，其中，至少一个单元行的电路单元中设置有所述第一初始信号线和第二初始信号线；奇数单元列的电路单元中设置有所述第一连接线，偶数单元列的电路单元中设置有所述第二连接线，或者，偶数单元列的电路单元中设置有所述第一连接线，奇数单元列的电路单元中设置有所述第二连接线。
- 根据权利要求14所述的显示基板，其中，在垂直于显示基板的平面上，显示基板包括在基底上依次设置的第一导电层、第二导电层、第三导电层和第四导电层；所述第一初始信号线和第二初始信号线设置在所述第二导电层中，所述第一连接线和第二连接线设置在所述第四导电层中。
- 根据权利要求16所述的显示基板，其中，至少一个电路单元中的第三导电层还包括第一初始电极，所述第一连接线通过过孔与所述第一初始电极连接，所述第一初始电极通过过孔与所述第一初始信号线连接。
- 根据权利要求16所述的显示基板，其中，至少一个电路单元中的第三导电层还包括第二初始电极，所述第二连接线通过过孔与所述第二初始电极连接，所述第二初始电极通过过孔与所述第二初始信号线连接。
- 根据权利要求16所述的显示基板，其中，所述显示基板还包括设置在所述第四导电层远离所述基底一侧的第五导电层，所述数据信号线设置在所述第五导电层中，至少一条数据信号线在所述基底上的正投影与所述第一连接线在所述基底上的正投影至少部分交叠，至少一条数据信号线在所述基底上的正投影与所述第二连接线在所述基底上的正投影至少部分交叠。
- 一种显示装置，其中，包括如权利要求1至19任一项所述的显示基板。
- 一种驱动如权利要求1至19任一项所述显示基板的驱动方法，包括：在数据写入时段，所述第一扫描信号线和第二扫描信号线输出导通信号，所述补偿晶体管和数据写入晶体管导通，所述数据信号线输出的数据电压写入所述第一存储电容和所述第二存储电容；在阈值补偿时段，所述第一扫描信号线输出断开信号，所述第二扫描信号线输出导通信号，所述补偿晶体管导通，所述数据写入晶体管断开，所述第二存储电容存储的数据电压写入所述第一存储电容，并对所述驱动晶体管进行阈值补偿。
- 根据权利要求21所述的驱动方法，其中，所述阈值补偿时段的时间大于或等于所述数据写入时段的时间。
- 根据权利要求22所述的驱动方法，其中，所述阈值补偿时段的时间为所述数据写入时段的时间的n倍，n为大于或等于1、小于或等于9的正整数。
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