CN117915683A - 显示基板及其制备方法、显示装置 - Google Patents

Abstract

本公开提供了一种显示基板及其制备方法、显示装置。显示基板包括设置在基底上的驱动电路层和发光结构层，驱动电路层包括构成多个单元行和多个单元列的多个电路单元，发光结构层包括多个发光单元，至少一个电路单元包括像素驱动电路，至少一个发光单元包括阳极和像素定义层，阳极与对应电路单元的像素驱动电路连接，像素定义层设置有像素开口，像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，透光开口在基底上的正投影面积为0.09S至0.15S，S为电路单元在基底上的正投影面积。本公开通过在像素定义层上设置透光开口，透光开口可以透过光线，提高了显示基板的透过率。

Description

显示基板及其制备方法、显示装置

技术领域

本文涉及但不限于显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。

随着显示技术的不断发展，OLED技术越来越多的应用于多种显示场景。例如，当OLED技术应用于需要对环境光进行检测的显示装置中时，需要显示基板设置有透光区，使显示基板具有一定的透过率，以保证设置在显示基板下方的环境光感光器件能够顺利工作。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开所要解决的技术问题是，提供一种显示基板及其制备方法、显示装置，以提高显示基板的透过率。

一方面，本公开提供了一种显示基板，包括设置在基底上的驱动电路层和设置在所述驱动电路层远离所述基底一侧的发光结构层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述发光结构层包括多个发光单元，至少一个电路单元包括像素驱动电路，至少一个发光单元包括设置在所述驱动电路层远离所述基底一侧的阳极和设置在所述阳极远离所述基底一侧的像素定义层，所述阳极与对应电路单元的像素驱动电路连接，所述像素定义层设置有像素开口，所述像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，所述透光开口在所述基底上的正投影面积为0.09S至0.15S，S为所述电路单元在所述基底上的正投影面积。

在示例性实施方式中，所述透光开口的透过率大于或等于60％。

在示例性实施方式中，在平行于所述基底的平面上，至少一个透光开口的形状为梯形状，包括沿着所述单元行方向延伸的第一横边和第二横边、以及分别连接所述第一横边和第二横边的第一竖边和第二竖边；沿着所述单元列方向，所述第一横边和第二横边之间的距离为0.2L至0.3L，L为所述电路单元在所述单元列方向的尺寸。

在示例性实施方式中，沿着所述单元行方向，所述第一横边的宽度为0.3K至0.4K，所述第二横边的宽度为0.4K至0.5K，K为所述电路单元在所述单元行方向的尺寸。

在示例性实施方式中，所述第一竖边为向着所述第二竖边凸出的第一弧线形，所述第二竖边为向着所述第一竖边凸出的第二弧线形，在所述单元行方向，所述第一竖边与所述第二竖边之间的最小距离为0.3K至0.4K，K为所述电路单元在所述单元行方向的尺寸。

在示例性实施方式中，所述透光开口设置在所述单元行方向相邻的像素开口之间，所述像素开口靠近所述透光开口一侧的边缘与所述透光开口靠近所述像素开口一侧的边缘之间的最小距离为0.4K至0.5K，K为所述电路单元在所述单元行方向的尺寸。

在示例性实施方式中，至少一个单元行中设置有至少一个空白区，所述透光开口在所述基底上的正投影位于所述空白区在所述基底上的正投影的范围之内。

在示例性实施方式中，至少一个电路单元的像素驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和存储电容；所述第一晶体管的栅电极与第三扫描信号线连接，所述第一晶体管的第一极与第一初始信号线连接；所述第二晶体管的栅电极与第四扫描信号线连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接；所述第四晶体管的栅电极与第一扫描信号线连接，所述第四晶体管的第一极与数据信号线连接；所述第七晶体管的栅电极与第二扫描信号线连接，所述第七晶体管的的第一极与所述第二初始信号线连接；第M单元行的第一扫描信号线设置在所述存储电容远离第M+1单元行的一侧，第M单元行的第三扫描信号线设置在所述第一扫描信号线远离所述存储电容的一侧，所述空白区设置在所述第一扫描信号线和第三扫描信号线之间，M为大于或等于1的正整数。

在示例性实施方式中，在所述单元列方向，所述空白区的长度为0.2L至0.3L，L为所述电路单元在所述单元列方向的尺寸。

在示例性实施方式中，所述空白区设置在第2i单元列与第2i+1单元列之间，i为大于或等于1的正整数。

在示例性实施方式中，所述空白区设置在第2i单元列的数据信号线与第2i+1单元列的数据信号线之间。

在示例性实施方式中，在所述单元行方向，所述空白区的宽度为0.8K至0.9K，K为所述电路单元在所述单元行方向的尺寸。

在示例性实施方式中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管在所述基底上的正投影与所述空白区在所述基底上的正投影没有交叠。

在示例性实施方式中，所述存储电容在所述基底上的正投影与所述空白区在所述基底上的正投影没有交叠。

在示例性实施方式中，相邻单元列的像素驱动电路相对于中心线镜像对称，所述中心线是位于相邻单元列之间且沿着所述单元列方向延伸的直线。

在示例性实施方式中，所述驱动电路层至少包括沿着远离所述基底方向设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；所述第一半导体层至少包括多个多晶硅晶体管的有源层，所述第一导电层至少包括所述第一扫描信号线、第二扫描信号线、第一初始信号线和存储电容的第一极板，所述第二导电层至少包括存储电容的第二极板，所述第二半导体层至少包括多个氧化物晶体管的有源层，所述第三导电层至少包括所述第三扫描信号线、第四扫描信号线和第二初始信号线，所述第四导电层至少包括多个多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极，所述第五导电层至少包括所述数据信号线。

在示例性实施方式中，所述显示基板还包括设置在所述发光结构层远离所述基底一侧的封装结构层和设置在所述封装结构层远离所述基底一侧的所述彩膜结构层，所述彩膜结构层至少包括黑矩阵和多个彩膜，所述黑矩阵设置在相邻的彩膜之间，所述透光开口在所述基底上的正投影位于所述彩膜在所述基底上的正投影的范围之内，所述黑矩阵设置有黑矩阵开口，所述透光开口在所述基底上的正投影位于所述黑矩阵开口在所述基底上的正投影的范围之内。

另一方面，本公开还提供了一种显示装置，包括前述的显示基板。

又一方面，本公开还提供了一种显示基板的制备方法，包括：

在基底上形成驱动电路层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路；

在所述驱动电路层上形成发光结构层，所述发光结构层包括多个发光单元，至少一个发光单元包括设置在所述驱动电路层远离所述基底一侧的阳极和设置在所述阳极远离所述基底一侧的像素定义层所述阳极与对应电路单元的像素驱动电路连接，所述像素定义层设置有像素开口，所述像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，所述透光开口在所述基底上的正投影面积为0.09S至0.15S，S为所述电路单元在基底上的正投影面积。

本公开示例性实施例公开了一种显示基板及其制备方法、显示装置，通过在像素定义层上设置透光开口，透光开口可以透过光线，提高了显示基板的透过率。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1为一种显示装置的结构示意图；

图2为一种显示基板的平面结构示意图；

图3为一种显示基板的剖面结构示意图；

图4为一种像素驱动电路的等效电路示意图；

图5为本公开示例性实施例一种电路单元的排布示意图；

图6为本公开示例性实施例一种发光单元的排布示意图；

图7为本公开示例性实施例一种显示基板的结构示意图；

图8为本公开示例性实施例一种驱动电路层的结构示意图；

图9为本公开实施例形成遮挡层图案后的示意图；

图10和图11为本公开实施例形成第一半导体层图案后的示意图；

图12和图13为本公开实施例形成第一导电层图案后的示意图；

图14和图15为本公开实施例形成第二导电层图案后的示意图；

图16和图17为本公开实施例形成第二半导体层图案后的示意图；

图18和图19为本公开实施例形成第三导电层图案后的示意图；

图20为本公开实施例形成第六绝缘层图案后的示意图；

图21和图22为本公开实施例形成第四导电层图案后的示意图；

图23为本公开实施例形成第一平坦层图案后的示意图；

图24和图25为本公开实施例形成第五导电层图案后的示意图；

图26为本公开实施例形成第二平坦层图案后的示意图；

图27和图28为本公开实施例形成阳极导电层图案后的示意图；

图29为本公开实施例形成像素定义层图案后的示意图；

图30为本公开示例性实施例透光开口的结构示意图；

图31为本公开示例性实施例一种显示基板的剖面结构示意图。

附图标记说明:

10—空白区； 11—第一遮挡线； 12—第二遮挡线；

13—遮挡块； 21—第一有源层； 22—第二有源层；

23—第三有源层； 24—第四有源层； 25—第五有源层；

26—第六有源层； 27—第七有源层； 31—第一扫描信号线；

32—第二扫描信号线； 33—发光信号线； 34—第一初始信号线；

35—第一极板； 41—第一遮挡线； 42—第二遮挡线；

43—第二极板； 44—开口； 51—第三扫描信号线；

52—第四扫描信号线； 53—第二初始信号线； 61—第一连接电极；

62—第二连接电极； 63—第三连接电极； 64—第四连接电极；

65—第五连接电极； 66—第六连接电极； 67—第七连接电极；

71—数据信号线； 72—第一电源线； 73—阳极连接电极；

81—第一阳极； 82—第二阳极； 83—第三阳极；

91—像素开口； 92—透光开口； 93—黑矩阵开口；

101—基底； 102—驱动电路层； 103—发光结构层；

104—封装结构层。 105—彩膜结构层； 210—彩膜；

220—黑矩阵。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个测试端子的元件。晶体管在漏电极(漏电极测试端子、漏区域或漏电极)与源电极(源电极测试端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光单元，电路单元可以包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。

图2为一种显示基板的平面结构示意图。在示例性实施方式中，显示基板可以包括以矩阵方式排布的多个像素单元P，至少一个像素单元P可以包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，三个子像素可以均包括电路单元和发光单元，电路单元可以包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向发光单元输出相应的电流。每个子像素中的发光单元分别与所在子像素的像素驱动电路连接，发光单元被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。

在示例性实施方式中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射蓝色光线的蓝色子像素(B)，第三子像素P3可以是出射绿色光线的绿色子像素(G)。在示例性实施方式中，子像素的形状可以是矩形状、菱形、五边形、六边形、圆形或者椭圆形，三个子像素可以采用水平并列、竖直并列、品字形等方式排列。

在另一种示例性实施方式中，像素单元P可以包括四个子像素，四个子像素可以采用水平并列、竖直并列、钻石形、正方形或者类梯形等方式排列，本公开在此不做限定。

在示例性实施方式中，水平方向依次设置的多个子像素称为像素行，竖直方向依次设置的多个子像素称为像素列，多个像素行和多个像素列构成阵列排布的像素阵列。

图3为一种显示基板的剖面结构示意图，示意了显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底一侧的发光结构层103以及设置在发光结构层103远离基底一侧的封装结构层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如触控结构层等，本公开在此不做限定。

在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。驱动电路层102可以包括多个电路单元，电路单元可以至少包括由多个晶体管和存储电容构成的像素驱动电路，图3中仅以像素驱动电路包括一个驱动晶体管和一个存储电容为例进行示意。发光结构层103可以包括多个发光单元，发光单元可以至少包括阳极、像素定义层、有机发光层和阴极，阳极通过过孔与驱动晶体管的漏电极连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装结构层104可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层103。

图4为一种像素驱动电路的等效电路示意图。在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)和1个存储电容C，像素驱动电路分别与9条信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、第四扫描信号线S4、发光信号线E、第一初始信号线INIT1、第二初始信号线INIT2和第一电源线VDD)连接。

在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第二节点N2分别与第一晶体管的第二极、第二晶体管T2的第一极、第三晶体管T3的栅电极和存储电容C的第二端连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接。

在示例性实施方式中，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第二节点N2连接，即存储电容C的第二端与第三晶体管T3的栅电极连接。

在示例性实施方式中，第一晶体管T1的栅电极与第三扫描信号线S3连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第三扫描信号线S3时，第一晶体管T1将第一初始电压传输到第三晶体管T3的栅电极，以使第三晶体管T3的栅电极的电荷量初始化。

在示例性实施方式中，第二晶体管T2的栅电极与第四扫描信号线S4连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第四扫描信号线S4时，第二晶体管T2使第三晶体管T3的栅电极与第二极连接。

在示例性实施方式中，第三晶体管T3的栅电极与第二节点N2连接，即第三晶体管T3的栅电极与存储电容C的第二端连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其栅电极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。

在示例性实施方式中，第四晶体管T4的栅电极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路的第一节点N1。

在示例性实施方式中，第五晶体管T5的栅电极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的栅电极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件EL的第一极连接。第五晶体管T5和第六晶体管T6可以称为发光晶体管。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。

在示例性实施方式中，第七晶体管T7的栅电极与第二扫描信号线S2连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与发光器件EL的第一极连接。当导通电平扫描信号施加到第二扫描信号线S2时，第七晶体管T7将第二初始电压传输到发光器件EL的第一极，以使发光器件EL的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。

在示例性实施方式中，发光器件EL可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)，或者可以是QLED，包括叠设的第一极(阳极)、量子点发光层和第二极(阴极)。

在示例性实施方式中，发光器件的第二极与第二电源线VSS连接，第二电源线VSS的信号为为持续提供的低电平信号，第一电源线VDD的信号为持续提供的高电平信号。

在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。

在示例性实施方式中，第一晶体管T1到第七晶体管T7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LowTemperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

在示例性实施方式中，以图4中像素驱动电路中的7个晶体管均为P型晶体管为例，像素驱动电路的工作过程可以包括：

第一阶段A1，称为复位阶段，第三扫描信号线S3的信号为低电平信号，第一扫描信号线S1、第二扫描信号线S2、第四扫描信号线S4和发光信号线E的信号为高电平信号。第二扫描信号线S2的信号为低电平信号使第一晶体管T1导通，第一晶体管T1导通使得第一初始信号线INIT1的第一初始电压信号提供至第二节点N2，对存储电容C进行初始化，清除存储电容中原有数据电压。第一扫描信号线S1、第二扫描信号线S1、第四扫描信号线S4和发光信号线E的信号为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开，此阶段发光器件EL不发光。

第二阶段A2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线S1、第二扫描信号线S2和第四扫描信号线S4的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号。第二扫描信号线S2的信号为低电平信号使第七晶体管T7导通，第七晶体管T7导通使得第二初始信号线INIT2的第二初始电压信号提供至发光器件EL的第一极，对发光器件EL的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光器件EL不发光。第一扫描信号线S1的信号为低电平信号使第四晶体管T4导通，第四扫描信号线S4的信号为低电平信号使第二晶体管T2导通，此阶段由于存储电容C的第二端为低电平，因此第三晶体管T3导通，数据信号线D输出数据电压经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第二节点N2，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第二节点N2)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。

第三阶段A3、称为发光阶段，发光信号线E的信号为低电平信号，第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3和第四扫描信号线S4的信号为高电平信号。发光信号线E的信号为低电平信号使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光器件EL的第一极提供驱动电压，驱动发光器件EL发光。

在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点N2的电压为Vd-|Vth|，因而第三晶体管T3的驱动电流为：

I＝K*(Vgs-Vth)²＝K*[(Vdd-Vd+|Vth|)-Vth]²＝K*[Vdd-Vd]²

其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光器件EL的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。

本公开示例性实施例提供了一种显示基板。在垂直于显示基板的平面上，显示区域可以包括设置在基底上的驱动电路层、设置在驱动电路层远离基底一侧的发光结构层以及设置在发光结构层远离基底一侧的封装结构层。在平行于显示基板的平面上，驱动电路层可以包括构成多个单元行和多个单元列的多个电路单元，电路单元可以至少包括像素驱动电路，像素驱动电路被配置为在相应信号线的控制下，输出相应的电流。发光结构层可以包括多个发光单元，发光单元与对应电路单元的像素驱动电路连接，发光单元被配置为响应所连接的像素驱动电路输出的电流，发出相应亮度的光线。

在示例性实施方式中，本公开中所说的电路单元，是指按照像素驱动电路划分的区域，本公开中所说的发光单元，是指按照发光器件划分的区域。在示例性实施方式中，发光单元在基底上正投影的位置和形状与电路单元在基底上正投影的位置和形状可以是对应的，或者，发光单元在基底上正投影的位置和形状与电路单元在基底上正投影的位置和形状可以是不对应的。

图5为本公开示例性实施例一种电路单元的排布示意图。如图5所示，在示例性实施方式中，在平行于显示基板的平面上，显示区域的驱动电路层可以包括多个电路单元PA，多个电路单元PA可以构成多个单元行和多个单元列，单元行可以包括沿着第一方向X依次设置的多个电路单元PA，单元列可以包括沿着第二方向Y依次设置的多个电路单元PA，第一方向X与第二方向Y交叉。

在示例性实施方式中，电路单元PA的形状可以为矩形状，矩形状电路单元PA的长边可以沿着第二方向Y(列方向)延伸，矩形状电路单元PA的短边可以沿着第一方向X(行方向)延伸，形成水平并列单元排布。

在示例性实施方式中，电路单元PA可以至少包括像素驱动电路，像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向所连接的发光单元输出相应的电流。

在示例性实施方式中，矩形状的电路单元PA可以具有单元长度L、单元宽度K和单元面积S，单元长度L是电路单元PA第二方向Y尺寸，单元宽度K是电路单元PA第一方向X的尺寸，单元面积S是电路单元PA在显示基板平面上正投影的面积。例如，对于分辨率(PPI)为326的显示基板，单元长度L可以约为78μm左右，单元宽度K可以约为26μm左右，单元面积S可以约为2028μm²左右。

图6为本公开示例性实施例一种发光单元的排布示意图。如图6所示，在示例性实施方式中，在平行于显示基板的平面上，显示基板的发光结构层可以包括规则排布的多个发光单元PB，多个发光单元PB可以构成多个像素行和多个像素列，像素行可以包括沿着第一方向X依次设置的发光单元PB，像素列可以包括沿着第二方向Y依次设置的多个发光单元PB。

在示例性实施方式中，多个发光单元PB可以包括出射红色光线的红色发光单元PB-R、出射蓝色光线的蓝色发光单元PB-B和出射绿色光线的绿色发光单元PB-G，每个像素行中的红色发光单元PB-R、蓝色发光单元PB-B和绿色发光单元PB-G可以在第一方向X上周期性排布，奇数像素行和偶数像素行的红色发光单元PB-R、蓝色发光单元PB-B和绿色发光单元PB-G错位设置，形成Real RGB的像素排布。

在示例性实施方式中，发光单元PB可以包括发光器件，发光单元PB中的发光器件与对应电路单元的像素驱动电路连接，发光器件被配置为响应所连接的像素驱动电路输出的电流发出相应亮度的光。

在示例性实施方式中，一个像素行中的一个红色发光单元PB-R和一个蓝色发光单元PB-B与相邻另一个像素行中的一个绿色发光单元PB-G可以组成一个像素单元，一个像素单元的面积可以等于三个发光单元的面积，可以等于三个电路单元的面积。例如，一个像素单元的面积可以约为6084μm²左右。

在示例性实施方式中，发光单元PB的形状可以包括如下任意一种或多种：三角形、矩形、菱形、五边形、六边形、圆形或者椭圆形。

本公开示例性实施例提供了一种显示基板，包括设置在基底上的驱动电路层和设置在所述驱动电路层远离所述基底一侧的发光结构层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述发光结构层包括多个发光单元，至少一个电路单元包括像素驱动电路，至少一个发光单元包括设置在所述驱动电路层远离所述基底一侧的阳极和设置在所述阳极远离所述基底一侧的像素定义层，所述阳极与对应电路单元的像素驱动电路连接，所述像素定义层设置有像素开口，所述像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，所述透光开口在所述基底上的正投影面积为0.09S至0.15S，S为所述电路单元在所述基底上的正投影面积。

在示例性实施方式中，所述透光开口的透过率大于或等于60％，所述透光开口使所述显示基板的开口率为3％至5％，显示基板的开口率为所述透光开口的面积与像素单元的面积之比。例如，透光开口使显示基板的开口率为4.1％左右。

在示例性实施方式中，多个透光开口使显示基板的透过率为1％左右。例如，显示基板的透过率为1.06％左右。

图7为本公开示例性实施例一种显示基板的结构示意图。如图7所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底上的驱动电路层和设置在驱动电路层远离基底一侧的发光结构层，驱动电路层可以包括构成多个单元行和多个单元列的多个电路单元，发光结构层可以包括多个发光单元，至少一个电路单元可以包括像素驱动电路，至少一个发光单元可以包括设置在驱动电路层远离基底一侧的阳极和设置在阳极远离基底一侧的像素定义层，阳极与对应电路单元的像素驱动电路连接，像素定义层设置有像素开口91，像素开口91暴露出阳极。至少一个发光单元的像素定义层设置有透光开口92，透光开口92在基底上的正投影面积为0.09S至0.15S，S为电路单元在基底上的正投影面积。

在示例性实施方式中，多个透光开口92可以沿着第一方向X依次设置，至少一个透光开口92可以位于在第一方向X上相邻的像素开口91之间。

在示例性实施方式中，在平行于基底的平面上，至少一个透光开口92的形状可以为类似梯形的形状。类似梯形的透光开口92可以包括第一横边92-1和第二横边92-2、以及分别连接第一横边92-1和第二横边92-2的第一竖边92-3和第二竖边92-4，第一横边92-1和第二横边92-2的形状可以为沿着第一方向X(单元行方向)延伸的直线状，第一竖边92-3和第二竖边92-4的形状可以为沿着第二方向Y(单元列方向)延伸的折线状或者曲线状。

在示例性实施方式中，在第二方向Y，第一横边92-1和第二横边92-2之间的距离A可以约为0.2L至0.3L，L为电路单元在第二方向Y上的尺寸。

在示例性实施方式中，在第一方向X，第一横边92-1的宽度B1可以约为0.3K至0.4K，第二横边92-2的宽度B2可以约为0.4K至0.5K，B2可以大于B1，K为电路单元在第一方向X上的尺寸。

在示例性实施方式中，第一竖边92-3的形状可以为向着第二竖边92-4凸出的第一弧线形，第二竖边92-4的形状可以为向着第一竖边92-3凸出的第二弧线形。在第一方向X，第一竖边92-3与第二竖边92-4之间的最小距离B3可以约为0.3K至0.4K，B3可以小于B1。

在示例性实施方式中，对于在第一方向X邻近的像素开口91和透光开口92，像素开口91靠近透光开口92一侧的边缘与透光开口92靠近像素开口91一侧的边缘之间的最小距离C可以约为0.4K至0.5K。

图8为本公开示例性实施例一种驱动电路层的结构示意图，示意了27个电路单元(3个单元行9个单元列)的平面结构。如图8所示，在平行于显示基板的平面上，驱动电路层可以包括构成多个单元行和多个单元列的多个电路单元，单元行包括沿着第一方向X(单元行方向)依次排布的多个电路单元，单元列包括沿着第二方向Y(单元列方向)依次排布的多个电路单元，多个单元行和多个单元列构成阵列排布的电路单元阵列，第一方向X与第二方向Y交叉。

在示例性实施方式中，至少一个单元行中可以设置有至少一个空白区10，透光开口92在基底上的正投影可以位于空白区10在基底上的正投影的范围之内。

在示例性实施方式中，至少一个电路单元可以包括像素驱动电路，像素驱动电路可以至少包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和存储电容，第一晶体管T1可以作为第一初始化晶体管，第二晶体管T2可以作为补偿晶体管，第三晶体管T3可以作为驱动晶体管，第四晶体管T4可以作为数据写入晶体管，第五晶体管T5和第六晶体管T6可以作为发光控制晶体管，第七晶体管T7可以作为第二初始化晶体管。

在示例性实施方式中，第一晶体管T1的栅电极可以与第三扫描信号线51连接，第三扫描信号线51被配置为控制第一晶体管T1的导通或断开，第一晶体管T1的第一极与第一初始信号线34连接，第一晶体管T1的第二极与第二晶体管T2的第一极连接。第二晶体管T2的栅电极与第四扫描信号线52连接，第四扫描信号线52被配置为控制第二晶体管T2的导通或断开，第二晶体管T2的第二极与第三晶体管T3的第二极连接。第四晶体管T4的栅电极与第一扫描信号线31连接，第一扫描信号线31被配置为控制第四晶体管T4的导通或断开，第四晶体管T4的第一极与数据信号线71连接，第四晶体管T4的第二极与第三晶体管T3的第一极连接。第七晶体管T7的栅电极与第二扫描信号线32连接，第二扫描信号线32被配置为控制第七晶体管T7的导通或断开，第七晶体管T7的第一极与第二初始信号线53连接。

在示例性实施方式中，每个单元行中的第一扫描信号线31、第二扫描信号线32、第三扫描信号线51、第四扫描信号线52、第一初始信号线34和第二初始信号线53的形状可以为沿着第一方向X沿着的直线状或者折线状。第M单元行的第四扫描信号线52可以设置在存储电容远离第M+1单元行的一侧，第M单元行的第一扫描信号线31可以设置在第四扫描信号线52远离存储电容的一侧，第M单元行的第三扫描信号线51可以设置在第一扫描信号线31远离存储电容的一侧，第M单元行的第二初始信号线53可以设置在存储电容靠近第M+1单元行的一侧，第M单元行的第二扫描信号线32和第四扫描信号线52可以设置在第二初始信号线53远离存储电容的一侧，第M单元行的第一初始信号线34可以设置在第二扫描信号线32远离存储电容的一侧，第M单元行的第三扫描信号线51可以设置在第一初始信号线34远离存储电容的一侧，M为大于或等于1的正整数。

在示例性实施方式中，A沿B方向延伸是指，A可以包括主要部分和与主要部分连接的次要部分，主要部分是线、线段或条形状体，主要部分沿B方向伸展，且主要部分沿B方向伸展的长度大于次要部分沿其它方向伸展的长度。

在示例性实施方式中，每个单元行中的数据信号线71的形状可以为沿着第二方向Y延伸的折线状，数据信号线71与该单元行中每个像素驱动电路的第四晶体管连接。

在示例性实施方式中，在第一方向X，空白区10可以位于部分相邻的数据信号线71之间，在第二方向Y上，空白区10可以位于第一扫描信号线31和第三扫描信号线51之间。

在示例性实施方式中，每个单元行中的第一扫描信号线31和第三扫描信号线51之间形成有多个空白区10，多个空白区10可以沿着第一方向X依次设置。例如，第M单元行中的第一扫描信号线31和第三扫描信号线51之间形成有多个空白区10。又如，第M+1单元行中的第一扫描信号线31和第三扫描信号线51之间形成有多个空白区10。

在示例性实施方式中，空白区10可以设置在第2i单元列与第2i+1单元列之间，i为大于或等于1的正整数，即每两个单元列之间形成有多个空白区10，多个空白区10可以沿着第二方向Y依次设置。例如，第N+1列的数据信号线71与第N+2列的数据信号线71之间形成有多个空白区10，而第N+2列的数据信号线71与第N+3列的数据信号线71之间形成没有空白区，N为大于或等于1的正整数。又如，第N+3列的数据信号线71与第N+4列的数据信号线71之间形成有多个空白区10。

在示例性实施方式中，至少一个空白区10的形状可以为类似矩形的形状。例如，设置有倒角的矩形。又如，至少一个边为折线或者斜线。

在示例性实施方式中，空白区10的宽度D1可以约为0.8K至0.9K，空白区10的长度D2可以约为0.2L至0.3L，宽度D1可以为空白区10第一方向X的最小尺寸，长度D2可以为空白区10第二方向Y的最小尺寸。

在示例性实施方式中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7在基底上的正投影与空白区10在基底上的正投影没有交叠。

在示例性实施方式中，存储电容可以包括第一极板和第二极板，第一极板在基底上的正投影与第二极板在基底上的正投影至少部分交叠，第一极板和第二极板在基底上的正投影与空白区10在基底上的正投影没有交叠。

在示例性实施方式中，相邻单元列的像素驱动电路可以相对于中心线镜像对称，中心线可以是位于相邻单元列之间且沿着第二方向Y延伸的直线。例如，第N列的像素驱动电路与第N+1列的像素驱动电路可以相对于中心线镜像对称。又如，第N+1列的像素驱动电路与第N+2列的像素驱动电路可以相对于中心线镜像对称。本公开通过镜像对称方式，在部分相邻的像素驱动电路之间形成空白区10。

在示例性实施方式中，第一晶体管T1和第二晶体管T2可以为氧化物晶体管，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7可以为多晶硅晶体管。

在示例性实施方式中，在垂直于显示基板的平面上，驱动电路层可以至少包括沿着远离基底方向设置的遮挡层、第一绝缘层、第一半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第二半导体层、第五绝缘层、第三导电层、第六绝缘层、第四导电层、第一平坦层和第五导电层。第一半导体层可以至少包括多个多晶硅晶体管的有源层，第一导电层可以至少包括第一扫描信号线31、第二扫描信号线32、第一初始信号线34和存储电容的第一极板，第二导电层可以至少包括存储电容的第二极板，第二半导体层至少包括多个氧化物晶体管的有源层，第三导电层至少包括第三扫描信号线51、第四扫描信号线52和第二初始信号线53，第四导电层至少包括多个多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极，第五导电层可以至少包括数据信号线71。

下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

在示例性实施方式中，显示基板的制备可以至少包括制备驱动电路层和制备发光结构层。

在示例性实施方式中，以27个电路单元(3个单元行9个单元列)为例，驱动电路层的制备过程可以包括如下操作。

(1)形成遮挡层图案。在示例性实施方式中，形成遮挡层图案可以包括：在基底上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，在基底上形成遮挡层图案，如图9所示。

在示例性实施方式中，每个电路单元的遮挡层图案可以包括第一遮挡线11、第二遮挡线12和遮挡块13。遮挡块13的形状可以为矩形，矩形状的角部可以设置倒角。第一遮挡线11的形状可以为沿着第一方向X延伸的条形状，每个电路单元的第一遮挡线11与第一方向X上相邻的电路单元的遮挡块13连接，使得一个单元行中的遮挡层连接成一体，形成相互连接的一体结构。第二遮挡线12的形状可以为沿着第二方向Y延伸的条形状，每个电路单元的第二遮挡线12与第二方向Y上相邻的电路单元的遮挡块13连接，使得一个单元列中的遮挡层连接成一体，形成相互连接的一体结构。

在示例性实施方式中，单元行和单元列中的遮挡层连接成一体，可以保证显示基板中的遮挡层具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第一方向X上相邻电路单元的遮挡层可以相对于中心线镜像对称，中心线可以是位于相邻单元列之间且沿着第二方向Y延伸的直线。例如，第N列的遮挡层和第N+1列的遮挡层可以相对于中心线镜像对称，第N+1列的遮挡层和第N+2列的遮挡层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中遮挡层的形状可以基本上相同。

(2)形成第一半导体层图案。在示例性实施方式中，形成第一半导体层图案可以包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖遮挡层图案的第一绝缘层，以及设置在第一绝缘层上的第一半导体层图案，如图10和图11所示，图11为图10中第一半导体层的平面示意图。

在示例性实施方式中，每个电路单元的第一半导体层图案可以至少包括第三晶体管T3的第三有源层23至第七晶体管T7的第七有源层27，且第三有源层23至第七有源层27为相互连接的一体结构。

在示例性实施方式中，第M行电路单元中第四有源层24可以位于本电路单元的第三有源层23远离第M+1行电路单元的一侧，第M行电路单元中的第五有源层25、第六有源层26和第七有源层27可以位于第三有源层23靠近第M+1行电路单元的一侧。

在示例性实施方式中，第三有源层23的形状可以呈“Ω”字形，第四有源层24的形状可以呈“L”字形，第五有源层25、第六有源层26和第七有源层27的形状可以呈“I”字形。

在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第三有源层的第一区23-1可以同时作为第四有源层的第二区24-2和第五有源层的第二区25-2，第三有源层的第二区23-2可以同时作为第六有源层的第一区26-1，第六有源层的第二区26-2可以同时作为第七有源层的第二区27-2，第四有源层的第一区24-1、第五有源层的第一区25-1和第七有源层的第一区27-1单独设置。

在示例性实施方式中，第N列的第一半导体层和第N+1列的第一半导体层可以相对于中心线O镜像对称，第N+1列的第一半导体层和第N+2列的第一半导体层可以相对于中心线镜像O对称,中心线O可以是位于相邻单元列之间且沿着第二方向Y延伸的直线。

在示例性实施方式中，多个单元行中第一半导体层图案的形状可以基本上相同。

在示例性实施方式中，第一半导体层可以采用多晶硅(p-Si)，即第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管为LTPS薄膜晶体管。在示例性实施方式中，通过图案化工艺对第一半导体薄膜进行图案化，可以包括：先在第一绝缘薄膜上形成非晶硅(a-si)薄膜，对非晶硅薄膜进行脱氢处理，对脱氢处理后的非晶硅薄膜进行结晶处理，形成多晶硅薄膜。随后，对多晶硅薄膜进行图案化，形成第一半导体层图案。

(3)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖第一半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图12和图13所示，图13为图12中第一导电层的平面示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。

在示例性实施方式中，每个电路单元的第一导电层图案可以至少包括：第一扫描信号线31、第二扫描信号线32、发光信号线33、第一初始信号线34和存储电容的第一极板35。

在示例性实施方式中，存储电容的第一极板35的形状可以为矩形状，矩形状的角部可以设置倒角，第一极板35在基底上的正投影与第三晶体管T3的第三有源层在基底上的正投影至少部分交叠。在示例性实施方式中，第一极板35可以同时作为存储电容的一个极板和第三晶体管T3的栅电极。

在示例性实施方式中，第一扫描信号线31、第二扫描信号线32、发光信号线33和第一初始信号线34的形状可以为主体部分沿着第一方向X延伸的线形状，第M行电路单元中的第一扫描信号线31可以位于本电路单元的第一极板35远离第M+1行电路单元的一侧，发光信号线33可以位于本电路单元的第一极板35靠近第M+1行电路单元的一侧，第二扫描信号线32可以位于发光信号线33远离第一极板35的一侧，第一初始信号线34可以位于第二扫描信号线32远离第一极板35的一侧，即第一极板35可以位于第一扫描信号线31和发光信号线33之间，发光信号线33可以位于第一极板35和第二扫描信号线32之间，第二扫描信号线32可以位于发光信号线33和第一初始信号线34之间。

在示例性实施方式中，在示例性实施方式中，第一扫描信号线31与第四有源层14相重叠的区域作为第四晶体管T4的栅电极，第二扫描信号线32与第七有源层17相重叠的区域作为第七晶体管T7的栅电极，发光信号线33与第五有源层15相重叠的区域作为第五晶体管T5的栅电极，发光信号线33与第六有源层16相重叠的区域作为第六晶体管T6的栅电极。

在示例性实施方式中，每个电路单元的第一初始信号线34可以设置有连接块34-1，连接块34-1被配置为与后续形成的第六连接电极连接，使得第一初始信号线34通过第六连接电极与第一有源层的第一区连接。

在示例性实施方式中，第一扫描信号线31、第二扫描信号线32、发光信号线33和第一初始信号线34可以为折线设计，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容，本公开在此不做限定。

在示例性实施方式中，第N列的第一导电层和第N+1列的第一导电层可以相对于中心线镜像对称，第N+1列的第一导电层和第N+2列的第一导电层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中第一导电层图案的形状可以基本上相同。

在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第三晶体管T3至第七晶体管T7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第三有源层至第七有源层的第一区和第二区均被导体化。

(4)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图14和图15所示，图15为图14中第二导电层的平面示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE 2)层。

在示例性实施方式中，每个电路单元的第二导电层图案可以至少包括：第一遮挡线41、第二遮挡线42和存储电容的第二极板43。

在示例性实施方式中，存储电容的第二极板43的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板43在基底上的正投影与第一极板35在基底上的正投影至少部分交叠，第一极板35和第二极板43构成像素驱动电路的存储电容。

在示例性实施方式中，第二极板43第一方向X的一侧或者第一方向X的反方向的一侧可以设置有极板连接线，极板连接线与单元行中相邻电路单元的第二极板43连接，使得单元行上相邻电路单元的第二极板43通过极板连接线相互连接。在示例性实施方式中，第二极板43与后续形成的第一电压线连接，通过极板连接线使一单元行中多个电路单元的第二极板形成相互连接的一体结构，一体结构的第二极板可以复用为电源信号线，保证一单元行中的多个第二极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第二极板43上设置有开口44，开口44可以位于第二极板43的中部，开口44的形状可以为矩形状，使第二极板43形成环形结构。开口44暴露出覆盖第一极板35的第三绝缘层，且第一极板35在基底上的正投影包含开口44在基底上的正投影。在示例性实施方式中，开口44被配置为容置后续形成的第一过孔，第一过孔位于开口44内并暴露出第一极板35，使后续形成的第一晶体管T1的第二极与第一极板35连接。

在示例性实施方式中，第一遮挡线41和第二遮挡线42的形状可以为主体部分沿着第一方向X延伸的折线状，第M行电路单元中的第一遮挡线41可以位于第一扫描信号线31远离第二极板43的一侧，第二遮挡线42可以位于第一扫描信号线31和第二极板43之间，第一遮挡线41被配置为作为第一晶体管T1的遮挡层，遮挡第一晶体管T1的沟道，第二遮挡线42被配置为作为第二晶体管T2的遮挡层，遮挡第二晶体管T2的沟道，保证氧化物第一晶体管T1和氧化物第二晶体管T2的电学性能。

在示例性实施方式中，第N列的第二导电层和第N+1列的第二导电层可以相对于中心线镜像对称，第N+1列的第二导电层和第N+2列的第二导电层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中第二导电层图案的形状可以基本上相同。

(5)形成第二半导体层图案。在示例性实施方式中，形成第二半导体层图案可以包括：在形成前述图案的基底上，依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成覆盖基底的第四绝缘层，以及设置在第四绝缘层上的第二半导体层图案，如图16和图17所示，图17为图16中第二半导体层的平面示意图。

在示例性实施方式中，每个电路单元中的第二半导体层图案至少包括：第一晶体管T1的第一有源层21和第二晶体管T2的第二有源层22，且第一有源层21和第二有源层22为相互连接的一体结构。

在示例性实施方式中，第一有源层21和第二有源层22的形状可以呈“I”字形，第一有源层21可以位于第二有源层22远离第二极板43的一侧，第一有源层21在基底上的正投影与第一遮挡线41在基底上的正投影至少部分交叠，第二有源层22在基底上的正投影与第二遮挡线42在基底上的正投影至少部分交叠。

在示例性实施方式中，第一有源层的第一区21-1和第二有源层的第二区22-2可以单独设置，第一有源层的第二区21-2可以同时作为第二有源层的第一区22-1。

在示例性实施方式中，第N列的第二半导体层和第N+1列的第二半导体层可以相对于中心线镜像对称，第N+1列的第二半导体层和第N+2列的第二半导体层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中第二半导体层的形状可以相同。

在示例性实施方式中，第二半导体层可以采用氧化物，即第一晶体管T1和第二晶体管T2为氧化物薄膜晶体管。在示例性实施方式中，氧化物可以是如下任意一种或多种：铟镓锌氧化物(InGaZnO)、铟镓锌氮氧化物(InGaZnON)、氧化锌(ZnO)、氮氧化锌(ZnON)、锌锡氧化物(ZnSnO)、镉锡氧化物(CdSnO)、镓锡氧化物(GaSnO)、钛锡氧化物(TiSnO)、铜铝氧化物(CuAlO)、锶铜氧化物(SrCuO)、镧铜氧硫氧化物(LaCuOS)、氮化镓(GaN)、铟镓氮化物(InGaN)、铝镓氮化物(AlGaN)和铟镓铝氮化物(InGaAlN)。在一些可能的实现方式中，第二半导体薄膜可以采用氧化铟镓锌(IGZO)，氧化铟镓锌(IGZO)的电子迁移率高于非晶硅。

(6)形成第三导电层图案。在示例性实施方式中，形成第三导电层图案可以包括：在形成前述图案的基底上，依次沉积第五绝缘薄膜和第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成覆盖第二半导体层的第五绝缘层，以及设置在第五绝缘层上的第三导电层图案，如图18和图19所示，图19为图18中第三导电层的平面示意图。在示例性实施方式中，第三导电层可以称为第三栅金属(GATE3)层。

在示例性实施方式中，每个电路单元的第三导电层图案可以至少包括：第三扫描信号线51、第四扫描信号线52和第二初始信号线53。

在示例性实施方式中，第三扫描信号线51、第四扫描信号线52和第二初始信号线53的形状可以为主体部分沿着第一方向X延伸的折线状。

在示例性实施方式中，第M行电路单元中的第三扫描信号线51可以位于第一扫描信号线31远离第二极板43的一侧，第三扫描信号线51的形状和位置可以与第一遮挡线41的形状和位置基本上相同，第三扫描信号线51在基底上的正投影与第一遮挡线41在基底上的正投影至少部分交叠，第三扫描信号线51与第一有源层相重叠的区域作为第一晶体管T1的栅电极。

在示例性实施方式中，第M行电路单元中的第四扫描信号线52可以位于第一扫描信号线31和第二极板43之间，第四扫描信号线52的形状和位置可以与第二遮挡线42的形状和位置基本上相同，第四扫描信号线52在基底上的正投影与第二遮挡线42在基底上的正投影至少部分交叠，第四扫描信号线52与第二有源层相重叠的区域作为第二晶体管T2的栅电极。

在示例性实施方式中，第一遮挡线41与第三扫描信号线51的信号可以相同，即两者连接相同的信号源，使得第一遮挡线41与第一有源层相重叠的区域作为第一晶体管T1的底栅电极，第三扫描信号线51与第一有源层相重叠的区域作为第一晶体管T1的顶栅电极，形成双栅结构的第一晶体管T1。第二遮挡线42与第四扫描信号线52的信号可以相同，即两者连接相同的信号源，使得第二遮挡线42与第二有源层相重叠的区域作为第二晶体管T2的底栅电极，第四扫描信号线52与第二有源层相重叠的区域作为第二晶体管T2的顶栅电极，形成双栅结构的第二晶体管T2。

在示例性实施方式中，第M行电路单元中的第二初始信号线53可以位于发光信号线33和第一初始信号线34之间，第二初始信号线53的形状和位置可以与第二扫描信号线32的形状和位置基本上相同，第二初始信号线53在基底上的正投影与第二扫描信号线32在基底上的正投影至少部分交叠，第二初始信号线53被配置为向第七晶体管T7提供第二初始电压信号。

在示例性实施方式中，第N列的第三导电层和第N+1列的第三导电层可以相对于中心线镜像对称，第N+1列的第三导电层和第N+2列的第三导电层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中第三导电层图案的形状可以基本上相同。

(7)形成第六绝缘层图案。在示例性实施方式中，形成第六绝缘层图案可以包括：在形成前述图案的基底上，沉积第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第三导电层的第六绝缘层，第六绝缘层上设置有多个过孔，如图20所示。

在示例性实施方式中，每个电路单元中的多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11和第十二过孔V12。

在示例性实施方式中，第一过孔V1在基底上的正投影位于开口44在基底上的正投影的范围之内，第一过孔V1内的第六绝缘层、第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板35的表面，第一过孔V1被配置为使后续形成的第一晶体管T1的第二极(也是第二晶体管的第一极)与通过该过孔与第一极板35连接。

在示例性实施方式中，第二过孔V2位于第二极板43在基底上的正投影的范围之内，第二过孔V2内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第二极板43的表面，第二过孔V2被配置为使后续形成的第三连接电极通过该过孔与第二极板43连接。在示例性实施方式中，作为电源过孔的第二过孔V2可以包括多个，多个第二过孔V2可以沿着第二方向Y依次排列，以增加连接可靠性。

在示例性实施方式中，第三过孔V3在基底上的正投影位于第五有源层的第一区在基底上的正投影的范围之内，第三过孔V3内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面，第三过孔V3被配置为使后续形成的第三连接电极通过该过孔与第五有源层的第一区连接。

在示例性实施方式中，第四过孔V4在基底上的正投影位于第六有源层的第二区(也是第七有源层的第二区)在基底上的正投影的范围之内，第四过孔V4内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区的表面，第四过孔V4被配置为使后续形成的第六晶体管T6的第二极(也是第七晶体管T7的第二极)通过该过孔与第六有源层的第二区(也是第七有源层的第二区)连接。

在示例性实施方式中，第五过孔V5在基底上的正投影位于第四有源层的第一区在基底上的正投影的范围之内，第五过孔V5内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面，第五过孔V5被配置为使后续形成的第二连接电极通过该过孔与第四有源层的第一区连接。

在示例性实施方式中，第六过孔V6在基底上的正投影位于第二有源层的第一区(也是第一有源层的第二区)在基底上的正投影的范围之内，第六过孔V6内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二有源层的第一区的表面，第六过孔V6被配置为使后续形成的第二晶体管T2的第一极(也是第一晶体管T1的第二极)通过该过孔与第二有源层的第一区(也是第一有源层的第二区)连接。

在示例性实施方式中，第七过孔V7在基底上的正投影位于第七有源层的第一区在基底上的正投影的范围之内，第七过孔V7内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第一区的表面，第七过孔V7被配置为使后续形成的第七连接电极通过该过孔与第七有源层的第一区连接。

在示例性实施方式中，第八过孔V8在基底上的正投影位于第一有源层的第一区在基底上的正投影的范围之内，第八过孔V8内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面，第八过孔V8被配置为使后续形成的第六连接电极通过该过孔与第一有源层的第一区连接。

在示例性实施方式中，第九过孔V9在基底上的正投影位于第二有源层的第二区在基底上的正投影的范围之内，第九过孔V9内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二有源层的第二区的表面，第九过孔V9被配置为使后续形成的第四连接电极通过该过孔与第二有源层的第二区连接。

在示例性实施方式中，第十过孔V10在基底上的正投影位于第三有源层的第二区(也是第六有源层的第一区)在基底上的正投影的范围之内，第十过孔V10内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第二区的表面，第十过孔V10被配置为使后续形成的第四连接电极通过该过孔与第三有源层的第二区(也是第六有源层的第一区)连接。

在示例性实施方式中，第十一过孔V11在基底上的正投影位于第一初始信号线34的连接块34-1在基底上的正投影的范围之内，第十一过孔V11内的第六绝缘层、第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出连接块34-1的表面，第十一过孔V11被配置为使后续形成的第六连接电极通过该过孔与第一初始信号线34连接。

在示例性实施方式中，第十二过孔V12在基底上的正投影位于第二初始信号线53在基底上的正投影的范围之内，第十二过孔V12内的第六绝缘层被刻蚀掉，暴露出第二初始信号线53的表面，第十二过孔V12被配置为使后续形成的第七连接电极通过该过孔与第二初始信号线53连接。

在示例性实施方式中，第N列的多个过孔和第N+1列的多个过孔可以相对于中心线镜像对称，第N+1列的多个过孔和第N+2列的多个过孔可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中多个过孔图案的形状可以基本上相同。

(8)形成第四导电层图案。在示例性实施方式中，形成第四导电层可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第六绝缘层上的第四导电层，如图21和图22所示，图22为图21中第四导电层的平面示意图。在示例性实施方式中，第四导电层可以称为第一源漏金属(SD1)层。

在示例性实施方式中，每个电路单元的第四导电层至少包括：第一连接电极61、第二连接电极62、第三连接电极63、第四连接电极64、第五连接电极65、第六连接电极66和第七连接电极67。

在示例性实施方式中，第一连接电极61的形状可以为主体部分沿着第二方向Y延伸的条形段，第一连接电极61的第一端通过第一过孔V1与第一极板35连接，第一连接电极61的第二端通过第六过孔V6与第一有源层的第二区(也是第二有源层的第一区)连接，使第一极板35、第一晶体管T1的第二极和第二晶体管T2的第一极具有相同的电位。在示例性实施方式中，第一连接电极61可以同时作为第一晶体管T1的第二极和第二晶体管T2的第一极，即像素驱动电路中的第二节点N2。

在示例性实施方式中，第二连接电极62的形状可以为主体部分沿着第二方向Y延伸的条形段，第二连接电极62通过第五过孔V5与第四有源层的第一区连接。在示例性实施方式中，第二连接电极62可以作为第四晶体管T4的第一极，第二连接电极62被配置为与后续形成的数据信号线连接。

在示例性实施方式中，第三连接电极63的形状可以为主体部分沿着第二方向Y延伸的条形段，第三连接电极63的第一端通过第二过孔V2与第二极板43连接，第三连接电极63的第二端通过第三过孔V3与第五有源层的第一区连接。在示例性实施方式中，第三连接电极63可以作为第五晶体管T5的第一极，第三连接电极63被配置为与后续形成的第一电源线连接。

在示例性实施方式中，每个单元行中，第N列的第三连接电极63和第N+1列的第三连接电极63相互连接，第N+2列的第三连接电极63和第N+3列的第三连接电极63相互连接。在示例性实施方式中，由于每个电路单元中的第三连接电极63与后续形成的第一电源线连接，通过将相邻电路单元的第三连接电极63形成相互连接的一体结构，可以保证相邻电路单元的第三连接电极63具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第四连接电极64的形状可以为主体部分沿着第二方向Y延伸的条形段，第四连接电极64的第一端通过第九过孔V9与第二有源层的第二区连接，第四连接电极64的第二端通过第十过孔V10与第三有源层的第二区(也是第六有源层的第一区)连接。在示例性实施方式中，第四连接电极64可以同时作为第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极，使第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极具有相同的电位，即像素驱动电路中的第三节点N3。

在示例性实施方式中，第五连接电极65的形状可以为主体部分沿着第二方向Y延伸的条形段，第五连接电极65通过第四过孔V4与第六有源层的第二区(也是第七有源层的第二区)连接。在示例性实施方式中，第五连接电极65可以作为第六晶体管T6的第二极和第七晶体管T7的第二极，第五连接电极65被配置为与后续形成的阳极连接电极连接。

在示例性实施方式中，第六连接电极66的形状可以为主体部分沿着第一方向X延伸的条形段，第六连接电极66的第一端通过第八过孔V8与第一有源层的第一区连接，第六连接电极66的第二端通过第十一过孔V11与第一初始信号线34连接，使第一初始信号线34传输的第一初始电压写入第一晶体管T1的第一极。在示例性实施方式中，第六连接电极66可以作为第一晶体管T1的第一极。

在示例性实施方式中，每个单元行中，第N列的第六连接电极66和第N+1列的第六连接电极66可以为相互连接的一体结构，第N+2列的第六连接电极66和第N+3列的第六连接电极66可以为相互连接的一体结构。第一初始信号线34通过一单元行中的多个第六连接电极66与多个第一有源层的第一区连接，将第一初始电压写入一单元行中多个第一晶体管T1的第一极，可以保证一个单元行中所有的第一晶体管T1的第一极具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第七连接电极67的形状可以为主体部分沿着第二方向Y延伸的条形段，第七连接电极67的第一端通过第七过孔V7与第七有源层的第一区连接，第七连接电极67的第二端通过第十二过孔V12与第二初始信号线53连接，使第二初始信号线53传输的第二初始电压写入第七晶体管T7的第一极。在示例性实施方式中，第七连接电极67可以作为第七晶体管T7的第一极。第二初始信号线67通过一单元行中的多个第七连接电极67与多个第七有源层的第一区连接，将第二初始电压写入一单元行中多个第七晶体管T7的第一极，可以保证一个单元行中所有的第七晶体管T7的第一极具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第N列的第四导电层和第N+1列的第四导电层可以相对于中心线镜像对称，第N+1列的第四导电层和第N+2列的第四导电层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中第四导电层图案的形状可以基本上相同。

(9)形成第七绝缘层和第一平坦层图案。在示例性实施方式中，形成第七绝缘层和第一平坦层图案可以包括：在形成前述图案的基底上，先沉积第七绝缘薄膜，然后涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜和第七绝缘薄膜进行图案化，形成覆盖第四导电层图案的第七绝缘层以及设置在第七绝缘层上的第一平坦层，第七绝缘层和第一平坦层上设置有多个过孔，如图23所示。

在示例性实施方式中，每个电路单元中的多个过孔可以至少包括：第二十一过孔V21、第二十二过孔V22和第二十三过孔V23。

在示例性实施方式中，第二十一过孔V21在基底上的正投影位于第二连接电极62在基底上的正投影的范围之内，第二十一过孔V21内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第二连接电极62的表面，第二十一过孔V21被配置为使后续形成的数据信号线通过该过孔与第二连接电极62连接。

在示例性实施方式中，第二十二过孔V22在基底上的正投影位于第三连接电极63在基底上的正投影的范围之内，第二十二过孔V22内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第三连接电极63的表面，第二十二过孔V22被配置为使后续形成的第一电源线该过孔与第三连接电极63连接。

在示例性实施方式中，第二十三过孔V23在基底上的正投影位于第五连接电极65在基底上的正投影的范围之内，第二十三过孔V23内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第五连接电极65的表面，第二十三过孔V232被配置为使后续形成的阳极连接电极该过孔与第五连接电极65连接。

在示例性实施方式中，第N列的多个过孔和第N+1列的多个过孔可以相对于中心线镜像对称，第N+1列的多个过孔和第N+2列的多个过孔可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中多个过孔图案的形状可以基本上相同。

(10)形成第五导电层图案。在示例性实施方式中，形成第五导电层可以包括：在形成前述图案的基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第一平坦层上的第五导电层，如图24和图25所示。在示例性实施方式中，第五导电层可以称为第二源漏金属(SD2)层。

在示例性实施方式中，每个电路单元中的第五导电层可以至少包括：数据信号线71、第一电源线72和阳极连接电极73。

在示例性实施方式中，数据信号线71为主体部分沿着第二方向Y延伸的折线形，数据信号线71通过第二十一过孔V21与第二连接电极62连接。由于第二连接电极62通过过孔与第四有源层的第一区连接，因而实现了数据信号线71与第四晶体管T4的第一极的连接，将数据信号写入第四晶体管T4的第一极。

在示例性实施方式中，第一电源线72为主体部分沿着第二方向Y延伸的折线形，第一电源线72通过第二十二过孔V22与第三连接电极63连接。由于第三连接电极63分别通过过孔与第二极板43和第五有源层的第一区连接，因而实现了第一电源线72与第二极板43和第五晶体管T5的第一极的连接，将电源信号写入第五晶体管T5的第一极。

在示例性实施方式中，至少一个电路单元的第一电源线45可以为非等宽度的折线状，第一电源线45采用折线设置，不仅可以便于像素结构的布局，而且可以降低第一电源线与数据信号线之间的寄生电容。

在示例性实施方式中，第一电源线45在基底上的正投影与第一连接电极61和第四连接电极64在基底上的正投影至少部分交叠，恒电压的第一电源线45可以作为屏蔽结构，保证像素驱动电路中关键节点的电位，提高显示效果。

在示例性实施方式中，第N列的第一电源线45和第N+1列的第一电源线45可以为相互连接的一体结构，第N+2列的第一电源线45和第N+3列的第一电源线45可以为相互连接的一体结构。在示例性实施方式中，通过将相邻电路单元的第一电源线45形成相互连接的一体结构，可以保证相邻电路单元的第一电源线45具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，阳极连接电极73的形状可以为多边形状，阳极连接电极73通过第二十三过孔V23与第五连接电极65连接，阳极连接电极73被配置为与后续形成的阳极连接。由于第五连接电极65通过过孔与第六有源层的第二区(也是第七有源层的第二区)连接，因而实现了阳极连接电极73与第六晶体管T6的第二极和第七晶体管T7的第二极的连接。

在示例性实施方式中，第N列的第五导电层和第N+1列的第五导电层可以相对于中心线镜像对称，第N+1列的第五导电层和第N+2列的第五导电层可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中第五导电层图案的形状可以基本上相同。

(11)形成第二平坦层图案。在示例性实施方式中，形成第二平坦层图案可以包括：在形成前述图案的基底上，涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成覆盖第五导电层图案的第二平坦层，第二平坦层上设置有多个过孔，如图26所示。

在示例性实施方式中，每个电路单元中的多个过孔可以至少包括：第三十一过孔V31。第三十一过孔V31在基底上的正投影位于阳极连接电极73在基底上的正投影的范围之内，第三十一过孔V31内的第二平坦层被刻蚀掉，暴露出阳极连接电极73的表面，第三十一过孔V31被配置为使后续形成的通过该过孔与阳极连接。

在示例性实施方式中，第N列的多个过孔和第N+1列的多个过孔可以相对于中心线镜像对称，第N+1列的多个过孔和第N+2列的多个过孔可以相对于中心线镜像对称。

在示例性实施方式中，多个单元行中多个过孔图案的形状可以基本上相同。

至此，在基底上制备完成驱动电路层。在示例性实施方式中，在垂直于显示基板的平面内，所述驱动电路层可以包括在基底上依次设置的遮挡层、第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层。第一半导体层可以包括多个多晶硅晶体管的有源层，第一导电层可以包括多个多晶硅晶体管的栅电极和存储电容的第一极板，第二导电层可以包括存储电容的第二极板，第二半导体层可以包括多个氧化物晶体管的有源层，第三导电层可以包括多个氧化物晶体管的栅电极，第四导电层可以包括多个多晶硅晶体管的第一极和第二极以及多个氧化物晶体管的第一极和第二极，第五导电层可以包括数据信号线和第一电源线。

在示例性实施方式中，驱动电路层可以包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第七绝缘层、第一平坦层和第二平坦层，第一绝缘层可以设置在遮挡层与第一半导体层之间，第二绝缘层可以设置在第一半导体层和第一导电层之间，第三绝缘层可以设置在第一导电层与第二导电层之间，第四绝缘层可以设置在第二导电层与第二半导体层之间，第五绝缘层可以设置在第二半导体层与第三导电层之间，第六绝缘层可以设置在第三导电层与第四导电层之间，第七绝缘层和第一平坦层可以设置在第四导电层与第五导电层之间。

在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性基底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层。第一、第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一、第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，第一、第二无机材料层也称为阻挡(Barrier)层，半导体层的材料可以采用非晶硅(a-si)。

在示例性实施方式中，遮挡层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层和第七绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层可以称为缓冲(Buffer)层，第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以称为栅绝缘(GI)层，第六绝缘层可以称为层间绝缘(ILD)层，第七绝缘层可以称为钝化(PVX)层。第一平坦层和第二平坦层可以采用有机材料，如树脂等。

在示例性实施方式中，结合图9至图26所示，相邻单元列的像素驱动电路可以相对于中心线镜像对称，通过像素驱动电路镜像对称方式，在部分相邻的像素驱动电路之间形成空白区10。

在示例性实施方式中，至少一个单元行中可以设置有至少一个空白区10，在第一方向X，空白区10可以位于部分相邻的数据信号线71之间，在第二方向Y上，空白区10可以位于第一扫描信号线31和第三扫描信号线51之间。

在示例性实施方式中，每个单元行中的第一扫描信号线31和第三扫描信号线51之间形成有多个空白区10，多个空白区10可以沿着第一方向X依次设置。例如，第M单元行中的第一扫描信号线31和第三扫描信号线51之间形成有多个空白区10。又如，第M+1单元行中的第一扫描信号线31和第三扫描信号线51之间形成有多个空白区10。

在示例性实施方式中，每两个单元列之间形成有多个空白区10，多个空白区10可以沿着第二方向Y依次设置。例如，第N+1列的数据信号线71与第N+2列的数据信号线71之间形成有多个空白区10，而第N+2列的数据信号线71与第N+3列的数据信号线71之间形成没有空白区，N为大于或等于1的正整数。又如，第N+3列的数据信号线71与第N+4列的数据信号线71之间形成有多个空白区10。

在示例性实施方式中，至少一个空白区10的形状可以为类似矩形的形状。例如，设置有倒角的矩形。又如，至少一个边为折线或者斜线的矩形。

在示例性实施方式中，空白区10的宽度D1可以约为0.8K至0.9K，空白区10的长度D2可以约为0.2L至0.3L，宽度D1可以为空白区10第一方向X的最小尺寸，长度D2可以为空白区10第二方向Y的最小尺寸。例如，对于电路单元的单元宽度K为26μm，空白区10的宽度D1可以约为22.4μm，对于电路单元的单元长度L为78μm，空白区10的长度D2可以约为21.63。

在示例性实施方式中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7在基底上的正投影与空白区10在基底上的正投影没有交叠。

在示例性实施方式中，第一遮挡线11、第二遮挡线12、第一扫描信号线31、第二扫描信号线32、第三扫描信号线51、第四扫描信号线52、发光信号线33、第一初始信号线34、第二初始信号线53、数据信号线71和第一电源线72在基底上的正投影与空白区10在基底上的正投影没有交叠。

在示例性实施方式中，存储电容可以包括第一极板和第二极板，第一极板在基底上的正投影与第二极板在基底上的正投影至少部分交叠，第一极板和第二极板在基底上的正投影与空白区10在基底上的正投影没有交叠。

在示例性实施方式中，第一晶体管T1和第二晶体管T2可以为氧化物晶体管，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7可以为多晶硅晶体管。

在示例性实施方式中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。

(12)形成阳极导电层图案。在示例性实施方式中，形成阳极导电层图案可以包括：在形成前述图案的基底上，沉积阳极导电薄膜，采用图案化工艺对阳极导电薄膜进行图案化，形成设置在平坦层上的阳极导电层图案，如图27和图28所示，图28为图27中阳极导电层的平面示意图。

在示例性实施方式中，阳极导电层图案可以至少包括多个阳极，多个阳极可以包括：红色发光单元(第一发光单元)的第一阳极81、蓝色发光单元(第二发光单元)的第二阳极82和绿色发光单元(第三发光单元)的第三阳极83，第一阳极81所在区域可以出射红色光线，第二阳极82所在区域可以出射蓝色光线，第三阳极83所在区域可以出射绿色光线。

在示例性实施方式中，第一阳极81、第二阳极82和第三阳极83可以通过第三十一过孔V31分别与电路单元中的阳极连接电极73连接。由于电路单元中的阳极连接电极73通过过孔与第五连接电极65连接，第五连接电极65通过过孔与第六有源层的第二区(也是第七有源层的第二区)连接，因而实现了阳极与第六晶体管T6的第二极和第七晶体管T7的第二极的连接，实现了像素驱动电路驱动发光器件发光。

在示例性实施方式中，第一阳极81、第二阳极82和第三阳极83在基底上的正投影与空白区在基底上的正投影没有交叠。

在示例性实施方式中，由多个阳极形成的多个发光单元可以构成多个像素行和多个像素列，像素行可以包括沿着第一方向X依次设置的多个发光单元，像素列可以包括沿着第二方向Y依次设置的多个发光单元。

在示例性实施方式中，两个像素行(奇数像素行和相邻的偶数像素行)的多个发光单元与一个单元行的多个像素驱动电路的位置相对应，两个像素行中的阳极在基底上的正投影与一个单元行中的像素驱动电路在基底上的正投影至少部分交叠，即一个单元行的区域对应两个像素行的区域，每个像素行中的第一阳极81、第二阳极82和第三阳极83可以在第一方向X上周期性设置，且相邻像素行的第一阳极81、第二阳极82和第三阳极83错位设置，奇数像素行和相邻的偶数像素行中多个第一阳极81、第二阳极82和第三阳极83可以与同一单元行中多个电路单元的像素驱动电路对应连接。例如，图27中第一阳极行(奇数像素行)的多个阳极和第二阳极行(偶数像素行)的多个阳极均与第M-1行电路单元中的像素驱动电路对应连接。又如，图27中第三阳极行(奇数像素行)的多个阳极和第四阳极行(偶数像素行)的多个阳极均与第M行电路单元中的像素驱动电路对应连接。

在示例性实施方式中，一个像素列的多个阳极与一个单元列的多个像素驱动电路的位置相对应，一个像素列中的阳极在基底上的正投影与一个单元列中的像素驱动电路在基底上的正投影至少部分交叠，即一个单元列的区域对应一个像素列的区域，每个像素列包括在第二方向Y上依次设置的多个阳极，且相邻像素列的多个阳极错位设置。像素列的多个阳极可以是多个第一阳极81，或者，像素列的多个阳极可以是多个第二阳极82，或者，像素列的多个阳极可以是多个第三阳极83。

在示例性实施方式中，在第一方向X上，一个像素行的第一阳极81可以位于相邻像素行的第二阳极82和第三阳极83之间，三个阳极形成三角形排布。在第一方向X上，一个像素行的第二阳极82可以位于相邻像素行的第三阳极83和第一阳极81之间，三个阳极形成三角形排布。在第一方向X上，一个像素行的第三阳极83可以位于相邻像素行的第一阳极81和第二阳极82之间，三个阳极形成三角形排布。这样，多个第一阳极81、多个第二阳极82和多个第三阳极83形成Real RGB排布。

在示例性实施方式中，在第二方向Y上，一个像素列的第一阳极81可以位于一个相邻像素列的两个第二阳极82之间，一个像素列的第一阳极81可以位于另一个相邻像素列的两个第三阳极83之间，一个第一阳极81、两个第二阳极82和两个第三阳极83可以形成四个三角形排布。在第二方向Y上，一个像素列的第二阳极82可以位于一个相邻像素列的两个第一阳极81之间，一个像素列的第二阳极82可以位于另一个相邻像素列的两个第三阳极83之间，两个第一阳极81、一个第二阳极82和两个第三阳极83可以形成四个三角形排布。在第二方向Y上，一个像素列的第三阳极83可以位于一个相邻像素列的两个第二阳极82之间，一个像素列的第三阳极83可以位于另一个相邻像素列的两个第一阳极81之间，两个第一阳极81、两个第二阳极82和一个第三阳极83可以形成四个三角形。

在示例性实施方式中，第一阳极81、第二阳极82和第三阳极83的形状和面积可以不同。

在示例性实施方式中，多个像素行可以包括奇数像素行和偶数像素行。奇数像素行的第一阳极81的形状和面积与偶数像素行的第一阳极81的形状和面积可以不同，奇数像素行的第二阳极82的形状和面积与偶数像素行的第二阳极82的形状和面积可以不同，奇数像素行的第三阳极83的形状和面积与偶数像素行的第三阳极83的形状和面积可以不同。

在示例性实施方式中，多个像素列可以包括奇数像素列和偶数像素列。奇数像素列的第一阳极81的形状和面积与偶数像素列的第一阳极81的形状和面积可以不同，奇数像素列的第二阳极82的形状和面积与偶数像素列的第二阳极82的形状和面积可以不同，奇数像素列的第三阳极83的形状和面积与偶数像素列的第三阳极83的形状和面积可以不同。

在示例性实施方式中，每个阳极可以包括阳极主体部和阳极连接部，阳极主体部的形状可以为圆形、椭圆形或者多边形，阳极连接部的形状可以为沿着远离阳极主体部方向延伸的条形状，且与阳极主体部连接，阳极连接部被配置为通过第三十一过孔与对应的阳极连接电极连接。

在示例性实施方式中，奇数像素列的阳极连接部可以设置在阳极主体部第一方向X的一侧，偶数像素列的阳极连接部可以设置在阳极主体部第二方向Y的反方向的一侧。

在示例性实施方式中，阳极导电层可以采用单层结构，如氧化铟锡ITO或氧化铟锌IZO，或者可以采用多层复合结构，如ITO/Ag/ITO等。

(13)形成像素定义层图案。在示例性实施方式中，形成像素定义层图案可以包括：在形成前述图案的基底上，涂覆像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层图案，如图29所示。

在示例性实施方式中，像素定义层图案可以包括多个像素开口91和多个透光开口92。

在示例性实施方式中，多个像素开口91的位置和形状与多个阳极的位置和形状相对应，多个像素开口91分别暴露出第一阳极81、第二阳极82和第三阳极83的表面。

在示例性实施方式中，透光开口92的位置可以与多个空白区10的位置相对应，多个透光开口92暴露出第二平坦层的表面。

图30为本公开示例性实施例透光开口的结构示意图。如图30所示，多个透光开口92可以沿着第一方向X依次设置，至少一个透光开口92可以位于在第一方向X上相邻的像素开口91之间。

在示例性实施方式中，在平行于基底的平面上，至少一个透光开口92的形状可以为类似梯形的形状。类似梯形的透光开口92可以包括第一横边92-1和第二横边92-2、以及分别连接第一横边92-1和第二横边92-2的第一竖边92-3和第二竖边92-4，第一横边92-1和第二横边92-2的形状可以为沿着第一方向X延伸的直线状，第一竖边92-3和第二竖边92-4的形状可以为沿着第二方向Y延伸的折线状或者曲线状。

在示例性实施方式中，在第二方向Y，第一横边92-1和第二横边92-2之间的距离A可以约为0.2L至0.3L，L为电路单元在第二方向Y上的尺寸。例如，第一横边92-1和第二横边92-2之间的距离A可以约为0.28L左右。又如，对于电路单元的单元长度L为78μm，第一横边92-1和第二横边92-2之间的距离A可以约为21.6μm左右。

在示例性实施方式中，在第一方向X，第一横边92-1的宽度B1可以约为0.3K至0.4K，第二横边92-2的宽度B2可以约为0.4K至0.5K，B2可以大于B1，K为电路单元在第一方向X上的尺寸。例如，第一横边92-1的宽度B1可以约为0.35K左右，第二横边92-2的宽度B2可以约为0.45K左右。又如，对于电路单元的单元宽度K为26μm，第一横边92-1的宽度B1可以约为9μm左右，第二横边92-2的宽度B2可以约为11.7左右。

在示例性实施方式中，第一竖边92-3的形状可以为向着第二竖边92-4凸出的第一弧线形，第二竖边92-4的形状可以为向着第一竖边92-3凸出的第二弧线形。在第一方向X，第一竖边92-3与第二竖边92-4之间的最小距离B3可以约为0.3K至0.4K。例如，第一竖边92-3与第二竖边92-4之间的最小距离B3可以约为0.32K左右。又如，对于电路单元的单元宽度K为26μm，第一竖边92-3与第二竖边92-4之间的最小距离B3可以约为8.3μm左右，透光开口92的平均宽度可以约为9.43μm左右。

在示例性实施方式中，像素开口91的形状可以为圆形，第一竖边92-3和第二竖边92-4可以为圆弧状。第一竖边92-3的圆弧中心可以位于第一方向X的反方向一侧的像素开口91的圆心处，第二竖边92-4的圆弧中心可以位于第一方向X一侧的像素开口91的圆心处。

在示例性实施方式中，对于在第一方向X邻近的像素开口91和透光开口92，像素开口91靠近透光开口92一侧的边缘与透光开口92靠近像素开口91一侧的边缘之间的最小距离C可以约为0.4K至0.5K。例如，像素开口91靠近透光开口92一侧的边缘与透光开口92靠近像素开口91一侧的边缘之间的最小距离C可以约为0.45K左右。又如，对于电路单元的单元宽度K为26μm，像素开口91与透光开口92之间的最小距离C可以约为11.6μm左右。

在示例性实施方式中，后续制备流程可以包括：采用蒸镀或喷墨打印工艺形成有机发光层，有机发光层通过像素开口与阳极连接，在有机发光层上形成阴极，阴极与有机发光层连接。形成封装结构层，封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。形成彩膜结构层，彩膜结构层可以至少包括黑矩阵和多个彩膜，黑矩阵设置在相邻的彩膜之间，彩膜结构层被配置为降低外界环境光的反射强度。

图31为本公开示例性实施例一种显示基板的剖面结构示意图，示意了显示基板三个子像素的结构。如图31所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底一侧的发光结构层103、设置在发光结构层103远离基底一侧的封装结构层104以及设置在封装结构层104远离基底一侧的彩膜结构层105。

在示例性实施方式中，驱动电路层102可以包括构成多个单元行和多个单元列的多个电路单元，电路单元可以至少包括由多个晶体管和存储电容构成的像素驱动电路，至少一个单元行中设置有至少一个空白区(未示出)。发光结构层103可以包括多个发光单元，至少一个发光单元可以至少包括阳极、像素定义层、有机发光层和阴极，有机发光层在阳极和阴极驱动下出射相应颜色的光线，至少一个发光单元的像素定义层上设置有透光开口92。封装结构层104可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层103。

在示例性实施方式中，彩膜结构层105可以至少包括多个彩膜210和黑矩阵220。多个彩膜210的位置可以与多个像素开口的位置相对应，像素开口在基底上的正投影位于彩膜210在基底上的正投影的范围之内。黑矩阵220可以设置在相邻的彩膜210之间，黑矩阵220被配置为将从不同子像素发出的光线隔开，且具有减少外界环境光进入显示基板内部后产生反射光线的作用。黑矩阵220上设置有多个黑矩阵开口93，多个黑矩阵开口93的位置可以与多个透光开口92的位置相对应，透光开口92在基底上的正投影位于黑矩阵开口93在基底上的正投影的范围之内。

从以上描述的显示基板的结构以及制备过程可以看出，本公开示例性实施例提供的显示基板，通过将相邻单元列中的像素驱动电路设置成镜像对称结构，因而在驱动电路层上形成面积较大且集中的多个空白区，通过在像素定义层上设置透光开口，透光开口的位置与空白区的位置相对应，透光开口可以透过光线，提高了显示基板的透过率。与相同分辨率(PPI)的现有非对称结构相比，本公开显示基板的开口率和透过率可以增加20％至30％，且

透光区较集中，相当于将非对称设计的两个透光区拼接在一起，有利于环境光检测。本公开显示基板通过设置空白区和透光开口，显示基板的开口率可以达到3％至5％，显示基板的透过率可以达到1％左右。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。

本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开在此不做限定。

本公开显示基板可以应用于具有像素驱动电路的其它显示装置中，如量子点显示等，本公开在此不做限定。

本公开还提供一种显示基板的制备方法，以制作前述示例性实施例提供的显示基板。在示例性实施方式中，所述制备方法可以包括：

在基底上形成驱动电路层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路；

在所述驱动电路层上形成发光结构层，所述发光结构层包括多个发光单元，至少一个发光单元包括设置在所述驱动电路层远离所述基底一侧的阳极和设置在所述阳极远离所述基底一侧的像素定义层所述阳极与对应电路单元的像素驱动电路连接，所述像素定义层设置有像素开口，所述像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，所述透光开口在所述基底上的正投影面积为0.09S至0.15S，S为所述电路单元在基底上的正投影面积。

本公开还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (19)

1.一种显示基板，其特征在于，包括设置在基底上的驱动电路层和设置在所述驱动电路层远离所述基底一侧的发光结构层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，所述发光结构层包括多个发光单元，至少一个电路单元包括像素驱动电路，至少一个发光单元包括设置在所述驱动电路层远离所述基底一侧的阳极和设置在所述阳极远离所述基底一侧的像素定义层，所述阳极与对应电路单元的像素驱动电路连接，所述像素定义层设置有像素开口，所述像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，所述透光开口在所述基底上的正投影面积为0.09S至0.15S，S为所述电路单元在所述基底上的正投影面积。

2.根据权利要求1所述的显示基板，其特征在于，所述透光开口的透过率大于或等于60％。

3.根据权利要求1所述的显示基板，其特征在于，在平行于所述基底的平面上，至少一个透光开口的形状为梯形状，包括沿着所述单元行方向延伸的第一横边和第二横边、以及分别连接所述第一横边和第二横边的第一竖边和第二竖边；沿着所述单元列方向，所述第一横边和第二横边之间的距离为0.2L至0.3L，L为所述电路单元在所述单元列方向的尺寸。

4.根据权利要求3所述的显示基板，其特征在于，沿着所述单元行方向，所述第一横边的宽度为0.3K至0.4K，所述第二横边的宽度为0.4K至0.5K，K为所述电路单元在所述单元行方向的尺寸。

5.根据权利要求3所述的显示基板，其特征在于，所述第一竖边为向着所述第二竖边凸出的第一弧线形，所述第二竖边为向着所述第一竖边凸出的第二弧线形，在所述单元行方向，所述第一竖边与所述第二竖边之间的最小距离为0.3K至0.4K，K为所述电路单元在所述单元行方向的尺寸。

6.根据权利要求1所述的显示基板，其特征在于，所述透光开口设置在所述单元行方向相邻的像素开口之间，所述像素开口靠近所述透光开口一侧的边缘与所述透光开口靠近所述像素开口一侧的边缘之间的最小距离为0.4K至0.5K，K为所述电路单元在所述单元行方向的尺寸。

7.根据权利要求1至6任一项所述的显示基板，其特征在于，至少一个单元行中设置有至少一个空白区，所述透光开口在所述基底上的正投影位于所述空白区在所述基底上的正投影的范围之内。

8.根据权利要求7所述的显示基板，其特征在于，至少一个电路单元的像素驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和存储电容；所述第一晶体管的栅电极与第三扫描信号线连接，所述第一晶体管的第一极与第一初始信号线连接；所述第二晶体管的栅电极与第四扫描信号线连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接；所述第四晶体管的栅电极与第一扫描信号线连接，所述第四晶体管的第一极与数据信号线连接；所述第七晶体管的栅电极与第二扫描信号线连接，所述第七晶体管的的第一极与所述第二初始信号线连接；第M单元行的第一扫描信号线设置在所述存储电容远离第M+1单元行的一侧，第M单元行的第三扫描信号线设置在所述第一扫描信号线远离所述存储电容的一侧，所述空白区设置在所述第一扫描信号线和第三扫描信号线之间，M为大于或等于1的正整数。

9.根据权利要求8所述的显示基板，其特征在于，在所述单元列方向，所述空白区的长度为0.2L至0.3L，L为所述电路单元在所述单元列方向的尺寸。

10.根据权利要求8所述的显示基板，其特征在于，所述空白区设置在第2i单元列与第2i+1单元列之间，i为大于或等于1的正整数。

11.根据权利要求10所述的显示基板，其特征在于，所述空白区设置在第2i单元列的数据信号线与第2i+1单元列的数据信号线之间。

12.根据权利要求11所述的显示基板，其特征在于，在所述单元行方向，所述空白区的宽度为0.8K至0.9K，K为所述电路单元在所述单元行方向的尺寸。

13.根据权利要求8所述的显示基板，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管在所述基底上的正投影与所述空白区在所述基底上的正投影没有交叠。

14.根据权利要求8所述的显示基板，其特征在于，所述存储电容在所述基底上的正投影与所述空白区在所述基底上的正投影没有交叠。

15.根据权利要求8所述的显示基板，其特征在于，相邻单元列的像素驱动电路相对于中心线镜像对称，所述中心线是位于相邻单元列之间且沿着所述单元列方向延伸的直线。

16.根据权利要求8所述的显示基板，其特征在于，所述驱动电路层至少包括沿着远离所述基底方向设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；所述第一半导体层至少包括多个多晶硅晶体管的有源层，所述第一导电层至少包括所述第一扫描信号线、第二扫描信号线、第一初始信号线和存储电容的第一极板，所述第二导电层至少包括存储电容的第二极板，所述第二半导体层至少包括多个氧化物晶体管的有源层，所述第三导电层至少包括所述第三扫描信号线、第四扫描信号线和第二初始信号线，所述第四导电层至少包括多个多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极，所述第五导电层至少包括所述数据信号线。

17.根据权利要求1至6任一项所述的显示基板，其特征在于，所述显示基板还包括设置在所述发光结构层远离所述基底一侧的封装结构层和设置在所述封装结构层远离所述基底一侧的所述彩膜结构层，所述彩膜结构层至少包括黑矩阵和多个彩膜，所述黑矩阵设置在相邻的彩膜之间，所述透光开口在所述基底上的正投影位于所述彩膜在所述基底上的正投影的范围之内，所述黑矩阵设置有黑矩阵开口，所述透光开口在所述基底上的正投影位于所述黑矩阵开口在所述基底上的正投影的范围之内。

18.一种显示装置，其特征在于，包括如权利要求1至17任一项所述的显示基板。

19.一种显示基板的制备方法，其特征在于，包括：

在基底上形成驱动电路层，所述驱动电路层包括构成多个单元行和多个单元列的多个电路单元，至少一个电路单元包括像素驱动电路；

在所述驱动电路层上形成发光结构层，所述发光结构层包括多个发光单元，至少一个发光单元包括设置在所述驱动电路层远离所述基底一侧的阳极和设置在所述阳极远离所述基底一侧的像素定义层所述阳极与对应电路单元的像素驱动电路连接，所述像素定义层设置有像素开口，所述像素开口暴露出所述阳极；至少一个发光单元的像素定义层设置有透光开口，所述透光开口在所述基底上的正投影面积为0.09S至0.15S，S为所述电路单元在基底上的正投影面积。