CN117796177A - 显示基板及其工作方法、显示装置 - Google Patents
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Abstract
一种显示基板及其工作方法、显示装置，显示基板包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着初始信号线和扫描信号线延伸方向依次设置的多个子像素；初始信号线包括第三初始信号线，扫描信号线包括第二扫描信号线，至少一个子像素包括像素驱动电路，像素驱动电路至少包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管；至少一个像素行中，第八晶体管与第三初始信号线、第二扫描信号线和驱动晶体管的第二极连接，设置为在第二扫描信号线的控制下将第三初始信号线的初始信号提供至驱动晶体管的第二极。
Description
本公开涉及但不限于显示技术领域，特别涉及一种显示基板及其工作方法、显示装置。
有机发光二极管(Organic Light Emitting Diode，简称OLED)是当今显示器研究领域的热点之一。与液晶显示器(Liquid Crystal Display，简称LCD)相比，有机发光二极管OLED具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点，已广泛应用于手机、平板电脑、数码相机等显示领域中。
与LCD利用稳定的电压控制亮度不同，OLED属于电流驱动，通过稳定的电流来控制OLED发光。像素电路作为OLED显示产品的核心技术，设置为向OLED输出驱动电路，以驱动OLED发光。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开实施例提供了一种显示基板，包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着所述初始信号线和所述扫描信号线延伸方向依次设置的多个子像素；
所述初始信号线包括第三初始信号线，所述扫描信号线包括第二扫描信号线，至少一个子像素包括像素驱动电路，所述像素驱动电路至少包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管；
至少一个像素行中，所述第八晶体管与所述第三初始信号线、所述第二扫描信号线和所述驱动晶体管的第二极连接，设置为在所述第二扫描信号线的控制下将所述第三初始信号线的初始信号提供至所述驱动晶体管的第二极。
在示例性实施方式中，相邻两行第三初始信号线提供的初始信号不同，位于同一行的子像素发射相同颜色的光，相邻两行的子像素发射不同颜色的光。
在示例性实施方式中，所述显示基板还包括与所述多个像素驱动电路对应的多个发光元件、第一扫描信号线、第三扫描信号线、第四扫描信号线、第一初始信号线、第二初始信号线、第一电源线、发光控制线和数据信号线；
所述像素驱动电路设置为驱动所述发光元件发光，所述像素驱动电路包括第一复位子电路、第二复位子电路、第三复位子电路、写入子电路、补偿子电路、驱动子电路和发光子电路；
所述第一复位子电路，分别与第一初始信号线、第二节点、第一扫描信号线连接，设置为在所述第一扫描信号线的控制下将第一初始信号线的初始信号写入所述第二节点；
所述第二复位子电路，分别与第二初始信号线、第二扫描信号线和发光元件的第一极连接，设置为在所述第二扫描信号线的控制下将第二初始信号线的初始信号写入所述发光元件的第一极；
所述第三复位子电路，分别与第三初始信号线、第三节点和第二扫描信号线连接，设置为在所述第三扫描信号线的控制下将所述第三初始信号线的初始信号写入第三节点；
所述写入子电路，分别与所述第四扫描信号线、所述数据信号线和所述第三节点连接，设置为在所述第四扫描信号线的控制下将所述数据信号线的数据信号写入所述第三节点；
所述补偿子电路，分别与第一电源线、第三扫描信号线、第一节点和第二节点连接，设置为在第三扫描信号线的控制下，向第二节点提供第一节点的信号，直至第二节点的信号满足阈值条件；
所述驱动子电路，分别与第一节点、第二节点和第三节点连接，设置为根据第一节点和第二节点的信号，向第三节点提供驱动电流；
所述发光子电路，分别与第一电源线、第一节点、第三节点、发光控制 线和发光元件的第一极连接，设置为在发光控制线的控制下，将第一电源线的信号写入第一节点，将第三节点的信号写入发光元件的第一极。
在示例性实施方式中，所述第一复位子电路包括第一晶体管，所述第二复位子电路包括所述第八晶体管，所述第三复位子电路包括第七晶体管；
所述第一晶体管的控制极与第一扫描信号线连接，所述第一晶体管的第一极与所述第一初始信号线连接，所述第一晶体管的第二极与所述第二节点连接；
所述第八晶体管的控制极与所述第二扫描信号线连接，所述第八晶体管的第一极与所述第三初始信号线连接，所述第八晶体管的第二极与第三节点连接；
所述第七晶体管的控制极与所述第二扫描信号线连接，所述第七晶体管的第一极与所述第二初始信号线连，所述第七晶体管的第二极与所述发光元件的第一极连接。
在示例性实施方式中，所述写入子电路包括第四晶体管；
所述第四晶体管的控制极与第四扫描信号线连接，所述第四晶体管的第一极与数据信号线连接，所述第四晶体管的第二极与第三节点连接。
在示例性实施方式中，所述补偿子电路包括第二晶体管和存储电容；
所述第二晶体管的控制极与第三扫描信号线连接，所述第二晶体管的第一极与第二节点连接，所述第二晶体管的第二极与第一节点连接；
所述存储电容的第一极板与第二节点连接，所述存储电容的第二极板与第一电源线连接。
在示例性实施方式中，所述驱动子电路包括所述第三晶体管；
所述第三晶体管的控制极与第二节点连接，所述第三晶体管的第一极与第一节点连接，所述第三晶体管的第二极与第三节点连接。
在示例性实施方式中，所述发光子电路包括第五晶体管和第六晶体管；
所述第五晶体管的控制极与发光控制线连接，所述第五晶体管的第一极与第一电源线连接，所述第五晶体管的第二极与第一节点连接；
所述第六晶体管的控制极与发光控制线连接，所述第六晶体管的第一极与第三节点连接，所述第六晶体管的第二极与发光元件的第一极连接。
在示例性实施方式中，所述第一复位子电路包括第一晶体管，所述第二复位子电路包括所述第八晶体管，所述第三复位子电路包括第七晶体管，所述写入子电路包括第四晶体管，所述补偿子电路包括第二晶体管和存储电容，所述驱动子电路包括所述第三晶体管，所述发光子电路包括第五晶体管和第六晶体管；
所述第一晶体管的控制极与第一扫描信号线连接，所述第一晶体管的第一极与所述第一初始信号线连接，所述第一晶体管的第二极与所述第二节点连接；
所述第二晶体管的控制极与第三扫描信号线连接，所述第二晶体管的第一极与第二节点连接，所述第二晶体管的第二极与第一节点连接；
所述第三晶体管的控制极与第二节点连接，所述第三晶体管的第一极与第一节点连接，所述第三晶体管的第二极与第三节点连接；
所述第四晶体管的控制极与第四扫描信号线连接，所述第四晶体管的第一极与数据信号线连接，所述第四晶体管的第二极与第三节点连接；
所述第五晶体管的控制极与发光控制线连接，所述第五晶体管的第一极与第一电源线连接，所述第五晶体管的第二极与第一节点连接；
所述第六晶体管的控制极与发光控制线连接，所述第六晶体管的第一极与第三节点连接，所述第六晶体管的第二极与发光元件的第一极连接；所述第七晶体管的控制极与所述第二扫描信号线连接；
所述第七晶体管的第一极与所述第二初始信号线连，所述第七晶体管的第二极与所述发光元件的第一极连接；
所述第八晶体管的控制极与所述第二扫描信号线连接，所述第八晶体管的第一极与所述第三初始信号线连接，所述第八晶体管的第二极与第三节点连接；
所述存储电容的第一极板与第二节点连接，所述存储电容的第二极板与第一电源线连接。
在示例性实施方式中，所述第一晶体管和所述第二晶体管为氧化物晶体管，所述第三晶体管至第八晶体管为低温多晶硅晶体管。
在示例性实施方式中，在垂直于显示基板的平面内，所述显示基板包括基底以及依次叠设在所述基底上的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；
所述第一半导体层包括多个低温多晶硅晶体管的有源层；所述第一导电层包括多个多晶硅晶体管的控制极和存储电容的第一极板；所述第二导电层包括存储电容的第二极板；所述第二半导体层包括多个氧化物晶体管的有源层；所述第三导电层包括多个氧化物晶体管的控制极；所述第四导电层包括多个多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极、所述第三初始信号线；所述第五导电层包括数据信号线和第一电源线。
在示例性实施方式中，在垂直于显示基板的平面内，所述显示基板包括基底以及依次叠设在所述基底上的遮挡层、第一绝缘层、第一半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第二半导体层、第五绝缘层、第三导电层、第六绝缘层、第四导电层、第七绝缘层、第一平坦层和第五导电层；
所述第一半导体层包括第三晶体管至第八晶体管的有源层；所述第一导电层包括第三晶体管至第八晶体管的控制极、存储电容的第一极板和第一初始信号线；所述第二导电层包括存储电容的第二极板；所述第二半导体包括第一晶体管和第二晶体管的有源层；所述第三导电层包括第一扫描信号线、第三扫描信号线和第二初始信号线；所述第四导电层包括第一晶体管至第八晶体管的第一极和第二极、第二极板的连接电极、所述第三初始信号线；所述第五导电层包括数据信号线、第一电源线和发光元件的阳极连接电极。
在示例性实施方式中，所述遮挡层包括第一遮挡结构、第二遮挡结构、第三遮挡结构和遮挡块；
在所述显示基板所在平面内，所述第一遮挡结构为沿着第一方向延伸的条形状，所述第一遮挡结构设置在所述遮挡块第一方向的一侧，且与所述遮挡块连接；所述第二遮挡结构为沿着第二方向延伸的条形状，所述第二遮挡结构设置在所述遮挡块第二方向的一侧，且与所述遮挡块连接；所述第三遮 挡结构为沿着第二方向延伸的折线状，所述第三遮挡结构设置在所述遮挡块第二方向Y的反方向的一侧，且与所述遮挡块连接；
所述第三晶体管的有源层的沟道区在基底上的正投影位于所述遮挡块在基底上的正投影的范围之内。
在示例性实施方式中，每个像素驱动电路的第一遮挡结构与第一方向上相邻的像素驱动电路的遮挡块连接；每个像素驱动电路的第二遮挡结构与第二方向上相邻的像素驱动电路的第三遮挡结构连接。
在示例性实施方式中，所述第三晶体管的有源层至所述第七晶体管的有源层为相互连接的一体结构；
所述第三晶体管的有源层的形状呈倒“Ω”形，所述第四晶体管的有源层至所述第八晶体管的有源层的形状呈“I”字形；
在所述第一半导体所在平面内，在第一方向上，所述第四晶体管的有源层、所述第六晶体管的有源层位于所述第三晶体管的有源层的同一侧，所述第五晶体管的有源层位于所述第三晶体管的有源层的另一侧，所述第八晶体管的有源层位于所述第五晶体管的有源层和所述第七晶体管的有源层之间；在第二方向上，所述第四晶体管的有源层、所述第六晶体管的有源层26位于所述第三晶体管的有源层的两侧，所述第五晶体管的有源层、所述第六晶体管的有源层、所述第七晶体管的有源层、所述第八晶体管的有源层位于所述第三晶体管的有源层的同一侧，所述第七晶体管的有源层位于所述第六晶体管的有源层远离所述第四晶体管的有源层的一侧。
在示例性实施方式中，在所述第一导电层所在平面内，所述第二扫描信号线、所述发光控制线、所述第四扫描信号线和所述第一初始信号线的主体部分沿着第一方向延伸，在同一个像素驱动电路中，所述第二扫描信号线、所述发光控制线、所述存储电容的第一极板、所述第四扫描信号线和所述第一初始信号线沿第二方向依次排布；
所述第一极板为矩形状，矩形状的角部设置倒角，所述第一极板在基底上的正投影与所述第三晶体管的有源层在基底上的正投影存在重叠区域，所述第一极板复用为所述第三晶体管的控制极；
所述第四扫描信号线与所述第四晶体管的有源层相重叠的区域作为所述第四晶体管的控制极，所述发光控制线与所述第五晶体管的有源层相重叠的区域作为所述第五晶体管的控制极，所述发光控制线与所述第六晶体管的有源层相重叠的区域作为所述第六晶体管的控制极，所述第二扫描信号线与所述第七晶体管的有源层相重叠的区域作为所述第七晶体管的控制极，所述第二扫描信号线与所述第八晶体管的有源层相重叠的区域作为所述第八晶体管的控制极。
在示例性实施方式中，所述第二导电层还包括第一遮挡线和第二遮挡线；
在所述第二导电层所在平面内，所述第一遮挡线、所述第二遮挡线的主体部分沿着第一方向延伸；在第二方向上，所述第二遮挡线位于所述第一遮挡线和所述第二极板之间；
所述第一遮挡线设置为作为所述第一晶体管的遮挡层，遮挡所述第一晶体管的沟道；所述第二遮挡线设置为作为所述第二晶体管的遮挡层，遮挡所述第二晶体管的沟道；
所述第二极板为矩形状，矩形状的角部设置倒角，所述第二极板在基底上的正投影与所述第一极板在基底上的正投影存在重叠区域。
在示例性实施方式中，所述第一晶体管的有源层和所述第二晶体管的有源层为相互连接的一体结构；
所述第一晶体管的有源层和所述第二晶体管的有源层的形状呈“I”字形，所述第一晶体管和所述第二晶体管均包括第一区和第二区，所述第一晶体管的有源层的第二区作为所述第二晶体管的有源层的第一区；
在所述显示基板所在平面内，在第一方向上，所述第一晶体管和所述第二晶体管的有源层位于所述第三晶体管的有源层远离所述第四晶体管的有源层的一侧；在第二方向上，所述第一晶体管和所述第二晶体管的有源层位于所述第三晶体管的有源层远离所述第五晶体管的有源层的一侧，所述第一晶体管的有源层位于所述第二晶体管的有源层远离所述第三晶体管的有源层的一侧。
在示例性实施方式中，在所述第三导电层所在平面内，所述第一扫描信 号线、所述第三扫描信号线和所述第二初始信号线的主体部分沿着第一方向延伸，在第二方向上，所述第三扫描信号线位于所述第一扫描信号线和所述第二初始信号线之间；
所述第一扫描信号线与所述第一晶体管的有源层相重叠的区域作为所述第一晶体管的控制极，所述第三扫描信号线与所述第二晶体管的有源层相重叠的区域作为所述第二晶体管的控制极。
在示例性实施方式中，所述第一晶体管的第二极与所述第二晶体管的第一极为一体成型结构，所述第一晶体管的第二极通过过孔与所述第一极板连接；所述第一晶体管的第一极通过过孔与所述第一初始信号线连接；所述第二晶体管的第二极、所述第三晶体管的第一极和所述第五晶体管的第二极为一体成型结构；所述第四晶体管的第一极通过过孔与所述数据信号线连接；所述第四晶体管的第二极、所述第三晶体管的第二极、所述第六晶体管的第一极和第八晶体管的第二极为一体成型结构；所述第五连接电极通过过孔与所述第一电源线连接；所述第六晶体管的第二极和所述第七晶体管的第二极为一体成型结构，所述第六晶体管的第二极和所述第七晶体管的第二极通过过孔与所述发光元件的阳极连接电极连接；所述第七晶体管的第一极通过过孔与所述第二初始信号线连接；所述第二极板通过过孔与所述第一电源线连接；所述第三初始信号线作为所述第八晶体管的第一极。
在示例性实施方式中，在所述第五导电层所在平面内，所述数据信号线为主体部分沿着第二方向延伸的折线形，所述数据信号线通过过孔与所述第四晶体管的第一极连接；所述第一电源线为主体部分沿着第二方向延伸的折线形，所述第一电源线通过过孔与所述第二极板和所述第五晶体管的第一极连接；所述阳极连接电极通过过孔与所述第六晶体管的第二极和第七晶体管的第二极连接。
在示例性实施方式中，在所述显示基板所在平面内，所述第一扫描信号线和所述第三初始信号线的主体部分沿着第一方向延伸，在第二方向上，在同一个像素行中，所述第三初始信号线和所述第一扫描信号线在所述基底上的正投影位于所述存储电容在所述基底上的正投影的两侧。
在示例性实施方式中，所述第二极板上设置有开口，所述开口位于所述 第二极板的中部，开口为矩形，使第二极板形成环形结构，开口暴露出覆盖第一极板的第三绝缘层，且第一极板在基底上的正投影包含开口在基底上的正投影；
所述第一晶体管至第八晶体管的有源层均包括第一区和第二区；所述第五绝缘层和所述第六绝缘层上设有第一过孔、第二过孔和第三过孔；所述第二绝缘层、所述第三绝缘层、所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第四过孔、第五过孔、第六过孔、第七过孔、第八过孔、第九过孔、第十过孔、第十一过孔；所述第三绝缘层、所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第十二过孔、第十四过孔；所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第十三过孔；所述第六绝缘层上设有第十五过孔；所述第七绝缘层和所述第一平坦层上设有第十六过孔、第十七过孔、第十八过孔和第十九过孔；
第一过孔暴露出第一晶体管的有源层的第一区，第二过孔暴露出第二晶体管的有源层的第二区，第三过孔暴露出第二晶体管的有源层的第一区和第一晶体管的有源层第二区；第四过孔暴露出第三晶体管的有源层的第二区、第六晶体管的有源层的第一区、第四晶体管的有源层的第二区；第五过孔暴露出第四晶体管的有源层的第一区；第六过孔暴露出第五晶体管的有源层的第一区；第七过孔暴露出第五晶体管的有源层的第二区、第三晶体管的有源层的第一区；第八过孔暴露出第六晶体管的有源层的第二区、第七晶体管的有源层的第二区；第九过孔暴露出第七晶体管的有源层的第一区；第十过孔暴露出第八晶体管的有源层的第一区；第十一过孔暴露出第八晶体管的有源层的第二区；第十二过孔暴露出第一极板；第十三过孔暴露出第二极板；第十四过孔暴露出第一初始信号线；第十五过孔暴露出第二初始信号线；第十六过孔暴露出第四晶体管的第一极；第十七过孔暴露出第二极板的连接电极；第十八过孔暴露出第六晶体管的第二极和第七晶体管的第二极；第十九过孔暴露出第五晶体管的第一极；
第一晶体管的第一极通过第一过孔与第一晶体管的有源层连接；第二晶体管的第二极通过第二过孔与第二有源层连接；第一晶体管的第二极通过第三过孔与第一晶体管的有源层，第二晶体管的第一极通过第三过孔与第二晶 体管的有源层连接；第三晶体管的第二极通过第四过孔与第三晶体管的有源层连接，第四晶体管的第二极通过第四过孔与第四晶体管的有源层连接，第六晶体管的第一极通过第四过孔与第六晶体管的有源层连接；第四晶体管的有源层的第一极通过第五过孔与第四晶体管的有源层连接；第五晶体管的第一极通过第六过孔与第五晶体管的有源层连接；第五晶体管的第二极通过第七过孔与第五晶体管的有源层连接，第三晶体管的第一极通过第七过孔与第三晶体管的有源层连接；第六晶体管的第二极通过第八过孔与第六晶体管的有源层连接，第七晶体管的第二极通过第八过孔与第七晶体管的有源层连接；第七晶体管的第一极通过第九过孔与第七晶体管的有源层连接；第三初始信号线通过第十过孔与第八晶体管的有源层连接；第八晶体管的第二极通过第十一过孔与第八晶体管的有源层连接；第一晶体管的第二极通过第十二过孔与第一极板连接；第二极板的连接电极通过第十三过孔与第二极板；第一晶体管的第一极通过第十四过孔与第一初始信号线连接；第七晶体管的第一极通过第十五过孔与第一初始信号线连接；数据信号线通过第十六过孔与第四晶体管的第一极连接；第一电源线通过第十七过孔与第二极板的连接电极连接；第六晶体管的第二极和第七晶体管的第二极通过第十八过孔与阳极连接电极连接；第一电源线通过第十九过孔与第五晶体管的第一极连接。
第二方面，本公开实施例还提供一种显示装置，包括上述任一实施例所述的显示基板。
第三方面，本公开实施例还提供一种显示基板的工作方法，所述显示基板包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着所述初始信号线和所述扫描信号线延伸方向依次设置的多个子像素；所述初始信号线包括第三初始信号线，所述扫描信号线包括第二扫描信号线，至少一个子像素包括像素驱动电路，所述像素驱动电路至少包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管；在至少一个像素行中，所述第八晶体管与所述第三初始信号线、所述第二扫描信号线和所述驱动晶体管的第二极连接；所述工作方法包括：
所述第八晶体管在所述第二扫描信号线的控制下将所述第三初始信号线的初始信号提供至所述驱动晶体管的第二极。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。附图中每个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1所示为一种显示装置的结构示意图；
图2所示为一种显示基板的平面结构示意图；
图3所示为一种显示基板的剖面结构示意图；
图4a所示为一种像素驱动电路的等效电路示意图；
图4b所示为一种像素驱动电路的等效电路示意图；
图5所示为一种像素驱动电路的工作时序图；
图6a所示为为本公开示例性实施例一种显示基板的平面结构示意图；
图6b所示为本公开一种示例性实施例提供的显示基板的平面结构示意图；
图7a所示为本公开一种示例性实施例提供的像素驱动电路的结构示意图；
图7b所示为本公开实施例提供的移位寄存器的等效电路图；
图8a所示为本公开示一种示例性实施例提供的一种像素驱动电路的工作时序图；
图8b所示为本公开示一种示例性实施例提供的一种像素驱动电路的工作时序图；
图8c所示为本公开示一种示例性实施例提供的一种像素驱动电路的工作时序图；
图9所示为本公开示一种示例性实施例提供的形成遮挡层图案后的示意 图；
图10a至图10b所示为本公开一种示例性实施例提供的形成第一半导体层图案后的示意图；
图11a至图11b所示为本公开一种示例性实施例提供的形成第一导电层图案后的示意图；
图12a至图12b所示为本公开一种示例性实施例提供的形成第二导电层图案后的示意图；
图13a至图13b所示为本公开一种示例性实施例提供的形成第二半导体层图案后的示意图；
图14a至图14b所示为本公开一种示例性实施例提供的形成第三导电层图案后的示意图；
图15所示为本公开一种示例性实施例提供的形成第六绝缘层图案后的示意图；
图16a至图16b所示为本公开一种示例性实施例提供的形成第四导电层图案后的示意图；
图17所示为本公开一种示例性实施例提供的形成第一平坦层图案图案后的示意图；
图18a至图18b所示为本公开一种示例性实施例提供的形成第五导电层图案后的示意图。
下文中将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省 略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：每个膜层的厚度和间距、每个信号线的宽度和间距，可以根据实际情况进行调整。本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述每个构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端” 和“漏端”可以互相调换。在本公开实施例中，栅电极可以称为控制极。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开实施例中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
一种显示产品的驱动电路的占用面积较大，不利于显示产品窄边框的实现，并且在黑白切换时亮度显示异常。
图1所示为一种显示装置的结构示意图，显示基板可以包括时序控制器、数据信号驱动器、扫描信号驱动器、发光信号驱动器和像素阵列，时序控制器分别与数据信号驱动器、扫描信号驱动器和发光信号驱动器连接，数据信号驱动器分别与多个数据信号线(D1到Dn)连接，扫描信号驱动器分别与多个扫描信号线(S1到Sm)连接，发光信号驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个扫描信号线、至少一个数据信号线、至少一个发光信号线和像素驱动电路。在示例性实施方式中，时序控制器可以将适合于数据 信号驱动器的规格的灰度值和控制信号提供到数据信号驱动器，可以将适合于扫描信号驱动器的规格的时钟信号、扫描起始信号等提供到扫描信号驱动器，可以将适合于发光信号驱动器的规格的时钟信号、发射停止信号等提供到发光信号驱动器。数据信号驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据信号驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描信号驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描信号驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光信号驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光信号驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元P，多个像素单元P至少一个包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，第一子像素P1、第二子像素P2和第三子像素P3均包括像素驱动电路和发光器件。第一子像素P1、第二子像素P2和第三子像素P3中的像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向所述发光器件输出相应的电流。第一子像素P1、第二子像素P2和第三子像素P3中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，像素单元P中可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素。在示例性实施方式中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列或品字方式排列，本公开在此不做限定。
图3为一种显示基板的剖面结构示意图，示意了OLED显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容。发光结构层103可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通 层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)和1个存储电容C，像素驱动电路可以与7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)连接。
在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第二节点N2分别与第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的控制极和存储电容C的第一极板连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接。
在示例性实施方式中，存储电容C的第二极板与第一电源线VDD连接，存储电容C的第一极板与第二节点N2连接，即存储电容C的第一极板与第三晶体管T3的控制极连接。
第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第二扫描信号线S2时，第一晶体管T1将初始化电压传输到第三晶体管T3的控制极，以使第三晶体管T3的控制极的电荷量初始化。
第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第一扫描信号线S1时，第二晶体管T2使第三晶体管T3的控制极与第二极连接。
第三晶体管T3的控制极与第二节点N2连接，即第三晶体管T3的控制极与存储电容C的第一极板连接，第三晶体管T3的第一极与第一节点N1 连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。
第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。
第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件的第一极连接。第五晶体管T5和第六晶体管T6可以称为发光晶体管。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。
第七晶体管T7的控制极与第一扫描信号线S1连接，第七晶体管T7的第一极与初始信号线INIT连接，第七晶体管T7的第二极与发光器件的第一极连接。当导通电平扫描信号施加到第一扫描信号线S1时，第七晶体管T7将初始化电压传输到发光器件的第一极，以使发光器件的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。
在示例性实施方式中，发光器件的第二极与第二电源线VSS连接，第二电源线VSS的信号为低电平信号，第一电源线VDD的信号为持续提供高电平信号。第一扫描信号线S1为本显示行像素驱动电路中的扫描信号线，第二扫描信号线S2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线S1为S(n)，第二扫描信号线S2为S(n-1)，本显示行的第二扫描信号线S2与上一显示行像素驱动电路中的第一扫描信号线S1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。
在示例性实施方式中，如图4所示第一晶体管T1到第七晶体管T7可以 是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，如图4b所示，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。例如，图4a所示第一晶体管T1到第七晶体管T7均为P型晶体管；图4b中第一晶体管T1和第二晶体管T2为N型晶体管，第三晶体管T3至第七晶体管T7为P型晶体管。
在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2、发光信号线E和初始信号线INIT沿水平方向延伸，第二电源线VSS、第一电源线VDD和数据信号线D沿竖直方向延伸。
在示例性实施方式中，发光器件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
图4中的像素驱动电路包括7个晶体管(第一晶体管T1到第七晶体管T7)、1个存储电容C和7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)。
图5为一种像素驱动电路的工作时序图，下面通过图4a示例的像素驱动电路的工作过程说明一种示例性实施例：
在示例性实施方式中，图4a所示的像素驱动电路的工作过程可以包括：
第一阶段A1，称为复位阶段，第二扫描信号线S2的信号为低电平信号，第一扫描信号线S1和发光信号线E的信号为高电平信号。第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，初始信号线INIT的信号提供至第二节点N2，对存储电容C进行初始化，清除存储电容中原有数据电压。第一扫描信号线S1和发光信号线E的信号为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开，此阶段OLED不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于存储电容C的第一极板为 低电平，因此第三晶体管T3导通。第一扫描信号线S1的信号为低电平信号使第二晶体管T2、第四晶体管T4和第七晶体管T7导通。第二晶体管T2和第四晶体管T4导通使得数据信号线D输出的数据电压经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第二节点N2，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第一极板(第二节点N2)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通使得初始信号线INIT的初始电压提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。
第三阶段A3、称为发光阶段，发光信号线E的信号为低电平信号，第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点N2的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)
2＝K*[(Vdd-Vd+|Vth|)-Vth]
2＝K*[(Vdd-Vd)]
2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
在示例性实施方式中，为了避免第二节点N2在发光阶段漏电，如图4b所示的像素驱动电路中，第一晶体管T1和第二晶体管T2均采用N型晶体管，第三晶体管T3至第七晶体管T7采用P型晶体管，第一晶体管T2和第二晶体管T2使用IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)TFT(薄 膜晶体管，英文全称为Thin Film Transistor)，IGZO TFT的漏电流远小于LTPS(Low Temperature Poly-Silicon，低温多晶硅)TFT的漏电流，其中，IGZO TFT漏电流在1E-16级别，LTPS TFT漏电流在1E-12级别。
虽然图4b所示电路结构中，与第二节点N2连接的第一晶体管T1和第二晶体管T2采用N型晶体管可以避免第二节点N2在发光阶段漏光，但是由于N型晶体管的占用面积(layout size)较大，导致高PPI显示基板的设计空间紧张，不利于显示产品低功耗、窄边框的实现，实际应用中存在无法对第三晶体管T3的源漏极复位，在黑白切换的情况下存在显示异常的缺陷。
本公开示例性实施例提供了一种显示基板，如图6a所示，可以包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着初始信号线和扫描信号线延伸方向依次设置的多个子像素；
初始信号线可以包括第三初始信号线610，扫描信号线可以包括第二扫描信号线31，至少一个子像素可以包括像素驱动电路，像素驱动电路至少包括作为驱动晶体管的第三晶体管T3和作为初始化晶体管的第八晶体管T8；
至少一个像素行中，第八晶体管T8与第三初始信号线610、第二扫描信号线31和驱动晶体管(第三晶体管T3)的第二极连接，设置为在第二扫描信号线31的控制下将第三初始信号线610的初始信号提供至驱动晶体管(第三晶体管T3)的第二极。
本公开实施例提供的显示基板，包括第三初始信号线、第二扫描信号线和多个子像素，至少一个子像素包括像素驱动电路，像素驱动电包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管，第八晶体管与第三初始信号线、第二扫描信号线和驱动晶体管的第二极连接，设置为在第二扫描信号线的控制下将第三初始信号线的初始信号提供至驱动晶体管的第二极。本公开实施例提供的方案，作为初始化晶体管的第八晶体管在第二扫描信号线的控制下将第三初始信号的初始信号提供至驱动晶体管的第二极，可以克服在黑白切换的情况下出现显示异常，以及改善相邻像素之间灰度差异引起的迟滞偏差，减小迟滞偏差。
在示例性实施方式中，相邻两行第三初始信号线提供的初始信号可以不同，位于同一行的子像素发射相同颜色的光，相邻两行的子像素发射不同颜 色的光。在示例性实施方式中，显示基板可以包括K行L列子像素，在同一列中相邻两行的子像素可以射出不同颜色的光，如图6a所示，示例出第N列至第N+3、第M行至第M+1行的子像素，N+3小于或者等于L，M+1小于或者等于K。如图6b所示，K行L列的多个子像素划分成多个像素单元F，至少一个像素单元F包括出射第一颜色光线的第一子像素F1、出射第二颜色光线的第二子像素F2和出射第三颜色光线的第三子像素F3，第一子像素F1、第二子像素F2和第三子像素F3均包括像素驱动电路和发光元件，第一子像素F1、第二子像素F2和第三子像素F3中第三初始信号610提供的初始信号不同，第三初始信号线610提供的初始信号可以根据子像素发射光所需要的驱动电流大小来确定。如图6b所示，同一行的多个子像素发射相同颜色的光，相邻两行的子像素发射不同颜色的光。
在示例性实施方式中，如图7a和图7b所示，显示基板还可以包括与多个像素驱动电路对应的多个发光元件、第一扫描信号线S1、第三扫描信号线S3、第四扫描信号线S4、第一初始信号线vinit1、第二初始信号线vinit2、第一电源线VDD、发光控制线E和数据信号线D；
像素驱动电路设置为驱动发光元件发光，像素驱动电路包括第一复位子电路101、第二复位子电路102、第三复位子电路103、写入子电路104、补偿子电路105、驱动子电路106和发光子电路107；
第一复位子电路101，分别与第一初始信号线vinit1、第二节点N2、第一扫描信号线S1连接，设置为在第一扫描信号线S1的控制下将第一初始信号线vinit1的初始信号写入第二节点N2；
第二复位子电路102，分别与第二初始信号线vinit2、第二扫描信号线S2和发光元件的第一极连接，设置为在第二扫描信号线S2的控制下将第二初始信号线vinit2的初始信号写入发光元件的第一极；
第三复位子电路103，分别与第三初始信号线vinit3、第三节点N3和第二扫描信号线S2连接，设置为在第三扫描信号线S3的控制下将第三初始信号线vinit3的初始信号写入第三节点N3；
写入子电路104，分别与第四扫描信号线S4、数据信号线D和第三节点 N3连接，设置为在第四扫描信号线S4的控制下将数据信号线D的数据信号写入第三节点N3；
补偿子电路105，分别与第一电源线VDD、第三扫描信号线S3、第一节点N1和第二节点N2连接，设置为在第三扫描信号线S3的控制下，向第二节点N2提供第一节点N1的信号，直至第二节点N2的信号满足阈值条件；
驱动子电路106，分别与第一节点N1、第二节点N2和第三节点N3连接，设置为根据第一节点N1和第二节点N2的信号，向第三节点N3提供驱动电流；
发光子电路107，分别与第一电源线VDD、第一节点N1、第三节点N3、发光控制线E和发光元件的第一极连接，设置为在发光控制线E的控制下，将第一电源线VDD的信号写入第一节点N1，将第三节点N3的信号写入发光元件的第一极。
在示例性实施方式中，如图7b所示，为像素驱动电路的等效电路图，第一复位子电路101包括第一晶体管T1，第二复位子电路102包括第八晶体管T8，第三复位子电路103包括第七晶体管T7；
第一晶体管T1的控制极与第一扫描信号线S1连接，第一晶体管T1的第一极与第一初始信号线vinit1连接，第一晶体管T1的第二极与第二节点N2连接；
第八晶体管T8的控制极与第二扫描信号线S2连接，第八晶体管T8的第一极与第三初始信号线vinit3连接，第八晶体管T8的第二极与第三节点N3连接；
第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与第二初始信号线vinit2连，第七晶体管T7的第二极与发光元件OLED的第一极连接。
在示例性实施方式中，如图7b所示，写入子电路104包括第四晶体管T4；
第四晶体管T4的控制极与第四扫描信号线S4连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第三节点N3连接。
在示例性实施方式中，如图7b所示，补偿子电路105包括第二晶体管T2和存储电容C；
第二晶体管T2的控制极与第三扫描信号线S3连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第一节点N1连接；
存储电容C的第一极板与第二节点N2连接，存储电容的第二极板与第一电源线VDD连接。
在示例性实施方式中，如图7b所示，驱动子电路106包括第三晶体管T3；
第三晶体管T3的控制极与第二节点N2连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。
在示例性实施方式中，如图7b所示，发光子电路107包括第五晶体管T5和第六晶体管T6；
第五晶体管T5的控制极与发光控制线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接；
第六晶体管T6的控制极与发光控制线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光元件OLED的第一极连接。
在示例性实施方式中，如图7b所示，第一复位子电路101包括第一晶体管T1，第二复位子电路102包括第八晶体管T8，第三复位子电路103包括第七晶体管T7，写入子电路104包括第四晶体管T4，补偿子电路105包括第二晶体管T2和存储电容C，驱动子电路106包括第三晶体管T3，发光子电路107包括第五晶体管T5和第六晶体管T6；
第一晶体管T1的控制极与第一扫描信号线S1连接，第一晶体管T1的第一极与第一初始信号线vinit1连接，第一晶体管T1的第二极与第二节点N2连接；
第二晶体管T2的控制极与第三扫描信号线S3连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第一节点N1连接；
第三晶体管T3的控制极与第二节点N2连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接；
第四晶体管T4的控制极与第四扫描信号线S4连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第三节点N3连接；
第五晶体管T5的控制极与发光控制线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接；
第六晶体管T6的控制极与发光控制线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光元件OLED的第一极连接；
第七晶体管T7的控制极与第二扫描信号线S2连接，第七晶体管T7的第一极与第二初始信号线vinit2连，第七晶体管T7的第二极与发光元件OLED的第一极连接；
第八晶体管T8的控制极与第二扫描信号线S2连接，第八晶体管T8的第一极与第三初始信号线vinit3连接，第八晶体管T8的第二极与第三节点N3连接；
存储电容C的第一极板与第二节点N2连接，存储电容的第二极板与第一电源线VDD连接。
在示例性实施方式中，第一晶体管T1和第二晶体管T2为氧化物晶体管，第三晶体管T3至第八晶体管T8为低温多晶硅晶体管。
在示例性实施方式中，在垂直于显示基板的平面内，显示基板包括基底以及依次叠设在基底上的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；
第一半导体层包括多个低温多晶硅晶体管的有源层；第一导电层包括多个多晶硅晶体管的控制极和存储电容的第一极板；第二导电层包括存储电容的第二极板；第二半导体层包括多个氧化物晶体管的有源层；第三导电层包括多个氧化物晶体管的控制极；第四导电层包括多个多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极、第三初始信号线；第五导电层包括数据信号线和第一电源线。
在示例性实施方式中，在垂直于显示基板的平面内，显示基板包括基底以及依次叠设在基底上的遮挡层、第一绝缘层、第一半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第二半导体层、第五绝缘层、第三导电层、第六绝缘层、第四导电层、第七绝缘层、第一平坦层和第五导电层；
第一半导体层包括第三晶体管至第八晶体管的有源层；第一导电层包括第三晶体管至第八晶体管的控制极、存储电容的第一极板和第一初始信号线；第二导电层包括存储电容的第二极板；第二半导体包括第一晶体管和第二晶体管的有源层；第三导电层包括第一扫描信号线、第三扫描信号线和第二初始信号线；第四导电层包括第一晶体管至第八晶体管的第一极和第二极、第二极板的连接电极、第三初始信号线；第五导电层包括数据信号线、第一电源线和发光元件的阳极连接电极。
在示例性实施方式中，如图9所示，遮挡层包括第一遮挡结构11、第二遮挡结构12、第三遮挡结构13和遮挡块14；
在显示基板所在平面内，第一遮挡结构11为沿着第二方向X延伸的条形状，第一遮挡结构11设置在遮挡块14第二方向X的一侧，且与遮挡块14连接；第二遮挡结构12为沿着第二方向Y延伸的条形状，第二遮挡结构12设置在遮挡块14第二方向Y的一侧，且与遮挡块14连接；第三遮挡结构13为沿着第二方向Y延伸的折线状，第三遮挡结构13设置在遮挡块14第二方向YY的反方向的一侧，且与遮挡块14连接；
第三晶体管T3的有源层的沟道区在基底上的正投影位于遮挡块14在基底上的正投影的范围之内。
在示例性实施方式中，每个像素驱动电路的第一遮挡结构11与第二方向X上相邻的像素驱动电路的遮挡块14连接；每个像素驱动电路的第二遮挡结构12与第二方向Y上相邻的像素驱动电路的第三遮挡结构13连接。
在示例性实施方式中，如图10a和图10b所示，第三晶体管T3的有源层23至第七晶体管T7的有源层27为相互连接的一体结构；
第三晶体管T3的有源层23的形状呈倒“Ω”形，第四晶体管T4的有源层 24至第八晶体管T8的有源层28的形状呈“I”字形；
在第一半导体所在平面内，在第二方向X上，第四晶体管T4的有源层24、第六晶体管T6的有源层26位于第三晶体管T3的有源层23的同一侧，第五晶体管T5的有源层25位于第三晶体管T3的有源层23的另一侧，第八晶体管T8的有源层28位于第五晶体管T5的有源层25和第七晶体管T7的有源层27之间；在第二方向Y上，第四晶体管T4的有源层24、第六晶体管T6的有源层2626位于第三晶体管T3的有源层23的两侧，第五晶体管T5的有源层25、第六晶体管T6的有源层26、第七晶体管T7的有源层27、第八晶体管T8的有源层28位于第三晶体管T3的有源层23的同一侧，第七晶体管T7的有源层27位于第六晶体管T6的有源层26远离第四晶体管T4的有源层24的一侧。
在示例性实施方式中，如图11a和图11b所示，在第一导电层所在平面内，第二扫描信号线31、发光控制线32(即上述发光控制线E)、第四扫描信号线34(即上述第四扫描信号线S4)和第一初始信号线35(即上述第一初始信号线vinit1)的主体部分沿着第二方向X延伸，在同一个像素驱动电路中，第二扫描信号线31、发光控制线32、存储电容的第一极板33、第四扫描信号线34和第一初始信号线35沿第二方向Y依次排布；
第一极板33为矩形状，矩形状的角部设置倒角，第一极板33在基底上的正投影与第三晶体管T3的有源层在基底上的正投影存在重叠区域，第一极板33复用为第三晶体管T3的控制极；
第四扫描信号线34与第四晶体管T4的有源层相重叠的区域作为第四晶体管T4的控制极，发光控制线32与第五晶体管T5的有源层相重叠的区域作为第五晶体管T5的控制极，发光控制线32与第六晶体管T6的有源层相重叠的区域作为第六晶体管T6的控制极，第二扫描信号线31与第七晶体管T7的有源层相重叠的区域作为第七晶体管T7的控制极，第二扫描信号线31与第八晶体管T8的有源层相重叠的区域作为第八晶体管T8的控制极。
在示例性实施方式中，如图12a和图12b所示，第二导电层还包括第一遮挡线41和第二遮挡线42；
在第二导电层所在平面内，第一遮挡线41、第二遮挡线42的主体部分 沿着第二方向X延伸；在第二方向Y上，第二遮挡线42位于第一遮挡线41和第二极板43之间；
第一遮挡线41设置为作为第一晶体管T1的遮挡层，遮挡第一晶体管T1的沟道；第二遮挡线42设置为作为第二晶体管T2的遮挡层，遮挡第二晶体管T2的沟道；
第二极板43为矩形状，矩形状的角部设置倒角，第二极板43在基底上的正投影与第一极板33在基底上的正投影存在重叠区域。
在示例性实施方式中，如图13a和图13b所示，第一晶体管T1的有源层21和第二晶体管T2的有源层22为相互连接的一体结构；
第一晶体管T1的有源层21和第二晶体管T2的有源层22的形状呈“I”字形，第一晶体管T1和第二晶体管T2均包括第一区和第二区，第一晶体管T1的有源层21的第二区作为第二晶体管T2的有源层22的第一区；
在显示基板所在平面内，在第二方向X上，第一晶体管T1和第二晶体管T2的有源层22位于第三晶体管T3的有源层远离第四晶体管T4的有源层的一侧；在第二方向Y上，第一晶体管T1和第二晶体管T2的有源层22位于第三晶体管T3的有源层远离第五晶体管T5的有源层的一侧，第一晶体管T1的有源层21位于第二晶体管T2的有源层22远离第三晶体管T3的有源层的一侧。
在示例性实施方式中，如图14a和图14b所示，在第三导电层所在平面内，第一扫描信号线51、第三扫描信号线52和第二初始信号线53(即上述第二初始信号线vinit2)的主体部分沿着第二方向X延伸，在第二方向Y上，第三扫描信号线52位于第一扫描信号线51和第二初始信号线53之间；
第一扫描信号线51与第一晶体管T1的有源层相重叠的区域作为第一晶体管T1的控制极，第三扫描信号线52与第二晶体管T2的有源层相重叠的区域作为第二晶体管T2的控制极。
在示例性实施方式中，如图16a和图16b所示，第一晶体管T1的第二极与第二晶体管T2的第一极为一体成型结构，第一晶体管T1的第二极通过过孔与第一极板33连接；第一晶体管T1的第一极通过过孔与第一初始信号 线35连接；第二晶体管T2的第二极、第三晶体管T3的第一极和第五晶体管T5的第二极为一体成型结构；第四晶体管T4的第一极通过过孔与数据信号线71连接；第四晶体管T4的第二极、第三晶体管T3的第二极、第六晶体管T6的第一极和第八晶体管T8的第二极为一体成型结构；第五连接电极通过过孔与第一电源线72连接；第六晶体管T6的第二极和第七晶体管T7的第二极为一体成型结构，第六晶体管T6的第二极和第七晶体管T7的第二极通过过孔与发光元件的阳极连接电极连接；第七晶体管T7的第一极通过过孔与第二初始信号线53连接；第二极板43通过过孔与第一电源线72连接；第三初始信号线610作为第八晶体管T8的第一极。
在示例性实施方式中，如图18a和图18b所示，在第五导电层所在平面内，数据信号线71为主体部分沿着第二方向Y延伸的折线形，数据信号线71通过过孔与第四晶体管T4的第一极连接；第一电源线72为主体部分沿着第二方向Y延伸的折线形，第一电源线72通过过孔与第二极板43和第五晶体管T5的第一极连接；阳极连接电极通过过孔与第六晶体管的第二极和第七晶体管T7的第二极连接。
在示例性实施方式中，如图14至图18所示，在显示基板所在平面内，第一扫描信号线51和第三初始信号线610的主体部分沿着第一方向X延伸，在第二方向Y上，在同一个像素行中，第三初始信号线610和第一扫描信号线51在基底上的正投影位于存储电容C在基底上的正投影的两侧。在本公开实施例中，第一扫描信号线51作为第一晶体管T1的控制极，第三初始信号线610作为第八晶体管T8的第一极，第八晶体管T8在对第三节点N3进行初始化的过程中从第三初始信号线610接收的是低电平信号，而第一晶体管T1的控制极的有效信号为高电平信号，即第一初始信号线610和第一晶体管T1的控制极的有效信号一个是高电平，一个是低电平，在第二方向上将同一个像素行中的第一扫描信号线51和第三初始信号线610设置于存储电容C的两侧，可以避免第一初始信号线610提供的低电平信号与第一扫描信号线51提供的高电平信号相互干扰。如图14至图18所示，任意一个像素行中第一扫描信号线51和第三初始信号线610分别位于该像素行在第二方向上的两侧，可以在很大程度上降低在同一个像素行中两条信号线上高低电平信 号之间的相互干扰。
在示例性实施方式中，如图12、图15至图18所示，所述第二极板上设置有开口，所述开口位于所述第二极板43的中部，开口44可以为矩形，使第二极板43形成环形结构，开口44暴露出覆盖第一极板33的第三绝缘层，且第一极板33在基底上的正投影包含开口44在基底上的正投影；
所述第一晶体管至第八晶体管的有源层均包括第一区和第二区；所述第五绝缘层和所述第六绝缘层上设有第一过孔V1、第二过孔V2和第三过孔V3；所述第二绝缘层、所述第三绝缘层、所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11；所述第三绝缘层、所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第十二过孔V12、第十四过孔V14；所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第十三过孔V13；所述第六绝缘层上设有第十五过孔V15；所述第七绝缘层和所述第一平坦层上设有第十六过孔V16、第十七过孔V17、第十八过孔V18和第十九过孔V19；
第一过孔V1暴露出第一晶体管T1的有源层21的第一区21-1，第二过孔V2暴露出第二晶体管T2的有源层22的第二区22-2，第三过孔V3暴露出第二晶体管T2的有源层22的第一区22-1和第一晶体管T1的有源层21第二区21-2；第四过孔V4暴露出第三晶体管T3的有源层23的第二区23-2、第六晶体管T6的有源层26的第一区26-1、第四晶体管T4的有源层24的第二区24-1；第五过孔V5暴露出第四晶体管T4的有源层24的第一区24-1；第六过孔V6暴露出第五晶体管T5的有源层25的第一区25-1；第七过孔V7暴露出第五晶体管T5的有源层25的第二区25-2、第三晶体管T3的有源层23的第一区23-1；第八过孔V8暴露出第六晶体管T6的有源层26的第二区26-2、第七晶体管T7的有源层27的第二区27-2；第九过孔V9暴露出第七晶体管T7的有源层27的第一区27-1；第十过孔V10暴露出第八晶体管T8的有源层28的第一区28-1；第十一过孔V11暴露出第八晶体管T8的有源层28的第二区28-2；第十二过孔V12暴露出第一极板33；第十三过孔V13暴露出第二极板43；第十四过孔V14暴露出第一初始信号线35；第十五过孔 V15暴露出第二初始信号线53；第十六过孔V16暴露出第四晶体管T4的第一极；第十七过孔V17暴露出第二极板43的连接电极；第十八过孔V18暴露出第六晶体管T6的第二极和第七晶体管T7的第二极；第十九过孔V19暴露出第五晶体管T5的第一极；
第一晶体管T1的第一极通过第一过孔V1与第一晶体管T1的有源层21连接；第二晶体管T2的第二极通过第二过孔V2与第二有源层连接；第一晶体管T1的第二极通过第三过孔V3与第一晶体管T1的有源层21，第二晶体管T2的第一极通过第三过孔V3与第二晶体管T2的有源层22连接；第三晶体管T3的第二极通过第四过孔V4与第三晶体管T3的有源层23连接，第四晶体管T4的第二极通过第四过孔V4与第四晶体管T4的有源层24连接，第六晶体管T6的第一极通过第四过孔V4与第六晶体管T6的有源层26连接；第四晶体管T4的有源层24的第一极通过第五过孔V5与第四晶体管T4的有源层24连接；第五晶体管T5的第一极通过第六过孔V6与第五晶体管T5的有源层25连接；第五晶体管T5的第二极通过第七过孔V7与第五晶体管T5的有源层25连接，第三晶体管T3的第一极通过第七过孔V7与第三晶体管T3的有源层23连接；第六晶体管T6的第二极通过第八过孔V8与第六晶体管T6的有源层26连接，第七晶体管T7的第二极通过第八过孔V8与第七晶体管T7的有源层27连接；第七晶体管T7的第一极通过第九过孔V9与第七晶体管T7的有源层27连接；第三初始信号线通过第十过孔V10与第八晶体管T8的有源层28连接；第八晶体管T8的第二极通过第十一过孔V11与第八晶体管T8的有源层28连接；第一晶体管T1的第二极通过第十二过孔V12与第一极板33连接；第二极板的连接电极通过第十三过孔V13与第二极板43；第一晶体管T1的第一极通过第十四过孔V14与第一初始信号线35连接；第七晶体管T7的第一极通过第十五过孔V15与第一初始信号线35连接；数据信号线通过第十六过孔V16与第四晶体管T4的第一极连接；第一电源线通过第十七过孔V17与第二极板43的连接电极连接；第六晶体管T6的第二极和第七晶体管T7的第二极通过第十八过孔V18与阳极连接电极连接；第一电源线通过第十九过孔V19与第五晶体管T1的第一极连接。
本公开实施例提供的显示基板，像素驱动电路中的第一晶体管T1和第 二晶体管T2为N型晶体管，可以避免第二节点N2在发光阶段漏电。本公开实施例提供的第一晶体管T1和第二晶体管T2版图设计方式，在一定程度上节省了版图空间，有利于显示产品低功耗、窄边框的实现。在复位阶段，通过第八晶体管向作为驱动晶体管的第三晶体管T3的第一极和第二极提供第三初始信号线的初始信号，可以改善甚至消除相邻像素之间灰度差异引起的迟滞偏差，减小迟滞偏差，可以避免在黑白切换的情况下显示异常；在保持阶段，通过第八晶体管T8使用第三初始信号线提供的初始信号周期性的对第三晶体管T3的第一极和第二极进行初始化，可以改善保持帧和刷新帧在第三节点N3的电位差以及保持帧和刷新帧的迟滞偏差，减小第三节点N3的电位差和驱动晶体管T3的迟滞偏差，可以避免在黑白切换的情况下显示异常。第二初始信号线提供的信号可以通过第七晶体管周期性的对OLED进行复位，可以改善低频的闪烁问题。
下面通过像素驱动电路的工作过程说明一种示例性实施例提供的像素驱动电路。
图7b为一种示例性实施例提供的像素驱动电路的等效电路图，图8为一种示例性实施例提供的像素驱动电路的工作时序图。如图7b所示，一种示例性实施例涉及的移像素驱动电路可以包括：8个开关晶体管(T1至T8)，1个电容单元(C1)，像素驱动电路可以与11个信号线(第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、第四扫描信号线S4、数据信号线D、发光信号线E、第一初始信号线Vinit1、第二初始信号线Vinit2、第三初始信号线Vinit3、第一电源线VDD和第二电源线VSS)连接，第一晶体管T1和第二晶体管T2为N型的氧化物晶体管，第三晶体管T3至第八晶体管T8为P型的低温多晶硅晶体管。如图8所示，一种示例性实施例提供的像素驱动电路的工作过程可以包括刷新阶段和保持阶段，刷新阶段可以包括第一阶段P1至第三阶段P3：
第一阶段P1：可以称为复位阶段，第一扫描信号线S1、第四扫描信号线S4和发光信号线E的信号为高电平，第二扫描信号线S2和第三扫描信号线S3的信号为低电平。由于第一扫描信号线S1的信号为高电平，第一晶体管T1导通，第一初始信号线Vinit1的信号通过第一晶体管T1提供至第二节 点N2，第二节点N2为低电平，对存储电容C进行初始化(复位)，清除存储电容中原有电荷；由于第三扫描信号线S3的信号为低电平，第二晶体管T2断开，第二节点N2的电位无法经由第二晶体管T2写入第一节点N1；由于第二扫描信号线S2的信号为低电平，第七晶体管T7和第八晶体管T8导通，第二初始信号线Vinit2的信号通过第七晶体管T7提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光，由于第二节点N2为低电平，第三晶体管T3导通，第三初始信号线Vinit3的信号通过第八晶体管T8提供至第三节点N3和第一节点N1，对第三节点N3和第一节点N1进行初始化(复位)，可以改善甚至消除相邻像素之间灰度差异引起的迟滞偏差，减小迟滞偏差，以及可以避免黑白切换的情况下出现显示异常；由于第四扫描信号线S4的信号为高电平，第四晶体管T4断开，数据信号线D的信号无法经由第四晶体管T4写入第三节点N3；由于发光信号线E的信号为高电平，第五晶体管T5和第六晶体管T6断开，第一电源线VDD无法经由第五晶体管T5写入第一节点N1，此阶段OLED不发光。
第二阶段P2：可以称为数据写入阶段或者阈值补偿阶段，第一扫描信号线S1、第四扫描信号线S4的信号均为低电平，第二扫描信号线S2、第三扫描信号线S3和发光信号线E的信号为高电平，数据信号线D输出数据电压。第一扫描信号线S1为低电平信号，第一晶体管T1断开，第一初始信号线Vinit1的信号无法经由第一晶体管T1写入第二节点N2，第二节点N2维持上一帧低电平，存储电容C的第一极板为低电平，因此第三晶体管T3导通；第二扫描信号线S2的信号为高电平，第七晶体管T7和第八晶体管T8断开，第二初始信号线Vinit2的信号无法经由第七晶体管T7写入OLED的第一极，第三初始信号线Vinit3的信号无法经由第八晶体管T8写入第三节点N3；由于第三扫描信号线S3的信号为高电平，第二晶体管T2导通，由于第四扫描信号线S4的信号为低电平，第四晶体管T4导通，数据信号线D输出的数据电压经过第四晶体管T4、第三节点N3、导通的第三晶体管T3、第一节点N1、导通的第二晶体管T2提供至第二节点N2，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第一极板(第二节点N2)的电压为Vd+vth，Vd为数据信号线D输出的数据 电压，Vth为第三晶体管T3的阈值电压。由于发光信号线E为高电平，第五晶体管T5和第六晶体管T6断开，OLED的第一极维持上一帧的低电平，此阶段OLED不发光。
第三阶段P3：可以称为发光阶段，发光信号线E的信号为导通信号，第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3和第四扫描信号线S4的信号为断开信号。第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3和第四扫描信号线S4的断开信号，使得第一晶体管T1、第二晶体管T2、第四晶体管T4、第七晶体管T7和第八晶体管T8断开，第一初始信号线Vinit1的信号无法经由第一晶体管T1写入第二节点N2，第二初始信号线Vinit2的信号无法经由第七晶体管T7写入OLED的第一极，第三初始信号线Vinit3的信号无法经由第八晶体管T8写入第三节点N3，数据信号线D输出的信号无法经由第四晶体管写入第三节点N3。发光信号线E的导通信号使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
保持阶段可以包括第一阶段M1至第三阶段M3：
第一阶段M1：第二扫描信号线S2的信号为导通信号，第一扫描信号线S1、第三扫描信号线S3、第四扫描信号线S4、发光信号线E的信号为断开信号。第二扫描信号线S2的导通信号，使第七晶体管T7、第八晶体管T8导通，第三初始信号线Vinit3的信号通过第八晶体管T8提供至第三节点N3，对第三节点N3进行初始化(复位)，由于第三晶体管T3导通，第三节点N3的信号经由第三晶体管T3写入第一节点，实现对第三晶体管T3的第一极和第二极进行初始化，可以改善甚至消除相邻像素之间灰度差异引起的迟滞偏差，减小迟滞偏差，可以避免黑白切换的情况下出现显示异常；第二初始信号线Vinit2的信号通过第七晶体管T7提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光，可以对OLED进行复位，改善低频的闪烁问题；第一扫描信号线S1、第三扫描信号线S3、第四扫描信号线S4、发光信号线E的断开信号，使第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5和 第六晶体管T6断开。
第二阶段M2：第四扫描信号线S4的信号为导通信号，第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、发光信号线E的信号为断开信号。第四扫描信号线S4的导通信号使的第四晶体管T4导通，数据信号线D输出的数据电压写入第三节点N3。
第三阶段M3：发光信号线E的信号为导通信号，第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、第四扫描信号线S4的信号为断开信号。发光信号线E的导通信号，使得第五晶体管T5和第六晶体管T6导通，由于第三晶体管T3保持导通状态，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
通常情况下，不同驱动晶体管T3可能因制备工艺导致阈值电压有所不同，最后导致驱动OLED的驱动电流与预计的电流存储差异，本公开实施例在数据信号线D的数据信号写入之前，使用第三初始信号线Vinit3对第三节点N3进行初始化，可以避免因驱动晶体管T3阈值电压的偏差导致施加在OLED第一极的驱动电流不同，可以提高显示效果。
在本公开实施例中，如图8所示，第二扫描信号线S2周期性的刷新，一方面，可以使用第三初始信号线Vinit3的信号对第三节点N3进行周期性的初始化，可以避免相邻像素之间因灰度差异引起迟滞偏差，减小迟滞偏差；另一方面，可以避免第三节点N3上一帧遗留的电压影响到当前驱动电流，以避免黑白切换时显示异常的发生；可以使用第二初始信号线Vinit2的信号对OLED的第一极进行周期性的初始化，实现周期性的对OLED进行复位，改善低频的闪烁问题。
在本公开实施例中，如图8a所示，刷新帧和保持帧可以为1:1的关系，即一个刷新帧对应一个保持帧，也可以如图8b所示，一个刷新帧可以对应多个保持帧。
在本公开实施例中，可以如图8a和图8b所示，为了实现低功耗显示，在保持帧阶段，第一扫描信号线S1和第三扫描信号线S3不进行刷新操作，只有第二扫描信号线S2和第四扫描信号线S4刷新。在另一些示例性实施方 式中，如图8c所示，在保持帧阶段，为了进一步降低功耗，可以只有第一扫描信号线S1刷新，第二扫描信号线S2、第三扫描信号线S3和第四扫描信号线S4均不执行刷新操作。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底(或衬底基板)上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，以八个电路单元(2个单元行4个单元列)为例，驱动电路层的制备过程可以包括如下操作。在本公开实施例中，一个电路单元可以理解为一个像素驱动电路。
(1)在玻璃载板上制备基底。在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性基底可以包括但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括在玻璃载板上叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层。第一、第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合 物软膜等材料，第一、第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，第一、第二无机材料层也称为阻挡(Barrier)层，半导体层的材料可以采用非晶硅(a-si)。在示例性实施方式中，以叠层结构PI1/Barrier1/a-si/PI2/Barrier2为例，其制备过程可以包括：先在玻璃载板上涂布一层聚酰亚胺，固化成膜后形成第一柔性材料(PI1)层；随后在第一柔性层上沉积一层阻挡薄膜，形成覆盖第一柔性材料层的第一阻挡(Barrier1)层；然后在第一阻挡层上沉积一层非晶硅薄膜，形成覆盖第一阻挡层的非晶硅(a-si)层；然后在非晶硅层上再涂布一层聚酰亚胺，固化成膜后形成第二柔性材料(PI2)层；然后在第二柔性层上沉积一层阻挡薄膜，形成覆盖第二柔性层的第二阻挡(Barrier2)层，完成基底的制备。
(2)形成遮挡层图案。在示例性实施方式中，形成遮挡层图案可以包括：在基底上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，在基底上形成遮挡层图案，如图9所示，图9为八个电路单元中遮挡层图案的平面结构图。
在示例性实施方式中，每个电路单元的遮挡层图案可以包括第一遮挡结构11、第二遮挡结构12、第三遮挡结构13和遮挡块14。遮挡块14的形状可以为矩形，矩形状的角部可以设置倒角。第一遮挡结构11可以为沿着第一方向X延伸的条形状，第一遮挡结构11设置在遮挡块14第一方向X的一侧，且与遮挡块14连接。第二遮挡结构12可以为沿着第二方向Y延伸的条形状，第二遮挡结构12设置在遮挡块14第二方向Y的一侧，且与遮挡块14连接。第三遮挡结构13可以为沿着第二方向Y延伸的折线状，第三遮挡结构13设置在遮挡块14第二方向Y的反方向的一侧，且与遮挡块14连接。
在示例性实施方式中，每个电路单元的第一遮挡结构11与第一方向X上相邻的电路单元的遮挡块14连接，使得一个电路单元行中的遮挡层连接成一体，形成相互连接的一体结构。
在示例性实施方式中，每个电路单元的第二遮挡结构12与第二方向Y上相邻的电路单元的第三遮挡结构13连接，使得一个电路单元列中的遮挡层连接成一体，形成相互连接的一体结构。
在示例性实施方式中，电路单元行和电路单元列中的遮挡层连接成一体， 可以保证显示基板中的遮挡层具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第N列的遮挡层和第N+1列的遮挡层可以相对于第一中心线镜像对称，第N+1列的遮挡层和第N+2列的遮挡层可以相对于第二中心线镜像对称，第N+2列的遮挡层和第N+3列的遮挡层可以相对于第三中心线镜像对称，第一中心线、第二中心线和第三中心线可以分别是相邻电路单元列之间沿着第二方向Y延伸的直线。
在示例性实施方式中，多个电路单元行中遮挡层的形状可以相同。
(3)形成第一半导体层图案。在示例性实施方式中，形成第一半导体层图案可以包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖遮挡层图案的第一绝缘层，以及设置在第一绝缘层上的第一半导体层图案，如图10所示，图10a为八个电路单元的平面结构图，图10b为图10a中第一半导体层的平面示意图。
在示例性实施方式中，每个电路单元的第一半导体层图案可以包括第三晶体管T3的有源层23至第八晶体管T8的有源层28，且第三晶体管T3的有源层23至第七晶体管T7的有源层27为相互连接的一体结构。
在示例性实施方式中，在第一方向X上，第四晶体管T4的有源层24、第六晶体管T6的有源层26位于第三晶体管T3的有源层23的同一侧，第五晶体管T5的有源层25位于第三晶体管T3的有源层23的另一侧；在第二方向Y上，第四晶体管T4的有源层24、第六晶体管T6的有源层26位于第三晶体管T3的有源层23的两侧，且第五晶体管T5的有源层25、第六晶体管T6的有源层26、第七晶体管T7的有源层27、第八晶体管T8的有源层28位于第三晶体管T3的有源层23的同一侧，第七晶体管T7的有源层27位于第六晶体管T6的有源层26远离第四晶体管T4的有源层24的一侧；在第一方向X上，第八晶体管T8的有源层28位于第五晶体管T5的有源层25和第七晶体管T7的有源层27之间。
在示例性实施方式中，以第M行、第N+1个电路单元为例进行说明： 在第一方向X上，第四晶体管T4的有源层24和第六晶体管T6的有源层26位于第三晶体管T3的有源层23远离第N列电路单元的一侧，第五晶体管T5的有源层25位于第三晶体管T3的有源层23远离第N+2列电路单元的一侧；在第二方向Y上，第四晶体管T4的有源层24位于第三晶体管T3的有源层23远离第M+1行电路单元的一侧，第五晶体管T5的有源层25、第六晶体管T6的有源层26、第七晶体管T7的有源层27、第八晶体管T8的有源层28位于第三晶体管T3的有源层23远离第M-1行电路单元的一侧，第七晶体管T7的有源层27位于第六晶体管T6的有源层26远离第四晶体管T4的有源层24的一侧；在第一方向X上，第八晶体管T8的有源层28位于第五晶体管T5的有源层25和第七晶体管T7的有源层27之间。
在示例性实施方式中，第三晶体管T3的有源层23的形状可以呈倒“Ω”形，第四晶体管T4的有源层24至第八晶体管T8的有源层28的形状可以呈“I”字形。
在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第三晶体管T3的有源层23的第一区23-1可以同时作为第五晶体管T5的有源层25的第二区25-2，第三晶体管T3的有源层23的第二区23-12可以同时作为第四晶体管T4的有源层24的第二区24-2和第六晶体管T6的有源层26的第一区26-1，第六晶体管T6的有源层26的第二区26-2可以同时作为第七晶体管T7的有源层27的第二区27-2，第八晶体管T8的有源层28的第一区28-1和第二区28-2可以单独设置，第四晶体管T4的有源层24的第一区24-1、第五晶体管T5的有源层25的第一区25-1和第七晶体管T7的有源层27的第一区27-1可以单独设置。
在示例性实施方式中，第三晶体管T3的有源层23在基底上的正投影与遮挡块14在基底上的正投影至少部分重叠。在示例性实施方式中，第三晶体管T3的有源层23的沟道区在基底上的正投影位于遮挡块14在基底上的正投影的范围之内。
在示例性实施方式中，第一半导体层可以采用多晶硅(p-Si)，即第三晶体管T3至第八晶体管T8可以为LTPS薄膜晶体管。在示例性实施方式中， 通过图案化工艺对第一半导体薄膜进行图案化，可以包括：先在第一绝缘薄膜上形成非晶硅(a-si)薄膜，对非晶硅薄膜进行脱氢处理，对脱氢处理后的非晶硅薄膜进行结晶处理，形成多晶硅薄膜。随后，对多晶硅薄膜进行图案化，形成第一半导体层图案。
(4)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖第一半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图11a和图11b所示，图11b为图11a中第一导电层的平面示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。
在示例性实施方式中，第一导电层图案可以至少包括：第二扫描信号线31(即上述第二扫描信号线S2)、发光控制线32、存储电容的第一极板33、第四扫描信号线34和第一初始信号线35，第二扫描信号线31、发光控制线32、第四扫描信号线34和第一初始信号线35的主体部分可以沿着第一方向X延伸，在同一个电路单元中，第二扫描信号线31、发光控制线32、存储电容的第一极板33、第四扫描信号线34和第一初始信号线35沿第二方向Y的反方向排布。
在示例性实施方式中，在第二方向Y上，第二扫描信号线31、发光控制线32位于存储电容的第一极板33的一侧，第四扫描信号线34和第一初始信号线35位于存储电容的第一极板33的另一侧，发光控制线32位于存储电容的第一极板33和第二扫描信号线31之间，第四扫描信号线34位于存储电容的第一极板33和第一初始信号线35之间。
以第M行、第N列电路单元为例进行说明：在第二方向Y上，第二扫描信号线31和发光控制线32可以位于本电路单元中存储电容的第一极板33靠近第M+1行电路单元的一侧，第二扫描信号线31可以位于发光控制线32远离存储电容的第一极板33的一侧；第四扫描信号线34和第一初始信号线35可以位于本电路单元存储电容的第一极板33远离第M+1行电路单元的一侧，第一初始信号线35可以位于第四扫描信号线34远离存储电容的第一极板33的一侧。
在示例性实施方式中，第一极板33可以位于发光控制线32和第四扫描信号线34之间，第一极板33可以为矩形状，矩形状的角部可以设置倒角，第一极板33在基底上的正投影与第三晶体管T3的有源层在基底上的正投影存在重叠区域。在示例性实施例中，第一极板33可以同时作为存储电容的一个极板和第三晶体管T3的控制极。
在示例性实施方式中，第四扫描信号线34与第四晶体管T4的有源层相重叠的区域作为第四晶体管T4的控制极，发光控制线32与第五晶体管T5的有源层相重叠的区域作为第五晶体管T5的控制极，发光控制线32与第六晶体管T6的有源层相重叠的区域作为第六晶体管T6的控制极，第二扫描信号线31与第七晶体管T7的有源层相重叠的区域作为第七晶体管T7的控制极，第二扫描信号线31与第八晶体管T8的有源层相重叠的区域作为第八晶体管T8的控制极。
在示例性实施方式中，第二扫描信号线31、发光控制线32、第四扫描信号线34和第一初始信号线35可以为等宽度设计，或者可以为非等宽度设计，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容。
在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第三晶体管T3至第八晶体管T8的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第三晶体管T3的有源层23至第八晶体管T8的有源层28的第一区和第二区均被导体化。
(5)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图12a至图12b所示，图12a为八个电路单元的平面结构图，图12b为图12a中第二导电层的平面示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。
在示例性实施方式中，第二导电层图案至少包括：第一遮挡线41、第二遮挡线42和存储电容的第二极板43，第一遮挡线41、第二遮挡线42的主体 部分可以沿着第一方向X延伸。存储电容的第二极板43作为存储电容的另一个极板。在第二方向Y上，第二遮挡线42位于第一遮挡线41和第二极板44之间，例如，第一遮挡线41、第二遮挡线42、存储电容的第二极板43沿第二方向Y依次排布。
在示例性实施方式中，第一遮挡线41配置为作为第一晶体管T1的遮挡层，遮挡第一晶体管T1的沟道，第二遮挡线42配置为作为第二晶体管T2的遮挡层，遮挡第二晶体管T2的沟道，保证氧化物第一晶体管T1和氧化物第二晶体管T2的电学性能。
在示例性实施方式中，第二极板43的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板43在基底上的正投影与第一极板33在基底上的正投影存在重叠区域，第一极板33和第二极板43构成像素驱动电路的存储电容。第二极板43上设置有开口44，开口44可以位于第二极板43的中部。开口44可以为矩形，使第二极板43形成环形结构。开口44暴露出覆盖第一极板33的第三绝缘层，且第一极板33在基底上的正投影包含开口44在基底上的正投影。在示例性实施例中，开口44配置为容置后续形成的第一过孔，第一过孔位于开口44内并暴露出第一极板33，使后续形成的第一晶体管T1的第二极与第一极板33连接。
(6)形成第二半导体层图案。在示例性实施方式中，形成第二半导体层图案可以包括：在形成前述图案的基底上，依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成覆盖基底的第四绝缘层，以及设置在第四绝缘层上的第二半导体层图案，如图13a至图13b所示，图13a为八个电路单元的平面结构图，图13b为图13a中第二半导体层的平面示意图。
在示例性实施方式中，每个电路单元中的第二半导体层图案至少包括：第一晶体管T1的有源层21和第二晶体管T2的有源层22，且第一晶体管T1的有源层21和第二晶体管T2的有源层22为相互连接的一体结构。
在示例性实施方式中，第一晶体管T1的有源层21和第二晶体管T2的有源层22的形状可以呈“I”字形，第一晶体管T1的有源层21的第二区21-2可以作为第二晶体管T2的有源层22的第一区22-1，第一晶体管T1的有源 层21的第一区21-1和第二有源层22的第二区22-2可以单独设置。
在示例性实施方式中，第N列的第二半导体层和第N+1列的第二半导体层可以相对于第一中心线镜像对称，第N+1列的第二半导体层和第N+2列的第二半导体层可以相对于第二中心线镜像对称，第N+2列的第二半导体层和第N+3列的第二半导体层可以相对于第三中心线镜像对称。
在示例性实施方式中，多个电路单元行中第二半导体层的形状可以相同。
在示例性实施方式中，在显示基板所在平面内，在第一方向X上，第一晶体管T1的有源层21和第二晶体管T2的有源层22位于第三晶体管T3的有源层23远离第四晶体管T4的有源层24的一侧；在第二方向Y上，第一晶体管T1的有源层21和第二晶体管T2的有源层22位于第三晶体管T3的有源层23远离第五晶体管T5的有源层25的一侧，第一晶体管T1的有源层21位于第二晶体管T2的有源层22远离第三晶体管T3的有源层23的一侧。
在示例性实施方式中，第二半导体层可以采用氧化物，即第一晶体管T1和第二晶体管T2为氧化物薄膜晶体管。在示例性实施方式中，氧化物可以是如下任意一种或多种：铟镓锌氧化物(InGaZnO)、铟镓锌氮氧化物(InGaZnON)、氧化锌(ZnO)、氮氧化锌(ZnON)、锌锡氧化物(ZnSnO)、镉锡氧化物(CdSnO)、镓锡氧化物(GaSnO)、钛锡氧化物(TiSnO)、铜铝氧化物(CuAlO)、锶铜氧化物(SrCuO)、镧铜氧硫氧化物(LaCuOS)、氮化镓(GaN)、铟镓氮化物(InGaN)、铝镓氮化物(AlGaN)和铟镓铝氮化物(InGaAlN)。在一些可能的实现方式中，第二半导体薄膜可以采用氧化铟镓锌(IGZO)，氧化铟镓锌(IGZO)的电子迁移率高于非晶硅。由于IGZO TFT的漏电流相对较小，第一晶体管T1和第二晶体管T2均采用N型晶体管，可以避免第二节点N2在发光阶段漏电。
(7)形成第三导电层图案。在示例性实施方式中，形成第三导电层图案可以包括：在形成前述图案的基底上，依次沉积第五绝缘薄膜和第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成覆盖第二半导体层的第五绝缘层，以及设置在第五绝缘层上的第三导电层图案，如图14a至图14b所示，图14a为八个电路单元的平面结构图，图14b为图14a中第三导电层的平面示意图。在示例性实施方式中，第三导电层可以称为第三栅金属 (GATE3)层。
在示例性实施方式中，第三导电层图案至少包括：第一扫描信号线51(即上述第一扫描信号线S1)、第三扫描信号线52(即上述第三扫描信号线S3)和第二初始信号线53，第一扫描信号线51、第三扫描信号线52和第二初始信号线53的主体部分可以沿着第一方向X延伸，在第二方向Y上，第三扫描信号线52位于第一扫描信号线51和第二初始信号线53之间。在示例性方式中，第一扫描信号线51、第三扫描信号线52和第二初始信号线53沿第二方向Y依次排布。
在示例性实施方式中，第一扫描信号线51与第一晶体管T1的有源层21相重叠的区域作为第一晶体管T1的控制极，第三扫描信号线52与第二晶体管T2的有源层22相重叠的区域作为第二晶体管T2的控制极。
在示例性实施方式中，第一遮挡线41与第一扫描信号线51的信号可以相同，即两者连接相同的信号源，使得第一遮挡线41可以作为第一晶体管T1的底栅电极(即底控制极)，形成双栅结构的第一晶体管T1。
在示例性实施方式中，第二遮挡线42与第三扫描信号线52的信号可以相同，即两者连接相同的信号源，使得第二遮挡线42可以作为第二晶体管T2的底栅电极(即底控制极)，形成双栅结构的第二晶体管T2。
(8)形成第六绝缘层图案。在示例性实施例中，形成第六绝缘层图案可以包括：在形成前述图案的基底上，沉积第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第三导电层的第六绝缘层，第六绝缘层上设置有多个过孔，如图15所示，图15为八个电路单元的平面结构图。
在示例性实施方式中，每个电路单元中的多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10、第十一过孔V11、第十二过孔V12第十三过孔V13、第十四过孔V14和第十五过孔V15。
在示例性实施方式中，第一过孔V1在基底上的正投影位于第一晶体管T1的有源层21在基底上的正投影的范围之内，第一过孔V1内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第一晶体管T1的有源层21的第一区21-1 的表面。第一过孔V1配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一晶体管T1的有源层21连接。
在示例性实施方式中，第二过孔V2在基底上的正投影位于第二晶体管T2的有源层22在基底上的正投影的范围之内，第二过孔V2内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二晶体管T2的有源层22的第二区22-2的表面。第二过孔V2配置为使后续形成的第二晶体管T2的第二极通过该过孔与第二晶体管T2的有源层22连接。
在示例性实施方式中，第三过孔V3在基底上的正投影位于第二晶体管T2的有源层22在基底上的正投影的范围之内，第三过孔V3内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二晶体管T2的有源层22的第一区22-1(也是第一晶体管T1的有源层21第二区21-2)的表面。第三过孔V3配置为使后续形成的第一晶体管T1的第二极通过该过孔与第一晶体管T1的有源层21，以及使后续形成的第二晶体管T2的第一极通过该过孔与第二晶体管T2的有源层22连接。
在示例性实施方式中，第四过孔V4在基底上的正投影位于第三晶体管T3的有源层23在基底上的正投影的范围之内，第四过孔V4内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三晶体管T3的有源层23的第二区23-2(也是第六晶体管T6的有源层26的第一区26-1、第四晶体管T4的有源层24的第二区24-1)的表面。第四过孔V4配置为使后续形成的第三晶体管T3的第二极通过该过孔与第三晶体管T3的有源层23连接，使后续形成的第四晶体管T4的第二极通过该过孔与第四晶体管T4的有源层24连接，以及使后续形成的第六晶体管T6的第一极通过该过孔与第六晶体管T6的有源层26连接。
在示例性实施方式中，第五过孔V5在基底上的正投影位于第四晶体管T4的有源层24在基底上的正投影的范围之内，第五过孔V5内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四晶体管T4的有源层24的第一区24-1的表面。第五过孔V5配置为使后续形成的第四晶体管T4的第一极通过该过孔与第四晶体管T4的有源层24连接。
在示例性实施方式中，第六过孔V6在基底上的正投影位于第五晶体管T5的有源层25在基底上的正投影的范围之内，第六过孔V6内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五晶体管T5的有源层25的第一区25-1的表面。第六过孔V6配置为使后续形成的第五晶体管T5的第一极通过该过孔与第五晶体管T5的有源层25连接。
在示例性实施方式中，第七过孔V7在基底上的正投影位于第五晶体管T5的有源层25在基底上的正投影的范围之内，第七过孔V7内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五晶体管T5的有源层25的第二区25-2(也是第三晶体管T3的有源层23的第一区23-1)的表面。第七过孔V7配置为使后续形成的第五晶体管T5的第二极通过该过孔与第五晶体管T5的有源层25连接，以及使后续形成的第三晶体管T3的第一极通过该过孔与第三晶体管T3的有源层23连接。
在示例性实施方式中，第八过孔V8在基底上的正投影位于第六晶体管T6的有源层26在基底上的正投影的范围之内，第八过孔V8内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六晶体管T6的有源层26的第二区26-2(也是第七晶体管T7的有源层27的第二区27-2)的表面。第八过孔V8配置为使后续形成的第六晶体管T6的第二极通过该过孔与第六晶体管T6的有源层26连接，以及使后续形成的第七晶体管T7的第二极通过该过孔与第七晶体管T7的有源层27连接。
在示例性实施方式中，第九过孔V9在基底上的正投影位于第七晶体管T7的有源层27在基底上的正投影的范围之内，第九过孔V9内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七晶体管T7的有源层27的第一区27-1的表面。第九过孔V9配置为使后续形成的第七晶体管T7的第一极通过该过孔与第七晶体管T7的有源层27连接。
在示例性实施方式中，第十过孔V10在基底上的正投影位于第八晶体管T8的有源层28在基底上的正投影的范围之内，第十过孔V10内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出 第八晶体管T8的有源层28的第一区28-1的表面。第十过孔V10配置为使后续形成的第三初始信号线通过该过孔与第八晶体管T8的有源层28的有源层28连接。
在示例性实施方式中，第十一过孔V11在基底上的正投影位于第八晶体管T8的有源层28在基底上的正投影的范围之内，第十一过孔V11内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第八晶体管T8的有源层28的第二区28-2的表面。第十一过孔V11配置为使后续形成的第八晶体管T8的第二极通过该过孔与第八晶体管T8的有源层28连接。
在示例性实施方式中，第十二过孔V12在基底上的正投影位于开口44在基底上的正投影的范围之内，第十二过孔V12内的第六绝缘层、第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板33的表面。第十二过孔V12配置为使后续形成的第一晶体管T1的第二极通过该过孔与第一极板33连接。
在示例性实施方式中，第十三过孔V13位于第二极板43在基底上的正投影的范围之内，第十三过孔V13内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第二极板43的表面。第十三过孔V13配置为使后续形成的第九连接电极通过该过孔与第二极板43连接。在示例性实施例中，作为电源过孔的第十三过孔V13可以包括多个，多个第十三过孔V13可以沿着第二方向Y或第一方向X依次排列，以增加第一电源线与第二极板43的连接可靠性。
在示例性实施方式中，第十四过孔V14在基底上的正投影位于第一初始信号线35在基底上的正投影的范围之内，第十四过孔V14内的第六绝缘层、第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一初始信号线35的表面。第十四过孔V14配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一初始信号线35连接。
在示例性实施方式中，第十五过孔V15在基底上的正投影位于第二初始信号线53在基底上的正投影的范围之内，第十五过孔V15内的第六绝缘层被刻蚀掉，暴露出第二初始信号线53的表面。第十五过孔V15配置为使后 续形成的第七晶体管T7的第一极通过该过孔与第一初始信号线35连接。
(9)形成第四导电层图案。在示例性实施例中，形成第四导电层可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第六绝缘层上的第四导电层，如图16a至图16b所示，图16a为八个电路单元的平面结构图，图16b为图16a中第四导电层的平面示意图。在示例性实施方式中，第四导电层可以称为第一源漏金属(SD1)层。
在示例性实施方式中，第四导电层至少包括：第一连接电极61、第二连接电极62、第三连接电极63、第四连接电极64、第五连接电极65、第六连接电极66、第七连接电极67、第八连接电极68、第九连接电极69和第三初始信号线610(即上述第三初始信号线vinit3)。
在示例性实施方式中，第一连接电极61为主体部分沿着第二方向Y延伸的折线形，其第一端通过第三过孔V3与第一晶体管T1的有源层21的第二区21-2(也是第二晶体管T2的有源层22的第一区22-1)连接，其第二端通过第十二过孔V12与第一极板33连接，使第一极板33、第一晶体管T1的第二极和第二晶体管T2的第一极具有相同的电位。在示例性实施例中，第一连接电极61可以作为第一晶体管T1的第二极和第二晶体管T2的第一极。
在示例性实施方式中，第二连接电极62的第一端通过第十四过孔V14与第一初始信号线35连接，其第二端通过第一过孔V1与第一晶体管T1的有源层21的第一区21-1连接，使第一初始信号线35传输的初始电压写入第一晶体管T1。在示例性实施例中，第二连接电极62可以作为第一晶体管T1的第一极。
在示例性实施方式中，第N列的第二连接电极62和第N-1列的第二连接电极62相互连接，第N+1列的第二连接电极62和第N+2列的第二连接电极62相互连接，第N+3列的第二连接电极62和第N+4列的第二连接电极62相互连接。在示例性实施方式中，由于每个电路单元中的第一初始信号线35与第一初始信号线35连接，通过将相邻电路单元的第二连接电极62形成相互连接的一体结构，可以保证相邻电路单元的第二连接电极62具有相 同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第三连接电极63的一端通过第二过孔V2与第二晶体管T2的有源层22的第二区22-2连接，第三连接电极63的另一端通过第七过孔V7与第三晶体管T3有源层21的第一区23-1(也是第五晶体管T5的有源层25的第二区25-2)连接。在示例性实施例中，第三连接电极63可以同时作为第二晶体管T2的第二极、第三晶体管T3的第一极和第五晶体管T5的第二极，使第二晶体管T2的第二极、第三晶体管T3的第一极和第五晶体管T5的第二极具有相同的电位。
在示例性实施方式中，第四连接电极64通过第五过孔V5与第四晶体管T4的有源层24的第一区24-1连接。在示例性实施例中，第四连接电极64可以作为第四晶体管T4的第一极，配置为与后续形成的数据信号线连接。
在示例性实施方式中，第五连接电极65的第一端通过第四过孔V4与第四晶体管T4的有源层24的第二区24-2(也是第三晶体管T3的有源层23的第二区22-2，以及第六晶体管T6的有源层26的第一区26-1)连接；第五连接电极65的第二端通过第十一过孔V11与第八晶体管T8的有源层28的第二区28-2连接。在示例性实施例中，第五连接电极65可以同时作为第四晶体管T4的第二极、第三晶体管T3的第二极、第六晶体管T6的第一极和第八晶体管T8的第二极，使第四晶体管T4的第二极、第三晶体管T3的第二极、第六晶体管T6的第一极和第八晶体管T8的第二极具有相同的电位。
在示例性实施方式中，第六连接电极66通过第六过孔V6与第五晶体管T5的有源层25的第一区25-1连接。在示例性实施例中，第六连接电极66可以作为第五晶体管T5的第一极，配置为与后续形成的第一电源线连接。
在示例性实施方式中，每个电路单元行中，第N列的第六连接电极66和第N-1列的第六连接电极66相互连接，第N+1列的第六连接电极66和第N+2列的第六连接电极66相互连接，第N+3列的第六连接电极66和第N+4列的第六连接电极66相互连接。在示例性实施方式中，由于每个电路单元中的第六连接电极66与后续形成的第一电源线连接，通过将相邻电路单元的第六连接电极66形成相互连接的一体结构，可以保证相邻电路单元的第六连接 电极66具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第七连接电极67通过第八过孔V8与第六晶体管T6的有源层26的第二区26-2(也是第七晶体管T7的有源层27的第二区27-2)连接。在示例性实施例中，第七连接电极67可以作为第六晶体管T6的第二极和第七晶体管T7的第二极，第六连接电极66配置为与后续形成的阳极连接电极连接。
在示例性实施方式中，第八连接电极68可以为主体部分沿着第一方向X延伸的条形状，第八连接电极68通过第九过孔V9与第七晶体管T7的有源层27的第一区27-1连接，通过一电路单元行中的第十五过孔V15与该电路单元行中的第二初始信号线53连接。在示例性实施例中第八连接电极68可以作为第七晶体管T7的第一极，第八连接电极68配置为与第二初始信号线53和第七晶体管T7的有源层27连接。
在示例性实施方式中，每个电路单元行中，第N列和第N+1列共用同一个第八连接电极68，第N+2列和第N+3列共用同一个第八连接电极68。在示例性实施方式中，由于每个电路单元中的第八连接电极68与第二初始信号线53连接，通过将相邻电路单元共用同一个第八连接电极68形成相互连接的一体结构，可以保证相邻电路单元的第八连接电极68具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第九连接电极69可以为主体部分沿着第一方向X延伸的折线状，第九连接电极69可以通过第十三过孔V13与第二极板43连接，第九连接电极69可以作为第二极板43的连接电极。在示例性实施例中，第九连接电极69可以配置为与后续形成的第一电源线连接。
在示例性实施方式中，每个电路单元行中，第N列的第九连接电极69和第N+1列的第九连接电极69相互连接，第N+2列的第九连接电极69和第N+3列的第九连接电极69相互连接。在示例性实施方式中，由于每个电路单元中的第九连接电极69与后续形成的第一电源线连接，通过将相邻电路单元的第九连接电极69形成相互连接的一体结构，可以保证相邻电路单元的 第九连接电极69具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第三初始信号线610可以为主体部分沿着第一方向X延伸的折线状，第三初始信号线610通过一电路单元行中的多个第十过孔V10与多个第八晶体管T8的有源层28的第一区28-1连接，将初始电压写入一电路单元行中多个第八晶体管T8。在示例性实施例中，由于第三初始信号线610与一个电路单元行中所有的第八晶体管T8的有源层28的第一区28-1连接，可以保证一个电路单元行中所有的第八晶体管T8的第一极具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。在示例性实施例中第三初始信号线610可以作为第八晶体管T8的第一极。
(10)形成第七绝缘层和第一平坦层图案。在示例性实施例中，形成第七绝缘层和第一平坦层图案可以包括：在形成前述图案的基底上，先沉积第七绝缘薄膜，然后涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜和第七绝缘薄膜进行图案化，形成覆盖第四导电层图案的第七绝缘层以及设置在第七绝缘层上的第一平坦层，第七绝缘层和第一平坦层上设置有多个过孔，如图17所示，为八个电路单元的平面结构图。
在示例性实施方式中，每个电路单元中的多个过孔至少包括：第十六过孔V16、第十七过孔V17、第十八过孔V18和第十九过孔V19。
在示例性实施方式中，第十六过孔V16在基底上的正投影位于第四连接电极64在基底上的正投影的范围之内，第十六过孔V16内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第四连接电极64的表面。第十六过孔V16配置为使后续形成的数据信号线通过该过孔与第四连接电极64连接。
在示例性实施方式中，第十七过孔V17在基底上的正投影位于第九连接电极69在基底上的正投影的范围之内，第十七过孔V17内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第九连接电极69的表面。第十七过孔V17配置为使后续形成的第一电源线通过该过孔与第九连接电极69连接。
在示例性实施方式中，第十八过孔V18在基底上的正投影位于第七连接电极67在基底上的正投影的范围之内，第十八过孔V18内的第一平坦层和 第七绝缘层被刻蚀掉，暴露出第七连接电极67的表面。第十八过孔V18配置为使后续形成的阳极连接电极通过该过孔与第七连接电极67连接。
在示例性实施方式中，第十九过孔V19在基底上的正投影位于第六连接电极66在基底上的正投影的范围之内，第十九过孔V19内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第六连接电极66的表面。第十九过孔V19配置为使后续形成的第一电源线通过该过孔与第六连接电极66连接。
(11)形成第五导电层图案。在示例性实施例中，形成第五导电层可以包括：在形成前述图案的基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第一平坦层上的第五导电层，如图18a至图18b所示，图18a为八个电路单元的平面结构图，图18b为图18a中第五导电层的平面示意图。在示例性实施方式中，第五导电层可以称为第二源漏金属(SD2)层。
在示例性实施例中，第五导电层至少包括：数据信号线71(即上述数据信号线D)、第一电源线72和阳极连接电极73。
在示例性实施例中，数据信号线71为主体部分沿着第二方向Y延伸的折线形，数据信号线71通过第十六过孔V16与第四连接电极64连接。由于第四连接电极64通过过孔与第四晶体管T4的有源层24的第一区24-1连接，因而实现了数据信号线71与第四晶体管T4的第一极的连接，将数据信号写入第四晶体管T4。
在示例性实施例中，第一电源线72为主体部分沿着第二方向Y延伸的折线形，第一电源线72通过第十七过孔V17与第九连接电极69连接，第一电源线72通过第十九过孔V19与第六连接电极66连接。由于第九连接电极69通过过孔与第二极板43连接，因而实现了第一电源线72与第二极板43的连接，将电源信号写入第二极板43。由于第六连接电极66通过过孔与第五晶体管T5的有源层25的第一区25-1连接，因而实现了第一电源线72与第五晶体管T5的第一极的连接，将电源信号写入第五晶体管T5
在示例性实施例中，阳极连接电极73通过第十八过孔V18与第七连接电极67连接。由于第七连接电极67通过过孔与第六晶体管T6的有源层26的第二区26-2(也是第七晶体管T7的有源层27的第二区27-2)连接，因而 实现了阳极连接电极73与第六晶体管T6的第二极和第七晶体管T7的第二极的连接。
至此，在基底上制备完成驱动电路层。在示例性实施方式中，在垂直于显示基板的平面内，所述驱动电路层可以包括在基底上依次设置的遮挡层、第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层。
在示例性实施方式中，驱动电路层可以包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第七绝缘层和第一平坦层，第一绝缘层设置在遮挡层与第一半导体层之间，第二绝缘层设置在第一半导体层和第一导电层之间，第三绝缘层设置在第一导电层与第二导电层之间，第四绝缘层设置在第二导电层与第二半导体层之间，第五绝缘层设置在第二半导体层与第三导电层之间，第六绝缘层设置在第三导电层与第四导电层之间，第七绝缘层和第一平坦层设置在第四导电层与第五导电层之间。
在示例性实施例中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。形成第二平坦层图案，第二平坦层上至少设置有阳极过孔。形成阳极图案，阳极通过阳极过孔与阳极连接电极连接。阳极像素定义层，像素定义层上设置有像素开口，像素开口暴露出阳极。采用蒸镀或喷墨打印工艺形成有机发光层，在有机发光层上形成阴极。形成封装层，封装层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。
在示例性实施方式中，遮挡层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层和第七绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝 缘层可以称为缓冲(Buffer)层，用于提高基底的抗水氧能力，第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以称为栅绝缘(GI)层，第六绝缘层可以称为层间绝缘(ILD)层，第七绝缘层可以称为钝化(PVX)层。
本公开实施例前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开实施例显示基板可以应用于具有像素驱动电路的其它显示装置中，如量子点显示等，本公开在此不做限定。
本公开还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
本公开还提供了一种显示基板的工作方法，所述显示基板包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着所述初始信号线和所述扫描信号线延伸方向依次设置的多个子像素；所述初始信号线包括第三初始信号线，所述扫描信号线包括第二扫描信号线，至少一个子像素包括像素驱动电路，所述像素驱动电路至少包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管；在至少一个像素行中，所述第八晶体管与所述第三初始信号线、所述第二扫描信号线和所述驱动晶体管的第二极连接；所述工作方法包括：
所述第八晶体管在所述第二扫描信号线的控制下将所述第三初始信号线的初始信号提供至所述驱动晶体管的第二极。
本公开实施例提供的基板及其工作方法、显示装置，显示基板包括第三初始信号线、第二扫描信号线和多个子像素，至少一个子像素包括像素驱动电路，像素驱动电包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管，第八晶体管与第三初始信号线、第二扫描信号线和驱动晶体管的第二极连接，设置为在第二扫描信号线的控制下将第三初始信号线的初始信号提供至驱动晶体管的第二极。本公开实施例提供的方案，作为初始化晶体管的第八晶体管在第二扫描信号线的控制下将第三初始信号的初始信号提供至驱动晶体管的第二极，可以克服在黑白切换的情况下出现显示异常，以及改善相邻像素之间灰度差异引起的迟滞偏差，减小迟滞偏差。
本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本公开实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本公开实施例所揭露的实施方式如上，但的内容仅为便于理解本公开实施例而采用的实施方式，并非用以限定本公开实施例。任何本公开实施例所属领域内的技术人员，在不脱离本公开实施例所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开实施例的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (25)
- 一种显示基板，包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着所述初始信号线和所述扫描信号线延伸方向依次设置的多个子像素；所述初始信号线包括第三初始信号线，所述扫描信号线包括第二扫描信号线，至少一个子像素包括像素驱动电路，所述像素驱动电路至少包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管；至少一个像素行中，所述第八晶体管与所述第三初始信号线、所述第二扫描信号线和所述驱动晶体管的第二极连接，设置为在所述第二扫描信号线的控制下将所述第三初始信号线的初始信号提供至所述驱动晶体管的第二极。
- 根据权利要求1所述的显示基板，其中，相邻两行第三初始信号线提供的初始信号不同，位于同一行的子像素发射相同颜色的光，相邻两行的子像素发射不同颜色的光。
- 根据权利要求1所述的显示基板，其中，所述显示基板还包括与所述多个像素驱动电路对应的多个发光元件、第一扫描信号线、第三扫描信号线、第四扫描信号线、第一初始信号线、第二初始信号线、第一电源线、发光控制线和数据信号线；所述像素驱动电路设置为驱动所述发光元件发光，所述像素驱动电路包括第一复位子电路、第二复位子电路、第三复位子电路、写入子电路、补偿子电路、驱动子电路和发光子电路；所述第一复位子电路，分别与第一初始信号线、第二节点、第一扫描信号线连接，设置为在所述第一扫描信号线的控制下将第一初始信号线的初始信号写入所述第二节点；所述第二复位子电路，分别与第二初始信号线、第二扫描信号线和发光元件的第一极连接，设置为在所述第二扫描信号线的控制下将第二初始信号线的初始信号写入所述发光元件的第一极；所述第三复位子电路，分别与第三初始信号线、第三节点和第二扫描信号线连接，设置为在所述第三扫描信号线的控制下将所述第三初始信号线的 初始信号写入第三节点；所述写入子电路，分别与所述第四扫描信号线、所述数据信号线和所述第三节点连接，设置为在所述第四扫描信号线的控制下将所述数据信号线的数据信号写入所述第三节点；所述补偿子电路，分别与第一电源线、第三扫描信号线、第一节点和第二节点连接，设置为在第三扫描信号线的控制下，向第二节点提供第一节点的信号，直至第二节点的信号满足阈值条件；所述驱动子电路，分别与第一节点、第二节点和第三节点连接，设置为根据第一节点和第二节点的信号，向第三节点提供驱动电流；所述发光子电路，分别与第一电源线、第一节点、第三节点、发光控制线和发光元件的第一极连接，设置为在发光控制线的控制下，将第一电源线的信号写入第一节点，将第三节点的信号写入发光元件的第一极。
- 根据权利要求3所述的显示基板，所述第一复位子电路包括第一晶体管，所述第二复位子电路包括所述第八晶体管，所述第三复位子电路包括第七晶体管；所述第一晶体管的控制极与第一扫描信号线连接，所述第一晶体管的第一极与所述第一初始信号线连接，所述第一晶体管的第二极与所述第二节点连接；所述第八晶体管的控制极与所述第二扫描信号线连接，所述第八晶体管的第一极与所述第三初始信号线连接，所述第八晶体管的第二极与第三节点连接；所述第七晶体管的控制极与所述第二扫描信号线连接，所述第七晶体管的第一极与所述第二初始信号线连，所述第七晶体管的第二极与所述发光元件的第一极连接。
- 根据权利要求3所述的显示基板，其中，所述写入子电路包括第四晶体管；所述第四晶体管的控制极与第四扫描信号线连接，所述第四晶体管的第一极与数据信号线连接，所述第四晶体管的第二极与第三节点连接。
- 根据权利要求3所述的显示基板，其中，所述补偿子电路包括第二晶体管和存储电容；所述第二晶体管的控制极与第三扫描信号线连接，所述第二晶体管的第一极与第二节点连接，所述第二晶体管的第二极与第一节点连接；所述存储电容的第一极板与第二节点连接，所述存储电容的第二极板与第一电源线连接。
- 根据权利要求3所述的显示基板，其中，所述驱动子电路包括所述第三晶体管；所述第三晶体管的控制极与第二节点连接，所述第三晶体管的第一极与第一节点连接，所述第三晶体管的第二极与第三节点连接。
- 根据权利要求3所述的显示面板，其特征在于，所述发光子电路包括第五晶体管和第六晶体管；所述第五晶体管的控制极与发光控制线连接，所述第五晶体管的第一极与第一电源线连接，所述第五晶体管的第二极与第一节点连接；所述第六晶体管的控制极与发光控制线连接，所述第六晶体管的第一极与第三节点连接，所述第六晶体管的第二极与发光元件的第一极连接。
- 根据权利要求3所述的显示面板，其特征在于，所述第一复位子电路包括第一晶体管，所述第二复位子电路包括所述第八晶体管，所述第三复位子电路包括第七晶体管，所述写入子电路包括第四晶体管，所述补偿子电路包括第二晶体管和存储电容，所述驱动子电路包括所述第三晶体管，所述发光子电路包括第五晶体管和第六晶体管；所述第一晶体管的控制极与第一扫描信号线连接，所述第一晶体管的第一极与所述第一初始信号线连接，所述第一晶体管的第二极与所述第二节点连接；所述第二晶体管的控制极与第三扫描信号线连接，所述第二晶体管的第一极与第二节点连接，所述第二晶体管的第二极与第一节点连接；所述第三晶体管的控制极与第二节点连接，所述第三晶体管的第一极与 第一节点连接，所述第三晶体管的第二极与第三节点连接；所述第四晶体管的控制极与第四扫描信号线连接，所述第四晶体管的第一极与数据信号线连接，所述第四晶体管的第二极与第三节点连接；所述第五晶体管的控制极与发光控制线连接，所述第五晶体管的第一极与第一电源线连接，所述第五晶体管的第二极与第一节点连接；所述第六晶体管的控制极与发光控制线连接，所述第六晶体管的第一极与第三节点连接，所述第六晶体管的第二极与发光元件的第一极连接；所述第七晶体管的控制极与所述第二扫描信号线连接，所述第七晶体管的第一极与所述第二初始信号线连，所述第七晶体管的第二极与所述发光元件的第一极连接；所述第八晶体管的控制极与所述第二扫描信号线连接，所述第八晶体管的第一极与所述第三初始信号线连接，所述第八晶体管的第二极与第三节点连接；所述存储电容的第一极板与第二节点连接，所述存储电容的第二极板与第一电源线连接。
- 根据权利要求9所述的显示面板，其特征在于，所述第一晶体管和所述第二晶体管为氧化物晶体管，所述第三晶体管至第八晶体管为低温多晶硅晶体管。
- 根据权利要求1至10任一项所述的显示基板，其中，在垂直于显示基板的平面内，所述显示基板包括基底以及依次叠设在所述基底上的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；所述第一半导体层包括多个低温多晶硅晶体管的有源层；所述第一导电层包括多个多晶硅晶体管的控制极和存储电容的第一极板；所述第二导电层包括存储电容的第二极板；所述第二半导体层包括多个氧化物晶体管的有源层；所述第三导电层包括多个氧化物晶体管的控制极；所述第四导电层包括多个多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极、所述第三初始信号线；所述第五导电层包括数据信号线和第一电源线。
- 根据权利要求9至10任一项所述的显示基板，其中，在垂直于显示基板的平面内，所述显示基板包括基底以及依次叠设在所述基底上的遮挡层、第一绝缘层、第一半导体层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第二半导体层、第五绝缘层、第三导电层、第六绝缘层、第四导电层、第七绝缘层、第一平坦层和第五导电层；所述第一半导体层包括第三晶体管至第八晶体管的有源层；所述第一导电层包括第三晶体管至第八晶体管的控制极、存储电容的第一极板和第一初始信号线；所述第二导电层包括存储电容的第二极板；所述第二半导体包括第一晶体管和第二晶体管的有源层；所述第三导电层包括第一扫描信号线、第三扫描信号线和第二初始信号线；所述第四导电层包括第一晶体管至第八晶体管的第一极和第二极、第二极板的连接电极、所述第三初始信号线；所述第五导电层包括数据信号线、第一电源线和发光元件的阳极连接电极。
- 根据权利要求12所述的显示基板，其中，所述遮挡层包括第一遮挡结构、第二遮挡结构、第三遮挡结构和遮挡块；在所述显示基板所在平面内，所述第一遮挡结构为沿着第一方向延伸的条形状，所述第一遮挡结构设置在所述遮挡块第一方向的一侧，且与所述遮挡块连接；所述第二遮挡结构为沿着第二方向延伸的条形状，所述第二遮挡结构设置在所述遮挡块第二方向的一侧，且与所述遮挡块连接；所述第三遮挡结构为沿着第二方向延伸的折线状，所述第三遮挡结构设置在所述遮挡块第二方向Y的反方向的一侧，且与所述遮挡块连接；所述第三晶体管的有源层的沟道区在基底上的正投影位于所述遮挡块在基底上的正投影的范围之内。
- 根据权利要求13所述的显示基板，其中，每个像素驱动电路的第一遮挡结构与第一方向上相邻的像素驱动电路的遮挡块连接；每个像素驱动电路的第二遮挡结构与第二方向上相邻的像素驱动电路的第三遮挡结构连接。
- 根据权利要求12所述的显示基板，其中，所述第三晶体管的有源层至所述第七晶体管的有源层为相互连接的一体结构；所述第三晶体管的有源层的形状呈倒“Ω”形，所述第四晶体管的有源层 至所述第八晶体管的有源层的形状呈“I”字形；在所述第一半导体所在平面内，在第一方向上，所述第四晶体管的有源层、所述第六晶体管的有源层位于所述第三晶体管的有源层的同一侧，所述第五晶体管的有源层位于所述第三晶体管的有源层的另一侧，所述第八晶体管的有源层位于所述第五晶体管的有源层和所述第七晶体管的有源层之间；在第二方向上，所述第四晶体管的有源层、所述第六晶体管的有源层26位于所述第三晶体管的有源层的两侧，所述第五晶体管的有源层、所述第六晶体管的有源层、所述第七晶体管的有源层、所述第八晶体管的有源层位于所述第三晶体管的有源层的同一侧，所述第七晶体管的有源层位于所述第六晶体管的有源层远离所述第四晶体管的有源层的一侧。
- 根据权利要求12所述的显示基板，其中，在所述第一导电层所在平面内，所述第二扫描信号线、所述发光控制线、所述第四扫描信号线和所述第一初始信号线的主体部分沿着第一方向延伸，在同一个像素驱动电路中，所述第二扫描信号线、所述发光控制线、所述存储电容的第一极板、所述第四扫描信号线和所述第一初始信号线沿第二方向依次排布；所述第一极板为矩形状，矩形状的角部设置倒角，所述第一极板在基底上的正投影与所述第三晶体管的有源层在基底上的正投影存在重叠区域，所述第一极板复用为所述第三晶体管的控制极；所述第四扫描信号线与所述第四晶体管的有源层相重叠的区域作为所述第四晶体管的控制极，所述发光控制线与所述第五晶体管的有源层相重叠的区域作为所述第五晶体管的控制极，所述发光控制线与所述第六晶体管的有源层相重叠的区域作为所述第六晶体管的控制极，所述第二扫描信号线与所述第七晶体管的有源层相重叠的区域作为所述第七晶体管的控制极，所述第二扫描信号线与所述第八晶体管的有源层相重叠的区域作为所述第八晶体管的控制极。
- 根据权利要求12所述的显示基板，其中，所述第二导电层还包括第一遮挡线和第二遮挡线；在所述第二导电层所在平面内，所述第一遮挡线、所述第二遮挡线的主体部分沿着第一方向延伸；在第二方向上，所述第二遮挡线位于所述第一遮 挡线和所述第二极板之间；所述第一遮挡线设置为作为所述第一晶体管的遮挡层，遮挡所述第一晶体管的沟道；所述第二遮挡线设置为作为所述第二晶体管的遮挡层，遮挡所述第二晶体管的沟道；所述第二极板为矩形状，矩形状的角部设置倒角，所述第二极板在基底上的正投影与所述第一极板在基底上的正投影存在重叠区域。
- 根据权利要求12所述的显示基板，其中，所述第一晶体管的有源层和所述第二晶体管的有源层为相互连接的一体结构；所述第一晶体管的有源层和所述第二晶体管的有源层的形状呈“I”字形，所述第一晶体管和所述第二晶体管均包括第一区和第二区，所述第一晶体管的有源层的第二区作为所述第二晶体管的有源层的第一区；在所述显示基板所在平面内，在第一方向上，所述第一晶体管和所述第二晶体管的有源层位于所述第三晶体管的有源层远离所述第四晶体管的有源层的一侧；在第二方向上，所述第一晶体管和所述第二晶体管的有源层位于所述第三晶体管的有源层远离所述第五晶体管的有源层的一侧，所述第一晶体管的有源层位于所述第二晶体管的有源层远离所述第三晶体管的有源层的一侧。
- 根据权利要求12所述的显示基板，其中，在所述第三导电层所在平面内，所述第一扫描信号线、所述第三扫描信号线和所述第二初始信号线的主体部分沿着第一方向延伸，在第二方向上，所述第三扫描信号线位于所述第一扫描信号线和所述第二初始信号线之间；所述第一扫描信号线与所述第一晶体管的有源层相重叠的区域作为所述第一晶体管的控制极，所述第三扫描信号线与所述第二晶体管的有源层相重叠的区域作为所述第二晶体管的控制极。
- 根据权利要求12所述的显示基板，其中，所述第一晶体管的第二极与所述第二晶体管的第一极为一体成型结构，所述第一晶体管的第二极通过过孔与所述第一极板连接；所述第一晶体管的第一极通过过孔与所述第一初始信号线连接；所述第二晶体管的第二极、所述第三晶体管的第一极和所述 第五晶体管的第二极为一体成型结构；所述第四晶体管的第一极通过过孔与所述数据信号线连接；所述第四晶体管的第二极、所述第三晶体管的第二极、所述第六晶体管的第一极和第八晶体管的第二极为一体成型结构；所述第五连接电极通过过孔与所述第一电源线连接；所述第六晶体管的第二极和所述第七晶体管的第二极为一体成型结构，所述第六晶体管的第二极和所述第七晶体管的第二极通过过孔与所述发光元件的阳极连接电极连接；所述第七晶体管的第一极通过过孔与所述第二初始信号线连接；所述第二极板通过过孔与所述第一电源线连接；所述第三初始信号线作为所述第八晶体管的第一极。
- 根据权利要求12所述的显示基板，其中，在所述第五导电层所在平面内，所述数据信号线为主体部分沿着第二方向延伸的折线形，所述数据信号线通过过孔与所述第四晶体管的第一极连接；所述第一电源线为主体部分沿着第二方向延伸的折线形，所述第一电源线通过过孔与所述第二极板和所述第五晶体管的第一极连接；所述阳极连接电极通过过孔与所述第六晶体管的第二极和第七晶体管的第二极连接。
- 根据权利要求12所述的显示基板，其中，在所述显示基板所在平面内，所述第一扫描信号线和所述第三初始信号线的主体部分沿着第一方向延伸，在第二方向上，在同一个像素行中，所述第三初始信号线和所述第一扫描信号线在所述基底上的正投影位于所述存储电容在所述基底上的正投影的两侧。
- 根据权利要求12所述的显示基板，其中，所述第二极板上设置有开口，所述开口位于所述第二极板的中部，开口为矩形，使第二极板形成环形结构，开口暴露出覆盖第一极板的第三绝缘层，且第一极板在基底上的正投影包含开口在基底上的正投影；所述第一晶体管至第八晶体管的有源层均包括第一区和第二区；所述第五绝缘层和所述第六绝缘层上设有第一过孔、第二过孔和第三过孔；所述第二绝缘层、所述第三绝缘层、所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第四过孔、第五过孔、第六过孔、第七过孔、第八过孔、第九过孔、第十过孔、第十一过孔；所述第三绝缘层、所述第四绝缘层、所述第五绝缘层和所述第六绝缘层上设有第十二过孔、第十四过孔；所述第四绝缘 层、所述第五绝缘层和所述第六绝缘层上设有第十三过孔；所述第六绝缘层上设有第十五过孔；所述第七绝缘层和所述第一平坦层上设有第十六过孔、第十七过孔、第十八过孔和第十九过孔；第一过孔暴露出第一晶体管的有源层的第一区，第二过孔暴露出第二晶体管的有源层的第二区，第三过孔暴露出第二晶体管的有源层的第一区和第一晶体管的有源层第二区；第四过孔暴露出第三晶体管的有源层的第二区、第六晶体管的有源层的第一区、第四晶体管的有源层的第二区；第五过孔暴露出第四晶体管的有源层的第一区；第六过孔暴露出第五晶体管的有源层的第一区；第七过孔暴露出第五晶体管的有源层的第二区、第三晶体管的有源层的第一区；第八过孔暴露出第六晶体管的有源层的第二区、第七晶体管的有源层的第二区；第九过孔暴露出第七晶体管的有源层的第一区；第十过孔暴露出第八晶体管的有源层的第一区；第十一过孔暴露出第八晶体管的有源层的第二区；第十二过孔暴露出第一极板；第十三过孔暴露出第二极板；第十四过孔暴露出第一初始信号线；第十五过孔暴露出第二初始信号线；第十六过孔暴露出第四晶体管的第一极；第十七过孔暴露出第二极板的连接电极；第十八过孔暴露出第六晶体管的第二极和第七晶体管的第二极；第十九过孔暴露出第五晶体管的第一极；第一晶体管的第一极通过第一过孔与第一晶体管的有源层连接；第二晶体管的第二极通过第二过孔与第二有源层连接；第一晶体管的第二极通过第三过孔与第一晶体管的有源层，第二晶体管的第一极通过第三过孔与第二晶体管的有源层连接；第三晶体管的第二极通过第四过孔与第三晶体管的有源层连接，第四晶体管的第二极通过第四过孔与第四晶体管的有源层连接，第六晶体管的第一极通过第四过孔与第六晶体管的有源层连接；第四晶体管的有源层的第一极通过第五过孔与第四晶体管的有源层连接；第五晶体管的第一极通过第六过孔与第五晶体管的有源层连接；第五晶体管的第二极通过第七过孔与第五晶体管的有源层连接，第三晶体管的第一极通过第七过孔与第三晶体管的有源层连接；第六晶体管的第二极通过第八过孔与第六晶体管的有源层连接，第七晶体管的第二极通过第八过孔与第七晶体管的有源层连接；第七晶体管的第一极通过第九过孔与第七晶体管的有源层连接；第三初始信 号线通过第十过孔与第八晶体管的有源层连接；第八晶体管的第二极通过第十一过孔与第八晶体管的有源层连接；第一晶体管的第二极通过第十二过孔与第一极板连接；第二极板的连接电极通过第十三过孔与第二极板；第一晶体管的第一极通过第十四过孔与第一初始信号线连接；第七晶体管的第一极通过第十五过孔与第一初始信号线连接；数据信号线通过第十六过孔与第四晶体管的第一极连接；第一电源线通过第十七过孔与第二极板的连接电极连接；第六晶体管的第二极和第七晶体管的第二极通过第十八过孔与阳极连接电极连接；第一电源线通过第十九过孔与第五晶体管的第一极连接。
- 一种显示装置，包括如权利要求1至23任一项所述的显示基板。
- 一种显示基板的工作方法，所述显示基板包括K个像素行，K为大于1的正整数；至少一个像素行包括初始信号线、扫描信号线以及沿着所述初始信号线和所述扫描信号线延伸方向依次设置的多个子像素；所述初始信号线包括第三初始信号线，所述扫描信号线包括第二扫描信号线，至少一个子像素包括像素驱动电路，所述像素驱动电路至少包括作为驱动晶体管的第三晶体管和作为初始化晶体管的第八晶体管；在至少一个像素行中，所述第八晶体管与所述第三初始信号线、所述第二扫描信号线和所述驱动晶体管的第二极连接；所述工作方法包括：所述第八晶体管在所述第二扫描信号线的控制下将所述第三初始信号线的初始信号提供至所述驱动晶体管的第二极。
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2022
- 2022-07-27 WO PCT/CN2022/108286 patent/WO2024020867A1/zh active Application Filing
- 2022-07-27 CN CN202280002403.2A patent/CN117796177A/zh active Pending
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| WO2024020867A1 (zh) | 2024-02-01 |
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