CN117956849A - 显示基板及其制备方法、显示装置 - Google Patents

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CN117956849A
CN117956849A CN202211341510.6A CN202211341510A CN117956849A CN 117956849 A CN117956849 A CN 117956849A CN 202211341510 A CN202211341510 A CN 202211341510A CN 117956849 A CN117956849 A CN 117956849A
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CN202211341510.6A
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廖茂颖
杨慧娟
舒晓青
李灵通
魏立恒
张毅
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Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

本公开实施例提供一种显示基板及其制备方法、显示装置。显示基板包括多条数据信号线、第一电源线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层，驱动电路层包括转接连接电极和存储电容的第二极板，存储电容的第二极板通过转接连接电极与第一电源线电连接；转接连接电极包括第一转接区，第一转接区在基底上的正投影与数据信号线在基底上的正投影不重叠。本公开实施例提供的技术方案改善了现有技术中因线串扰导致显示器显示效果不佳的缺陷。

Description

显示基板及其制备方法、显示装置
技术领域
本公开实施例涉及但不限于显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。
背景技术
目前在显示应用领域中，例如电视(TV)、手机、笔记本电脑等具有显示器的电子产品，逐渐向大尺寸、高刷新率和高PPI(英文全称Pixels Per Inch，也称为像素密度单位)的方向发展，电子产品中通常采用液晶显示(Liquid Crystal Display，LCD)和有机发光二极管(Organic Light Emitting Diode，OLED)等显示器件。
经本申请发明人研究发现，现有大尺寸、高分辨率、高刷新率的显示面板在显示过程中存在线串扰(line crosstalk)的问题，在很大程度上影响显示效果。
发明内容
本公开实施例所要解决的技术问题是，提供一种显示基板及其制备方法、显示装置，以解决现有技术中显示基板因线串扰导致显示效果不佳的技术问题。
为了解决上述技术问题，本公开提供了一种显示基板，包括多条数据信号线、第一电源线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层，所述驱动电路层包括转接连接电极和存储电容的第二极板，所述存储电容的第二极板通过所述转接连接电极与所述第一电源线电连接；
所述转接连接电极包括第一转接区，所述第一转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠。
在示例性实施方式中，至少一个子像素包括位于所述驱动电路层的像素驱动电路，在垂直于显示基板的平面内，所述显示基板包括基底以及依次叠设在所述基底上的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；
所述第一半导体层至少包括：位于所述像素驱动电路的多个低温多晶硅晶体管的有源层；
所述第一导电层至少包括：位于所述像素驱动电路的多个多晶硅晶体管的控制极和存储电容的第一极板；
所述第二导电层至少包括：位于所述像素驱动电路的存储电容的第二极板；
所述第二半导体层至少包括：位于所述像素驱动电路的多个氧化物晶体管的有源层；
所述第三导电层至少包括：位于所述像素驱动电路的多个氧化物晶体管的控制极；
所述第四导电层至少包括：所述转接连接电极以及位于所述像素驱动电路的多个低温多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极；
所述第五导电层至少包括：所述数据信号线和所述第一电源线。
在示例性实施方式中，所述数据信号线在所述基底上的正投影与其中一个子像素中的所述转接连接电极在所述基底上的正投影存在第一重叠区域。
在示例性实施方式中，所述第一重叠区域沿第一方向的尺寸小于或者等于1.5微米。
在示例性实施方式中，所述第一重叠区域沿第二方向的尺寸小于或者等于5.5微米。
在示例性实施方式中，所述数据信号线在所述基底上的正投影与其中一个子像素中所述存储电容的第二极板在所述基底上的正投影存在第二重叠区域。
在示例性实施方式中，所述第三重叠区域沿第二方向的尺寸小于或者等于7微米。
在示例性实施方式中，所述第一电源线与所述数据信号线之间的耦合电容小于或者等于3.6飞法。
在示例性实施方式中，所述第一电源线与所述数据信号线之间的交叠电容小于或者等于0.95飞法。
在示例性实施方式中，所述交叠电容包括第一交叠电容，所述第一交叠电容的第一极板位于所述第二导电层，所述第一交叠电容的第二极板位于所述第五导电层；所述第一交叠电容的第一极板在所述基底上的正投影与所述第一交叠电容的第二极板在所述基底上的正投影重叠区域的面积小于或者等于26平方微米。
在示例性实施方式中，所述第一交叠电容小于或者等于0.29飞法。
在示例性实施方式中，所述交叠电容包括第二交叠电容，所述第二交叠电容的第一极板位于所述第四导电层，所述第二交叠电容的第二极板位于所述第五导电层；所述第二交叠电容的第一极板在所述基底上的正投影与所述第二交叠电容的第二极板在所述基底上的正投影重叠区域的面积小于或者等于21.5平方微米。
在示例性实施方式中，所述第二交叠电容小于或者等于0.45飞法。
在示例性实施方式中，所述交叠电容包括第三交叠电容，所述第三交叠电容的第一极板位于所述第一半导体层，所述第三交叠电容的第二极板位于所述第五导电层；所述第三交叠电容的第一极板在所述基底上的正投影与所述第三交叠电容的第二极板在所述基底上的正投影重叠区域的面积小于或者等于19平方微米。
在示例性实施方式中，所述第三交叠电容小于或者等于0.2飞法。
在示例性实施方式中，在平行于所述基底所在的平面内，在第一方向上，两条数据信号线、两列子像素交替排布，在同一个子像素行中，位于相邻两条数据信号线两侧的两个子像素构成一个子像素组，在同一个子像素组中，两个存储电容的第二极板为一体成型结构，两个转接连接电极为一体成型结构，并且两个转接连接电极通过第一转接过孔与两个存储电容的第二极板电连接。
在示例性实施方式中，所述第一转接过孔在所述基底上的正投影位于所述第一转接区在所述基底上的正投影的范围之内。
在示例性实施方式中，所述转接连接电极还包括第二转接区，所述存储电容的第二极板通过所述第一转接区与所述转接连接电极连接，所述第一电源线通过所述第二转接区与所述转接连接电极连接，所述存储电容的第二极板在所述基底上的正投影与所述第一转接区在所述基底上的正投影存在重叠区域，所述第一电源线在所述基底上的正投影与所述第二转接区在所述基底上的正投影存在重叠区域。
在示例性实施方式中，所述驱动电路层包括第一发光晶体管的有源层，所述转接连接电极还包括第三转接区，所述第一发光晶体管的有源层的第一区通过所述第三转接区与所述转接连接电极电连接，所述第三转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠，所述第一发光晶体管的有源层的第一区在所述基底上的正投影与所述第三转接区在所述基底上的正投影存储重叠区域。
本公开实施例还提供了一种显示基板的制备方法，所述显示基板包括多条数据信号线、第一电源线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层；所述制备方法包括：
形成所述驱动电路层中的转接连接电极和存储电容的第二极板，所述存储电容的第二极板通过所述转接连接电极与所述第一电源线电连接，所述转接连接电极包括第一转接区，所述第一转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠。
本公开实施例还提供了一种显示装置，包括前述的显示基板。
本公开实施例提供的显示基板及其制备方法、显示装置，显示基板中的转接连接电极上的第一转接区在基底上的正投影与数据信号线在基底上的正投影不重叠，可以减小显示基板中不同膜层之间交叠面积，在很大程度上减小了显示基板中数据信号线与第一电源线之间产生的电容，改善了现有技术中因线串扰导致显示器显示效果不佳的缺陷。
当然，实施本公开的任一产品或方法并不一定需要同时达到以上所述的所有优点。本公开的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本公开而了解。本公开实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1所示为一种显示装置的结构示意图；
图2所示为一种显示基板的平面结构示意图；
图3所示为一种显示基板的剖面结构示意图；
图4所示为一种像素驱动电路的等效电路示意图；
图5所示为一种像素驱动电路的工作时序图；
图6a所示为一种显示基板线串扰示意图；
图6b所示为一种显示基板线串扰示意图；
图6c所示为一种显示基板线串扰示意图；
图7所示为本公开示例性实施例提供的一种显示基板的结构示意图；
图8a所示为图7中L2-L2位置的剖面结构示意图；
图8b所示为图7中L1-L1位置的剖面结构示意图；
图9所示为本公开一种示例性实施例提供的显示基板形成遮挡层图案后的示意图；
图10a所示为本公开一种示例性实施例提供的显示基板形成第一半导体层图案后的示意图；
图10b所示为本公开一种示例性实施例提供的显示基板中第一半导体层的示意图；
图11a所示为本公开一种示例性实施例提供的显示基板形成第一导电层图案后的示意图；
图11b所示为本公开一种示例性实施例提供的显示基板中第一导电层的示意图；
图12a所示为本公开一种示例性实施例提供的显示基板形成第二导电层图案后的示意图；
图12b所示为本公开一种示例性实施例提供的显示基板中第二导电层的示意图；
图13a所示为本公开一种示例性实施例提供的显示基板形成第二半导体层图案后的示意图；
图13b所示为本公开一种示例性实施例提供的显示基板中第二半导体层的示意图；
图14a所示为本公开一种示例性实施例提供的显示基板形成第三导电层图案后的示意图；
图14b所示为本公开一种示例性实施例提供的显示基板中第三导电层的示意图；
图15所示为本公开一种示例性实施例提供的显示基板形成第六绝缘层图案后的示意图；
图16a所示为本公开一种示例性实施例提供的显示基板形成第四导电层图案后的示意图；
图16b所示为本公开一种示例性实施例提供的显示基板中第四导电层的示意图；
图17所示为本公开一种示例性实施例提供的形成第一平坦层图案后的示意图；
图18a所示为本公开一种示例性实施例提供的显示基板形成第五导电层图案后的示意图；
图18b所示为本公开一种示例性实施例提供的显示基板中第五导电层的示意图；
图19a所示为图18a中L1-L1位置的剖面结构示意图；
图19b所示为通过FIB观察图18a中L1-L1位置得到剖面结构图；
图20a所示为图18a中L2-L2位置的剖面结构示意图；
图20b所示为通过FIB观察图18a中L2-L2位置得到剖面结构图；
图21a所示为相关技术显示基板中第二导电层的示意图；
图21b所示为相关技术显示基板中第四导电层的示意图；
图21c所示为相关技术显示基板形成第六绝缘层图案后的示意图；
图21d所示为相关技术显示基板形成第四导电层图案后的示意图；
图21e所示为相关技术显示基板形成第五导电层图案后的示意图；
图22a所示为通过FIB观察图21e中L1-L1位置得到剖面结构图；
图22b所示为通过FIB观察图21e中L2-L2位置得到剖面结构图。
具体实施方式
下文中将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：每个膜层的厚度和间距、每个信号线的宽度和间距，可以根据实际情况进行调整。本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述每个构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。在本公开实施例中，栅电极可以称为控制极。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开实施例中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1所示为一种显示装置的结构示意图，显示基板可以包括时序控制器、数据信号驱动器、扫描信号驱动器、发光信号驱动器和像素阵列，时序控制器分别与数据信号驱动器、扫描信号驱动器和发光信号驱动器连接，数据信号驱动器分别与多个数据信号线(D1到Dn)连接，扫描信号驱动器分别与多个扫描信号线(S1到Sm)连接，发光信号驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个扫描信号线、至少一个数据信号线、至少一个发光信号线和像素驱动电路。在示例性实施方式中，时序控制器可以将适合于数据信号驱动器的规格的灰度值和控制信号提供到数据信号驱动器，可以将适合于扫描信号驱动器的规格的时钟信号、扫描起始信号等提供到扫描信号驱动器，可以将适合于发光信号驱动器的规格的时钟信号、发射停止信号等提供到发光信号驱动器。数据信号驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据信号驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描信号驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描信号驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光信号驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光信号驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元P，多个像素单元P至少一个包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2和出射第三颜色光线的第三子像素P3，第一子像素P1、第二子像素P2和第三子像素P3均包括像素驱动电路和发光器件。第一子像素P1、第二子像素P2和第三子像素P3中的像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向所述发光器件输出相应的电流。第一子像素P1、第二子像素P2和第三子像素P3中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，像素单元P中可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素。在示例性实施方式中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列或品字方式排列，本公开在此不做限定。
图3为一种显示基板的剖面结构示意图，示意了OLED显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容。发光结构层103可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(HoleInjection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(HoleBlock Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)和1个存储电容C，像素驱动电路可以与7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)连接。
在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第二节点N2分别与第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的控制极和存储电容C的第二端连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接。
在示例性实施方式中，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第二节点N2连接，即存储电容C的第二端与第三晶体管T3的控制极连接。
第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第二扫描信号线S2时，第一晶体管T1将初始化电压传输到第三晶体管T3的控制极，以使第三晶体管T3的控制极的电荷量初始化。
第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第一扫描信号线S1时，第二晶体管T2使第三晶体管T3的控制极与第二极连接。
第三晶体管T3的控制极与第二节点N2连接，即第三晶体管T3的控制极与存储电容C的第二端连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。
第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。
第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件的第一极连接。第五晶体管T5和第六晶体管T6可以称为发光晶体管。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。
第七晶体管T7的控制极与第一扫描信号线S1连接，第七晶体管T7的第一极与初始信号线INIT连接，第七晶体管T7的第二极与发光器件的第一极连接。当导通电平扫描信号施加到第一扫描信号线S1时，第七晶体管T7将初始化电压传输到发光器件的第一极，以使发光器件的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。
在示例性实施方式中，发光器件的第二极与第二电源线VSS连接，第二电源线VSS的信号为低电平信号，第一电源线VDD的信号为持续提供高电平信号。第一扫描信号线S1为本显示行像素驱动电路中的扫描信号线，第二扫描信号线S2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线S1为S(n)，第二扫描信号线S2为S(n-1)，本显示行的第二扫描信号线S2与上一显示行像素驱动电路中的第一扫描信号线S1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。
在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2、发光信号线E和初始信号线INIT沿水平方向延伸，第二电源线VSS、第一电源线VDD和数据信号线D沿竖直方向延伸。
在示例性实施方式中，发光器件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
图5为一种像素驱动电路的工作时序图。下面通过图4示例的像素驱动电路的工作过程说明一种示例性实施例，图4中的像素驱动电路包括7个晶体管(第一晶体管T1到第七晶体管T7)、1个存储电容C和7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)，7个晶体管均为P型晶体管。
在示例性实施方式中，像素驱动电路的工作过程可以包括：
第一阶段A1，称为复位阶段，第二扫描信号线S2的信号为低电平信号，第一扫描信号线S1和发光信号线E的信号为高电平信号。第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，初始信号线INIT的信号提供至第二节点N2，对存储电容C进行初始化，清除存储电容中原有数据电压。第一扫描信号线S1和发光信号线E的信号为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开，此阶段OLED不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于存储电容C的第二端为低电平，因此第三晶体管T3导通。第一扫描信号线S1的信号为低电平信号使第二晶体管T2、第四晶体管T4和第七晶体管T7导通。第二晶体管T2和第四晶体管T4导通使得数据信号线D输出的数据电压经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第二节点N2，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第二节点N2)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通使得初始信号线INIT的初始电压提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。
第三阶段A3、称为发光阶段，发光信号线E的信号为低电平信号，第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点N2的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)2＝K*[(Vdd-Vd+|Vth|)-Vth]2＝K*[(Vdd-Vd)]2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
随着OLED显示器件向着高分辨率、高刷新率、大尺寸的方向发展，OLED显示器件中像素驱动电路的尺寸相应减小，使得显示面板中显示区域内的线宽和线间距减小，线间距的减小导致信号线之间的电容(比如2D电容、3D电容)增大，继而导致信号线的干扰变大，致使显示器件在画面显示时存在线串扰(Line crosstalk)的现象，如图6a至图6c所示，线串扰现象的存在使OLED显示器件的显示效果不佳。
为解决因线串扰导致显示效果不佳的技术问题，本公开实施例提供一种显示基板，可以包括多条数据信号线、第一电源线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层，驱动电路层可以包括转接连接电极和存储电容的第二极板，存储电容的第二极板通过转接连接电极与第一电源线电连接；
转接连接电极包括第一转接区，第一转接区在基底上的正投影与数据信号线在基底上的正投影不重叠。
本公开实施例提供的显示基板，转接连接电极上的第一转接区在基底上的正投影与数据信号线在基底上的正投影不重叠，可以减小显示基板中不同膜层之间交叠面积，在很大程度上减小了显示基板中的数据信号线与第一电源线之间产生的电容，改善了现有技术中因线串扰导致显示器显示效果不佳的缺陷。
如图7至图8b所示，显示基板包括多条数据信号线71以及阵列排布的多个子像素，至少一个子像素包括设置在基底101上的驱动电路层102，驱动电路层102包括转接连接电极66和存储电容的第二极板43，存储电容的第二极板43通过转接连接电极66与第一电源线72电连接；
转接连接电极66包括第一转接区661，第一转接区661在基底101上的正投影与数据信号线71在基底101上的正投影不重叠。
在示例性实施方式中，如图7、图15至图17所示，转接连接电极66还包括第二转接区662，存储电容的第二极板43通过第一转接区661与转接连接电极66连接，第一电源线73通过第二转接区662与转接连接电极66连接，存储电容的第二极板43在基底101上的正投影与第一转接区661在基底101上的正投影存在重叠区域，第一电源线72在基底101上的正投影与第二转接区662在基底101上的正投影存在重叠区域。在本公开实施例中，存储电容的第二极板43可以通过第一转接过孔V10与第一转接区661连接，从而实现存储电容的第二极板43与转接连接电极66连接；第一电源线73可以通过第二转接过孔V14与第二转接区66电连接，从而实现位于第一电源线73与转接连接电极66电连接。如图15所示，第十过孔V10可以作为第一转接过孔；如图17所示，第十四过孔V14可以作为第二转接过孔。
在示例性实施方式中，图7、图15至图17所示，驱动电路层包括第一发光晶体管的有源层，转接连接电极66还包括第三转接区663，第一发光晶体管的有源层的第一区通过第三转接区663与转接连接电极66电连接，第三转接区663在基底101上的正投影与数据信号线71在基底上的正投影不重叠，第一发光晶体管的有源层的第一区在基底上的正投影与第三转接区在基底上的正投影存储重叠区域。如图10b所示，第五晶体管T5可以作为第一发光晶体管，则第五晶体管的有源层的第一区25-1可以作为第一发光晶体管的有源层第一区。在示例性实施方式中，第一发光晶体管的有源层的第一区可以通过第三转接过孔与第三转接区663连接，从而实现第一发光晶体管的有源层的第一区与转接连接电极66电连接。如图15所示，第五过孔V5可以作为第三转接过孔。
在示例性实施方式中，至少一个子像素包括位于驱动电路层102的像素驱动电路，在垂直于显示基板的平面内，显示基板包括基底101以及依次叠设在基底101上的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；
第一半导体层至少包括：位于像素驱动电路的多个低温多晶硅晶体管的有源层；
第一导电层至少包括：位于像素驱动电路的多个多晶硅晶体管的控制极和存储电容的第一极板；
第二导电层至少包括：位于像素驱动电路的存储电容的第二极板43；
第二半导体层至少包括：位于像素驱动电路的多个氧化物晶体管的有源层；
第三导电层至少包括：位于像素驱动电路的多个氧化物晶体管的控制极；
第四导电层至少包括：转接连接电极66以及位于像素驱动电路的多个低温多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极；
第五导电层至少包括：数据信号线71和第与电源线72。
在示例性实施方式中，如图7和图8a所示，数据信号线71沿第二方向Y延伸。
在示例性实施方式中，如图7和图8a所示，数据信号线71在基底101上的正投影与其中一个子像素中的转接连接电极66在基底101上的正投影存在第一重叠区域。
在示例性实施方式中，如图8a所示，第一重叠区域沿第一方向X的尺寸H1小于或者等于1.5微米。例如，第一重叠区域沿第一方向X的尺寸H1可以为1.303微米。
在示例性实施方式中，如图8b所示，第一重叠区域沿第二方向Y的尺寸H2小于或者等于5.5微米。例如，第一重叠区域沿第二方向Y的尺寸H2可以为4.991微米。
在示例性实施方式中，如图7和图8b所示，数据信号线71在基底101上的正投影与其中一个子像素中存储电容的第二极板43在基底101上的正投影存在第二重叠区域。
在示例性实施方式中，如图8b所示，第二重叠区域沿第二方向Y的尺寸H3小于或者等于7微米。例如，第二重叠区域沿第二方向Y的尺寸H3可以为6.453微米。
在示例性实施方式中，如图7所示，第一电源线72与数据信号线71之间的耦合电容小于或者等于3.6飞法。例如，第一电源线72与数据信号线71之间的耦合电容可以为3.495飞法。在本公开实施例中，第一电源线72的信号传输至转接连接电极66并经由转接连接电极66传输至存储电容的第二极板43和第一发光晶体管有源层的第一区25-1，数据信号线71的信号经由第四连接电极61传输至数据写入晶体管T4的有源层的第一区24-1，使得数据信号线71与转接连接电极66、存储电容的第二极板43、第一发光晶体管有源层的第一区25-1之间形成3D耦合电容，第一电源线72与写入晶体管T4的有源层的第一区24-1之间形成3D耦合电容。
在示例性实施方式中，第一电源线72与数据信号线71之间的交叠电容小于或者等于0.95飞法。例如，第一电源线72与数据信号线71之间的交叠电容可以为0.91飞法。
在示例性实施方式中，交叠电容包括第一交叠电容，所述第一交叠电容的第一极板位于第二导电层，第一交叠电容的第二极板位于第五导电层；第一交叠电容的第一极板在基底101上的正投影与第一交叠电容的第二极板在基底101上的正投影重叠区域的面积小于或者等于26平方微米。例如，第一交叠电容的第一极板在基底101上的正投影与第一交叠电容的第二极板在基底101上的正投影重叠区域的面积可以为25.2平方微米。在本公开实施例中，位于第五导电层的第一电源线72的信号经由转接连接电极66传输至位于第二导电层的存储电容的第二极板43，使得位于第五导电层的数据信号线71与第二导电层的存储电容的第二极板43交叠部分(即数据信号线71与存储电容的第二极板43在基底101上正投影重叠的区域)形成第一交叠电容。
在示例性实施方式中，第一交叠电容小于或者等于0.29飞法。例如，第一交叠电容可以为0.289飞法(fF)。
在示例性实施方式中，交叠电容包括第二交叠电容，第二交叠电容的第一极板位于第四导电层，第二交叠电容的第二极板位于第五导电层；第二交叠电容的第一极板在基底101上的正投影与第二交叠电容的第二极板在基底101上的正投影重叠区域的面积小于或者等于21.5平方微米。例如，第二交叠电容的第一极板在基底101上的正投影与第二交叠电容的第二极板在基底101上的正投影重叠区域的面积可以为21.459平方微米。在本公开实施例中，位于第五导电层的第一电源线72的信号传输至位于第四导电层的转接连接电极66，使得位于第五导电层的数据信号线71与第四导电层的转接连接电极66交叠部分(即数据信号线71与转接连接电极66在基底101上正投影重叠的区域)形成第二交叠电容。
在示例性实施方式中，第二交叠电容小于或者等于0.45飞法。例如，第二交叠电容可以为0.439飞法(fF)。
在示例性实施方式中，交叠电容包括第三交叠电容，第三交叠电容的第一极板位于第一半导体层，第三交叠电容的第二极板位于第五导电层；第三交叠电容的第一极板在基底上的正投影与第三交叠电容的第二极板在基底上的正投影重叠区域的面积小于或者等于19平方微米。例如，第三交叠电容的第一极板在基底上的正投影与第三交叠电容的第二极板在基底上的正投影重叠区域的面积为18.74平方微米。在本公开实施例中，位于第五导电层的第一电源线72的信号经由转接连接电极66传输至位于第一半导体层的第一发光晶体管的有源层的第一区，使得位于第五导电层的数据信号线71与第一半导体层的第一发光晶体管的有源层的第一区交叠部分(即数据信号线71与第一发光晶体管的有源层的第一区25-1在基底101上正投影重叠的区域)形成第三交叠电容。
在示例性实施方式中，第三交叠电容小于或者等于0.2飞法。例如，第三交叠电容可以为0.186飞法(fF)。
在示例性实施方式中，如图7、图12b和图16b所示，在平行于基底101所在的平面内，在第一方向X上，两条数据信号线71、两列子像素交替排布，在同一个子像素行中，位于相邻两条数据信号线71两侧的两个子像素构成一个子像素组，在同一个子像素组中，两个存储电容的第二极板43为一体成型结构，两个转接连接电极66为一体成型结构，并且两个转接连接电极66通过第一转接过孔V10与两个存储电容的第二极板43电连接。如图15所示，在同一个子像素组中，在第一方向X上，第一转接过孔V10的数量设置为一个，以减少数据信号线71与存储电容第二极板43的交叠面积，减小交叠电容，从而改善线串扰导致的显示不佳的缺陷，提高显示质量。
在示例性实施方式中，如图15至图16a所示，第一转接过孔V10在基底101上的正投影位于第一转接区661在基底101上的正投影的范围之内。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底(或衬底基板)上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，以显示区域(AA)中的8个子像素(2个子像素行、4个子像素列)为例，显示基板的制备过程可以包括如下操作。
(101)在玻璃载板上制备基底。在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性基底可以包括但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、粘结层、第二柔性材料层和第二无机材料层。第一、第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一、第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，第一、第二无机材料层也称为阻挡(Barrier)层，粘结层的材料可以采用非晶硅(a-si)。在示例性实施方式中，以叠层结构PI1/Barrier1/a-si/PI2/Barrier2为例，其制备过程可以包括：先在玻璃载板上涂布一层聚酰亚胺，固化成膜后形成第一柔性材料(PI1)层；随后在第一柔性层上沉积一层阻挡薄膜，形成覆盖第一柔性材料层的第一阻挡(Barrier1)层；然后在第一阻挡层上沉积一层非晶硅薄膜，形成覆盖第一阻挡层的非晶硅(a-si)层；然后在非晶硅层上再涂布一层聚酰亚胺，固化成膜后形成第二柔性材料(PI2)层；然后在第二柔性层上沉积一层阻挡薄膜，形成覆盖第二柔性层的第二阻挡(Barrier2)层，完成基底的制备。
(102)形成遮挡层图案。在示例性实施方式中，形成遮挡层图案可以包括：在基底上沉积遮挡层的导电薄膜，通过图案化工艺对遮挡层的导电薄膜进行图案化，在基底上形成遮挡层图案，如图9所示，图9为八个子像素中遮挡层图案的平面结构图。
在示例性实施方式中，每个子像素的遮挡层图案可以包括第一遮挡结构11、第二遮挡结构12、第三遮挡结构13和遮挡块14。遮挡块14的形状可以为矩形，矩形状的角部可以设置倒角。第一遮挡结构11可以为沿着第一方向X延伸的条形状，第一遮挡结构11设置在遮挡块14第一方向X的一侧，且与遮挡块14连接。第二遮挡结构12可以为沿着第二方向Y延伸的条形状，第二遮挡结构12设置在遮挡块14第二方向Y的反方向的一侧，且与遮挡块14连接。第三遮挡结构13可以为沿着第二方向Y延伸的折线状，第三遮挡结构13设置在遮挡块14第二方向Y的一侧，且与遮挡块14连接。
在示例性实施方式中，每个子像素的第一遮挡结构11与第一方向X上相邻的子像素的遮挡块14连接，使得一个子像素行中的遮挡层连接成一体，形成相互连接的一体结构。
在示例性实施方式中，每个子像素的第二遮挡结构12与第二方向Y上相邻的子像素的第三遮挡结构13连接，使得一个子像素列中的遮挡层连接成一体，形成相互连接的一体结构。
在示例性实施方式中，子像素行和子像素列中的遮挡层连接成一体，可以保证显示基板中的遮挡层具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第N列的遮挡层和第N+1列的遮挡层可以相对于第一中心线镜像对称，第N+1列的遮挡层和第N+2列的遮挡层可以相对于第二中心线镜像对称，第N+2列的遮挡层和第N+3列的遮挡层可以相对于第三中心线镜像对称，第一中心线、第二中心线和第三中心线可以分别是相邻子像素列之间沿着第二方向Y延伸的直线。
在示例性实施方式中，多个子像素行中遮挡层的形状可以相同。
(103)形成第一半导体层图案。在示例性实施方式中，形成第一半导体层图案可以包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖遮挡层图案的第一绝缘层，以及设置在第一绝缘层上的第一半导体层图案，如图10a和图10b所示，图10a为八个子像素的平面结构图，图10b为图10a中第一半导体层的平面示意图。
在示例性实施方式中，每个子像素的第一半导体层图案可以包括第三晶体管T3的有源层23至第七晶体管T7的有源层27，且第三晶体管T3的有源层23至第七晶体管T7的有源层27为相互连接的一体结构。
在示例性实施方式中，在第一方向X上，第四晶体管T4的有源层24、第五晶体管T5的有源层25位于第三晶体管T3的有源层23的同一侧，第六晶体管T6的有源层26位于第三晶体管T3的有源层23的另一侧；在第二方向Y上，第四晶体管T4的有源层24、第五晶体管T5的有源层25位于第三晶体管T3的有源层23的两侧，且第五晶体管T5的有源层25、第六晶体管T6的有源层26、第七晶体管T7的有源层27位于第三晶体管T3的有源层23的同一侧，第七晶体管T7的有源层27位于第六晶体管T6的有源层26远离第三晶体管T3的有源层23的一侧。
在示例性实施方式中，以第M行、第N列的子像素为例进行说明：在第一方向X上，第四晶体管T4的有源层24和第五晶体管T5的有源层25位于第三晶体管T3的有源层23远离第N+1列子像素的一侧，第六晶体管T6的有源层26位于第三晶体管T3的有源层23远离第N-1列子像素的一侧；在第二方向Y上，第四晶体管T4的有源层24位于第三晶体管T3的有源层23远离第M-1行子像素的一侧，第五晶体管T5的有源层25、第六晶体管T6的有源层26、第七晶体管T7的有源层27位于第三晶体管T3的有源层23远离第M+1行子像素的一侧，第七晶体管T7的有源层27位于第六晶体管T6的有源层26远离第三晶体管T3的有源层23的一侧。
在示例性实施方式中，第三晶体管T3的有源层23的形状可以呈“Ω”形，第四晶体管T4的有源层24、第五晶体管T5的有源层25和第七晶体管T7的有源层27的形状可以呈“I”字形，第六晶体管T6的有源层26的形状可以呈“L”字形。
在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第三晶体管T3的有源层23的第一区23-1可以作为第四晶体管T4的有源层24的第二区24-2、第五晶体管T5的有源层25的第二区25-2，第三晶体管T3的有源层23的第二区23-2可以作为第六晶体管T6的有源层26的第一区26-1，第六晶体管T6的有源层26的第二区26-2可以作为第七晶体管T7的有源层27的第二区27-2，第四晶体管T4的有源层24的第一区24-1、第五晶体管T5的有源层25的第一区25-1和第七晶体管T7的有源层27的第一区27-1可以单独设置。
在示例性实施方式中，第三晶体管T3的有源层23在基底上的正投影与遮挡块14在基底上的正投影至少部分重叠。在示例性实施方式中，第三晶体管T3的有源层23的沟道区在基底上的正投影位于遮挡块14在基底上的正投影的范围之内。
在示例性实施方式中，第N列的第五晶体管T5的有源层25的第一区25-1和第N-1列的第五晶体管T5的有源层25的第一区25-1相互连接，第N+1列的第五晶体管T5的有源层25的第一区25-1和第N+2列的第五晶体管T5的有源层25的第一区25-1相互连接。在示例性实施方式中，由于每个子像素中的第五晶体管T5的有源层的第一区与后续形成的第一电源线连接，通过将相邻子像素的第五晶体管T5的有源层的第一区形成相互连接的一体结构，可以保证相邻子像素的第五晶体管T5的第一极具有相同的电位，有利于提高面板显示的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第N列的第一半导体层和第N+1列的第一半导体层可以相对于第一中心线镜像对称，第N+1列的第一半导体层和第N+2列的第一半导体层可以相对于第二中心线镜像对称，第N+2列的第一半导体层和第N+3列的第一半导体层可以相对于第三中心线镜像对称。
在示例性实施方式中，第i行子像素中的第七晶体管T7的有源层27的第一区27-1可以设置在第i-1行子像素中，i＝2，3，……，M+1。
在示例性实施方式中，第一半导体层可以采用多晶硅(p-Si)，即第三晶体管T3至第七晶体管T7可以为LTPS薄膜晶体管。在示例性实施方式中，通过图案化工艺对第一半导体薄膜进行图案化，可以包括：先在第一绝缘薄膜上形成非晶硅(a-si)薄膜，对非晶硅薄膜进行脱氢处理，对脱氢处理后的非晶硅薄膜进行结晶处理，形成多晶硅薄膜。随后，对多晶硅薄膜进行图案化，形成第一半导体层图案。
(104)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖第一半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图11a和图11b所示，图11b为图11a中第一导电层的平面示意图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。
在示例性实施方式中，第一导电层图案可以至少包括：第一扫描信号线31、发光控制线32、存储电容的第一极板33，第一扫描信号线31、发光控制线32的主体部分可以沿着第一方向X延伸，在同一个子像素中，发光控制线32、存储电容的第一极板33、第一扫描信号线31沿第二方向Y排布。
在示例性实施方式中，在第二方向Y上，第一扫描信号线31和发光控制线32位于存储电容的第一极板33的两侧。例如，在第二方向Y上，发光控制线32、第一极板33、第一扫描信号线31依次排布。
以第M行、第N列子像素为例进行说明：在第二方向Y上，发光控制线32可以位于本子像素中存储电容的第一极板33靠近第M-1行子像素的一侧；第一扫描信号线31可以位于本子像素存储电容的第一极板33靠近第M+1行子像素的一侧。
在示例性实施方式中，第一极板33可以位于发光控制线32和第一扫描信号线31之间，第一极板33可以为矩形状，矩形状的角部可以设置倒角，第一极板33在基底上的正投影与第三晶体管T3的有源层在基底上的正投影存在重叠区域。在示例性实施例中，第一极板33可以同时作为存储电容的一个极板和第三晶体管T3的控制极。
在示例性实施方式中，发光控制线32与第五晶体管T5的有源层相重叠的区域作为第五晶体管T5的控制极，发光控制线32与第六晶体管T6的有源层相重叠的区域作为第六晶体管T6的控制极，第一扫描信号线31与第四晶体管T4的有源层相重叠的区域作为第四晶体管T4的控制极，第一扫描信号线31与第七晶体管T7的有源层相重叠的区域作为第七晶体管T7的控制极。
在示例性实施方式中，第一扫描信号线31、发光控制线32可以为等宽度设计，或者可以为非等宽度设计，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容。
在示例性实施方式中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第三晶体管T3至第七晶体管T7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第三晶体管T3的有源层23至第七晶体管T7的有源层27的第一区和第二区均被导体化。
(105)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图12a至图12b所示，图12a为八个子像素的平面结构图，图12b为图12a中第二导电层的平面示意图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。
在示例性实施方式中，第二导电层图案至少包括：第一遮挡线41、第二遮挡线42、存储电容的第二极板43、第一初始信号线45，第一遮挡线41、第二遮挡线42、第一初始信号线45的主体部分可以沿着第一方向X延伸。存储电容的第二极板43作为存储电容的另一个极板。在第二方向Y上，第二遮挡线42位于第一遮挡线41和第二极板43之间，第一遮挡线41位于第二遮挡线42和第一初始信号线45之间，例如，在同一个子像素中，存储电容的第二极板43、第二遮挡线42、第一遮挡线41、第一初始信号线45沿第二方向Y依次排布。
在示例性实施方式中，第一遮挡线41配置为作为第一晶体管T1的遮挡层，遮挡第一晶体管T1的沟道，第二遮挡线42配置为作为第二晶体管T2的遮挡层，遮挡第二晶体管T2的沟道，保证氧化物第一晶体管T1和氧化物第二晶体管T2的电学性能。在示例性实施方式中，第一遮挡线41与后续形成第二扫描信号线51的信号可以相同，即第一遮挡线41与后续形成第二扫描信号线51并联，两者连接相同的信号源，使得第一遮挡线41可以作为第一晶体管T1的底栅电极(即底控制极)，形成双栅结构的第一晶体管T1；第二遮挡线42与后续形成的第三扫描信号线52的信号可以相同，即第二遮挡线42与后续形成的第三扫描信号线52并联，两者连接相同的信号源，使得第二遮挡线42可以作为第二晶体管T2的底栅电极(即底控制极)，形成双栅结构的第二晶体管T2。
在示例性实施方式中，第二极板43的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板43在基底上的正投影与第一极板33在基底上的正投影存在重叠区域，第一极板33和第二极板43构成像素驱动电路的存储电容。第二极板43上设置有开口44，开口44可以位于第二极板43的中部。开口44可以为矩形，使第二极板43形成环形结构。开口44暴露出覆盖第一极板33的第三绝缘层，且第一极板33在基底上的正投影包含开口44在基底上的正投影。在示例性实施例中，开口44配置为容置后续形成的第九过孔，第九过孔位于开口44内并暴露出第一极板33，使后续形成的第一晶体管T1的第二极与第一极板33连接。
(106)形成第二半导体层图案。在示例性实施方式中，形成第二半导体层图案可以包括：在形成前述图案的基底上，依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成覆盖第二导电层的第四绝缘层，以及设置在第四绝缘层上的第二半导体层图案，如图13a至图13b所示，图13a为八个子像素的平面结构图，图13b为图13a中第二半导体层的平面示意图。
在示例性实施方式中，每个子像素中的第二半导体层图案至少包括：第一晶体管T1的有源层21和第二晶体管T2的有源层22，且第一晶体管T1的有源层21和第二晶体管T2的有源层22为相互连接的一体结构。
在示例性实施方式中，第一晶体管T1的有源层21和第二晶体管T2的有源层22的形状可以呈“I”字形，第一晶体管T1的有源层21的第二区21-2可以作为第二晶体管T2的有源层22的第一区22-1，第一晶体管T1的有源层21的第一区21-1和第二有源层22的第二区22-2可以单独设置。
在示例性实施方式中，第N列的第二半导体层和第N+1列的第二半导体层可以相对于第一中心线镜像对称，第N+1列的第二半导体层和第N+2列的第二半导体层可以相对于第二中心线镜像对称，第N+2列的第二半导体层和第N+3列的第二半导体层可以相对于第三中心线镜像对称。
在示例性实施方式中，多个子像素行中第二半导体层的形状可以相同。
在示例性实施方式中，在显示基板所在平面内，在同一个子像素中，在第一方向X上，第一晶体管T1的有源层21和第二晶体管T2的有源层22位于第三晶体管T3的有源层23远离第四晶体管T4的有源层24的一侧；在第二方向Y上，第一晶体管T1的有源层21和第二晶体管T2的有源层22位于第三晶体管T3的有源层23远离第五晶体管T5的有源层25的一侧，第一晶体管T1的有源层21位于第二晶体管T2的有源层22远离第三晶体管T3的有源层23的一侧。
在示例性实施方式中，第二半导体层可以采用氧化物，即第一晶体管T1和第二晶体管T2为氧化物薄膜晶体管。在示例性实施方式中，氧化物可以是如下任意一种或多种：铟镓锌氧化物(InGaZnO)、铟镓锌氮氧化物(InGaZnON)、氧化锌(ZnO)、氮氧化锌(ZnON)、锌锡氧化物(ZnSnO)、镉锡氧化物(CdSnO)、镓锡氧化物(GaSnO)、钛锡氧化物(TiSnO)、铜铝氧化物(CuAlO)、锶铜氧化物(SrCuO)、镧铜硫氧化物(LaCuOS)、氮化镓(GaN)、铟镓氮化物(InGaN)、铝镓氮化物(AlGaN)和铟镓铝氮化物(InGaAlN)。在一些可能的实现方式中，第二半导体薄膜可以采用氧化铟镓锌(IGZO)，氧化铟镓锌(IGZO)的电子迁移率高于非晶硅。由于IGZO TFT的漏电流相对较小，第一晶体管T1和第二晶体管T2均采用N型晶体管，可以避免第二节点N2在发光阶段漏电。
(107)形成第三导电层图案。在示例性实施方式中，形成第三导电层图案可以包括：在形成前述图案的基底上，依次沉积第五绝缘薄膜和第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成覆盖第二半导体层的第五绝缘层，以及设置在第五绝缘层上的第三导电层图案，如图14a至图14b所示，图14a为八个子像素的平面结构图，图14b为图14a中第三导电层的平面示意图。在示例性实施方式中，第三导电层可以称为第三栅金属(GATE3)层。
在示例性实施方式中，第三导电层图案至少包括：第二扫描信号线51、第三扫描信号线52，第二扫描信号线51、第三扫描信号线52的主体部分可以沿着第一方向X延伸，第三扫描信号线52、第二扫描信号线51沿第二方向Y依次排布。
在示例性实施方式中，第二扫描信号线51与第一晶体管T1的有源层21相重叠的区域作为第一晶体管T1的控制极，第三扫描信号线52与第二晶体管T2的有源层22相重叠的区域作为第二晶体管T2的控制极。
在示例性实施方式中，第一遮挡线41与第二扫描信号线51的信号可以相同，即两者并联并且连接相同的信号源，使得第一遮挡线41可以作为第一晶体管T1的底栅电极(即底控制极)，形成双栅结构的第一晶体管T1。
在示例性实施方式中，第二遮挡线42与第三扫描信号线52的信号可以相同，即两者并联并且连接相同的信号源，使得第二遮挡线42可以作为第二晶体管T2的底栅电极(即底控制极)，形成双栅结构的第二晶体管T2。
(108)形成第六绝缘层图案。在示例性实施例中，形成第六绝缘层图案可以包括：在形成前述图案的基底上，沉积第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第三导电层的第六绝缘层，第六绝缘层上设置有多个过孔，如图15所示，图15为八个子像素的平面结构图。
在示例性实施方式中，每个子像素中的多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10和第十一过孔V11。
在示例性实施方式中，第十过孔V10可以作为上述第一转接过孔。
在示例性实施方式中，第一过孔V1在基底上的正投影位于第一晶体管T1的有源层21在基底上的正投影的范围之内，第一过孔V1内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第一晶体管T1的有源层21的第一区21-1的表面。第一过孔V1配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一晶体管T1的有源层21连接。
在示例性实施方式中，第二过孔V2在基底上的正投影位于第二晶体管T2的有源层22在基底上的正投影的范围之内，第二过孔V2内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二晶体管T2的有源层22的第二区22-2的表面。第二过孔V2配置为使后续形成的第二晶体管T2的第二极通过该过孔与第二晶体管T2的有源层22连接。
在示例性实施方式中，第三过孔V3在基底上的正投影位于第二晶体管T2的有源层22在基底上的正投影的范围之内，第三过孔V3内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二晶体管T2的有源层22的第一区22-1(也是第一晶体管T1的有源层21第二区21-2)的表面。第三过孔V3配置为使后续形成的第一晶体管T1的第二极通过该过孔与第一晶体管T1的有源层21连接，以及使后续形成的第二晶体管T2的第一极通过该过孔与第二晶体管T2的有源层22连接。
在示例性实施方式中，第四过孔V4在基底上的正投影位于第四晶体管T4的有源层24在基底上的正投影的范围之内，第四过孔V4内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四晶体管T4的有源层24的第一区24-1。第四过孔V4配置为使后续形成的第四晶体管T4的第一极通过该过孔与第四晶体管T4的有源层24连接。
在示例性实施方式中，第五过孔V5在基底上的正投影位于第五晶体管T5的有源层25在基底上的正投影的范围之内，第五过孔V5内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五晶体管T5的有源层25的第一区25-1的表面。第五过孔V5配置为使后续形成的第五晶体管T5的第一极通过该过孔与第五晶体管T5的有源层25连接。
在示例性实施方式中，第六过孔V6在基底上的正投影位于第六晶体管T6的有源层26在基底上的正投影的范围之内，第六过孔V6内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六晶体管T6的有源层26的第一区26-1(也是第三晶体管T3的有源层23的第二区)的表面。第六过孔V6配置为使后续形成的第六晶体管T6的第一极通过该过孔与第六晶体管T6的有源层26连接，以及使后续形成的第三晶体管T3的第二极通过该过孔与第三晶体管T3的有源层23连接。
在示例性实施方式中，第七过孔V7在基底上的正投影位于第六晶体管T6的有源层26在基底上的正投影的范围之内，第七过孔V7内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六晶体管T6的有源层26的第二区26-2(也是第七晶体管T7的有源层27的第二区27-2)的表面。第七过孔V7配置为使后续形成的第六晶体管T6的第二极通过该过孔与第六晶体管T6的有源层26连接，以及使后续形成的第七晶体管T7的第二极通过该过孔与第七晶体管T7的有源层27连接。
在示例性实施方式中，第八过孔V8在基底上的正投影位于第七晶体管T7的有源层27在基底上的正投影的范围之内，第八过孔V8内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七晶体管T7的有源层27的第一区27-1的表面。第八过孔V8配置为使后续形成的第七晶体管T7的第一极通过该过孔与第七晶体管T7的有源层27连接。
在示例性实施方式中，第九过孔V9在基底上的正投影位于开口44在基底上的正投影的范围之内，第九过孔V9内的第六绝缘层、第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板33的表面。第九过孔V9配置为使后续形成的第一晶体管T1的第二极通过该过孔与第一极板33连接。
在示例性实施方式中，第十过孔V10位于第二极板43在基底上的正投影的范围之内，第十过孔V10内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第二极板43的表面。第十过孔V10配置为使后续形成的第六连接电极通过该过孔与第二极板43连接。在示例性实施例中，作为电源过孔的第十过孔V10可以包括多个，多个第十过孔V10可以沿着第二方向Y或第一方向X依次排列，以增加第一电源线与第二极板43的连接可靠性。
在示例性实施方式中，第十一过孔V11在基底上的正投影位于第一初始信号线45在基底上的正投影的范围之内，第十一过孔V11内的第六绝缘层、第五绝缘层、第四绝缘层被刻蚀掉，暴露出第一初始信号线45的表面。第十一过孔V11配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一初始信号线45连接。
(109)形成第四导电层图案。在示例性实施例中，形成第四导电层可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第六绝缘层上的第四导电层，如图16a至图16b所示，图16a为八个子像素的平面结构图，图16b为图16a中第四导电层的平面示意图。在示例性实施方式中，第四导电层可以称为第一源漏金属(SD1)层。
在示例性实施方式中，第四导电层至少包括：第一连接电极61、第二连接电极62、第三连接电极63、第四连接电极64、第五连接电极65、第六连接电极66、第二初始信号线67。
在本公开实施例中，第六连接电极66可以作为上述转接连接电极。
在示例性实施方式中，第一连接电极61为主体部分沿着第二方向Y延伸的折线形，其第一端通过第三过孔V3与第一晶体管T1的有源层21的第二区21-2(也是第二晶体管T2的有源层22的第一区22-1)连接，其第二端通过第九过孔V9与第一极板33连接，使第一极板33、第一晶体管T1的第二极和第二晶体管T2的第一极具有相同的电位。在示例性实施例中，第一连接电极61可以作为第一晶体管T1的第二极和第二晶体管T2的第一极。
在示例性实施方式中，第二连接电极62可以为主体部分沿着第一方向X延伸的条形状，第二连接电极62通过第一过孔V1与第一晶体管T1的有源层21的第一区21-1连接，通过一子像素行中的第十一过孔V11与该行子像素中的第一初始信号线45连接。在示例性实施例中第二连接电极62可以作为第一晶体管T1的第一极，第二连接电极62配置为与第一初始信号线45和第一晶体管T1的有源层21连接。
在示例性实施方式中，第N列和第N+1列共用同一个第二连接电极62，第N+2列和第N+3列共用同一个第二连接电极62。在示例性实施方式中，由于每个子像素中的第二连接电极62与第一初始信号线45连接，通过将相邻子像素共用同一个第二连接电极62形成相互连接的一体结构，可以保证相邻子像素的第二连接电极62具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第三连接电极63的一端通过第二过孔V2与第二晶体管T2的有源层22的第二区22-2连接，第三连接电极63的另一端通过第六过孔V6与第三晶体管T3有源层23的第二区23-2(也是第六晶体管T6的有源层26的第一区26-1)连接。在示例性实施例中，第三连接电极63可以同时作为第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极，使第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极具有相同的电位。
在示例性实施方式中，第四连接电极64通过第四过孔V4与第四晶体管T4的有源层24的第一区24-1连接。在示例性实施例中，第四连接电极64可以作为第四晶体管T4的第一极，配置为与后续形成的数据信号线连接。
在示例性实施方式中，第五连接电极65通过第七过孔V7与第六晶体管T6的有源层26的第二区26-2(也是第七晶体管T7的有源层27的第二区27-2)连接。在示例性实施例中，第五连接电极65可以作为第六晶体管T6的第二极和第七晶体管T7的第二极，第五连接电极65配置为与后续形成的发光元件的阳极连接电极连接。
在示例性实施方式中，第六连接电极66通过第五过孔V5与第五晶体管T5的有源层25的第一区25-1连接，第六连接电极66通过第十过孔V10与第二极板43连接。在示例性实施例中，第六连接电极66可以作为第五晶体管T5的第一极，配置为与后续形成的第一电源线连接。
在示例性实施方式中，第二初始信号线67可以为主体部分沿着第一方向X延伸的折线状，第二初始信号线67通过一子像素行中的多个第八过孔V8与多个第七晶体管T7的有源层27的第一区27-1连接，将初始电压写入一子像素行中多个第七晶体管T7。在示例性实施例中，由于第二初始信号线67与一个子像素行中所有的第七晶体管T7的有源层27的第一区27-1连接，可以保证一个子像素行中所有的第七晶体管T7的第一极具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。在示例性实施例中，第二初始信号线67可以作为第七晶体管T7的第一极。
(110)形成第七绝缘层和第一平坦层图案。在示例性实施例中，形成第七绝缘层和第一平坦层图案可以包括：在形成前述图案的基底上，先沉积第七绝缘薄膜，然后涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜和第七绝缘薄膜进行图案化，形成覆盖第四导电层图案的第七绝缘层以及设置在第七绝缘层上的第一平坦层，第七绝缘层和第一平坦层上设置有多个过孔，如图17所示，为八个子像素的平面结构图。
在示例性实施方式中，每个子像素中的多个过孔至少包括：第十二过孔V12、第十三过孔V13、第十四过孔V14。
在示例性实施方式中，第十二过孔V12在基底上的正投影位于第四连接电极64在基底上的正投影的范围之内，第十二过孔V12内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第四连接电极64的表面。第十二过孔V12配置为使后续形成的数据信号线通过该过孔与第四连接电极64连接。
在示例性实施方式中，第十三过孔V13在基底上的正投影位于第五连接电极65在基底上的正投影的范围之内，第十三过孔V13内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第五连接电极65的表面。第十三过孔V13配置为使后续形成的发光元件的阳极连接电极通过该过孔与第五连接电极65连接。
在示例性实施方式中，第十四过孔V14在基底上的正投影位于第六连接电极66在基底上的正投影的范围之内，第十四过孔V14内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第六连接电极66的表面。第十四过孔V14配置为使后续形成的第一电源线通过该过孔与第六连接电极66连接。
(111)形成第五导电层图案。在示例性实施例中，形成第五导电层可以包括：在形成前述图案的基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第一平坦层上的第五导电层，如图18a至图18b所示，图18a为八个子像素的平面结构图，图18b为图18a中第五导电层的平面示意图。在示例性实施方式中，第五导电层可以称为第二源漏金属(SD2)层。
在示例性实施例中，第五导电层至少包括：数据信号线71、第一电源线72、阳极连接电极73。在示例性实施例中，阳极连接电极73为发光元件的阳极连接电极。
在示例性实施例中，数据信号线71为主体部分沿着第二方向Y延伸的折线形或条状形，数据信号线71通过第十二过孔V12与第四连接电极64连接。由于第四连接电极64通过过孔与第四晶体管T4的有源层24的第一区24-1连接，因而实现了数据信号线71与第四晶体管T4的第一极的连接，将数据信号写入第四晶体管T4。
在示例性实施例中，第一电源线72为主体部分沿着第二方向Y延伸的折线形，第一电源线72通过第十四过孔V14与第六连接电极66连接。由于第六连接电极66通过过孔与第二极板43连接，因而实现了第一电源线72与第二极板43的连接，将电源信号写入第二极板43。由于第六连接电极66通过过孔与第五晶体管T5的有源层25的第一区25-1连接，因而实现了第一电源线72与第五晶体管T5的第一极的连接，将电源信号写入第五晶体管T5。
在示例性实施例中，阳极连接电极73通过第十三过孔V13与第五连接电极65连接。由于第五连接电极65通过过孔与第六晶体管T6的有源层26的第二区26-2(也是第七晶体管T7的有源层27的第二区27-2)连接，因而实现了阳极连接电极73与第六晶体管T6的第二极和第七晶体管T7的第二极的连接。
图19a所示为图18a中L1-L1位置(与图7中的L1-L1位置相同)的剖面结构示意图，图20a所示为图18a中L2-L2位置(与图7中的L2-L2位置相同)的剖面结构示意图，在图19a和图20a中，c1表示第一绝缘层，c2表示第二绝缘层，c3表示第三绝缘层，c4表示第四绝缘层，c5表示第五绝缘层，c6表示第六绝缘层，c7表示第七绝缘层，c8表示平坦化层。
图19b所示为通过聚焦离子束(FIB)观察图18a中L1-L1位置得到的剖面结构图，图20b所示为通过聚焦离子束(FIB)观察图18a中L2-L2位置得到的剖面结构图(与图20a中M0位置相对应)，FIB技术利用高强度聚焦离子束对材料进行纳米加工，配合扫描电镜(SEM)等高倍数电子显微镜实时观察，成为了纳米级分析、制造的主要方法。目前已广泛应用于半导体集成电路修改、切割和故障分析。
在相关技术中，第二导电层图案如图21a所示；第四导电层图案如图21b所示，转接连接电极66沿第一方向X的尺寸相比于图16b中的转接连接电极66沿第一方向X的尺寸较大；形成第六绝缘层图案后的显示基板如图21c所示，转接连接电极66通过两个第一转接过孔V10与存储电容的第二极板实现电连接；形成第四导电层图案后的显示基板如图21d所示，形成第五导电层图案后的显示基板如图21e所示。
图22a为图21e中通过FIB观察L1-L1位置得到的剖面结构图，图22b为图21e中通过FIB观察L2-L2位置得到的剖面结构图，图22a中H4为相关技术中在L1-L1位置数据信号线在基底上的正投影与转接连接电极在基底上的正投影重叠区域沿第二方向Y的尺寸，H5为相关技术中L2-L2位置数据信号线在基底上的正投影与转接连接电极在基底上的正投影重叠区域沿第二方向Y的尺寸。图22b中H6为相关技术中在L2-L2位置数据信号线在基底上的正投影与转接连接电极在基底上的正投影重叠区域沿第二方向Y的尺寸。
表1所示为本公开实施例与相关技术中，在L1-L1位置、L2-L2位置膜层间重叠的对比数据：
表1
表2所示，为本公开实施例与相关技术中，膜层间交叠面积以及交叠电容：
表2
表3所示，为本公开实施例与相关技术中，第五导电膜层中数据信号线与第一电源线之间的耦合电容：
表3
在本公开实施例中，如表1至表3所示，显示基板中的数据信号线71与第一电源线72之间产生的电容可以包括数据信号线71与第一电源线72之间产生的2D交叠电容和3D耦合电容。
通过表1至表3可以看出，本公开实施例与相关技术相比，在L1-L1位置的SD2～SD1交叠长度以及SD2～Gate2交叠长度均减小，在L2-L2位置SD2～SD1交叠长度减小，从而使得本公开实施例中的SD2～SD1交叠面积、SD2～Gate2的交叠面积均比相关技术中的小，从而使得本公开实施例中膜层间(SD2与SD1之间以及SD2与Gate2)的交叠电容以及第一电源线与数据信号线之间的耦合电容均减小，采用本公开实施例的技术获取的显示基板，在显示基板工作过程中，线串扰现象几乎不可见，有效改善了显示基板的显示效果，另外，由于膜层间的交叠面积减小，也可以提升显示基板的透过率，从而进一步提升了显示基板的显示效果。
对比附图16b和图21b不难发现，可以看出图16b所示的本公开实施例中的转接连接电极66的面积相比于图21b中所示的相关技术中转接连接电极66的面积有所减小；对比附图12b和图21a不难发现，可以看出图12b所示的本公开实施例中的存储电容的第二极板43的面积相比于图21a中所示的相关技术中存储电容的第二极板43的面积有所减小；根据表3可以看出，本公开实施例提供的方案与相关技术相比，第一电源线72与数据信号线71之间形成的3D耦合电容有所减小，因此，本公开实施例提供的方案中第二导电层中存储电容的第二极板43的面积以及第四导电层中转接连接电极66的面积减小后，数据信号线71与第一电源线72之间的3D耦合电容也有所降低，从而进一步改善线串扰导致的显示效果不佳的缺陷。
在示例性实施方式中，本公开实施例提供的方案中第二导电层中存储电容的第二极板43的面积以及第四导电层中转接连接电极66的面积减小后，不但显示基板的透过率有所提升，数据信号线71与第一电源线72之间的交叠电容有所减小，同时数据信号线71与第一电源线72之间的3D耦合电容也有所降低，使得数据信号线71与第一电源线72之间的2D交叠电容和3D耦合电容均有所下降，在很大程度上改善了显示基板的显示效果。
在示例性实施方式中，数据信号线71与接收第一电源线72信号的存储电容的第二极板43之间的3D耦合电容，不只是数据信号线71与存储电容的第二极板43在基底101上正投影重叠区域产生的交叠电容，还包括数据信号线71与存储电容的第二极板43在基底101上正投影未重叠区域产生的耦合电容，因此，存储电容的第二极板43的面积减小有利于减小数据信号线71与第一电源线72之间的3D耦合电容。
在示例性实施方式中，数据信号线71与接收第一电源线72信号的转接连接电极66间的3D耦合电容，不只是数据信号线71与转接连接电极66在基底101上正投影重叠区域产生的交叠电容，还包括数据信号线71与转接连接电极66在基底101上正投影未重叠区域产生的耦合电容，因此，转接连接电极66的面积减小有利于减小数据信号线71与第一电源线72之间的3D耦合电容。
表1至表3中，VDD表示第一电源线，Data表示数据信号线，Total表示各膜层之间的交叠面积或交叠电容之和，Poly表示第一半导体层。
表2和表3是通过仿真提取相关技术与本公开实施例获取的数据结果，在相关技术中，SD1的第一转接区与数据信号线存在较大交叠，当图6a至图6c(6a至图6c中数据写入方向从上到下)中白→黑时，Data电压突然变高，由于电容的存在VDD被拉高，VDD在恢复过程中会把N2节点拉低，结果就是白黑画面交界处出现亮线；显示画面黑→白时，data电压突然变低，由于电容的存在VDD被拉低，VDD在恢复过程中把N2节点拉高,进而产生一条暗线显示不良，本公开实施例从设计上减小VDD与Data信号线之间寄生电容(包括2D的交叠电容与3D的耦合电容)，以此来降低Data线跳变对VDD的拉动，进而减小Data跳变对像素中N1节点的影响，从而改善线crosstalk。
本公开实施例中，VDD信号线通过ILD转接孔从SD1连接到Gate2走线时，减小SD1与SD2之间交叠面积，并且改为单孔转接到Gate2；同时，缩短Gate2与Data纵向布线的交叠面积，以进一步减小VDD和Data之间的电容。
本公开实施例还提供了一种显示基板的制备方法，显示基板包括多条数据信号线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层；制备方法包括：
形成驱动电路层中的转接连接电极和存储电容的第二极板，存储电容的第二极板通过转接连接电极与第一电源线电连接，转接连接电极包括第一转接区，第一转接区在基底上的正投影与数据信号线在基底上的正投影不重叠。
在示例性实施方式中，所述转接连接电极还包括第二转接区，所述存储电容的第二极板通过所述第一转接区与所述转接连接电极连接，所述第一电源线通过所述第二转接区与所述转接连接电极连接，所述存储电容的第二极板在所述基底上的正投影与所述第一转接区在所述基底上的正投影存在重叠区域，所述第一电源线在所述基底上的正投影与所述第二转接区在所述基底上的正投影存在重叠区域。
在示例性实施方式中，所述驱动电路层包括第一发光晶体管的有源层，所述转接连接电极还包括第三转接区，所述第一发光晶体管的有源层的第一区通过所述第三转接区与所述转接连接电极电连接，所述第三转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠，所述第一发光晶体管的有源层的第一区在所述基底上的正投影与所述第三转接区在所述基底上的正投影存储重叠区域。
本公开实施例还提供了一种显示装置，包括前述的显示基板。显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开实施例提供的显示基板及其制备方法、显示装置，显示基板中的转接连接电极上的第一转接区在基底上的正投影与数据信号线在基底上的正投影不重叠，可以减小显示基板中不同膜层之间交叠面积，在很大程度上减小了显示基板中的数据信号线与第一电源线之间产生的电容，改善了现有技术中因线串扰导致显示器显示效果不佳的缺陷。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (19)

1.一种显示基板，其特征在于，包括多条数据信号线、第一电源线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层，所述驱动电路层包括转接连接电极和存储电容的第二极板，所述存储电容的第二极板通过所述转接连接电极与所述第一电源线电连接；
所述转接连接电极包括第一转接区，所述第一转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠。
2.根据权利要求1所述的显示基板，其特征在于，至少一个子像素包括位于所述驱动电路层的像素驱动电路，在垂直于显示基板的平面内，所述显示基板包括基底以及依次叠设在所述基底上的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；
所述第一半导体层至少包括：位于所述像素驱动电路的多个低温多晶硅晶体管的有源层；
所述第一导电层至少包括：位于所述像素驱动电路的多个多晶硅晶体管的控制极和存储电容的第一极板；
所述第二导电层至少包括：位于所述像素驱动电路的存储电容的第二极板；
所述第二半导体层至少包括：位于所述像素驱动电路的多个氧化物晶体管的有源层；
所述第三导电层至少包括：位于所述像素驱动电路的多个氧化物晶体管的控制极；
所述第四导电层至少包括：所述转接连接电极以及位于所述像素驱动电路的多个低温多晶硅晶体管的第一极和第二极、多个氧化物晶体管的第一极和第二极；
所述第五导电层至少包括：所述数据信号线和所述第一电源线。
3.根据权利要求1或2所述的显示基板，其特征在于，所述数据信号线在所述基底上的正投影与其中一个子像素中的所述转接连接电极在所述基底上的正投影存在第一重叠区域。
4.根据权利要求3所述的显示基板，其特征在于，所述第一重叠区域沿第一方向的尺寸小于或者等于1.5微米。
5.根据权利要求3所述的显示基板，其特征在于，所述第一重叠区域沿第二方向的尺寸小于或者等于5.5微米。
6.根据权利要求2所述的显示基板，其特征在于，所述数据信号线在所述基底上的正投影与其中一个子像素中所述存储电容的第二极板在所述基底上的正投影存在第二重叠区域。
7.根据权利要求6所述的显示基板，其特征在于，所述第二重叠区域沿第二方向的尺寸小于或者等于7微米。
8.根据权利要求1或2所述的显示基板，其特征在于，所述第一电源线与所述数据信号线之间的耦合电容小于或者等于3.6飞法。
9.根据权利要求1或2所述的显示基板，其特征在于，所述第一电源线与所述数据信号线之间的交叠电容小于或者等于0.95飞法。
10.根据权利要求9所述的显示基板，其特征在于，所述交叠电容包括第一交叠电容，所述第一交叠电容的第一极板位于所述第二导电层，所述第一交叠电容的第二极板位于所述第五导电层；所述第一交叠电容的第一极板在所述基底上的正投影与所述第一交叠电容的第二极板在所述基底上的正投影重叠区域的面积小于或者等于26平方微米。
11.根据权利要求10所述的显示基板，其特征在于，所述第一交叠电容小于或者等于0.29飞法。
12.根据权利要求9所述的显示基板，其特征在于，所述交叠电容包括第二交叠电容，所述第二交叠电容的第一极板位于所述第四导电层，所述第二交叠电容的第二极板位于所述第五导电层；所述第二交叠电容的第一极板在所述基底上的正投影与所述第二交叠电容的第二极板在所述基底上的正投影重叠区域的面积小于或者等于21.5平方微米。
13.根据权利要求12所述的显示基板，其特征在于，所述第二交叠电容小于或者等于0.45飞法。
14.根据权利要求9所述的显示基板，其特征在于，所述交叠电容包括第三交叠电容，所述第三交叠电容的第一极板位于所述第一半导体层，所述第三交叠电容的第二极板位于所述第五导电层；所述第三交叠电容的第一极板在所述基底上的正投影与所述第三交叠电容的第二极板在所述基底上的正投影重叠区域的面积小于或者等于19平方微米；所述第三交叠电容小于或者等于0.2飞法。
15.根据权利要求1或2所述的显示基板，其特征在于，在平行于所述基底所在的平面内，在第一方向上，两条数据信号线、两列子像素交替排布，在同一个子像素行中，位于相邻两条数据信号线两侧的两个子像素构成一个子像素组，在同一个子像素组中，两个存储电容的第二极板为一体成型结构，两个转接连接电极为一体成型结构，并且两个转接连接电极通过第一转接过孔与两个存储电容的第二极板电连接；
所述第一转接过孔在所述基底上的正投影位于所述第一转接区在所述基底上的正投影的范围之内。
16.根据权利要求1所述的显示基板，其特征在于，所述转接连接电极还包括第二转接区，所述存储电容的第二极板通过所述第一转接区与所述转接连接电极连接，所述第一电源线通过所述第二转接区与所述转接连接电极连接，所述存储电容的第二极板在所述基底上的正投影与所述第一转接区在所述基底上的正投影存在重叠区域，所述第一电源线在所述基底上的正投影与所述第二转接区在所述基底上的正投影存在重叠区域。
17.根据权利要求16所述的显示基板，其特征在于，所述驱动电路层包括第一发光晶体管的有源层，所述转接连接电极还包括第三转接区，所述第一发光晶体管的有源层的第一区通过所述第三转接区与所述转接连接电极电连接，所述第三转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠，所述第一发光晶体管的有源层的第一区在所述基底上的正投影与所述第三转接区在所述基底上的正投影存储重叠区域。
18.一种显示基板的制备方法，其特征在于，所述显示基板包括多条数据信号线以及阵列排布的多个子像素，至少一个子像素包括设置在基底上的驱动电路层；所述制备方法包括：
形成所述驱动电路层中的转接连接电极和存储电容的第二极板，所述存储电容的第二极板通过所述转接连接电极与所述第一电源线电连接，所述转接连接电极包括第一转接区，所述第一转接区在所述基底上的正投影与所述数据信号线在所述基底上的正投影不重叠。
19.一种显示装置，其特征在于，包括如权利要求1至17任一项所述的显示基板。
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