CN113555404A - 显示基板及其制备方法、显示装置 - Google Patents

Abstract

本公开提供了一种显示基板及其制备方法、显示装置。显示基板包括有效区域和边框区域，有效区域包括显示区和至少一个测试区，显示区包括多个子像素，至少一个子像素包括像素驱动电路，测试区包括至少一个测试单元，测试单元包括测试晶体管、多个测试引线和多个测试端子，测试晶体管与像素驱动电路中至少一个晶体管的结构相同，多个测试端子通过多个测试引线与测试晶体管连接；边框区域设置有多个测试引脚和多条连接线，多个测试引脚通过多条连接线与多个测试端子对应连接。本公开通过在有效区域形成测试电路，测试电路中测试晶体管的特性与显示区中对应的晶体管特性基本上一致，测试晶体管能够准确地反映显示区中晶体管的实际特性。

Description

显示基板及其制备方法、显示装置

技术领域

本公开涉及但不限于显示技术领域，尤指一种显示基板及其制备方法、显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称OLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。

经本申请发明人研究发现，现有OLED显示基板上的测试组件不能准确反映显示区域中晶体管的实际特性。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开所要解决的技术问题是，提供一种显示基板及其制备方法、显示装置，解决现有测试组件不能准确反映显示区域中晶体管的实际特性的问题。

本公开提供了一种显示基板，包括有效区域以及位于所述有效区域外围的边框区域，所述有效区域包括显示区和至少一个测试区，所述显示区包括多个子像素，至少一个子像素包括像素驱动电路，所述测试区包括至少一个测试单元，所述测试单元包括测试晶体管、多个测试引线和多个测试端子，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试端子通过所述多个测试引线与所述测试晶体管连接；所述边框区域设置有多个测试引脚和多条连接线，所述多个测试引脚通过多条连接线与所述多个测试端子对应连接。

在示例性实施方式中，至少一个测试端子以及连接所述测试端子的测试引线同层设置，且为相互连接的一体结构。

在示例性实施方式中，所述测试单元还包括多个辅助引脚，所述多个辅助引脚通过所述多条连接线与所述多个测试引脚对应连接，所述多个测试端子通过过孔与所述多个辅助引脚对应连接。

在示例性实施方式中，至少一个测试引脚、至少一个辅助引脚以及连接所述测试引脚和辅助引脚的连接线同层设置，且为相互连接的一体结构。

在示例性实施方式中，所述多个测试端子至少包括栅测试端子、源测试端子和漏测试端子，所述多个测试引线至少包括栅测试引线、源测试引线和漏测试引线；所述测试晶体管的控制极通过所述栅测试引线与所述栅测试端子连接，所述测试晶体管的第一极通过所述源测试引线与所述源测试端子连接，所述测试晶体管的第二极通过所述漏测试引线与所述漏测试端子连接。

在示例性实施方式中，所述测试区还包括至少一个虚拟像素，至少一个虚拟像素包括虚拟像素驱动电路，所述虚拟像素驱动电路与所述像素驱动电路的结构相同，所述虚拟像素驱动电路设置在相邻的测试引线之间。

在示例性实施方式中，在垂直于显示基板的平面内，所述显示基板包括在基底上依次设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；所述第一半导体层包括多个多晶硅晶体管的有源层，所述第一导电层包括多个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括存储电容的第二极板，所述第二半导体层包括多个氧化物晶体管的有源层，所述第三导电层包括多个氧化物晶体管的栅电极，所述第四导电层包括多个多晶硅晶体管的第一极和第二极以及多个氧化物晶体管的第一极和第二极，所述第五导电层包括数据信号线和第一电源线。

在示例性实施方式中，所述多个测试端子位于所述第四导电层上。

在示例性实施方式中，所述多个测试引线位于所述第四导电层或第五导电层上。

在示例性实施方式中，所述测试引脚、连接线和辅助引脚位于所述第二导电层上。

在示例性实施方式中，所述像素驱动电路包括至少一个金属氧化物晶体管和至少一个低温多晶硅晶体管，所述测试区包括至少一个与所述金属氧化物晶体管结构相同的第一测试晶体管或第二测试晶体管，以及至少一个与所述低温多晶硅晶体管结构相同的第三测试晶体管或第四测试晶体管。

在示例性实施方式中，所述第一测试晶体管中第一测试有源层的第一区与第一源测试引线连接，第一测试有源层的第二区通过过孔与第一漏测试引线连接，所述第一测试晶体管中第一测试栅电极通过过孔与第一栅测试引线连接。

在示例性实施方式中，所述第一测试晶体管还包括第一测试连接电极，所述第一测试连接电极通过过孔与所述第一测试有源层的第一区连接，所述第一源测试引线通过过孔与所述第一测试连接电极连接。

在示例性实施方式中，所述第一测试晶体管还包括第一测试遮挡线，所述第一测试遮挡线通过过孔与所述第一栅测试引线连接。

在示例性实施方式中，所述第三测试晶体管中第三测试有源层的第一区通过过孔与第三源测试引线连接，第三测试有源层的第二极通过过孔与第三漏测试引线连接，所述第三测试晶体管中第三测试栅电极与第三栅测试引线连接。

在示例性实施方式中，所述第三测试晶体管还包括第三测试连接电极，所述第三测试连接电极通过过孔与所述第三测试栅电极连接，所述第一栅测试引线通过过孔与所述第三测试连接电极连接。

在示例性实施方式中，所述第三测试晶体管还包括测试遮挡块以及与所述测试遮挡块连接的遮挡连接线，所述遮挡连接线通过过孔与第三辅助测试引线的一端连接，所述第三辅助测试引线的另一端与第三辅助测试端子连接。

在示例性实施方式中，所述第四测试晶体管中第四测试有源层的第一区与第四源测试引线连接，第四测试有源层的第二极通过过孔与第四漏测试引线连接，所述第一测试晶体管中第四测试栅电极通过过孔与第四栅测试引线连接。

在示例性实施方式中，所述第四测试晶体管还包括第四测试连接电极，所述第四测试连接电极通过过孔与所述第四测试有源层的第一区连接，所述第四源测试引线通过过孔与所述第四测试连接电极连接。

本公开还提供了一种显示装置，包括前述的显示基板。

本公开还提供了一种显示基板的制备方法，所述显示基板包括有效区域以及位于所述有效区域外围的边框区域，所述有效区域包括显示区和至少一个测试区，所述显示区包括多个子像素；所述制备方法包括：

在所述显示区的至少一个子像素内形成至少一个像素驱动电路，在所述测试区形成至少一个测试单元，在所述边框区域形成多个测试引脚和多条连接线；

所述测试单元包括测试晶体管、多个测试引线和多个测试端子，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试端子通过所述多个测试引线与所述测试晶体管连接；所述多个测试引脚通过多条连接线与所述多个测试端子对应连接。

本公开示例性实施例公开了一种显示基板及其制备方法、显示装置，通过在有效区域形成测试电路，测试电路中测试晶体管的特性与显示区中对应的晶体管特性基本上一致，测试晶体管能够准确地反映显示区中晶体管的实际特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据作为解析不良的参考。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。

图1为一种显示装置的结构示意图；

图2为一种显示基板的平面结构示意图；

图3为一种显示基板的剖面结构示意图；

图4为一种像素驱动电路的等效电路示意图；

图5为一种像素驱动电路的工作时序图；

图6为本公开示例性实施例一种显示面板的平面示意图；

图7为本公开示例性实施例一种测试区的平面示意图；

图8为本公开示例性实施例一种电路区中测试晶体管的排布示意图；

图9为本公开示例性实施例一种第一测试晶体管TC1的结构示意图；

图10为本公开示例性实施例一种第三测试晶体管TC3的结构示意图；

图11为本公开示例性实施例一种第四测试晶体管TC4的结构示意图；

图12为本公开示例性实施例一种第五测试晶体管TC5的结构示意图；

图13至图14为本公开实施例形成遮挡层图案后的示意图；

图15a至图16c为本公开实施例形成第一半导体层图案后的示意图；

图17a至图18d为本公开实施例形成第一导电层图案后的示意图；

图19a至图20d为本公开实施例形成第二导电层图案后的示意图；

图21a至图22d为本公开实施例形成第二半导体层图案后的示意图；

图23a至图24d为本公开实施例形成第三导电层图案后的示意图；

图25a至图26d为本公开实施例形成第六绝缘层图案后的示意图；

图27a至图28d为本公开实施例形成第四导电层图案后的示意图；

图29a至图30d为本公开实施例形成第一平坦层图案图案后的示意图；

图31a至图32d为本公开实施例形成第五导电层图案后的示意图。

附图标记说明:

11—第一遮挡线； 12—第二遮挡线； 13—第三遮挡线；

14—遮挡块； 21—第一有源层； 22—第二有源层；

23—第三有源层； 24—第四有源层； 25—第五有源层；

26—第六有源层； 27—第七有源层； 31—第一扫描信号线；

32—发光控制线； 33—第一极板； 34—开口；

41—第一遮挡线； 42—第二遮挡线； 43—第一初始信号线；

44—第二极板； 51—第二扫描信号线； 52—第三扫描信号线；

61—第一连接电极； 62—第二连接电极； 63—第三连接电极；

64—第四连接电极； 65—第五连接电极； 66—第六连接电极；

67—第二初始信号线； 71—数据信号线； 72—第一电源线；

73—阳极连接电极； 100—有效区域； 101—第一测试遮挡线；

102—第一测试有源层； 103—第一测试栅电极； 105—第一源测试引线；

106—第一漏测试引线； 107—第一栅测试引线； 108—第一测试连接电极；

109—第一测试电源电极； 110—显示区； 200—边框区域；

300—测试区； 301—测试遮挡块； 302—第三测试有源层；

303—第三测试栅电极； 305—第三源测试引线； 306—第三漏测试引线；

307—第三栅测试引线； 308—第三测试连接电极； 309—第三辅助测试引线；

310—测试端子； 320—测试引线； 330—测试晶体管；

400—测试单元； 402—第四测试有源层； 403—第四测试栅电极；

405—第四源测试引线； 406—第四漏测试引线； 407—第四栅测试引线；

408—第四测试连接电极； 500—测试引脚； 502—第五测试有源层；

503—第五测试栅电极； 505—第五源测试引线； 506—第五漏测试引线；

507—第五栅测试引线； 508—第五测试连接电极； 510—连接线；

520—辅助引脚； 600—虚拟像素； 601—基底；

602—驱动电路层； 603—发光结构层； 604—封装层。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个测试端子的元件。晶体管在漏电极(漏电极测试端子、漏区域或漏电极)与源电极(源电极测试端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

图1为一种显示装置的结构示意图。如图1所示，显示装置可以包括时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，时序控制器分别与数据驱动器、扫描驱动器和发光驱动器连接，数据驱动器分别与多个数据信号线(D1到Dn)连接，扫描驱动器分别与多个扫描信号线(S1到Sm)连接，发光驱动器分别与多个发光信号线(E1到Eo)连接。像素阵列可以包括多个子像素Pxij，i和j可以是自然数，至少一个子像素Pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个扫描信号线、至少一个数据信号线、至少一个发光信号线和像素驱动电路。在示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。

图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元P，多个像素单元P的至少一个包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素P2、出射第三颜色光线的第三子像素P3和出射第四颜色光线的第四子像素P4，四个子像素可以均包括电路单元和发光器件，电路单元可以包括扫描信号线、数据信号线和像素驱动电路，像素驱动电路分别与扫描信号线和数据信号线连接，像素驱动电路被配置为在扫描信号线的控制下，接收数据信号线传输的数据电压，向发光器件输出相应的电流。每个子像素中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。

在示例性实施方式中，第一子像素P1可以是出射红色光线的红色子像素(R)，第二子像素P2可以是出射白色光线的白色子像素(W)，第三子像素P3可以是出射蓝色光线的蓝色子像素(B)，第四子像素P4可以是出射绿色光线的绿色子像素(G)。

在示例性实施方式中，子像素的形状可以是矩形状、菱形、五边形或六边形。在一种示例性实施方式中，四个子像素可以采用水平并列方式排列，形成RWBG像素排布。在另一种示例性实施方式中，四个子像素可以采用正方形(Square)、钻石形(Diamond)或竖直并列等方式排列，本公开在此不做限定。

在示例性实施方式中，水平方向依次设置的多个子像素称为像素行，竖直方向依次设置的多个子像素称为像素列，多个像素行和多个像素列构成阵列排布的像素阵列。

图3为一种显示基板的剖面结构示意图，示意了显示基板四个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板中每个子像素可以包括设置在基底601上的驱动电路层602、设置在驱动电路层602远离基底一侧的发光结构层603以及设置在发光结构层603远离基底一侧的封装层604。

在示例性实施方式中，基底601可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层602可以包括多个信号线和像素驱动电路，像素驱动电路可以包括多个晶体管和存储电容，图3中仅以一个驱动晶体管和一个存储电容为例进行示意。每个子像素的发光结构层603可以包括构成发光器件的多个膜层，多个膜层可以包括阳极、像素定义层、有机发光层和阴极，阳极通过过孔与驱动晶体管的漏电极连接，有机发光层与阳极连接，阴极与有机发光层连接，有机发光层在阳极和阴极驱动下出射相应颜色的光线。封装层604可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层603。

在示例性实施方式中，有机发光层可以包括叠设的空穴注入层(Hole InjectionLayer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(ElectronBlock Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole BlockLayer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层和电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层和电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层和电子阻挡层可以有少量的交叠，或者可以是隔离的。

在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)和1个存储电容C，像素驱动电路分别与8个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、第一初始信号线INIT1、第二初始信号线INIT1、第一电源线VDD和第二电源线VSS)连接。

在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第二节点N2分别与第一晶体管的第二极、第二晶体管T2的第一极、第三晶体管T3的控制极和存储电容C的第二端连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接。

在示例性实施方式中，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第二节点N2连接，即存储电容C的第二端与第三晶体管T3的控制极连接。

第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第二扫描信号线S2时，第一晶体管T1将初始化电压传输到第三晶体管T3的控制极，以使第三晶体管T3的控制极的电荷量初始化。

第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第一扫描信号线S1时，第二晶体管T2使第三晶体管T3的控制极与第二极连接。

第三晶体管T3的控制极与第二节点N2连接，即第三晶体管T3的控制极与存储电容C的第二端连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。

第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。

第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件的第一极连接。第五晶体管T5和第六晶体管T6可以称为发光晶体管。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。

第七晶体管T7的控制极与第一扫描信号线S1连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与发光器件的第一极连接。当导通电平扫描信号施加到第一扫描信号线S1时，第七晶体管T7将初始电压传输到发光器件的第一极，以使发光器件的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。

在示例性实施方式中，发光器件可以是OLED，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)，或者可以是QLED，包括叠设的第一极(阳极)、量子点发光层和第二极(阴极)。

在示例性实施方式中，发光器件的第二极与第二电源线VSS连接，第二电源线VSS的信号为低电平信号，第一电源线VDD的信号为持续提供高电平信号。第一扫描信号线S1为本显示行像素驱动电路中的扫描信号线，第二扫描信号线S2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线S1为S(n)，第二扫描信号线S2为S(n-1)，本显示行的第二扫描信号线S2与上一显示行像素驱动电路中的第一扫描信号线S1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。

在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。

在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2、发光信号线E和第一初始信号线INIT1可以沿水平方向延伸，第二电源线VSS、第一电源线VDD和数据信号线D可以沿竖直方向延伸。

在示例性实施方式中，发光器件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。

图5为一种像素驱动电路的工作时序图。下面通过图4示例的像素驱动电路的工作过程说明本公开示例性实施例，图4中的像素驱动电路包括7个晶体管(第一晶体管T1到第六晶体管T7)、1个存储电容C和8个信号线，7个晶体管均为P型晶体管。在示例性实施方式中，以OLED为例，像素驱动电路的工作过程可以包括：

第一阶段A1，称为复位阶段，第二扫描信号线S2的信号为低电平信号，第一扫描信号线S1和发光信号线E的信号为高电平信号。第二扫描信号线S2的信号为低电平信号，使第一晶体管T1导通，第一初始信号线INIT1的信号提供至第二节点N2，对存储电容C进行初始化，清除存储电容中原有数据电压。第一扫描信号线S1和发光信号线E的信号为高电平信号，使第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开，此阶段OLED不发光。

第二阶段A2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线S1的信号为低电平信号，第二扫描信号线S2和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于存储电容C的第二端为低电平，因此第三晶体管T3导通。第一扫描信号线S1的信号为低电平信号使第二晶体管T2、第四晶体管T4和第七晶体管T7导通。第二晶体管T2和第四晶体管T4导通使得数据信号线D输出的数据电压经过第一节点N1、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第二节点N2，并将数据信号线D输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第二节点N2)的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通使得第二初始信号线INIT2的初始电压提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。第二扫描信号线S2的信号为高电平信号，使第一晶体管T1断开。发光信号线E的信号为高电平信号，使第五晶体管T5和第六晶体管T6断开。

第三阶段A3、称为发光阶段，发光信号线E的信号为低电平信号，第一扫描信号线S1和第二扫描信号线S2的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。

在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点N2的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：

I＝K*(Vgs-Vth)²＝K*[(Vdd-Vd+|Vth|)-Vth]²＝K*[(Vdd-Vd]²

其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。

在示例性实施方式中，像素驱动电路中的第一晶体管T1到第七晶体管T7可以采用低温多晶硅晶体管，或者可以采用氧化物晶体管，或者可以采用低温多晶硅晶体管和金属氧化物晶体管。低温多晶硅晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，金属氧化物晶体管的有源层采用金属氧化物半导体(Oxide)。低温多晶硅晶体管具有迁移率高、充电快等优点，氧化物晶体管具有漏电流低等优点，将低温多晶硅晶体管和金属氧化物晶体管集成在一个显示基板上，形成低温多晶氧化物(LowTemperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

由于使用金属氧化物晶体管会带来一些特性相关的不良，为了更好的监控金属氧化物晶体管的工作特性以及相关晶体管的工作特性，相关技术通常在显示基板上设置测试组件(Test Element Group，简称TEG)，以监控显示区域中晶体管的工作特性。一种显示基板中，测试组件设置在显示区域外围的边框区域。经本申请发明人研究发现，由于测试组件的位置位于显示区域之外，使得测试组件中晶体管特性与显示区域中对应的晶体管特性存在差异，测试组件不能准确反映显示区域中晶体管的实际特性。

图6为本公开示例性实施例一种显示面板的平面示意图。如图6所示，在示例性实施方式中，显示面板可以包括有效区域(Ative Area，简称AA)100和位于有效区域100外围的边框区域200。有效区域100可以包括在第一方向X上相对设置的第一边缘(左边缘)和第二边缘(右边缘)，以及在第二方向Y上相对设置的第三边缘(上边缘)和第四边缘(下边缘)，相邻边缘之间通过弧形的倒角连接，形成倒圆角的四边形形状，第一方向X和第二方向Y交叉。边框区域200可以包括在第一方向X上相对设置的第一边框(左边框)和第二边框(右边框)，在第二方向Y上相对设置的第三边框(上边框)和第四边框(下边框)，以及连接第一边框和第三边框的第一角部、连接第二边框和第三边框的第二角部、连接第一边框和第四边框的第三角部和连接第二边框和第四边框的第四角部。

在示例性实施方式中，第一边缘和第二边缘可以平行于第二方向Y，第三边缘和第四边缘可以平行于第一方向X。在示例性实施方式中，第一方向X可以是有效区域100中扫描信号线的延伸方向(行方向)，第二方向Y可以是有效区域100中数据信号线的延伸方向(列方向)，第一方向X和第二方向Y可以相互垂直。

在示例性实施方式中，有效区域100可以包括显示区110和至少一个测试区300，测试区300配置为设置测试电路，测试电路配置为监控显示区110中晶体管的工作特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据作为解析不良的参考。在示例性实施方式中，有效区域100中测试区300以外的区域可以为显示区110，显示区110可以包括以矩阵方式排布的多个像素单元，至少一个像素单元可以包括多个子像素，至少一个子像素可以包括电路单元和发光器件，电路单元可以至少包括扫描信号线、数据信号线和发光信号线和像素驱动电路，像素驱动电路可以分别与扫描信号线、数据信号线和发光信号线连接，发光器件与像素驱动电路连接。

在示例性实施方式中，边框区域200可以设置栅极驱动电路(GOA)等电路。栅极驱动电路可以包括多个级联的移位寄存器单元，移位寄存器单元连接显示区的至少一个扫描信号线，配置为向显示区的至少一个扫描信号线提供栅极驱动信号。在一些可能的实现方式中，移位寄存器单元的具体形式是多样的，本公开在此不做限定。

在示例性实施方式中，测试区300的形状可以是沿着第一方向X延伸的条形状。测试区300在有效区域100中的位置可以根据相应需求进行布局设置。例如，测试区300可以位于有效区域100中靠近上边框的位置。又如，测试区300可以位于有效区域100中靠近左边框的位置。再如，测试区300可以位于有效区域100中靠近右边框的位置，本公开在此不做限定。以下示例性实施例中，以测试区300设置在有效区域100的第三边缘(靠近上边框)的位置为例进行说明。

在示例性实施方式中，在平行于显示基板的平面内，测试区300的形状可以是如下任意一种或多种：三角形、矩形、梯形、多边形、圆形和椭圆形。

图7为本公开示例性实施例一种测试区的平面示意图。如图7所示，在示例性实施方式中，测试区300可以设置在有效区域100的上边缘(靠近边框区域200的上边框)处，测试区300可以包括沿着第二方向Y依次设置的端子子区300A、引线子区300B和电路子区300C。在示例性实施方式中，端子子区300A可以包括多个测试端子310，多个测试端子310沿着第一方向X依次设置，且相邻的测试端子310之间具有第一间距。引线子区300B可以包括多条测试引线320，每条测试引线320沿着第二方向Y延伸，多条测试引线320沿着第一方向X依次设置，且相邻的测试引线320之间具有第二间距。电路子区300C可以包括多个测试晶体管330，多个测试晶体管330沿着第一方向X依次设置，且相邻的测试晶体管330之间具有第三间距。

在示例性实施方式中，多个测试端子310可以划分为多个测试端子组，至少一个测试端子组可以包括三个测试端子310或四个测试端子310，多个测试引线320可以划分为多个测试引线组，至少一个测试引线组可以包括三条测试引线320或四条测试引线320，一个测试端子组中的三个测试端子310或四个测试端子310分别通过一个测试引线组中的三条测试引线320或四条测试引线320与一个测试晶体管330连接，一个测试引线组、与该测试引线组连接的一个测试端子组和与该测试引线组连接的测试晶体管330构成一个测试单元400，沿着第一方向X依次设置的多个测试单元400组成本公开示例性实施例的测试电路。

在示例性实施方式中，测试端子组中的三个可以分别为源测试端子、漏测试端子和栅测试端子，测试端子组中的四个测试端子310可以分别为源测试端子、漏测试端子、栅测试端子和辅助测试端子。测试引线组中的三条测试引线320可以分别为源测试引线、漏测试引线和栅测试引线，测试引线组中的四条测试引线320可以分别为源测试引线、漏测试引线、栅测试引线和辅助测试引线。测试晶体管330可以包括第一极(源电极)、第二极(漏电极)和控制极(栅电极)。在示例性实施方式中，源测试端子可以通过源测试引线与测试晶体管的第一极连接，漏测试端子可以通过漏测试引线与测试晶体管的第二极连接，栅测试端子可以通过栅测试引线与测试晶体管的控制极连接，辅助测试端子可以通过辅助测试引线与测试晶体管的辅助极连接。

在示例性实施方式中，以显示区中7T1C结构的像素驱动电路为例，测试区300中的多个测试晶体管330可以包括如下任意一种或多种：与像素驱动电路中第一晶体管T1结构相同或相似的第一测试晶体管TC1，与像素驱动电路中第二晶体管T2结构相同或相似的第二测试晶体管TC2，与像素驱动电路中第三晶体管T3结构相同或相似的第三测试晶体管TC3，与像素驱动电路中第四晶体管T4结构相同或相似的第四测试晶体管TC4，与像素驱动电路中第五晶体管T5结构相同或相似的第五测试晶体管TC5，与像素驱动电路中第六晶体管T6结构相同或相似的第六测试晶体管TC6，以及与像素驱动电路中第七晶体管T7结构相同或相似的第七测试晶体管TC7。

在示例性实施方式中，显示面板的边框区域200可以设置多个测试引脚(PAD)500，多个测试引脚500可以通过多条连接线510与端子子区300A的多个测试端子310对应连接。多个测试引脚配置为与外部测试装置连接，使得外部测试装置可以通过边框区域的多个测试引脚500进行测试。

在示例性实施方式中，引线子区300B可以设置多个虚拟像素(Dummy Pixel)600，虚拟像素中设置有虚拟像素驱动电路，以更加真实地反映显示区晶体管的特性。在示例性实施方式中，虚拟像素600可以设置在相邻的测试引线320之间。多个虚拟像素可以沿着第一方向X依次设置，或者，多个虚拟像素可以沿着第二方向Y依次设置，或者，多个虚拟像素可以分别沿着第一方向X和第二方向Y依次设置，本公开在此不做限定。

图8为本公开示例性实施例一种电路区中测试晶体管的排布示意图。如图8所示，在示例性实施方式中，测试区300可以包括沿着第一方向X依次设置的第一测试单元410、第三测试单元430、第四测试单元440和第五测试单元450，与测试区300邻近的边框区域200可以设置多个测试引脚500和多条连接线510。

在示例性实施方式中，第一测试单元410可以包括第一测试晶体管TC1、三条测试引线320和三个测试端子310。三条测试引线320可以包括：分别与第一测试晶体管TC1连接的第一源测试引线、第一漏测试引线和第一栅测试引线，三个测试端子310可以包括：与第一源测试引线连接的第一源测试端子，与第一漏测试引线连接的第一漏测试端子，以及与第一栅测试引线连接的第一栅测试端子。在示例性实施方式中，第一测试晶体管TC1可以为金属氧化物晶体管，与像素驱动电路中第一晶体管T1的结构相同或相似。

在示例性实施方式中，第三测试单元430可以包括第三测试晶体管TC3、四条测试引线320和四个测试端子310。四条测试引线320可以包括：分别与第三测试晶体管TC3连接的第三源测试引线、第三漏测试引线、第三栅测试引线和第三辅助测试引线，四个测试端子310可以包括：与第三源测试引线连接的第三源测试端子，与第三漏测试引线连接的第三漏测试端子，与第三栅测试引线连接的第三栅测试端子，以及与第三辅助测试引线连接的第三辅助测试端子。在示例性实施方式中，第三测试晶体管TC3可以为低温多晶硅晶体管，与像素驱动电路中第三晶体管T3的结构相同或相似。

在示例性实施方式中，第四测试单元440可以包括第四测试晶体管TC4、三条测试引线320和三个测试端子310。三条测试引线320可以包括：分别与第四测试晶体管TC4连接的第四源测试引线、第四漏测试引线和第四栅测试引线，三个测试端子310可以包括：与第四源测试引线连接的第四源测试端子，与第四漏测试引线连接的第四漏测试端子，以及与第四栅测试引线连接的第四栅测试端子。在示例性实施方式中，第四测试晶体管TC4可以为低温多晶硅晶体管，与像素驱动电路中第四晶体管T4的结构相同或相似。

在示例性实施方式中，第五测试单元450可以包括第五测试晶体管TC5、三条测试引线320和三个测试端子310。三条测试引线320可以包括：分别与第五测试晶体管TC5连接的第五源测试引线、第五漏测试引线和第五栅测试引线，三个测试端子310可以包括：与第五源测试引线连接的第五源测试端子，与第五漏测试引线连接的第五漏测试端子，以及与第五栅测试引线连接的第五栅测试端子。在示例性实施方式中，第五测试晶体管TC5可以为低温多晶硅晶体管，与像素驱动电路中第五晶体管T5的结构相同或相似。

在示例性实施方式中，至少一个测试端子310和连接该测试端子310的测试引线320可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成。至少一个测试端子310和连接该测试端子310的测试引线320可以设置在不同层，两者通过过孔连接。

在示例性实施方式中，测试区300可以设置多个虚拟像素(Dummy Pixel)600，每个虚拟像素600可以包括至少一个像素驱动电路，以更加真实第反映显示区域的晶体管特性。在示例性实施方式中，在第一方向X，虚拟像素600可以设置在相邻的测试引线320之间，在第二方向Y，虚拟像素600可以设置在测试端子310与测试晶体管330之间。在示例性实施方式中，多个虚拟像素可以沿着第一方向X依次设置，或者，多个虚拟像素可以沿着第二方向Y依次设置，或者，多个虚拟像素可以分别沿着第一方向X和依次设置，本公开在此不做限定。

在示例性实施方式中，测试区300可以设置多个辅助引脚520，多个辅助引脚520通过边框区域200的多条连接线510与边框区域200的多个测试引脚500对应连接。在示例性实施方式中，多个辅助引脚520与多个测试端子310的位置相对应，测试端子310在显示基板平面上的正投影与相应的辅助引脚520在显示基板平面上的正投影至少部分交叠。

在示例性实施方式中，至少一个连接线510以及分别与该连接线510连接的测试引脚500和辅助引脚520为相互连接的一体结构，三者同层设置且通过同一次图案化工艺同时形成。

在示例性实施方式中，测试端子310和辅助引脚520设置在不同的导电层，测试端子310通过过孔与位置相对应的辅助引脚520连接。

图9为本公开示例性实施例一种第一测试晶体管TC1的结构示意图。如图9所示，在示例性实施方式中，第一测试晶体管TC1可以包括第一测试遮挡线101、第一测试有源层102、第一测试栅电极103、第一测试连接电极108和第一测试电源电极109。

在示例性实施方式中，第一源测试引线105通过过孔与第一测试连接电极108连接，第一测试连接电极108可以作为第一测试晶体管TC1的第一测试源电极，通过过孔与第一测试有源层102的第一区连接。

在示例性实施方式中，第一漏测试引线106可以作为第一测试晶体管TC1的第一测试漏电极，通过过孔与第一测试有源层102的第二区连接。

在示例性实施方式中，第一栅测试引线107通过过孔与第一测试栅电极103连接。

在示例性实施方式中，第一测试遮挡线101可以作为第一测试晶体管TC1的辅助栅电极，第一栅测试引线107还通过过孔与第一测试遮挡线101连接。

在示例性实施方式中，第一测试电源电极109在显示基板平面上的正投影与第一测试遮挡线101、第一测试有源层102和第一测试栅电极103在显示基板平面上的正投影至少部分重叠。

图10为本公开示例性实施例一种第三测试晶体管TC3的结构示意图。如图10所示，在示例性实施方式中，第三测试晶体管TC3可以包括测试遮挡块301、遮挡连接线301-1、第三测试有源层302、第三测试栅电极303和第三测试连接电极308。

在示例性实施方式中，第三源测试引线305可以作为第三测试晶体管TC3的第三测试源电极，通过过孔与第三测试有源层302的第一区连接。

在示例性实施方式中，第三漏测试引线306可以作为第三测试晶体管TC3的第三测试漏电极，通过过孔与第三测试有源层302的第三区连接。

在示例性实施方式中，第三测试连接电极308通过过孔与第三测试栅电极303连接，第三栅测试引线307通过过孔与第三测试连接电极308连接。

在示例性实施方式中，测试遮挡块301可以作为第三测试晶体管TC3的辅助栅电极。遮挡连接线301-1的一端与测试遮挡块301连接，遮挡连接线301-1的另一端通过过孔与第三辅助测试引线309连接，第三辅助测试引线309的另一端与第三辅助测试端子连接。

图11为本公开示例性实施例一种第四测试晶体管TC4的结构示意图。如图11所示，在示例性实施方式中，第四测试晶体管TC4可以包括第四测试有源层402、第四测试栅电极403和第四测试连接电极408。

在示例性实施方式中，第四源测试引线405通过过孔与第四测试连接电极408连接，第四测试连接电极408可以作为第四测试晶体管TC4的第四测试源电极，第四测试连接电极408通过过孔与第四测试有源层402的第一区连接。

在示例性实施方式中，第四漏测试引线406可以作为第四测试晶体管TC4的第四测试漏电极，通过过孔与第四测试有源层402的第二区连接。

在示例性实施方式中，第四栅测试引线407通过过孔与第四测试栅电极403连接。

图12为本公开示例性实施例一种第五测试晶体管TC5的结构示意图。如图12所示，在示例性实施方式中，第五测试晶体管TC5可以包括第五测试有源层502、第五测试栅电极503和第五测试连接电极508。

在示例性实施方式中，第五源测试引线505通过过孔与第五测试有源层502的第一区连接。

在示例性实施方式中，第五漏测试引线506通过过孔与第五测试连接电极508连接，第五测试连接电极508可以作为第五测试晶体管TC5的第五测试漏电极，第五测试连接电极508通过过孔与第五测试有源层502的第二区连接。

在示例性实施方式中，第五栅测试引线507通过过孔与第五测试栅电极503连接。

下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

在示例性实施方式中，以八个电路单元(2个单元行4个单元列)为例，驱动电路层的制备过程可以包括如下操作。

(1)在玻璃载板1上制备基底。在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性基底可以为但不限于玻璃、石英中的一种或多种，柔性基底可以包括在玻璃载板上叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层。第一、第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一、第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，第一、第二无机材料层也称为阻挡(Barrier)层，半导体层的材料可以采用非晶硅(a-si)。在示例性实施方式中，以叠层结构PI1/Barrier1/a-si/PI2/Barrier2为例，其制备过程可以包括：先在玻璃载板1上涂布一层聚酰亚胺，固化成膜后形成第一柔性(PI1)层；随后在第一柔性层上沉积一层阻挡薄膜，形成覆盖第一柔性层的第一阻挡(Barrier1)层；然后在第一阻挡层上沉积一层非晶硅薄膜，形成覆盖第一阻挡层的非晶硅(a-si)层；然后在非晶硅层上再涂布一层聚酰亚胺，固化成膜后形成第二柔性(PI2)层；然后在第二柔性层上沉积一层阻挡薄膜，形成覆盖第二柔性层的第二阻挡(Barrier2)层，完成基底的制备。

(2)形成遮挡层图案。在示例性实施方式中，形成遮挡层图案可以包括：在基底上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，在基底上形成遮挡层图案，如图13和图14所示，图13为显示区八个电路单元中遮挡层图案的平面结构图，图14为测试区中第三测试晶体管TC3所在区域的平面结构图。

在示例性实施方式中，在显示区，每个电路单元的遮挡层图案可以包括第一遮挡线11、第二遮挡线12、第三遮挡线13和遮挡块14。遮挡块14的形状可以为矩形，矩形状的角部可以设置倒角。第一遮挡线11可以为沿着第一方向X延伸的条形状，第一遮挡线11设置在遮挡块14第一方向X的一侧，且与遮挡块14连接。第二遮挡线12可以为沿着第二方向Y延伸的条形状，第二遮挡线12设置在遮挡块14第二方向Y的一侧，且与遮挡块14连接。第三遮挡线13可以为沿着第二方向Y延伸的折线状，第三遮挡线13设置在遮挡块14第二方向Y的反方向的一侧，且与遮挡块14连接。

在示例性实施方式中，每个电路单元的第一遮挡线11与第一方向X上相邻的电路单元的遮挡块14连接，使得一个电路单元行中的遮挡层连接成一体，形成相互连接的一体结构。

在示例性实施方式中，每个电路单元的第二遮挡线12与第二方向Y上相邻的电路单元的第三遮挡线13连接，使得一个电路单元列中的遮挡层连接成一体，形成相互连接的一体结构。

在示例性实施方式中，电路单元行和电路单元列中的遮挡层连接成一体，可以保证显示基板中的遮挡层具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第N列的遮挡层和第N+1列的遮挡层可以相对于第一中心线镜像对称，第N+1列的遮挡层和第N+2列的遮挡层可以相对于第二中心线镜像对称，第N+2列的遮挡层和第N+3列的遮挡层可以相对于第三中心线镜像对称，第一中心线、第二中心线和第三中心线可以分别是相邻电路单元列之间沿着第二方向Y延伸的直线。

在示例性实施方式中，多个电路单元行中遮挡层的形状可以相同。

在示例性实施方式中，在测试区，每个第三测试晶体管TC3所在区域的遮挡层图案可以包括测试遮挡块301和遮挡连接线301-1，测试遮挡块301的形状与显示区中每个电路单元的遮挡块14的形状基本上相同，遮挡连接线301-1可以包括第一连接子段和第二连接子段，第一连接子段的第一端与测试遮挡块301连接，第一连接子段的第二端沿着第二方向Y延伸后，与第二连接子段的第一端连接，第二连接子段的第二端沿着第一方向X延伸，第二连接子段的第二端配置为与后续形成的第三辅助测试线连接。

(3)形成第一半导体层图案。在示例性实施方式中，形成第一半导体层图案可以包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖遮挡层图案的第一绝缘层，以及设置在第一绝缘层上的第一半导体层图案，如图15a至图15b、图16a至图16c所示，图15a为显示区八个电路单元的平面结构图，图15b为图15a中第一半导体层的平面示意图，图16a为测试区中第三测试晶体管TC3所在区域的平面结构图，图16b为测试区中第四测试晶体管TC4所在区域的平面结构图，图16c为测试区中第五测试晶体管TC5所在区域的平面结构图。

在示例性实施方式中，在显示区，每个电路单元的第一半导体层图案可以包括第三晶体管T3的第三有源层23至第七晶体管T7的第七有源层27，且第三有源层23至第七有源层27为相互连接的一体结构。

在示例性实施方式中，第M行电路单元中第四有源层24和第七有源层27位于本电路单元的第三有源层23远离第M+1行电路单元的一侧，第M行电路单元中的第五有源层25和第六有源层26位于第三有源层23靠近第M+1行电路单元的一侧。

在示例性实施方式中，第三有源层23的形状可以呈“几”字形，第四有源层24和第七有源层27的形状可以呈“I”字形，第五有源层25和第六有源层26的形状可以呈“L”字形。

在示例性实施方式中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施方式中，第三有源层23的第一区23-1同时作为第四有源层24的第二区24-2和第五有源层25的第二区25-2，第三有源层23的第二区23-2同时作为第六有源层26的第一区26-1，第六有源层26的第二区26-2同时作为第七有源层27的第二区27-2，第四有源层24的第一区24-1、第五有源层25的第一区25-1和第七有源层27的第一区27-1单独设置。

在示例性实施方式中，每个电路单元行中，第N列的第五有源层25的第一区25-1和第N+1列的第五有源层25的第一区25-1相互连接，第N+2列的第五有源层25的第一区25-1和第N+3列的第五有源层25的第一区25-1相互连接。在示例性实施方式中，由于每个电路单元中的第五有源层的第一区与后续形成的第一电源线连接，通过将相邻电路单元的第五有源层的第一区形成相互连接的一体结构，可以保证相邻电路单元的第五晶体管T5的第一极具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，第N列的第一半导体层和第N+1列的第一半导体层可以相对于第一中心线镜像对称，第N+1列的第一半导体层和第N+2列的第一半导体层可以相对于第二中心线镜像对称，第N+2列的第一半导体层和第N+3列的第一半导体层可以相对于第三中心线镜像对称。

在示例性实施方式中，多个电路单元行中遮挡层的形状可以相同。

在示例性实施方式中，在测试区，每个第三测试晶体管TC3所在区域的第一半导体层图案可以包括第三测试有源层302，每个第四测试晶体管TC4所在区域的第一半导体层图案可以包括第四测试有源层402，每个第五测试晶体管TC5所在区域的第一半导体层图案可以包括第五测试有源层502。

在示例性实施方式中，第三测试有源层302的形状与显示区中每个电路单元的第三有源层23的形状基本上相同，第四测试有源层402的形状与显示区中每个电路单元的第四有源层24的形状基本上相同，第五测试有源层502的形状与显示区中每个电路单元的第五有源层25的形状基本上相同。

在示例性实施方式中，第一半导体层可以采用多晶硅(p-Si)，即第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管为LTPS薄膜晶体管。在示例性实施方式中，通过图案化工艺对第一半导体薄膜进行图案化，可以包括：先在第一绝缘薄膜上形成非晶硅(a-si)薄膜，对非晶硅薄膜进行脱氢处理，对脱氢处理后的非晶硅薄膜进行结晶处理，形成多晶硅薄膜。随后，对多晶硅薄膜进行图案化，形成第一半导体层图案。

(4)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖第一半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，如图17a至图17b、图18a至图18d所示，图17a为显示区八个电路单元的平面结构图，图17b为图17a中第一导电层的平面示意图，图18a为测试区中第三测试晶体管TC3所在区域的平面结构图，图18b为测试区中第四测试晶体管TC4所在区域的平面结构图，图18c为测试区中第五测试晶体管TC5所在区域的平面结构图，图18d为与测试区相邻的边框区域的平面结构图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。

在示例性实施方式中，在显示区，第一导电层图案至少包括：第一扫描信号线31、发光控制线32和存储电容的第一极板33，第一扫描信号线31和发光控制线32的主体部分可以沿着第一方向X延伸。第M行电路单元中的第一扫描信号线31位于本电路单元的第一极板33远离第M+1行电路单元的一侧，发光控制线32可以位于本电路单元的第一极板33靠近第M+1行电路单元的一侧。

在示例性实施例中，第一极板33可以位于第一扫描信号线31和发光控制线32之间，第一极板33可以为矩形状，矩形状的角部可以设置倒角，第一极板33在基底上的正投影与第三晶体管T3的第三有源层在基底上的正投影存在重叠区域。在示例性实施例中，第一极板33可以同时作为存储电容的一个极板和第三晶体管T3的栅电极。

在示例性实施例中，第一扫描信号线31与第四有源层相重叠的区域作为第四晶体管T4的栅电极，第一扫描信号线31与第七有源层相重叠的区域作为第七晶体管T7的栅电极，发光控制线32与第五有源层相重叠的区域作为第五晶体管T5的栅电极，发光控制线32与第六有源层相重叠的区域作为第六晶体管T6的栅电极。

在示例性实施方式中，第一扫描信号线31和发光控制线32可以为等宽度设计，或者可以为非等宽度设计，不仅可以便于像素结构的布局，而且可以降低信号线之间的寄生电容，本公开在此不做限定。

在示例性实施方式中，在测试区，每个第三测试晶体管TC3所在区域的第一导电层图案可以包括第三测试栅电极303，每个第四测试晶体管TC4所在区域的第一导电层图案可以包括第四测试栅电极403，每个第五测试晶体管TC5所在区域的第一导电层图案可以包括第五测试栅电极503。

在示例性实施方式中，第三测试栅电极303的形状与显示区中每个电路单元的第一极板33的形状基本上相同，第三测试栅电极303在基底上的正投影与第三测试有源层302在基底上的正投影存在重叠区域，第三测试栅电极303与第三测试有源层302重叠区域的形状与显示区中第一极板33与第三有源层23重叠区域的形状基本上相同。第四测试栅电极403与第四测试有源层402重叠区域的形状与显示区中第一扫描信号线31与第四有源层24重叠区域的形状基本上相同，第五测试栅电极503与第五测试有源层502重叠区域的形状与显示区中发光控制线32与第五有源层25重叠区域的形状基本上相同。

在示例性实施方式中，第四测试栅电极403的主体部分可以沿着第一方向X延伸，第一方向X的端部可以设置有矩形状的第四连接块，第四连接块配置为与后续形成的第四栅测试引线连接。

在示例性实施方式中，第五测试栅电极503的主体部分可以沿着第一方向X延伸，第一方向X的端部可以设置有矩形状的第五连接块，第五连接块配置为与后续形成的第五栅测试引线连接。

在示例性实施方式中，在靠近测试区300的边框区域200，第一导电层图案可以包括多个测试引脚500和多条连接线510，在靠近边框区域200的测试区300，第一导电层图案可以包括多个辅助引脚520。

在示例性实施方式中，连接线510、与该连接线510连接的测试引脚500和辅助引脚520为相互连接的一体结构，即三者同层设置且通过同一次图案化工艺同时形成。

在示例性实施方式中，测试引脚500配置为使得外部测试装置可以通过测试引脚500进行测试，辅助引脚520配置为与后续形成的测试端子连接。

在示例性实施例中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第三晶体管T3至第七晶体管T7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第三有源层至第七有源层的第一区和第二区均被导体化。

(5)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第三绝缘层，以及设置在第三绝缘层上的第二导电层图案，如图19a至图19b、图20a至图20d所示，图19a为显示区八个电路单元的平面结构图，图19b为图19a中第二导电层的平面示意图，图20a为测试区中第三测试晶体管TC3所在区域的平面结构图，图20b为测试区中第四测试晶体管TC4所在区域的平面结构图，图20c为测试区中第五测试晶体管TC5所在区域的平面结构图，图20d为测试区中第一测试晶体管TC1所在区域的平面结构图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。

在示例性实施方式中，在显示区，第二导电层图案至少包括：第一遮挡线41、第二遮挡线42、第一初始信号线43和第二极板44，第一遮挡线41、第二遮挡线42和第一初始信号线43的主体部分可以沿着第一方向X延伸。第二极板44作为存储电容的另一个极板，可以位于本电路单元的第二遮挡线42和发光控制线32之间。

在示例性实施例中，第一遮挡线41配置为作为第一晶体管T1的遮挡层，遮挡第一晶体管T1的沟道，第二遮挡线42配置为作为第二晶体管T2的遮挡层，遮挡第二晶体管T2的沟道，保证氧化物第一晶体管T1和氧化物第二晶体管T2的电学性能。

在示例性实施例中，第二极板44的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板44在基底上的正投影与第一极板33在基底上的正投影存在重叠区域，第一极板33和第二极板44构成像素驱动电路的存储电容。第二极板44上设置有开口45，开口45可以位于第二极板44的中部。开口45可以为矩形，使第二极板44形成环形结构。开口45暴露出覆盖第一极板33的第三绝缘层，且第一极板33在基底上的正投影包含开口45在基底上的正投影。在示例性实施例中，开口45配置为容置后续形成的第一过孔，第一过孔位于开口45内并暴露出第一极板33，使后续形成的第一晶体管T1的第二极与第一极板33连接。

在示例性实施例中，每个电路单元行中，第N列的第二极板44和第N+1列的第二极板44相互连接，第N+2列的第二极板44和第N+3列的第二极板44相互连接。在示例性实施方式中，由于每个电路单元中的第二极板44与后续形成的第一电源线连接，通过将相邻电路单元的第二极板44形成相互连接的一体结构，可以保证相邻电路单元的第二极板44具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，在测试区，每个第一测试晶体管TC1所在区域的第二导电层图案可以包括第一测试遮挡线101，第一测试遮挡线101的形状与显示区中每个电路单元的第一遮挡线41的形状基本上相同。

在示例性实施方式中，每个第三测试晶体管TC3、第四测试晶体管TC4和第五测试晶体管TC5所在区域的结构与前一次工艺后的结构可以相同。

(6)形成第二半导体层图案。在示例性实施方式中，形成第二半导体层图案可以包括：在形成前述图案的基底上，依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成覆盖基底的第四绝缘层，以及设置在第四绝缘层上的第二半导体层图案，如图21a至图21b、图22a至图22d所示，图21a为显示区八个电路单元的平面结构图，图21b为图21a中第二半导体层的平面示意图，图22a为测试区中第三测试晶体管TC3所在区域的平面结构图，图22b为测试区中第四测试晶体管TC4所在区域的平面结构图，图22c为测试区中第五测试晶体管TC5所在区域的平面结构图，图22d为测试区中第一测试晶体管TC1所在区域的平面结构图。

在示例性实施方式中，在显示区，每个电路单元中的第二半导体层图案至少包括：第一晶体管T1的第一有源层21和第二晶体管T2的第二有源层22，且第一有源层21和第二有源层22为相互连接的一体结构。

在示例性实施方式中，第一有源层21和第二有源层22的形状可以呈“I”字形，第一有源层21的第二区21-2同时作为第二有源层22的第一区22-1，第一有源层21的第一区21-1和第二有源层22的第二区22-2单独设置。

在示例性实施方式中，第N列的第二半导体层和第N+1列的第二半导体层可以相对于第一中心线镜像对称，第N+1列的第二半导体层和第N+2列的第二半导体层可以相对于第二中心线镜像对称，第N+2列的第二半导体层和第N+3列的第二半导体层可以相对于第三中心线镜像对称。

在示例性实施方式中，多个电路单元行中第二半导体层的形状可以相同。

在示例性实施方式中，在测试区，每个第一测试晶体管TC1所在区域的第二半导体层图案可以包括第一测试有源层102，第一测试有源层102的形状与显示区中每个电路单元的第一有源层21的形状基本上相同，第一测试有源层102与第一测试遮挡线101重叠区域的形状与显示区中第一有源层21与第一遮挡线41重叠区域的形状基本上相同。

在示例性实施方式中，每个第三测试晶体管TC3、第四测试晶体管TC4和第五测试晶体管TC5所在区域的结构与前一次工艺后的结构可以相同。

在示例性实施方式中，第二半导体层可以采用氧化物，即第一晶体管T1和第二晶体管T2为氧化物薄膜晶体管。在示例性实施方式中，氧化物可以是如下任意一种或多种：铟镓锌氧化物(InGaZnO)、铟镓锌氮氧化物(InGaZnON)、氧化锌(ZnO)、氮氧化锌(ZnON)、锌锡氧化物(ZnSnO)、镉锡氧化物(CdSnO)、镓锡氧化物(GaSnO)、钛锡氧化物(TiSnO)、铜铝氧化物(CuAlO)、锶铜氧化物(SrCuO)、镧铜氧硫氧化物(LaCuOS)、氮化镓(GaN)、铟镓氮化物(InGaN)、铝镓氮化物(AlGaN)和铟镓铝氮化物(InGaAlN)。在一些可能的实现方式中，第二半导体薄膜可以采用氧化铟镓锌(IGZO)，氧化铟镓锌(IGZO)的电子迁移率高于非晶硅。

(7)形成第三导电层图案。在示例性实施方式中，形成第三导电层图案可以包括：在形成前述图案的基底上，依次沉积第五绝缘薄膜和第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成覆盖第二半导体层的第五绝缘层，以及设置在第五绝缘层上的第三导电层图案，如图23a至图23b、图24a至图24d所示，图23a为显示区八个电路单元的平面结构图，图23b为图23a中第三导电层的平面示意图，图24a为测试区中第三测试晶体管TC3所在区域的平面结构图，图24b为测试区中第四测试晶体管TC4所在区域的平面结构图，图24c为测试区中第五测试晶体管TC5所在区域的平面结构图，图24d为测试区中第一测试晶体管TC1所在区域的平面结构图。在示例性实施方式中，第三导电层可以称为第三栅金属(GATE3)层。

在示例性实施方式中，在显示区，第三导电层图案至少包括：第二扫描信号线51和第三扫描信号线52，第二扫描信号线51和第三扫描信号线52的主体部分可以沿着第一方向X延伸，第M行电路单元中的第二扫描信号线51位于第三扫描信号线52远离第M+1行电路单元的一侧。

在示例性实施例中，第二扫描信号线51与第一有源层相重叠的区域作为第一晶体管T1的栅电极，第三扫描信号线52与第二有源层相重叠的区域作为第二晶体管T2的栅电极。

在示例性实施例中，第三扫描信号线52与第一扫描信号线31的信号相同，即两者连接相同的信号源。

在示例性实施例中，第一遮挡线41与第二扫描信号线51的信号可以相同，即两者连接相同的信号源，使得第一遮挡线41可以作为第一晶体管T1的底栅电极，形成双栅结构的第一晶体管T1。

在示例性实施例中，第二遮挡线42与第三扫描信号线52的信号可以相同，即两者连接相同的信号源，使得第二遮挡线42可以作为第二晶体管T2的底栅电极，形成双栅结构的第二晶体管T2。

在示例性实施方式中，在测试区，每个第一测试晶体管TC1所在区域的第三导电层图案可以包括第一测试栅电极103，第一测试栅电极103的形状与显示区中每个电路单元的第二扫描信号线51的形状基本上相同，第一测试栅电极103与第一测试有源层102重叠区域的形状与显示区中第二扫描信号线51与第一有源层21重叠区域的形状基本上相同。

在示例性实施方式中，每个第三测试晶体管TC3、第四测试晶体管TC4和第五测试晶体管TC5所在区域的结构与前一次工艺后的结构可以相同。

(8)形成第六绝缘层图案。在示例性实施例中，形成第六绝缘层图案可以包括：在形成前述图案的基底上，沉积第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第三导电层的第六绝缘层，第六绝缘层上设置有多个过孔，如图25a至图25b、图26a至图26d所示，图25a为显示区八个电路单元的平面结构图，图25b为图25a中多个过孔的平面示意图，图26a为测试区中第三测试晶体管TC3所在区域的平面结构图，图26b为测试区中第四测试晶体管TC4所在区域的平面结构图，图26c为测试区中第五测试晶体管TC5所在区域的平面结构图，图26d为测试区中第一测试晶体管TC1所在区域的平面结构图。

在示例性实施方式中，在显示区，每个电路单元中的多个过孔至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8、第九过孔V9、第十过孔V10和第十一过孔V11。

在示例性实施方式中，第一过孔V1在基底上的正投影位于开口45在基底上的正投影的范围之内，第一过孔V1内的第六绝缘层、第五绝缘层、第四绝缘层和第三绝缘层被刻蚀掉，暴露出第一极板33的表面。第一过孔V1配置为使后续形成的第一晶体管T1的第二极与通过该过孔与第一极板33连接。

在示例性实施例中，第二过孔V2位于第二极板44在基底上的正投影的范围之内，第二过孔V2内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第二极板44的表面。第二过孔V2配置为使后续形成的第一电源线通过该过孔与第二极板44连接。在示例性实施例中，作为电源过孔的第二过孔V2可以包括多个，多个第二过孔V2可以沿着第二方向Y依次排列，以增加第一电源线与第二极板44的连接可靠性。

在示例性实施例中，第三过孔V3在基底上的正投影位于第五有源层在基底上的正投影的范围之内，第三过孔V3内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面。第三过孔V3配置为使后续形成的第七连接电极通过该过孔与第五有源层连接。

在示例性实施例中，第四过孔V4在基底上的正投影位于第六有源层在基底上的正投影的范围之内，第四过孔V4内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区(也是第七有源层的第二区)的表面。第四过孔V4配置为使后续形成的第六晶体管T6的第二极通过该过孔与第六有源层连接，以及使后续形成的第七晶体管T7的第二极通过该过孔与第七有源层连接。

在示例性实施例中，第五过孔V5在基底上的正投影位于第四有源层在基底上的正投影的范围之内，第五过孔V5内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面。第五过孔V5配置为使后续形成的数据信号线通过该过孔与第四有源层连接。

在示例性实施例中，第六过孔V6在基底上的正投影位于第二有源层在基底上的正投影的范围之内，第六过孔V6内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二有源层的第一区(也是第一有源层的第二区)的表面。第六过孔V6配置为使后续形成的第一晶体管T1的第二极通过该过孔与第一有源层连接，以及使后续形成的第二晶体管T2的第一极通过该过孔与第二有源层连接。

在示例性实施例中，第七过孔V7在基底上的正投影位于第七有源层在基底上的正投影的范围之内，第七过孔V7内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第一区的表面。第七过孔V7配置为使后续形成的第七晶体管T7的第一极通过该过孔与第七有源层连接。

在示例性实施例中，第八过孔V8在基底上的正投影位于第一有源层在基底上的正投影的范围之内，第八过孔V8内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面。第八过孔V8配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一有源层连接。

在示例性实施例中，第九过孔V9在基底上的正投影位于第二有源层在基底上的正投影的范围之内，第九过孔V9内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第二有源层的第二区的表面。第九过孔V9配置为使后续形成的第二晶体管T2的第二极通过该过孔与第二有源层连接。

在示例性实施例中，第十过孔V10在基底上的正投影位于第三有源层在基底上的正投影的范围之内，第十过孔V10内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第二区(也是第六有源层的第一区)的表面。第十过孔V10配置为使后续形成的第三晶体管T3的第二极通过该过孔与第三有源层连接，以及使后续形成的第六晶体管T6的第一极通过该过孔与第六有源层连接。

在示例性实施例中，第十一过孔V11在基底上的正投影位于第一初始信号线43在基底上的正投影的范围之内，第十一过孔V11内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第一初始信号线43的表面。第十一过孔V11配置为使后续形成的第一晶体管T1的第一极通过该过孔与第一初始信号线43连接。

在示例性实施方式中，在测试区，多个过孔至少包括：第二十一过孔V21、第二十二过孔V22、第二十三过孔V23、第二十四过孔V24、第二十五过孔V25、第二十六过孔V26、第二十七过孔V27、第二十八过孔V28、第二十九过孔V29、第三十过孔V30、第三十一过孔V31、第三十二过孔V32、第三十三过孔V33和第三十四过孔V34。

在示例性实施方式中，第二十一过孔V21位于第三测试晶体管TC3所在区域，第二十一过孔V21在基底上的正投影位于第三测试栅电极303在基底上的正投影的范围之内，第二十一过孔V21内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第三测试栅电极303的表面。

在示例性实施方式中，第二十二过孔V22位于第三测试晶体管TC3所在区域，第二十二过孔V22在基底上的正投影位于第三测试有源层302在基底上的正投影的范围之内，第二十二过孔V22内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三测试有源层302的第一区的表面。

在示例性实施方式中，第二十三过孔V23位于第三测试晶体管TC3所在区域，第二十三过孔V23在基底上的正投影位于第三测试有源层302在基底上的正投影的范围之内，第二十三过孔V23内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三测试有源层302的第二区的表面。

在示例性实施方式中，第二十四过孔V24位于第三测试晶体管TC3所在区域，第二十四过孔V24在基底上的正投影位于遮挡连接线301-1在基底上的正投影的范围之内，第二十四过孔V24内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出遮挡连接线301-1的表面。在示例性实施方式中，第二十四过孔V24可以是多个，以提高连接可靠性。

在示例性实施方式中，第二十五过孔V25位于第四测试晶体管TC4所在区域，第二十五过孔V25在基底上的正投影位于第四测试有源层402在基底上的正投影的范围之内，第二十五过孔V25内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四测试有源层402的第一区的表面。

在示例性实施方式中，第二十六过孔V26位于第四测试晶体管TC4所在区域，第二十六过孔V26在基底上的正投影位于第四测试有源层402在基底上的正投影的范围之内，第二十六过孔V26内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四测试有源层402的第二区的表面。

在示例性实施方式中，第二十七过孔V27位于第四测试晶体管TC4所在区域，第二十七过孔V27在基底上的正投影位于第四测试栅电极403在基底上的正投影的范围之内，第二十七过孔V27内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第四测试栅电极403的表面。在示例性实施方式中，第二十七过孔V27可以是多个，以提高连接可靠性。

在示例性实施方式中，第二十八过孔V28位于第五测试晶体管TC5所在区域，第二十八过孔V28在基底上的正投影位于第五测试有源层502在基底上的正投影的范围之内，第二十八过孔V28内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五测试有源层502的第一区的表面。

在示例性实施方式中，第二十九过孔V29位于第五测试晶体管TC5所在区域，第二十九过孔V29在基底上的正投影位于第五测试有源层502在基底上的正投影的范围之内，第二十九过孔V29内的第六绝缘层、第五绝缘层、第四绝缘层、第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五测试有源层502的第二区的表面。

在示例性实施方式中，第三十过孔V30位于第五测试晶体管TC5所在区域，第三十过孔V30在基底上的正投影位于第五测试栅电极503在基底上的正投影的范围之内，第三十过孔V30内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第五测试栅电极503的表面。在示例性实施方式中，第三十过孔V30可以是多个，以提高连接可靠性。

在示例性实施方式中，第三十一过孔V31位于第一测试晶体管TC1所在区域，第三十一过孔V31在基底上的正投影位于第一测试有源层102在基底上的正投影的范围之内，第三十一过孔V31内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第一测试有源层102的第一区的表面。

在示例性实施方式中，第三十二过孔V32位于第一测试晶体管TC1所在区域，第三十二过孔V32在基底上的正投影位于第一测试有源层102在基底上的正投影的范围之内，第三十二过孔V32内的第六绝缘层和第五绝缘层被刻蚀掉，暴露出第一测试有源层102的第二区的表面。

在示例性实施方式中，第三十三过孔V33位于第一测试晶体管TC1所在区域，第三十三过孔V33在基底上的正投影位于第一测试遮挡线101在基底上的正投影的范围之内，第三十三过孔V33内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出第一测试遮挡线101的表面。在示例性实施方式中，第三十三过孔V33可以是多个，以提高连接可靠性。

在示例性实施方式中，第三十四过孔V34位于第一测试晶体管TC1所在区域，第三十四过孔V34在基底上的正投影位于第一测试栅电极103在基底上的正投影的范围之内，第三十四过孔V34内的第六绝缘层被刻蚀掉，暴露出第一测试栅电极103的表面。在示例性实施方式中，第三十四过孔V34可以是多个，以提高连接可靠性。

在示例性实施方式中，在靠近边框区域200的测试区300，部分辅助引脚520所在区域还设置有多个连接过孔，连接过孔在基底上的正投影位于辅助引脚520在基底上的正投影的范围之内，连接过孔内的第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出辅助引脚520的表面。在示例性实施方式中，连接过孔配置为与后续形成的测试端子通过该过孔连接。

(9)形成第四导电层图案。在示例性实施例中，形成第四导电层可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第六绝缘层上的第四导电层，如图27a至图27b、图28a至图28d所示，图27a为显示区八个电路单元的平面结构图，图27b为图27a中第四导电层的平面示意图，图28a为测试区中第三测试晶体管TC3所在区域的平面结构图，图28b为测试区中第四测试晶体管TC4所在区域的平面结构图，图28c为测试区中第五测试晶体管TC5所在区域的平面结构图，图28d为测试区中第一测试晶体管TC1所在区域的平面结构图。在示例性实施方式中，第四导电层可以称为第一源漏金属(SD1)层。

在示例性实施例中，在显示区，第四导电层至少包括：第一连接电极61、第二连接电极62、第三连接电极63、第四连接电极64、第五连接电极65、第六连接电极66和第二初始信号线67。

在示例性实施例中，第一连接电极61为主体部分沿着第二方向Y延伸的折线形，其第一端通过第六过孔V6与第一有源层的第二区(也是第二有源层的第一区)连接，其第二端通过第一过孔V1与第一极板33连接，使第一极板33、第一晶体管T1的第二极和第二晶体管T2的第一极具有相同的电位。在示例性实施例中，第一连接电极61可以作为第一晶体管T1的第二极和第二晶体管T2的第一极。

在示例性实施例中，第二连接电极62的第一端通过第十一过孔V11与第一初始信号线43连接，其第二端通过第八过孔V8与第一有源层的第一区连接，使第一初始信号线43传输的初始电压写入第一晶体管T1。在示例性实施例中，第二连接电极62可以作为第一晶体管T1的第一极。

在示例性实施例中，第三连接电极63通过第五过孔V5与第四有源层的第一区连接。在示例性实施例中，第三连接电极63可以作为第四晶体管T4的第一极，配置为与后续形成的数据信号线连接。

在示例性实施例中，第四连接电极64一方面通过第二过孔V2与第二极板44连接，另一方面通过第三过孔V3与第五有源层的第一区连接。在示例性实施例中，第四连接电极64可以作为第五晶体管T5的第一极，配置为与后续形成的第一电源线连接。

在示例性实施例中，每个电路单元行中，第N列的第四连接电极64和第N+1列的第四连接电极64相互连接，第N+2列的第四连接电极64和第N+3列的第四连接电极64相互连接。在示例性实施方式中，由于每个电路单元中的第四连接电极64与后续形成的第一电源线连接，通过将相邻电路单元的第四连接电极64形成相互连接的一体结构，可以保证相邻电路单元的第四连接电极64具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施例中，第五连接电极65的一端通过第九过孔V9与第二有源层的第二区连接，第五连接电极65的另一端通过第十过孔V10与第三有源层的第二区(也是第六有源层的第一区)连接。在示例性实施例中，第五连接电极65可以同时作为第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极，使第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极具有相同的电位。

在示例性实施例中，第六连接电极66通过第四过孔V4与第六有源层的第二区(也是第七有源层的第二区)连接。在示例性实施例中，第六连接电极66可以作为第六晶体管T6的第二极和第七晶体管T7的第二极，第六连接电极66配置为与后续形成的阳极连接电极连接。

在示例性实施例中，第二初始信号线67可以为主体部分沿着第一方向X延伸的折线状，第二初始信号线67通过一电路单元行中的多个第七过孔V7与多个第七有源层的第一区连接，将初始电压写入一电路单元行中多个第七晶体管T7。在示例性实施例中，由于第二初始信号线67与一个电路单元行中所有的第七有源层的第一区连接，可以保证一个电路单元行中所有的第七晶体管T7的第一极具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。

在示例性实施方式中，在测试区，第四导电层图案可以包括测试晶体管的源测试引线、漏测试引线、栅测试引线、辅助测试引线和测试连接电极。

在示例性实施例中，在测试区第三测试晶体管TC3所在区域，第四导电层图案可以包括第三源测试引线305、第三漏测试引线306、第三测试连接电极308和第三辅助测试引线309。

在示例性实施例中，第三源测试引线305可以作为第三测试晶体管TC3的第三源测试电极，其第一端通过第二十二过孔V22与第三测试有源层302的第一区连接，其第二端与第三源测试端子(未示出)连接。在示例性实施例中，第三源测试引线305和第三源测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第三源测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第三漏测试引线306可以作为第三测试晶体管TC3的第三漏测试电极，其第一端通过第二十三过孔V23与第三测试有源层302的第二区连接，其第二端与第三漏测试端子(未示出)连接。在示例性实施例中，第三漏测试引线306和第三漏测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第三漏测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第三测试连接电极308可以为沿着第二方向Y延伸的折线状，第三测试连接电极308第二方向Y的端部通过第二十一过孔V21与第三测试栅电极303连接，第三测试连接电极308配置为与后续形成的第三栅测试引线连接。

在示例性实施例中，第三辅助测试引线309的第一端通过多个第二十四过孔V24与遮挡连接线301-1连接，第三辅助测试引线309的第二端与第三辅助测试端子(未示出)连接。在示例性实施例中，第三辅助测试引线309和第三辅助测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第三辅助测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，在测试区第四测试晶体管TC4所在区域，第四导电层图案可以包括第四漏测试引线406、第四栅测试引线407和第四测试连接电极408。

在示例性实施例中，第四漏测试引线406可以作为第四测试晶体管TC4第四漏测试电极，其第一端通过第二十六过孔V26与第四测试有源层402的第二区连接，其第二端与第四漏测试端子(未示出)连接。在示例性实施例中，第四漏测试引线406和第四漏测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第四漏测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第四栅测试引线407的第一端通过多个第二十七过孔V27与第四测试栅电极403连接，第四栅测试引线407的第二端与第四栅测试端子(未示出)连接。在示例性实施例中，第四栅测试引线407和第四栅测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第四栅测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第四测试连接电极408可以作为第四测试晶体管TC4第四源测试电极，第四测试连接电极408为矩形状，通过第二十五过孔V25与第四测试有源层402的第一区连接，第四测试有源层402配置为与后续形成的第四源测试引线连接。

在示例性实施例中，在测试区第五测试晶体管TC5所在区域，第四导电层图案可以包括第五源测试引线505、第五栅测试引线507和第五测试连接电极508。

在示例性实施例中，第五源测试引线505可以作为第五测试晶体管TC5的第五源测试电极，其第一端通过第二十八过孔V28与第五测试有源层502的第一区连接，其第二端与第五源测试端子(未示出)连接。在示例性实施例中，第五源测试引线505和第五源测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第五源测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第五栅测试引线507的第一端通过多个第三十过孔V30与第五测试栅电极503连接，第五栅测试引线507的第二端与第五栅测试端子(未示出)连接。在示例性实施例中，第五栅测试引线507和第五栅测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第五栅测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第五测试连接电极508可以作为第五测试晶体管TC5的第五漏测试电极，第五测试连接电极508可以为矩形状，通过第二十九过孔V29与第五测试有源层502的第二区连接，第五测试连接电极508配置为与后续形成的第五漏测试引线连接。

在示例性实施例中，在测试区第一测试晶体管TC1所在区域，第四导电层图案可以包括第一漏测试引线106、第一栅测试引线107和第一测试连接电极108。

在示例性实施例中，第一漏测试引线106可以作为第一测试晶体管TC1的第一漏测试电极，其第一端通过第三十二过孔V32与第一测试有源层102的第二区连接，其第二端与第一漏测试端子(未示出)连接。在示例性实施例中，第一漏测试引线106和第一漏测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第一漏测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第一栅测试引线107的第一端一方面通过多个第三十三过孔V33与第一测试遮挡线101连接，另一方面通过多个第三十四过孔V34与第一测试栅电极103连接，第一栅测试引线107的第二端与第一栅测试端子(未示出)连接。由于位于第一测试有源层102下方的第一测试遮挡线101和位于第一测试有源层102上方的第一测试栅电极103同时连接第一栅测试引线107，因而实现了双栅结构的第一晶体管T1。在示例性实施例中，第一栅测试引线107和第一栅测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第一栅测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施例中，第一测试连接电极108可以为“T”字形，第二方向Y一侧的端部通过第三十一过孔V31与第一测试有源层102的第一区连接，第一测试连接电极108配置为与后续形成的第一源测试引线连接。

(10)形成第七绝缘层和第一平坦层图案。在示例性实施例中，形成第七绝缘层和第一平坦层图案可以包括：在形成前述图案的基底上，先沉积第七绝缘薄膜，然后涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜和第七绝缘薄膜进行图案化，形成覆盖第四导电层图案的第七绝缘层以及设置在第七绝缘层上的第一平坦层，第七绝缘层和第一平坦层上设置有多个过孔，如图29a至图29b、图30a至图30d所示，图29a为显示区八个电路单元的平面结构图，图29b为图29a中多个过孔的平面示意图，图30a为测试区中第三测试晶体管TC3所在区域的平面结构图，图30b为测试区中第四测试晶体管TC4所在区域的平面结构图，图30c为测试区中第五测试晶体管TC5所在区域的平面结构图，图30d为测试区中第一测试晶体管TC1所在区域的平面结构图。

在示例性实施方式中，在显示区，每个电路单元中的多个过孔至少包括：第四十一过孔V41、第四十二过孔V42和第四十三过孔V43。

在示例性实施方式中，第四十一过孔V41在基底上的正投影位于第三连接电极63在基底上的正投影的范围之内，第四十一过孔V41内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第三连接电极63的表面。第四十一过孔V41配置为使后续形成的数据信号线通过该过孔与第三连接电极63连接。

在示例性实施方式中，第四十二过孔V42在基底上的正投影位于第四连接电极64在基底上的正投影的范围之内，第四十二过孔V42内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第四连接电极64的表面。第四十二过孔V42配置为使后续形成的第一电源线该过孔与第四连接电极64连接。

在示例性实施方式中，第四十三过孔V43在基底上的正投影位于第六连接电极66在基底上的正投影的范围之内，第四十三过孔V43内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第六连接电极66的表面。第四十三过孔V432配置为使后续形成的阳极连接电极该过孔与第六连接电极66连接。

在示例性实施方式中，在测试区，多个过孔至少包括：第五十一过孔V51、第五十二过孔V52、第五十三过孔V53和第五十四过孔V54。

在示例性实施方式中，第五十一过孔V51位于第三测试晶体管TC3所在区域，第五十一过孔V51在基底上的正投影位于第三测试连接电极308在基底上的正投影的范围之内，第五十一过孔V51内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第三测试连接电极308的表面，第五十一过孔V51配置为使后续形成的第三栅测试引线通过该过孔与第三测试连接电极308连接。

在示例性实施方式中，第五十二过孔V52位于第四测试晶体管TC4所在区域，第五十二过孔V52在基底上的正投影位于第四测试连接电极408在基底上的正投影的范围之内，第五十二过孔V52内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第四测试连接电极408的表面，第五十二过孔V52配置为使后续形成的第四源测试引线通过该过孔与第四测试连接电极408连接。

在示例性实施方式中，第五十三过孔V53位于第五测试晶体管TC5所在区域，第五十三过孔V53在基底上的正投影位于第五测试连接电极508在基底上的正投影的范围之内，第五十三过孔V53内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第五测试连接电极508的表面，第五十三过孔V53配置为使后续形成的第五漏测试引线通过该过孔与第五测试连接电极508连接。

在示例性实施方式中，第五十四过孔V54位于第三测试晶体管TC3所在区域，第五十四过孔V54在基底上的正投影位于第一测试连接电极108在基底上的正投影的范围之内，第五十四过孔V54内的第一平坦层和第七绝缘层被刻蚀掉，暴露出第一测试连接电极108的表面，第五十四过孔V54配置为使后续形成的第一源测试引线通过该过孔与第一测试连接电极108连接。在示例性实施方式中，第五十四过孔V54可以是多个，以提高连接可靠性。

在示例性实施方式中，在靠近边框区域200的测试区300，部分辅助引脚520所在区域还设置有多个连接过孔，连接过孔在基底上的正投影位于辅助引脚520在基底上的正投影的范围之内，连接过孔内的第一平坦层、第七绝缘层、第六绝缘层、第五绝缘层和第四绝缘层被刻蚀掉，暴露出辅助引脚520的表面。在示例性实施方式中，连接过孔配置为与后续形成的测试端子通过该过孔连接。

(11)形成第五导电层图案。在示例性实施例中，形成第五导电层可以包括：在形成前述图案的基底上，沉积第五导电薄膜，采用图案化工艺对第五导电薄膜进行图案化，形成设置在第一平坦层上的第五导电层，如图31a至图31b、图32a至图32d所示，图31a为显示区八个电路单元的平面结构图，图31b为图31a中第五导电层的平面示意图，图32a为测试区中第三测试晶体管TC3所在区域的平面结构图，图32b为测试区中第四测试晶体管TC4所在区域的平面结构图，图32c为测试区中第五测试晶体管TC5所在区域的平面结构图，图32d为测试区中第一测试晶体管TC1所在区域的平面结构图。在示例性实施方式中，第五导电层可以称为第二源漏金属(SD2)层。

在示例性实施例中，在显示区，第五导电层至少包括：数据信号线71、第一电源线72和阳极连接电极73。

在示例性实施例中，数据信号线71为主体部分沿着第二方向Y延伸的直线形，数据信号线71通过第四十一过孔V41与第三连接电极63连接。由于第三连接电极63通过过孔与第四有源层的第一区连接，因而实现了数据信号线71与第四晶体管T4的第一极的连接，将数据信号写入第四晶体管T4。

在示例性实施例中，第一电源线72为主体部分沿着第二方向Y延伸的折线形，第一电源线72通过第四十二过孔V42与第四连接电极64连接。由于第四连接电极64分别通过过孔与第二极板44和第五有源层的第一区连接，因而实现了第一电源线72与第二极板44和第五晶体管T5的第一极的连接，将电源信号写入第五晶体管T5。

在示例性实施例中，阳极连接电极73通过第四十三过孔V43与第六连接电极66连接。由于第六连接电极66通过过孔与第六有源层的第二区(也是第七有源层的第二区)连接，因而实现了阳极连接电极73与第六晶体管T6的第二极和第七晶体管T7的第二极的连接。

在示例性实施方式中，在测试区，第五导电层图案可以包括第一源测试引线105、第一测试电源电极109、第三栅测试引线307、第四源测试引线405、第五漏测试引线506。

在示例性实施方式中，第三栅测试引线307位于第三测试晶体管TC3所在区域，第三栅测试引线307的第一端通过第五十一过孔V51与第三测试连接电极308连接，第三栅测试引线307的第二端与第三栅测试端子(未示出)连接。在示例性实施例中，第三栅测试引线307和第三栅测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第三栅测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施方式中，第四源测试引线405位于第四测试晶体管TC4所在区域，第四源测试引线405的第一端通过第五十二过孔V52与第四测试连接电极408连接，第四源测试引线405的第二端与第四源测试端子(未示出)连接。在示例性实施例中，第四源测试引线405和第四源测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第四源测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施方式中，第五漏测试引线506位于第五测试晶体管TC5所在区域，第五漏测试引线506的第一端通过第五十三过孔V53与第五测试连接电极508连接，第五漏测试引线506的第二端与第五漏测试端子(未示出)连接。在示例性实施例中，第五漏测试引线506和第五漏测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第五漏测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施方式中，第一源测试引线105位于第一测试晶体管TC1所在区域，第一源测试引线105的第一端通过多个第五十四过孔V54与第一测试连接电极108连接，第一源测试引线105的第二端与第一源测试端子(未示出)连接。在示例性实施例中，第一源测试引线105和第一源测试端子可以为相互连接的一体结构，两者同层设置且通过同一次图案化工艺同时形成，且第一源测试端子通过连接过孔与一个辅助引脚连接。

在示例性实施方式中，第一测试电源电极109的形状与显示区中每个电路单元的第一电源线72的形状基本上相同。

至此，在基底上制备完成驱动电路层。在示例性实施方式中，在垂直于显示基板的平面内，所述驱动电路层可以包括在基底上依次设置的遮挡层、第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层。所述第一半导体层包括多个多晶硅晶体管的有源层，所述第一导电层包括多个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括存储电容的第二极板，所述第二半导体层包括多个氧化物晶体管的有源层，所述第三导电层包括多个氧化物晶体管的栅电极，所述第四导电层包括多个多晶硅晶体管的第一极和第二极以及多个氧化物晶体管的第一极和第二极，所述第五导电层包括数据信号线和第一电源线。

在示例性实施方式中，驱动电路层可以包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层、第七绝缘层和第一平坦层，第一绝缘层设置在遮挡层与第一半导体层之间，第二绝缘层设置在第一半导体层和第一导电层之间，第三绝缘层设置在第一导电层与第二导电层之间，第四绝缘层设置在第二导电层与第二半导体层之间，第五绝缘层设置在第二半导体层与第三导电层之间，第六绝缘层设置在第三导电层与第四导电层之间，第七绝缘层和第一平坦层设置在第四导电层与第五导电层之间。

在示例性实施例中，制备完成驱动电路层后，在驱动电路层上制备发光结构层，发光结构层的制备过程可以包括如下操作。形成第二平坦层图案，第二平坦层上至少设置有阳极过孔。形成阳极图案，阳极通过阳极过孔与阳极连接电极连接。阳极像素定义层，像素定义层上设置有像素开口，像素开口暴露出阳极。采用蒸镀或喷墨打印工艺形成有机发光层，在有机发光层上形成阴极。形成封装层，封装层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。

在示例性实施方式中，遮挡层、第一导电层、第二导电层、第三导电层、第四导电层和第五导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层、第六绝缘层和第七绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层可以称为缓冲(Buffer)层，用于提高基底的抗水氧能力，第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以称为栅绝缘(GI)层，第六绝缘层可以称为层间绝缘(ILD)层，第七绝缘层可以称为钝化(PVX)层。

本公开前述所示结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开显示基板可以应用于具有像素驱动电路的其它显示装置中，如量子点显示等，本公开在此不做限定。

从以上描述的显示基板的结构以及制备过程可以看出，本公开提供的显示基板通过在有效区域形成测试电路，测试电路中测试晶体管的特性与显示区中对应的晶体管特性基本上一致，测试晶体管能够准确地反映显示区中晶体管的实际特性，不仅可以保证晶体管特性在规定的基准范围内，而且可以通过收集显示区中晶体管特性数据作为解析不良的参考。本公开示例性实施例提出测试电路布局合理，可以节省有效区域的空间。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。

本公开还提供一种显示基板的制作方法，以制作前述示例性实施例提供的显示基板。在示例性实施方式中，所述显示基板包括有效区域以及位于所述有效区域外围的边框区域，所述有效区域包括显示区和至少一个测试区，所述显示区包括多个子像素；所述制备方法可以包括：

在所述显示区的至少一个子像素内形成至少一个像素驱动电路，在所述测试区形成至少一个测试单元，在所述边框区域形成多个测试引脚和多条连接线；

所述测试单元包括测试晶体管、多个测试引线和多个测试端子，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试端子通过所述多个测试引线与所述测试晶体管连接；所述多个测试引脚通过多条连接线与所述多个测试端子对应连接。

本公开还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (21)

1.一种显示基板，其特征在于，包括有效区域以及位于所述有效区域外围的边框区域，所述有效区域包括显示区和至少一个测试区，所述显示区包括多个子像素，至少一个子像素包括像素驱动电路，所述测试区包括至少一个测试单元，所述测试单元包括测试晶体管、多个测试引线和多个测试端子，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试端子通过所述多个测试引线与所述测试晶体管连接；所述边框区域设置有多个测试引脚和多条连接线，所述多个测试引脚通过多条连接线与所述多个测试端子对应连接。

2.根据权利要求1所述的显示基板，其特征在于，至少一个测试端子以及连接所述测试端子的测试引线同层设置，且为相互连接的一体结构。

3.根据权利要求1所述的显示基板，其特征在于，所述测试单元还包括多个辅助引脚，所述多个辅助引脚通过所述多条连接线与所述多个测试引脚对应连接，所述多个测试端子通过过孔与所述多个辅助引脚对应连接。

4.根据权利要求3所述的显示基板，其特征在于，至少一个测试引脚、至少一个辅助引脚以及连接所述测试引脚和辅助引脚的连接线同层设置，且为相互连接的一体结构。

5.根据权利要求1所述的显示基板，其特征在于，所述多个测试端子至少包括栅测试端子、源测试端子和漏测试端子，所述多个测试引线至少包括栅测试引线、源测试引线和漏测试引线；所述测试晶体管的控制极通过所述栅测试引线与所述栅测试端子连接，所述测试晶体管的第一极通过所述源测试引线与所述源测试端子连接，所述测试晶体管的第二极通过所述漏测试引线与所述漏测试端子连接。

6.根据权利要求1所述的显示基板，其特征在于，所述测试区还包括至少一个虚拟像素，至少一个虚拟像素包括虚拟像素驱动电路，所述虚拟像素驱动电路与所述像素驱动电路的结构相同，所述虚拟像素驱动电路设置在相邻的测试引线之间。

7.根据权利要求1至6任一项所述的显示基板，其特征在于，在垂直于显示基板的平面内，所述显示基板包括在基底上依次设置的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、第四导电层和第五导电层；所述第一半导体层包括多个多晶硅晶体管的有源层，所述第一导电层包括多个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括存储电容的第二极板，所述第二半导体层包括多个氧化物晶体管的有源层，所述第三导电层包括多个氧化物晶体管的栅电极，所述第四导电层包括多个多晶硅晶体管的第一极和第二极以及多个氧化物晶体管的第一极和第二极，所述第五导电层包括数据信号线和第一电源线。

8.根据权利要求7所述的显示基板，其特征在于，所述多个测试端子位于所述第四导电层上。

9.根据权利要求7所述的显示基板，其特征在于，所述多个测试引线位于所述第四导电层或第五导电层上。

10.根据权利要求7所述的显示基板，其特征在于，所述测试引脚、连接线和辅助引脚位于所述第二导电层上。

11.根据权利要求1至6任一项所述的显示基板，其特征在于，所述像素驱动电路包括至少一个金属氧化物晶体管和至少一个低温多晶硅晶体管，所述测试区包括至少一个与所述金属氧化物晶体管结构相同的第一测试晶体管或第二测试晶体管，以及至少一个与所述低温多晶硅晶体管结构相同的第三测试晶体管或第四测试晶体管。

12.根据权利要求11所述的显示基板，其特征在于，所述第一测试晶体管中第一测试有源层的第一区与第一源测试引线连接，第一测试有源层的第二区通过过孔与第一漏测试引线连接，所述第一测试晶体管中第一测试栅电极通过过孔与第一栅测试引线连接。

13.根据权利要求12所述的显示基板，其特征在于，所述第一测试晶体管还包括第一测试连接电极，所述第一测试连接电极通过过孔与所述第一测试有源层的第一区连接，所述第一源测试引线通过过孔与所述第一测试连接电极连接。

14.根据权利要求12所述的显示基板，其特征在于，所述第一测试晶体管还包括第一测试遮挡线，所述第一测试遮挡线通过过孔与所述第一栅测试引线连接。

15.根据权利要求11所述的显示基板，其特征在于，所述第三测试晶体管中第三测试有源层的第一区通过过孔与第三源测试引线连接，第三测试有源层的第二极通过过孔与第三漏测试引线连接，所述第三测试晶体管中第三测试栅电极与第三栅测试引线连接。

16.根据权利要求15所述的显示基板，其特征在于，所述第三测试晶体管还包括第三测试连接电极，所述第三测试连接电极通过过孔与所述第三测试栅电极连接，所述第一栅测试引线通过过孔与所述第三测试连接电极连接。

17.根据权利要求15所述的显示基板，其特征在于，所述第三测试晶体管还包括测试遮挡块以及与所述测试遮挡块连接的遮挡连接线，所述遮挡连接线通过过孔与第三辅助测试引线的一端连接，所述第三辅助测试引线的另一端与第三辅助测试端子连接。

18.根据权利要求11所述的显示基板，其特征在于，所述第四测试晶体管中第四测试有源层的第一区与第四源测试引线连接，第四测试有源层的第二极通过过孔与第四漏测试引线连接，所述第一测试晶体管中第四测试栅电极通过过孔与第四栅测试引线连接。

19.根据权利要求18所述的显示基板，其特征在于，所述第四测试晶体管还包括第四测试连接电极，所述第四测试连接电极通过过孔与所述第四测试有源层的第一区连接，所述第四源测试引线通过过孔与所述第四测试连接电极连接。

20.一种显示装置，其特征在于，包括如权利要求1至19任一项所述的显示基板。

21.一种显示基板的制备方法，其特征在于，所述显示基板包括有效区域以及位于所述有效区域外围的边框区域，所述有效区域包括显示区和至少一个测试区，所述显示区包括多个子像素；所述制备方法包括：

在所述显示区的至少一个子像素内形成至少一个像素驱动电路，在所述测试区形成至少一个测试单元，在所述边框区域形成多个测试引脚和多条连接线；

所述测试单元包括测试晶体管、多个测试引线和多个测试端子，所述测试晶体管与所述像素驱动电路中至少一个晶体管的结构相同，所述多个测试端子通过所述多个测试引线与所述测试晶体管连接；所述多个测试引脚通过多条连接线与所述多个测试端子对应连接。

Images