KR20150080257A - 유기발광 표시장치 - Google Patents

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Abstract

본 발명은 표시영역과 비표시영역이 정의된 기판, 기판 상에 표시영역에 형성된 트랜지스터, 기판과 트랜지스터 사이에 형성된 쉴드(shield)부 및 상기 트랜지스터와 연결된 화소전극과 쉴드부와 연결된 공통전극, 화소전극과 공통전극 사이에 형성된 발광층을 포함하는 발광다이오드를 포함하는 유기발광 표시장치를 제공한다.

Description

유기발광 표시장치{ORGANIC LIGHT EMITTING ISPLAY DEVICE}
본 발명은 영상을 표시하는 유기발광 표시장치에 관한 것이다.
최근, 표시장치로서 각광받고 있는 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 큰 장점이 있다.
이러한 유기발광 표시장치의 각 화소는 유기발광 다이오드 이외에도, 서로 교차하는 데이터 라인 및 게이트 라인과 이와 연결 구조를 갖는 트랜지스터 등으로 이루어져 있다.
비정질 실리콘으로 반도체층을 구성한 비정질 박막 트랜지스터보다 전자 이동속도가 빠르고 폴리실리콘으로 반도체층을 구성한 폴리실리콘 박막 트랜지스터보다 제조공정이 단순하고 제조단가가 상대적으로 낮은 산화물 반도체로 반도체층을 구성된 산화물 박막 트랜지스터에 대해 활발한 연구가 진행되고 있다.
그러나 산화물 반도체로 반도체층을 구성된 산화물 박막 트랜지스터는 외부, 예를 들어 기판 표면으로부터 유도되는 국소적 정전기에 의해 전하 트랩(charge trap) 현상이 발생하여 표시장치의 영상에 정전기성 무라(mura)가 나타날 수 있다. 다시 말해 외부로부터 유도되는 국소적 정전기에 의해 표시패널 품질이 저하될 수 있다.
또한 산화물 반도체로 반도체층을 구성된 산화물 박막 트랜지스터는 외부광이 반도체층을 구성하는 산화물 반도체에 유입되는 문제점이 있었다. 이 경우 외부광에 의해 트랜지스터의 특성 변환을 초래할 가능성을 가지게 하고 이로 인해 영상 불균일이 발생할 수 있다.
이러한 배경에서, 본 발명의 목적은, 외부에서 유도되는 국소적 정전기에 의한 표시패널의 품질이 저하되지 않은 유기발광 표시장치를 제공하는 데 있다.
또한 본 발명의 목적은 외부광에 의한 영상 불균일을 최소화하는 유기발광 표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은 표시영역과 비표시영역이 정의된 기판, 기판 상에 표시영역에 형성된 트랜지스터, 기판과 트랜지스터 사이에 형성된 쉴드(shield)부 및 상기 트랜지스터와 연결된 화소전극과 쉴드부와 연결된 공통전극, 화소전극과 공통전극 사이에 형성된 발광층을 포함하는 발광다이오드를 포함하는 유기발광 표시장치를 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 유기전계발광 표시장치는 외부에서 유도되는 국소적 정전기에 의한 표시패널의 품질이 저하되지 않는 효과가 있다.
또한 본 발명에 의하면, 유기전계발광 표시장치는 외부광에 의한 영상 불균일을 최소화할 수 있는 효과가 있다.
도 1은 실시예들이 적용되는 표시장치에 대한 전체 시스템 구성도이다.
도 2는 제1실시예에 따른 도 1의 표시패널 내 두개의 화소들에 대한 등가회로도이다.
도 3는 도 2의 표시패널 내 두개의 화소들의 부분 상세 평면도이다.
도 4는 도 3의 구동 트랜지스터를 I-I’선으로 절개한 단면도이다.
도 5는 실시예 2에 따른 표시장치의 외부 평면도이다.
도 6은 실시예 2에 따른 표시장치의 개념 단면도이다.도 7은 도 6의 A 영역의 평면도이다.
도 7은 도 5의 표시패널 내 두개의 화소들의 A 영역의 평면도이다.
도 8a는 도 7의 구동 트랜지스터를 II-II’선으로 절개한 단면도이다.
도 8b는 도 6의 표시장치에서 제2기저전압 링크라인과 기저전압 패드를 III-III’선으로 절개한 단면도이다.
도 8c는 도 6의 표시장치에서 제2기저전압 링크라인을 IV-IV’선으로 절개한 단면도이다.
도 9는 실시예 3에 따른 표시장치의 외부 평면도이다.
도 10은 도 9의 표시장치의 V-V’선으로 절개한 단면도이다.
도 11은 실시예4에 따른 표시장치의 개념 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예들을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 같은 맥락에서, 어떤 구성 요소가 다른 구성 요소의 "상"에 또는 "아래"에 형성된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접 또는 또 다른 구성 요소를 개재하여 간접적으로 형성되는 것을 모두 포함하는 것으로 이해되어야 할 것이다.
도 1은 실시예들이 적용되는 표시장치에 대한 전체 시스템 구성도이다.
도 1을 참조하면, 실시예들이 적용되는 표시장치(100)는 시스템 보드(110) 및 타이밍 컨트롤러(120), 데이터 구동부(130), 게이트 구동부(140), 전원공급부(150), 표시패널(160)을 포함한다.
시스템 보드(110)는 방송 수신회로와 외부 비디오 소스 인터페이스 회로에 접속되어 그 소스 회로로부터 입력된 디지털 비디오 데이터 또는 화상 데이터(DATA)를 LVDS(Low Voltage Differential Signaling) 인터페이스 또는 TMDS(Transition Minimized Differential Signaling) 인터페이스 등을 통해 타이밍 컨트롤러(120)에 전송한다. 그리고 시스템 보드(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 타이밍 컨트롤러(120)에 전송한다.
타이밍 컨트롤러(120)는 시스템 보드(110)로부터 입력되는 데이터(DATA_RGB)를 표시패널(160)의 해상도에 맞게 정렬한 후 데이터 구동부(130)에 공급한다. 또한, 타이밍 컨트롤러(120)는 시스템 보드(110)로부터 입력되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 제어신호(SDC)와, 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동부(130)는 타이밍 컨트롤러(120)로부터의 데이터 제어신호(SDC)에 응답하여 타이밍 컨트롤러(120)로부터 입력되는 데이터를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다.
게이트 구동부(140)는 타이밍 컨트롤러(120)로부터의 게이트제어신호(GDC)에 응답하여 게이트 라인들(GL1~GLn)을 구동한다. 게이트 구동부(140)는 게이트 신호를 출력하는 게이트 구동부와 센싱신호를 출력하는 게이트 구동부로 분리되어 구현될 수 있다.
전원공급부(150)는 시스템 보드(110)의 전원회로로부터 입력되는 전압(Vin)을 조정하여 표시패널(160)의 구동전압들을 발생한다.
표시패널(160)은 복수의 데이터 라인(DL1 내지 DLm)과 복수의 게이트 라인(GL1 내지 GLn)의 교차로 복수의 화소(P)를 정의하는데, 각 화소에는 화소전극(anode), 공통전극(cathode) 및 발광층을 포함하는 적어도 하나의 유기발광 다이오드(Organic Light Emitting Diode)가 연결되어 있다. 각 유기발광 다이오드에 포함된 발광층은 적, 녹, 청 및 백색용 발광층 중 적어도 하나 이상의 발광층 또는 백색 발광층을 포함할 수 있다.
<제1실시예>
도 2는 제1실시예에 따른 도 1의 표시패널 내 두개의 화소들에 대한 등가회로도이다. 도 3는 도 2의 표시패널 내 두개의 화소들의 부분 상세 평면도이다.
도 2 및 도 3을 참조하면, 표시장치(100)의 표시패널(160) 내 각 화소(예를 들어 P1, P2)는, 유기발광 다이오드(OLED: Organic Light Emitting Diode), 유기발광 다이오드(OLED)로 전류를 공급하기 위한 구동 트랜지스터(DT: Driving Transistor), 구동 트랜지스터(DT)의 제1노드(N1)와 기준전압(Vref: Reference Voltage)의 공급을 위한 기준전압 라인(RVL: Reference Voltage Line) 사이에 연결되는 제1 트랜지스터(T1), 구동 트랜지스터(DT)의 제2노드(N2)와 데이터 라인(DL) 사이에 연결되는 제2 트랜지스터(T2) 및 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되어 한 프레임 동안의 전압을 유지해주는 역할을 하는 스토리지 캐패시터(Cst) 등을 포함한다.
각 제1트랜지스터(T1)는, 센싱 라인(SL)을 통해 공급된 센싱신호(sense signal)에 의해 제어되어 구동 트랜지스터(DT)의 제1노드(N1)에 기준전압(Vref)을 인가해주는 역할을 한다. 이러한 제1트랜지스터(T1)는, 화소 보상을 위해 해당 화소가 센싱 모드로 동작할 때 구동 트랜지스터(DT)의 제1노드(N1)의 전압을 센싱하기 위해 이용될 수도 있다. 이러한 의미에서, 제1트랜지스터(T1)를 센싱 트랜지스터(Sensing Transistor)라고도 한다.
각 제2트랜지스터(T2)는, 게이트 라인(GL)을 통해 공급된 게이트 신호에 의해 제어되어 데이터 전압(Vdata)을 구동 트랜지스터(DT)의 제2노드(N2)에 인가해주는 역할을 한다. 구동 트랜지스터(DT)의 제2노드(N2)에 인가된 데이터 전압에 의해 구동 트랜지스터(DT)의 턴 온 또는 턴 오프가 결정되어 유기발광다이오드(OLED)로 전류가 공급되는 것을 제어할 수 있다. 이러한 의미에서, 제2트랜지스터(T2)는 스위칭 트랜지스터(Switching Transistor)라고도 한다.
각 구동 트랜지스터(DT)의 반도체층(202), 각 제1 트랜지스터(T1)의 반도체층(204), 각 제2 트랜지스터(T2)의 반도체층(206)이 기판(201) 상에 형성되어 있다. 각 반도체층(202, 204, 206)은 산화물 반도체 물질로 구성되어 있다. 산화물 반도체 물질은 징크-옥사이드 계열 물질일 수 있으며, 인듐을 포함하는 징크-옥사이드 계열 물질일 수 있다. 구체적으로 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(ZincIndium Oxide) 등 일 수 있다.
각 구동 트랜지스터(DT)의 반도체층(202)은 각 구동 트랜지스터(DT)의 게이트 전극 위치에 형성된다. 각 제1 트랜지스터(T1)의 반도체층(204)은, 게이트 라인(GL)에서 각 제1 트랜지스터(T1)의 게이트 전극 위치에 형성된다. 각 제2 트랜지스터(T2)의 반도체층(206)은, 센싱 라인(SL)에서 각 제2 트랜지스터(T2)의 게이트 전극 위치에 형성된다.
다음으로 구동전압 라인(VDD), 1개의 화소 열마다 대응되는 데이터 라인들(DL1, DL2)이 기판(201) 상에 형성되어 있다. 2개의 데이터 라인들(DL1, DL2)에 연결된 도 2 및 도 3에 도시한 2개의 화소들(P1, P2)에 대해서 1개의 기준전압 라인(RVL)이 데이터 라인들(DL1, DL2)과 평행하게 표시패널(160)에 형성되어 있다. 이러한 1개의 기준전압 라인(RVL)은 2개의 데이터 라인들(DL1, DL2)과 연결된 각 화소에의 연결패턴(CP)을 통해 기준전압(Vref)을 공급받을 수 있다.
한편, 표시패널(160)에서 트랜지스터 등의 회로를 보호하기 위한 용도로 쉴드부(LS: Light Shield)가 형성되어 있다. 쉴드부(LS)는 트랜지스터들 각각에 대응되는 위치에 형성되는 둘 이상의 쉴드 패턴들(208)과 둘 이상의 쉴드 패턴들을 연결하는 적어도 하나의 쉴드 연결패턴(210)을 포함할 수 있다. 이하 쉴드 패턴들(208) 전체를 의미할 경우 도면번호 208을 사용하고 별개의 쉴드 패턴을 나타낼 경우 도면번호 208a 및 208b를 사용한다.
예를 들어 도 3를 참조하면, 2개의 화소(P1, P2)에서 2개의 화소(P1, P2)에서 구동 트랜지스터(DT)에 대응되는 위치에 쉴드 패턴(208a)이 형성되어 있다. 제1트랜지스터(T1)와 제2트랜지스터(T2)에 대응되는 위치에도 하나의 쉴드 패턴(208b)이 형성되어 있다. 전술한 바와 같이 각 화소의 제1트랜지스터(T1)와 제2트랜지스터(T2), 구동 트랜지스터(DT)의 반도체층은 산화물 반도체 물질로 구성될 수 있다. 이때 각 트랜지스터에 대응되는 위치에 형성된 쉴드 패턴들(208a, 208b)은 적어도 각 트랜지스터(DT, T1, T2)를 구성하는 산화물 반도체층(202, 204, 206)에 대응되는 위치에 형성할 수 있다. 이와 같이 쉴드 패턴들(208)을 아일랜드 패턴으로 형성하므로, 아일랜드 패턴의 쉴드 패턴들(208)이 외부광을 차단하므로 트랜지스터들의 문턱전압의 이동 등 특성 변화를 방지할 수 있다. 또한 화소의 트랜지스터와 스토리지 캐패시터, 신호라인을 포함하는 회로구조의 결함이 발생할 경우 쉴드 패턴들(208)이 형성되지 않은 위치의 회로구조를 레이저 커팅하거나 레이저 용접하므로 회로부를 리페어할 수 있다.
쉴드 패턴들(208a, 208b)은 하나의 화소(예를 들어 P1) 또는 인접한 화소(예를 들어 P2)의 쉴드 패턴들(208a, 208b) 사이 서로 연결패턴들(210)에 의해 메쉬(mesh) 구조로 연결되어 있다. 쉴드 패턴들(208a, 208b)을 연결패턴들(210)에 의해 메쉬 구조로 연결하므로 외부, 예를 들어 기판(201)에서 유입된 국소적 정전기를 전면에 퍼트릴 수 있다.
이때 하나의 화소(예를 들어 P1)에서 제1트랜지스터(T1)과 제2트랜지스터(T2)에 대응되는 위치들 각각에 독립된 쉴드 패턴들이 형성되어 있을 수도 있다. 반대로 구동 트랜지스터(DT)와 제1트랜지스터(T1), 제2트랜지스터(T2)에 대응되는 위치에 하나의 쉴드 패턴만이 형성될 수도 있다. 또한 하나의 화소(예를 들어 P1) 와 인접한 화소(예를 들어 P2)의 트랜지스터들에 대응되는 위치에 하나의 쉴드 패턴이 형성될 수도 있다. 예를 들어 P1 및 P2의 화소의 구동 트랜지스터들(DT)에 대응되는 위치에 하나의 쉴드 패턴이 형성될 수도 있다.
하나의 쉴드 패턴이 인접한 쉴드 패턴들과 연결패턴에 의해 모두 연결될 수도 있지만 인접한 적어도 하나의 쉴드 패턴과 연결될 수 있다.
도 4는 도 3의 구동 트랜지스터를 I-I’선으로 절개한 단면도이다.
도 4를 참조하면, 기판(201) 상에 구동 트랜지스터(DT)에 대응하는 위치에 쉴드부(LS)가 형성되어 있다. 동일한 층에 제1 트랜지스터(T1)와 제2트랜지스터에 대응되는 위치에도 쉴드부(LS)가 형성되어 있다. 쉴드 패턴(208)과 쉴드 연결패턴(210)의 재료는 불투명 또는 반투명 금속 또는 합금일 수 있다. 이때 쉴드 패턴(208)과 쉴드 연결패턴(210)의 저항 특성은 금속과 반도체 사이의 값을 가질 수 있다. 이때 쉴드부(LS)에 포함되는 쉴드 패턴(208)과 쉴드 연결패턴(210)이 동시에 동일한 재료로 형성될 수도 있고 쉴드 패턴(208)과 쉴드 연결패턴(210)이 순차적으로 다른 재료로 형성될 수도 있다.
쉴드부(LS) 상에 기판(201)의 전면에 버퍼층(302)이 형성되어 있다. 기판(201)의 전면에 버퍼층(302)을 형성하는 것으로 설명하였으나 쉴드부(LS) 상에만 버퍼층(303)이 형성될 수도 있다. 버퍼층(303)은 광조사 또는 열처리 시에 의해 발생하는 열로 인해 기판(201) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. 이때, 버퍼층(303)은 기판(201)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.
버퍼층(302)이 형성된 기판(201) 상에 산화물 반도체 물질로 이루어진 구동 트랜지스터(DT)의 반도체층(202)이 형성되어 있다. 이때 동일한 층에 제1 트랜지스터(T1)의 반도체층(204)과 제2트랜지스터(T2)의 반도체층(206)이 도 3에 도시한 바와 같이 기판(201)의 해당 위치에 형성되어 있다.
이때 반도체층(202)은 각각 그 중앙부에 도체화되지 않은 제1 영역(202a)이 구비되며, 제1 영역(202a) 양측으로 각각 플라즈마 처리 또는 이온 도핑되어 도체화된 제2 영역들(202b, 202c)이 구비되어 있다. 이때 제1 트랜지스터(T1)의 반도체층(204)과 제2트랜지스터(T2)의 반도체층(206)도 각각 그 중앙부에 대응해서는 플라즈마 처리 또는 이온 도핑이 이루어 지지 않은 제1 영역이 구비되며, 제1 영역(202a) 양측으로 각각 플라즈마 처리되어 도체화된 제2 영역들(202b, 202c)이 구비되어 있다.
다음으로, 기판(201) 상에 제1 영역(202a)에 대응하여 무기절연물질(예를 들면, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)) 또는 유기절연물질로 이루어진 절연층, 예를 들어 게이트 절연층(304)이 형성되어 있다.
다음으로, 게이트 절연층(304) 상에 게이트 전극(306)이 형성되어 있다. 도 3에 도시한 바와 같이 이 게이트 전극(306)은 제1트랜지스터(T1)의 드레인 전극에 연결되어 있다. 게이트 절연층(304) 상에 게이트 전극(306)이 형성된 층에 게이트 라인(GL)과 스토리지 캐패시터(Cst) 중 하나의 플레이트가 형성되어 있다.
구동 트랜지스터(DT)의 게이트 전극(306) 상에 기판(201) 전면에 무기절연물질(예를 들면, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)) 또는 유기절연물질로 이루어진 층간절연층(308)이 구비되고 있다. 이때, 층간절연층(308)에는 구동 트랜지스터(DT)의 반도체층(202)의 제1 영역(202a)양측에 각각 위치하는 제2 영역들(202b, 202c) 각각을 노출시키는 제1컨택홀(309a) 및 제2컨택홀(309b)이 형성되어 있다.
또한, 제1컨택홀(309a) 및 제2컨택홀(309b)을 구비한 층간절연층(308) 상에 제1컨택홀(309a)을 통해 구동 트랜지스터(DT)의 반도체층(202)의 제2 영역(202b)과 연결되는 전극, 예를 들어 소스 전극(310)이 형성되어 있다. 이 소스 전극(310)은 구동전압 라인(VDD)과 일체로 형성되어 있다.
층간절연층(308) 상에 제1컨택홀(309a)을 통해 구동 트랜지스터(DT)의 반도체층(202)의 다른 제2 영역(202c)과 연결되는 전극, 예를 들어 드레인 전극(312)이 형성되어 있다.
소스 전극(310)과 드레인 전극(312)이 형성된 기판(201) 전면에 무기절연물질(예를 들면, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)) 또는 유기절연물질(예를 들면 벤조사이클로부텐 또는 포토아크릴)로 이루어진 보호층(314)이 구비되고 있다. 이때, 보호층(314)에는 드레인 전극(312)을 노출시키는 컨택홀(315)이 구비되고 있다.
또한, 컨택홀(315)이 구비된 보호층(314) 상에 발광영역까지 연장된 화소전극(316)이 형성되고 있다. 화소전극(316)은 컨택홀(315)을 통해 드레인 전극(312)과 연결되어 있다.
화소전극(316)을 노출하므로 화소를 정의하는 화소정의막(318; ‘뱅크’라고도 함)이 형성되어 있다. 각 화소의 화소정의막(318) 상에 각 화소에 대응하는 발광층을 포함하는 유기층(320)이 적층되어 있고 유기층(320) 상에 기판(201) 전면에 대한 공통전극(322)이 적층되어 있다. 한편, WOLED(White Organic Light Emitting Diode)인 경우, 모든 화소에 동일한 발광층을 포함하는 유기층과 공통전극이 적층하고 발광하는 방향에 컬러필터가 형성되어 있을 수도 있다.
전술한 바와 같이 반도체층이 산화물 반도체로 구성된 제1트랜지스터(T1)와 제2트랜지스터(T2), 구동 트랜지스터(DT)는 외부, 예를 들어 기판(201) 표면으로부터 유도되는 국소적 정전기에 의해 전하 트랩(charge trap) 현상이 발생하여 표시장치의 영상에 정전기성 무라(mura)가 나타날 수 있다. 또한 기판(201) 표면으로부터 유도되는 국소적 정전기에 의해 표시패널(160) 품질이 저하될 뿐만 아니라 반도체층에 도달하는 외부광에 의해 트랜지스터들 각각(특히 구동 트랜지스터)의 문턱전압이 이동되어 영상 불균일이 발생할 수 있다.
그러나 전술한 바와 같이 각 트랜지스터에 대응하는 위치에 기판(201)과 트랜지스터(DT, T1, T2) 사이에 쉴드 패턴들(208)을 형성하고 쉴드 패턴들(208)을 메쉬 구조로 쉴드 연결패턴(210)에 의해 연결하므로, 국소적 정전기를 표시패널(160)의 전면에 퍼트림으로써 정전기 무라를 방지하고 외부광을 차단하므로 트랜지스터(DT, T1, T2)의 문턱전압의 이동을 최소화하여, 전체적으로 표시패널(160)의 품질을 향상시킬 수 있다.
<실시예2>
도 5는 실시예 2에 따른 표시장치의 외부 평면도이다. 도 6은 실시예 2에 따른 표시장치의 개념 단면도이다.
도 1 및 도 5를 참조하면, 실시예 2에 따른 표시장치(400)는 도 1을 참조하여 설명한 표시장치(100)를 구체화한 일예이다.
실시예 2에 따른 표시장치(400)는 도 1을 참조하여 설명한 바와 같이 데이터 구동부(130)와 게이트 구동부(140)를 제어하는 타이밍 컨트롤러(120) 가 구현된 다층회로기판(printed circuit board(PCB), 524)을 포함한다. 또한 타이밍 컨트롤러(120)가 구현된 다층회로기판(524)에는 도 1에서 설명한 전원공급부(150)가 구현되어 있거나 외부의 전원공급부(150)로부터 표시패널에 전원을 공급하는 전원공급라인들(예를 들어 기저전압 공급라인, 고위전압 공급라인 등)이 형성되어 있을 수 있다.
한편, 데이터 라인(DL)을 구동하기 위한 데이터 구동부(130)는 데이터 라인과 연결된 데이터 패드부에 테이프 캐리어 패키지(tape carrier package(TCP))형태 또는 FPC(Flexible Printed circuit)의 회로필름(526)으로 표시패널의 일측면에 실장될 수 있다. 데이터 구동부(130)는 집적회로(Integrated Circuit)로 회로필름(526)에 구현될 수 있다.
표시장치(400)는 기판(401) 상에 형성된 복수의 데이터 라인(DL1 내지 DLm)과 복수의 게이트 라인(GL1 내지 GLn)의 교차로 복수의 화소(P)를 정의한다.
기판(401)은 크게 영상을 표시하는 액티브 영역 또는 표시영역(AA)과 표시영역(AA)을 둘러싸는 비액티브영역 또는 비표시영역(NA)으로 구성된다.
대략 사각형 형상의 표시영역(AA)을 둘러싸는 비표시영역(NA)은 표시영역(AA)의 일측(예를 들어 도 6에서 상측)의 제1비표시영역(NA1), 제1비표시영역(NA1)의 반대측(예를 들어 도 6에서 하측)의 제2비표시영역(NA2), 제1비표시영역(NA1)과 제2비표시영역(NA2)의 좌측과 우측의 제3비표시영역(NA3)와 제4비표시영역(NA4)을 포함한다.
표시영역(AA)의 일측을 둘러싸는 제1비표시영역(NA1)에는 데이터 구동부(130)가 실장된 다수의 회로필름(526)이 데이터 패드(528)와 기저전압 패드(VSS 패드, 530)에 패드 본딩(pad bonding)되어 있다. 데이터 구동부(130)가 실장된 회로필름(526)에는 다층회로기판(524) 또는 다층회로기판(524) 외부에 구현된 전원공급부(150)으로부터 기저전압을 공급하는 기저전압 공급라인(529)이 형성되어 있다. 본 명세서에서 기저전압은 그라운드 전압일 수 있으나 이에 제한되지 않고 상대적으로 고전위전압보다 낮은 전압을 의미할 수 있다.
데이터 패드(528)로부터 연장되어 데이터 라인(DL)이 형성되어 있다. 데이터 패드(514)와 데이터 라인(516) 사이 연결라인을 데이터 링크 라인(Date Link Line(DLL))이라고 표현하기도 한다. 기저전압 패드(530)로부터 연장되어 제1기저전압 링크라인(532)이 형성되어 있다.
기판(401)의 표시영역(AA)의 전부와 비표시영역(NA)의 전부 또는 일부 기판(401) 상에 쉴드부(LS)가 형성되어 있다. 이 쉴드부(LS)는 적어도 표시영역(AA)의 전부에 형성된 점에서 도 2 내지 도 4를 참조하여 설명한, 표시영역(AA)에 아일랜드 패턴의 쉴드 패턴과 메쉬 구조의 쉴드 연결패턴을 포함하는 쉴드부(LS)와 다르다.
쉴드부(LS)를 기판(401)의 표시영역(AA)의 전부와 비표시영역(NA)의 전부 또는 일부에 형성하므로 트랜지스터의 문턱전압의 이동 등 특성 변화를 야기하는 외부광을 차단할 수 있다.
도 5 및 도 6을 참조하면, 기판(401) 상에 제1절연층(534)이 형성되어 있다. 제1절연층(534)에는 제1비표시영역(NA1)에 둘 이상의 제3컨택홀(536)이 형성되어 있고, 제2비표시영역(NA2)에 둘 이상의 제4컨택홀(538)이 형성되어 있다.
기판(401)의 제1비표시영역(NA1)에 제1절연층(534) 상에 둘 이상의 제1기저전압 링크라인들(532)이 형성되어 있고, 제2비표시영역(NA2)에 제2절연층(538) 상에 둘 이상의 제2기저전압 링크라인들(540)이 형성되어 있다.
제1비표시영역(NA1)에 각 제1기저전압 링크라인(532)의 일단은 전술한 바와 같이 각 기저전압 패드(530)와 일체로 구성되고 타단은 각 제3컨택홀(536)을 통해 쉴드부(LS)와 연결되어 있다. 동일하게 제2비표시영역(NA2)에 각 제2기저전압 링크라인(540)의 일단은 후술하는 커넥터(542)와 연결되어 있고, 타단은 각 제4컨택홀(538)을 통해 쉴드부(LS)와 연결되어 있다.
한편 제1기저전압 링크라인(532)과 제2기저전압 링크라인(540)이 형성된 기판(401) 상에 제2절연층(542)이 형성되어 있다. 제2절연층(542)에는 제1비표시영역(NA1)에 둘 이상의 제5컨택홀(544)이 형성되어 있고, 제2비표시영역(NA2)에 둘 이상의 제6컨택홀(546)이 형성되어 있다.
제2절연층(542) 상에 표시영역(AA)와 비표시영역들(NA1, NA2)의 일부 영역까지 공통전극(522)이 전면에 형성되어 있다. 공통전극(522)은 제1비표시영역에 제2절연층(542)에 형성된 제5컨택홀(544)을 통해 제1기저전압 링크라인과 연결되어 있다. 또한 공통전극(522)은 제2비표시영역에 제2절연층(542)에 형성된 제6컨택홀(546)을 통해 제2기저전압라인(540)과 연결되어 있다.
결과적으로 제1비표시영역(NA1)에 각 제1기저전압 링크라인(532)은 각 제3컨택홀(536)을 통해 쉴드부(LS)와 연결되고 각 제5컨택홀(544)을 통해 공통전극(522)과 연결되어 있다. 또한 제2비표시영역(NA2)에 각 제2기저전압 링크라인(540)은 각 제4컨택홀(538)을 통해 쉴드부(LS)와 연결되고 각 제6컨택홀(546)을 통해 공통전극(522)과 연결되어 있다.
평면상으로 기판(401) 상에 형성된 화소들을 밀봉하기 위해 봉지기판(554)이 형성되어 있고 기판(401)과 봉지기판(554) 사이에 접착층(556)으로 밀봉되어 있다. 다시 말해 평면상으로 기판(401) 상에 제1비표시영역(NA1)에 기저전압 패드(530)와 공통전극(522) 사이, 제2비표시영역(NA2)에 커넥터(542)와 공통전극(522) 사이, 제3비표시영역과 제4비표시영역에 공통전극(522)과 이격된 위치에 기판(401)과 봉지기판(554)을 접착층(556)이 밀봉하고 있다.
한편, 다층회로기판(524)으로부터 봉지기판(554)의 외측에 둘러쌓인 제2비표시영역(NA2)의 커넥터(542)와 전기적으로 연결하는 와이어(558)가 형성되어 있다. 이 와이어(558)는 기저전압을 전원공급부(150)로부터 제2비표시영역(NA2)에 형성된 제2기저전압 링크라인(540)에 전달하는 역할을 한다.
정리하면 제1비표시영역(NA1)에 기저전압 패드(530)와 연결된 각 제1기저전압 링크라인(532)은 각 제3컨택홀(536)을 통해 쉴드부(LS)와 연결되어 있고 제2비표시영역(NA2)에 각 제2기저전압 링크라인(540)은 각 제4컨택홀(538)을 통해 쉴드부(LS)와 연결되어 있다.
도 7은 도 5의 표시패널 내 두개의 화소들의 A 영역의 평면도이다.
도 7을 참조하면, 기판(401) 상에 두개의 화소(P1, P2) 각각에 형성된 회로구조는 도 3을 참조하여 설명한 두개의 화소(P1, P2) 각각에 형성된 회로구조와 동일하다.
다만 도 5 및 도 6을 참조하여 설명한 바와 같이 쉴드부(LS)가 쉴드 패턴과 연결패턴으로 나누어져 있지 않고 표시영역(AA)의 전부에 쉴드부(LS)가 형성되어 있다.
도 8a는 도 7의 구동 트랜지스터를 II-II’선으로 절개한 단면도이다.
도 8a을 참조하면, 기판(401) 전면 상에 쉴드부(LS)와 버퍼층(502)이 형성되어 있다. 도 5 내지 도 7을 참조하여 설명한 바와 같이 기판(401) 전면에 형성된 쉴드부(LS)는 제1비표시영역(NA1)에 각 제1기저전압 링크라인(532)과 제3컨택홀(536)을 통해 연결되어 있고 제2비표시영역(NA2)에 각 제2기저전압 링크라인(540)과 각 제4컨택홀(538)을 통해 연결되어 있다.
버퍼층(502) 상에 산화물 반도체 물질로 이루어지며, 그 중앙부에 도체화되지 않은 제1 영역(402a)과 제1 영역(402a) 양측으로 각각 플라즈마 처리 또는 이온 도핑되어 도체화된 제2 영역들(402b, 402c)을 구비한 구동 트랜지스터(DT)의 반도체층(402)이 형성되어 있다.
다음으로, 기판(401) 상에 제1 영역(402a)에 대응하여 게이트 절연층(504)과 게이트 전극(506)이 형성되어 있다.
구동 트랜지스터(DT)의 게이트 전극(506) 상에 기판(401) 전면에 제7컨택홀(509a) 및 제8컨택홀(509b)이 형성된 층간절연층(508)이 형성되어 있다. 전술한 버퍼층(502)과 게이트절연층(506), 층간절연층(508)과 같은 절연층들의 전부 또는 일부가 도 5에서 제1절연층(534)에 해당할 수 있다.
또한, 층간절연층(508) 상에 제7컨택홀(509a)을 통해 구동 트랜지스터(DT)의 반도체층(402)의 제2 영역(402b)과 연결되는 소스 전극(510)이 형성되어 있다. 이 소스 전극(510)은 구동전압 라인(VDD)과 일체로 형성되어 있다.
층간절연층(508) 상에 제7컨택홀(509a)을 통해 구동 트랜지스터(DT)의 반도체층(502)의 다른 제2 영역(502c)과 연결되는 드레인 전극(512)이 형성되어 있다.
소스 전극(510)과 드레인 전극(512)이 형성된 기판(401) 전면에 컨택홀(515)이 형성된 보호층(514)이 형성되어 있다. 보호층(514)이 도 5에서 제2절연층(542)에 해당할 수 있다.
또한, 컨택홀(515)이 구비된 보호층(514) 상에 발광영역까지 연장된 화소전극(516)이 형성되고 있다. 화소전극(516)은 컨택홀(515)을 통해 드레인 전극(512)과 연결되어 있다.
화소전극(516)을 노출하므로 화소를 정의하는 화소정의막(518)이 형성되어 있다. 각 화소의 화소전극(516) 상에 발광층을 포함하는 유기층(520)과 공통전극(522)이 적층되어 있다.
공통전극(522)은 제1비표시영역(NA1)에 각 제1기저전압 링크라인(532)과 각 제5컨택홀(544)을 통해 연결되어 있다. 또한 공통전극(322)은 제2비표시영역(NA2)에 각 제2기저전압 링크라인(540)과 각 제6컨택홀(546)을 통해 연결되어 있다.
도 8b는 도 6의 표시장치에서 제2기저전압 링크라인과 기저전압 패드를 III-III’선으로 절개한 단면도이다.
기판(401) 상에 쉴드부(LS)와 버퍼층(502), 게이트절연층(506), 층간절연층(508)이 형성되어 있다. 이때 전술한 버퍼층(502)과 게이트절연층(506), 층간절연층(508)이 도 5에서 제1절연층(534)에 해당한다.
버퍼층(502)과 게이트절연층(506), 층간절연층(508) 전체에 제3컨택홀(536)이 형성되어 있다. 층간절연층(508) 상 제1비표시영역(NA1)에 제1기저전압 링크라인(532)이 형성되어 있다. 제1비표시영역(NA1)에 제1기저전압 링크라인(532)은 제3컨택홀(536)을 통해 쉴드부(LS)와 연결되어 있다.
기저전압 패드(530)는 제1기저전압 링크라인(532)로부터 연장된 말단부(532a)와 패드전극(560)을 포함한다.
제1기저전압 링크라인(532)로부터 연장된 말단부(532a)는 제1기저전압 링크라인(532)과 동일하게 도 8a에 도시한 순차적으로 형성된 쉴드부(LS)와 버퍼층(502), 게이트절연층(506), 층간절연층(508) 상에 형성되어 있다.
제1기저전압 링크라인(532)로부터 연장된 말단부(532a)와 제1기저전압 링크라인(532) 상에 두개의 컨택홀(562)이 형성된 보호층(514)이 형성되어 있다. 전술한 바와 같이 보호층(514)은 도 5의 제2절연층(542)에 해당한다.
보호층(514) 상에 공통전극(522)과 패드전극(560)이 형성되어 있다.
패드전극(560)은 패드 컨택홀(562)을 통해 제1기저전압 링크라인(532)로부터 연장된 말단부(532a)와 연결되어 있다. 패드전극(560)은 공통전극(560) 또는 화소전극(516)과 동일 재료이거나 이들과 별도의 다른 전극 재료로 형성될 수 있다. 패드전극(560)이 공통전극(560)과 동일한 재료인 경우 공통전극(560)을 형성할 때 동시에 패드전극(560)을 보호층(514) 상에 형성할 수 있다. 동일하게 패드전극(560)이 화소전극(516)과 동일한 재료인 경우 화소전극(516)을 형성할 때 동시에 패드전극(560)을 보호층(514) 상에 형성할 수 있다.
도 5를 참조하여 설명한 바와 같이 데이터 구동부(130)이 실장된 회로필름(526)은 기저전압 패드(530)의 금속전극(560)과 패드 본딩(pad bonding)되어 있다.
공통전극(522)은 제5컨택홀(544)을 통해 보호층(514) 상에 형성된 제1기저전압 링크라인(532)과 연결되어 있다.
도 8c는 도 6의 표시장치에서 제2기저전압 링크라인을 IV-IV’선으로 절개한 단면도이다.
도 8c를 참조하면, 기판(401) 상에 쉴드부(LS)와 버퍼층(502), 게이트절연층(506), 층간절연층(508) 상에 형성되어 있다. 제2비표시영역(NA2)에 서 버퍼층(502)과 게이트절연층(506), 층간절연층(508) 전체에 제4컨택홀(538)이 형성되어 있다. 층간절연층(508) 상 제2비표시영역(NA2)에 제2기저전압 링크라인(540)이 형성되어 있다.
제2비표시영역(NA2)에 제2기저전압 링크라인(540)은 제4컨택홀(538)을 통해 쉴드부(LS)와 연결되어 있다.
한편 제2기저전압 링크라인(540)이 형성된 기판(401) 상에 보호층(514)이 형성되어 있다. 보호층(514)에는 제2비표시영역(NA2)에 둘 이상의 제6컨택홀(546)이 형성되어 있다.
보호층(514) 상에 공통전극(522)과 커넥터(542)가 형성되어 있다.
보호층(514) 상에 형성된 공통전극(522)은 제6컨택홀(546)를 통해 제2기저전압 링크라인(540)과 연결되어 있다. 한편, 커넥터(542)는 도 5 및 도 6을 참조하여 설명한 바와 같이 봉지기판(554)의 외측에 둘러싼 와이어(558)와 와이어 본딩되어 있다. 와이어(558)과 커넥터(542)를 통해 제2기저전압 링크라인(540)과 결합한 구조를 와이어 본딩구조라고도 한다.
<실시예3>
도 9는 실시예 3에 따른 표시장치의 외부 평면도이다. 도 10은 도 9의 표시장치의 V-V’선으로 절개한 단면도이다.
도 9 및 도 10을 참조하면, 실시예 3에 따른 표시장치(900)는 도 6을 참조하여 설명한 바와 동일하게 타이밍 컨트롤러(120)가 구현된 다층회로기판(924)과 제1비표시영역(NA1)에 전원공급부(150)으로부터 전원을 공급하는 기저전압 공급라인(929)이 형성된 회로필름(926)을 포함한다.
또한 표시장치(900)는 제1비표시영역(NA1)에 회로필름(926)과 패드 본딩(pad bonding)된 데이터 패드(928)와 제1기저전압 패드(930), 데이터 패드(928)로부터 연장된 둘 이상의 데이터 라인(DL)과 제1기저전압 패드(930)로부터 연장된 기저전압 공급라인(미도시), 봉지기판(940)을 포함한다. 기판(901)과 봉지기판(940)은 접착층(956)에 의해 접착되어 있다.
표시장치(900)에는 제3비표시영역(NA3)에 게이트 패드(960)와 제2기저전압 패드(962)가 형성되어 있다.
표시장치(900)에는 게이트 패드(960)로부터 연장된 게이트 링크 라인(964)와 제2기저전압 패드(962)로부터 연장된 제3기저전압 링크라인(966)이 형성되어 있다.
제2기저전압 패드(962)는 제1기저전압 패드(930)로부터 제1비표시영역(NA1)과 제3비표시영역(NA3)으로 연장된 기저전압공급라인(미도시)에 의해 전기적으로 연결되어 있다. 기판(901) 상에 제2기저전압 패드(962)로부터 연장되어 제3기저전압 링크라인(966)이 형성되어 있다.
도 10을 참조하면, 제2기저전압 패드(962)는 제3기저전압 링크라인(966)로부터 연장된 말단부(966a)와 패드전극(968)을 포함한다.
제3기저전압 링크라인(962)과 제2기저전압 링크라인(966)로부터 연장된 말단부(966a)는 순차적으로 형성된 쉴드부(LS)와 버퍼층(902), 게이트절연층(906) 상에 형성되어 있다. 게이트 라인(GL)과 게이트 패드(960)를 형성하는 공정시 이들과 동일한 재료로 제2기저전압 링크라인(562)을 형성하므로 게이트 라인(GL)과 게이트 패드(960)와 동일한 층에 형성할 수 있으나 이에 제한되지 않는다. 버퍼층(902)와 게이트절연층(906)에 제9컨택홀(970)이 형성되어 있다.
제3기저전압 링크라인(962)은 제9컨택홀(970)을 통해 쉴드부(LS)와 연결되어 있다.
제3기저전압 링크라인(962)과 제2기저전압 링크라인(966)로부터 연장된 말단부(966a) 상에 층간절연층(908)과 보호층(914)이 순차적으로 형성되어 있다.
층간절연층(908)과 보호층(914)에는 제2기저전압 링크라인(566)로부터 연장된 말단부(566a) 상에 제10컨택홀(971)이 형성되어 있다. 또한 층간절연층(908과 보호층(914)에는 전극 제11컨택홀(972)이 형성되어 있다.
보호층(914) 상에 패드전극(968)과 공통전극(922)이 형성되어 있다. 패드전극(968)은 제10컨택홀(971)을 통해 제3기저전압 링크라인(966)로부터 연장된 말단부(966a)와 연결되어 있다.
한편, 공통전극(922)은 제11컨택홀(972)을 통해 제3기저전압 링크라인(966)과 연결되어 있다.
<실시예4>
도 11은 실시예4에 따른 표시장치의 개념 단면도이다.
도 11은 참조하면, 실시예 4에 따른 표시장치(1100)는 도 5를 참조하여 설명한 실시예2에 따른 표시장치(400)와 전체적인 구성이 동일하다.
다만, 실시예 4에 따른 표시장치(400)는 기판(1101) 전면에 쉴드부(LS)가 형성되어 있다.
실시예 4에 따른 표시장치(1100)는 도 6을 참조하여 설명한 바와 동일하게 타이밍 컨트롤러(120)가 구현된 다층회로기판(1124)과 제1비표시영역(NA1)에 데이터 구동부(130)가 실장되고 전원공급부(150)으로부터 전원을 공급하는 기저전압 공급라인(미도시)이 형성된 회로필름(1126)을 포함한다.
또한 표시장치(1100)는 제1비표시영역(NA1)에 회로필름(1126)과 패드 본딩(pad bonding)된 데이터 패드(미도시)와 기저전압 패드(1130), 봉지기판(1144)을 포함한다. 기판(1101)과 봉지기판(1144)은 접착층(1156)에 의해 접착되어 있다.
한편, 기판(1101)에 형성된 쉴드부(LS) 상에 제1절연층(1134)과 제2절연층(1142)이 형성되어 있다.
제1절연층(1134) 상에 기저전압 링크라인(1132)이 형성되어 있고, 제2절연층(1142) 상에 공통전극(1122)이 형성되어 있다.
이때 제1비표시영역(NA1)에 제1절연층(1134) 상에 제12컨택홀(1144)이 형성되고, 이 제12컨택홀(1144)을 통해 기저전압 링크라인(1132)과 공통전극(1122)이 연결되어 있다.
한편 표시영역(AA) 내에 제1절연층(1134)과 제2절연층(1142)에 적어도 하나의 제13컨택홀(1145)이 형성되어 있다. 이때 이 제13컨택홀(1145)은 표시영역 내 트랜지스터나 스토리지 캐패시터가 형성되거나 신호 라인들이 형성된 비발광영역 중 트랜지스터나 스토리지 캐패시터, 신호라인들이 형성되지 않은 영역에 형성되어 있다.
공통전극(1122)과 쉴드부(LS)는 이 제13컨택홀(1145)을 통해 표시영역 내에서 연결되어 있다.
도 11에는 도 5 및 도 6을 참조하여 설명한 표시장치(400)의 와이어 및 와이어와 연결된 제2비표시영역(NA2)에 형성된 다른 기저전압 링크라인을 도시하지 않았으나, 실시예4에 따른 표시장치(400)도 와이어 및 와이어와 연결된 제2비표시영역(NA2)에 형성된 다른 기저전압 링크라인을 포함할 수 있다. 이를 통해 제2비표시영역(NA2)에 형성된 다른 기저전압 링크라인을 통해 제2비표시영역도 쉴드부(LS)와 다른 기저전압 링크라인, 공통전극(1122)을 연결하고, 쉴드부(LS)에 기저전압을 공급할 수도 있다.
일반적으로 불투명 또는 반투명 금속 또는 합금의 쉴드부의 저항 특성이 금속과 반도체 사이의 값을 가짐에 따라 플루팅 금속(Floating Metal)으로 작용하여 기생 캐패시턴스를 발생시키거나 반도체층에 제어할 수 없는 전기적 특성 변화 등의 부작용이 발생할 수 있다.
전술한 실시예에서 제1기저전압 링크라인을 쉴드부와 공통전극에 연결하므로 제1기저전압 링크라인을 통해 쉴드부와 공통전극에 기저전압을 인가하므로 플루팅 금속으로써의 부작용을 제어할 수 있고 기저전압을 표시패널 내에 고르게 입력할 수 있다.
또한 전술한 실시예에서 기판 전면에 쉴드부를 형성하므로 국소적 정전기를 표시패널(160)의 전면에 퍼트림으로써 정전기 무라를 방지하고 외부광을 차단하므로 트랜지스터(DT, T1, T2) 의 문턱전압의 이동을 최소화하여, 전체적으로 표시패널(160)의 품질을 향상시킬 수 있다.
이상 도면을 참조하여 실시예들을 설명하였으나 본 발명은 이에 제한되지 않는다.
전술한 실시예1에서 쉴드 패턴들 또는 쉴드 연결패턴들 중 일부가 실시예2 내지 실시예4에서 설명한 바와 같이 비표시영역 또는 표시영역에서 기저전압 링크라인 또는 공통전극과 연결되어 기저전압을 공급할 수 있다. 전술한 실시예에서 쉴드 패턴들 또는 쉴드 연결패턴들 중 일부가 비표시영역 또는 표시영역에서 기저전압 링크라인 또는 공통전극과 연결되어 쉴드 패턴들 또는 쉴드 연결패턴들에 기저전압을 공급을 인가하므로 플루팅 금속으로써의 부작용을 제어할 수 있고 기저전압을 표시패널 내에 고르게 입력할 수 있다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 표시영역과 비표시영역이 정의된 기판;
    상기 기판 상에 상기 표시영역에 형성된 트랜지스터;
    상기 기판과 상기 트랜지스터 사이에 형성된 쉴드(shield)부; 및
    상기 트랜지스터와 연결된 화소전극과, 상기 쉴드부와 연결된 공통전극, 상기 화소전극과 상기 공통전극 사이에 형성된 발광층을 포함하는 발광다이오드
    를 포함하는 유기발광 표시장치.
  2. 제 1항에 있어서,
    상기 비표시영역에 전원공급부로부터 기저전압을 인가하는 기저전압 패드(Vss pad);
    상기 비표시영역에 상기 기저전압을 상기 공통전극에 공급하는 기저전압 링크라인; 및
    상기 기저전압 링크라인과 상기 쉴드부를 연결하는 쉴드 컨택홀을 추가로 포함하는 유기발광 표시장치.
  3. 제 2항에 있어서,
    상기 기저전압 링크라인은 상기 기판의 일단의 비표시영역에 형성된 제1기저전압 링크라인과 상기 기판의 타단의 비표시영역에 형성된 제2기저전압 링크라인을 포함하며,
    상기 제1기저전압 링크라인은 상기 기저전압 패드와 연결되며, 상기 제2기저전압 링크라인은 상기 전원공급부로부터 상기 기저전압을 공급받는 것을 특징으로 하는 유기발광 표시장치.
  4. 제3항에 있어서,
    상기 전원공급부로부터 상기 기저전압을 상기 제2기저전압 링크라인으로 공급하는 와이어 본딩 구조를 추가로 포함하며,
    상기 트랜지스터와 상기 유기발광 다이오드를 밀봉하는 다른 기판을 추가로 포함하며,
    상기 와이어 본딩 구조는 상기 다른 기판의 외부로 연장되어 상기 전원공급부로부터 상기 기저전압을 상기 제2기저전압 링크라인으로 공급하는 것을 특징으로 하는 유기발광 표시장치.
  5. 제3항에 있어서,
    상기 기저전압 링크라인과 상기 공통전극을 연결하는 링크 컨택홀을 포함하며, 상기 링크 컨택홀은 상기 제1기저전압 링크라인과 상기 공통전극을 연결하는 컨택홀과, 상기 기저전압 링크라인과 상기 공통전극을 연결하는 컨택홀을 포함하는 유기발광 표시장치.
  6. 제1항에 있어서,
    상기 쉴드 컨택홀은 상기 제1기저전압 링크라인과 상기 쉴드부를 연결하는 컨택홀과 상기 제2기저전압 링크라인과 상기 쉴드층을 연결하는 컨택홀을 포함하는 유기발광 표시장치.
  7. 제1항에 있어서,
    상기 기판의 전면에 형성된 버퍼층을 추가로 포함하며,
    상기 쉴드부는 상기 기판의 전면에 상기 기판과 상기 버퍼층 사이에 형성된 것을 특징으로 하는 유기발광 표시장치.
  8. 제 1항에 있어서,
    상기 쉴드부가 둘 이상의 쉴드 패턴들과 상기 두개의 쉴드 패턴들을 연결하는 연결패턴을 포함하며,
    상기 쉴드부 상에 형성된 버퍼층을 더 포함하는 유기발광 표시장치.
  9. 제1항에 있어서,
    상기 트랜지스터는 산화물 박막트랜지스터(oxide thin film transistor)인 것을 특징으로 하는 유기발광 표시장치.
  10. 표시영역과 비표시영역이 정의된 기판
    상기 기판 상에 상기 표시영역에 형성된 둘 이상의 트랜지스터들;
    상기 기판과 상기 트랜지스터 사이에 형성되며, 상기 트랜지스터들 각각에 대응되는 위치에 형성되는 둘 이상의 쉴드 패턴들과 상기 두개의 쉴드 패턴들을 연결하는 연결패턴을 포함하는 쉴드부; 및
    상기 트랜지스터와 연결된 화소전극과, 공통전극, 상기 화소전극과 상기 공통전극 사이에 형성된 발광층을 포함하는 발광다이오드
    를 포함하는 유기발광 표시장치.
  11. 제10항에 있어서,
    상기 연결패턴의 연결구조는 메쉬(mesh) 구조인 것을 특징으로 하는 유기발광 표시장치.
  12. 제10항에 있어서,
    상기 쉴드부 상에 형성된 버퍼층을 더 포함하는 유기발광 표시장치.
  13. 제10항에 있어서,
    상기 트랜지스터는 산화물 박막트랜지스터(oxide thin film transistor)인 것을 특징으로 하는 유기발광 표시장치.
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