KR20160049172A - 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 액티브층은 기판 상에 위치하며, 산화물 반도체를 포함하고, 게이트 절연막은 액티브층의 채널부 상에 위치한다. 게이트 전극은 게이트 절연막 상에 위치하고, 층간 절연막은 게이트 전극과 액티브층 상에 위치한다. 소스 전극과 드레인 전극은 층간 절연막 상에 위치하며, 액티브층의 도체화부에 각각 연결된다. 액티브층은 채널부 및 채널부를 제외한 도체화부를 포함하며, 채널부의 두께는 도체화부의 두께보다 얇다.
Description
본 발명은 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다. 이들 중, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막트랜지스터를 각 화소 전극에 연결하고 박막트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
박막트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막트랜지스터의 액티브층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물 반도체로 액티브층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 액티브층에 사용될 수 있는 산화물 반도체로는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다. 산화물 반도체 액티브층을 포함하는 박막트랜지스터는 다양한 구조로 이루어질 수 있으나, 이 중 상부 게이트 코플라나(Top-gate coplanar) 또는 하부 게이트 에치 스토퍼(Bottom-gate etch stopper) 구조 등이 소자 특성 상 많이 사용되고 있다.
도 1은 종래 코플라나 구조의 박막트랜지스터를 나타낸 단면도이다. 도 1을 참조하면, 기판(15) 상에 버퍼층(25)이 위치하고, 버퍼층(25) 상에 산화물 반도체의 액티브층(30)이 형성되고, 그 위에 게이트 절연막(35)과 게이트 전극(40)이 위치한다. 게이트 전극(40) 상에 층간 절연막(45)이 위치하고 소스 전극(50a)과 드레인 전극(50b)이 액티브층(30)에 각각 연결되어 박막트랜지스터(10)가 구성된다. 상기 박막트랜지스터는 액티브층(30), 게이트 절연막(35) 및 게이트 전극(40)이 형성된 후, 후속 열처리 공정이 다수 수행된다. 그러나, 후속 열처리 공정에 의해 박막트랜지스터의 소자 특성이 영향을 받게 된다. 따라서, 박막트랜지스터의 소자 특성이 저하되는 것을 방지하는 노력이 필요하다.
본 발명은 박막트랜지스터의 소자 특성이 저하되는 것을 방지할 수 있는 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 액티브층은 기판 상에 위치하며, 산화물 반도체를 포함하고, 게이트 절연막은 액티브층의 채널부 상에 위치한다. 게이트 전극은 게이트 절연막 상에 위치하고, 층간 절연막은 게이트 전극과 액티브층 상에 위치한다. 소스 전극과 드레인 전극은 층간 절연막 상에 위치하며, 액티브층의 도체화부에 각각 연결된다. 액티브층은 채널부 및 채널부를 제외한 도체화부를 포함하며, 채널부의 두께는 도체화부의 두께보다 얇다.
도체화부는 채널부와 인접하여 채널부의 두께와 동일하게 이루어진 마진부를 포함한다.
채널부는 게이트 절연막과 컨택하는 영역에 해당한다.
채널부의 두께는 10 내지 150Å이다.
도체화부의 두께는 150Å 초과이다.
기판과 액티브층 사이에 차광막을 더 포함한다.
또한, 본 발명의 일 실시예에 따른 표시장치는 기판, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극, 화소 전극, 발광층, 대향 전극을 포함한다. 액티브층은 기판 상에 위치하며, 산화물 반도체를 포함하고, 게이트 절연막은 액티브층의 채널부 상에 위치한다. 게이트 전극은 게이트 절연막 상에 위치하고, 층간 절연막은 게이트 전극과 액티브층 상에 위치한다. 소스 전극과 드레인 전극은 층간 절연막 상에 위치한다. 화소 전극은 드레인 전극 상에 위치하여 드레인 전극과 연결되고, 발광층은 화소 전극 상에 위치하며, 대향 전극은 발광층 상에 위치한다. 액티브층의 도체화부에 각각 연결된다. 액티브층은 채널부 및 채널부를 제외한 도체화부를 포함하며, 채널부의 두께는 도체화부의 두께보다 얇다.
도체화부는 채널부와 인접하여 채널부의 두께와 동일하게 이루어진 마진부를 포함한다.
상기 채널부는 게이트 절연막과 컨택하는 영역에 해당한다.
상기 채널부의 두께는 10 내지 150Å이다.
상기 도체화부의 두께는 150Å 초과이다.
기판과 액티브층 사이에 차광막을 더 포함한다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 채널부의 두께를 도체화부의 두께보다 얇게 형성함으로써, 액티브층의 열처리 온도에 따른 문턱전압 산포 및 ΔL의 발생을 방지하고, 도체화부 저항의 증가 및 전하 이동도의 감소를 방지할 수 있는 이점이 있다.
도 1은 종래 코플라나 구조의 박막트랜지스터를 나타낸 단면도.
도 2는 본 발명의 제1 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도.
도 3은 350℃, 400℃ 및 450℃의 온도로 액티브층을 열처리한 후 게이트 전압에 따른 드레인 전류를 측정한 그래프.
도 4는 액티브층의 두께에 따른 문턱전압의 산포를 열처리 온도별로 나타낸 그래프.
도 5는 두께가 각각 100Å과 250Å인 액티브층의 열처리 온도에 따른 ΔL의 변화를 나타낸 그래프.
도 6은 350℃, 400℃ 및 450℃의 온도로 액티브층을 열처리한 후 게이트 전압에 따른 드레인 전류를 나타낸 그래프.
도 7은 두께가 100Å과 250Å인 액티브층의 열처리 온도에 따른 도체화부 저항을 나타낸 그래프.
도 8은 두께가 100Å과 250Å인 액티브층의 열처리 온도에 따른 전하 이동도를 나타낸 그래프.
도 9는 도 2의 A 영역을 확대한 도면.
도 10은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면.
도 11은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치를 나타낸 도면.
도 12a 내지 도 12g는 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도.
도 3은 350℃, 400℃ 및 450℃의 온도로 액티브층을 열처리한 후 게이트 전압에 따른 드레인 전류를 측정한 그래프.
도 4는 액티브층의 두께에 따른 문턱전압의 산포를 열처리 온도별로 나타낸 그래프.
도 5는 두께가 각각 100Å과 250Å인 액티브층의 열처리 온도에 따른 ΔL의 변화를 나타낸 그래프.
도 6은 350℃, 400℃ 및 450℃의 온도로 액티브층을 열처리한 후 게이트 전압에 따른 드레인 전류를 나타낸 그래프.
도 7은 두께가 100Å과 250Å인 액티브층의 열처리 온도에 따른 도체화부 저항을 나타낸 그래프.
도 8은 두께가 100Å과 250Å인 액티브층의 열처리 온도에 따른 전하 이동도를 나타낸 그래프.
도 9는 도 2의 A 영역을 확대한 도면.
도 10은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면.
도 11은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치를 나타낸 도면.
도 12a 내지 도 12g는 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도이고, 도 9는 도 2의 A 영역을 확대한 도면이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 박막트랜지스터 어레이 기판(100)은 코플라나(coplanar type) 구조의 박막트랜지스터로 게이트 전극이 액티브층의 상부에 위치하는 구조이다.
보다 자세하게는, 기판(110) 상에 차광막(120)이 위치한다. 기판(110)은 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어진다. 차광막(120)은 외부 광이 내부로 입사되는 것을 차단하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 차광막(120)은 낮은 반사율을 가지는 재료로 이루어지며, 예를 들어, 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료로 이루어질 수 있다. 차광막(120)이 위치한 기판(110) 전체에 버퍼층(130)이 위치한다. 버퍼층(130)은 기판(110) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다.
상기 버퍼층(110) 상에 액티브층(140)이 위치한다. 액티브층(140)은 산화물 반도체(Oxide semi-conductor)로 이루어진다. 산화물 반도체는 예를 들어 비정질 아연 산화물계 반도체로, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성된다. 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용할 수도 있다. 여기서, 본 발명의 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 산화물 타겟을 사용하여 아연 산화물계 반도체를 증착할 수 있다. 그러나, 본 발명의 액티브층은 아연 산화물계 반도체에 한정되지 않는다.
액티브층(140)은 채널부(CH)와 도체화부(Off)를 포함한다. 채널부(CH)는 액티브층(140)의 채널(Channel)로 작용하는 영역이며, 게이트 절연막(145)과 컨택하는 영역에 해당한다. 그리고 도체화부(Off)는 액티브층(140)이 도체화된 영역으로 소스 전극(180a)과 드레인 전극(180b)이 컨택하는 영역이며, 채널부(CH)를 제외한 액티브층(140)의 나머지 영역에 해당한다. 보다 자세한 설명은 후술하기로 한다.
상기 액티브층(140) 상에 게이트 절연막(150)이 위치한다. 게이트 절연막(150)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 게이트 절연막(150)은 상부에 위치한 게이트 전극(160)과 대응되며 유사한 크기로 이루어진다. 따라서, 게이트 절연막(150)은 게이트 전극(160)과 액티브층(140)을 절연시킨다. 게이트 절연막(150) 상에 게이트 전극(160)이 위치한다. 게이트 전극(160)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다. 게이트 전극(160)은 상기 액티브층(140)의 채널 영역(CH)에 대응되게 위치한다.
상기 게이트 전극(160)이 형성된 기판(110) 상에 층간 절연막(170)이 위치한다. 층간 절연막(170)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 또한, 층간 절연막(170)은 액티브층(140)의 양측의 소스 영역 및 드레인 영역을 노출하는 콘택홀들(175a, 175b)이 구비된다. 층간 절연막(170) 상에 소스 전극(180a)과 드레인 전극(180b)이 위치한다. 소스 전극(180a) 및 드레인 전극(180b)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(180a) 및 드레인 전극(180b)이 다층일 경우에는 구리/몰리브덴-티타늄, 구리/ITO, 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴-티타늄/구리/몰리브덴-티타늄, 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 소스 전극(180a)과 드레인 전극(180b)은 층간 절연막(170)에 형성된 콘택홀들(175a, 175b)을 통해 액티브층(140)의 소스 영역 및 드레인 영역에 각각 접속된다. 따라서, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)이 구성된다.
한편 본 발명의 제1 실시예에서는 액티브층(140)의 두께가 영역별로 다르게 이루어진다. 즉, 채널부(CH)의 두께는 도체화부(Off)의 두께보다 얇게 이루어진다. 이에 본 발명자들은 액티브층(140)의 채널부(CH)의 두께와 도체화부(Off)의 두께에 대한 하기의 다양한 실험들을 수행하여, 채널부(CH)의 두께와 도체화부(Off)의 두께에 따른 소자의 특성들을 관찰해보았다.
실험 1 : 300Å의
액티브층의
소자 특성
IGZO 산화물 반도체를 300Å의 두께로 적층한 후, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극과 드레인 전극을 형성하여 박막트랜지스터 소자를 제작하였다. 그리고, 350℃, 400℃ 및 450℃의 온도로 열처리한 후 게이트 전압에 따른 드레인 전류를 측정하여 도 3에 나타내었다.
도 3을 참조하면, 소자의 열처리 온도 450℃에서는 문턱전압(Vth)의 산포가 미비하였지만, 400℃에서는 문턱전압의 산포가 조금 크게 나타났고 350℃에서는 문턱전압의 산포가 매우 크게 나타났음을 알 수 있다.
문턱전압의 산포의 발생 원인은 ΔL에 산포가 생기기 때문이다. ΔL은 액티브층의 도체화부가 원소의 농도 차이로 채널부 쪽으로 확산하면서 생기는 영역의 길이이다. ΔL이 크게 증가한 부분은 Leff(채널 길이-ΔL)가 짧아져 숏 채널(short channel) 특성과 같이 문턱전압이 음의 방향으로 이동하고, ΔL이 작게 증가한 부분은 Leff가 덜 짧아져 문턱전압이 음의 방향으로 조금 이동하여 산포가 발생한다. 이때, 채널부가 두꺼우면 채널부와 도체화부 사이에 수평 방향으로 확산 현상이 일어남으로써 ΔL이 쉽게 발생하게 된다. 열처리 온도를 증가시켜 액티브층을 형성하면, ΔL을 줄일 수 있지만 ΔL의 발생을 억제할 순 없다. 그리고, 채널부의 두께를 얇게 형성하면(150Å 이하), 채널부와 도체화부 사이에 수평 방향으로 확산 현상이 크게 억제된다.
도 4는 액티브층의 두께에 따른 문턱전압의 산포를 열처리 온도별로 나타낸 그래프이고, 도 5는 두께가 각각 100Å과 300Å인 액티브층의 열처리 온도에 따른 ΔL의 변화를 나타낸 그래프이다. 도 4를 참조하면, 채널의 두께가 얇으면 열처리 온도에 따른 문턱전압의 산포가 발생하지 않는 반면 채널의 두께가 두꺼워질수록 열처리 온도에 따른 문턱전압의 산포가 발생한다. 또한, 도 5를 참조하면, 채널의 두께가 얇으면 두께가 두꺼운 채널에 비해 열처리 온도에 따른 변화가 미비하다는 것을 알 수 있다.
실험 2 : 100Å의
액티브층의
소자 특성
IGZO 산화물 반도체를 100Å의 두께로 적층한 후, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극과 드레인 전극을 형성하여 박막트랜지스터 소자를 제작하였다. 그리고, 350℃, 400℃ 및 450℃의 온도로 열처리한 후 게이트 전압에 따른 드레인 전류를 측정하여 도 6에 나타내었다.
도 6을 참조하면, 소자의 열처리 온도 350℃, 400℃, 450℃에서 문턱전압(Vth)의 산포가 거의 변화가 없음을 알 수 있다. 즉, 액티브층의 두께가 얇으면 열처리 온도가 낮아져도 문턱전압의 산포가 거의 변화가 없음을 알 수 있다.
도 7은 두께가 100Å과 300Å인 액티브층의 열처리 온도에 따른 도체화부 저항을 나타낸 그래프이고, 도 8은 두께가 100Å과 300Å인 액티브층의 열처리 온도에 따른 전하 이동도를 나타낸 그래프이다. 도 7을 참조하면, 채널의 두께가 두꺼우면 열처리 온도의 변화에 따른 도체화부 저항의 변화가 미비하지만, 채널의 두께가 얇으면 열처리 온도가 낮아질수록 도체화부 저항이 증가된다. 또한, 도 8을 참조하면, 채널의 두께가 두꺼우면 열처리 온도에 따른 전하 이동도의 변화가 미비하지만, 채널의 두께가 얇으면 열처리 온도가 낮아질수록 전하 이동도가 저하된다. 즉, 채널의 두께가 얇으면 소자 특성에 유리하지만, 도체화부의 두께가 얇으면 저항이 증가된다. 저항이 증가하면 전류 크기가 감소하여 소자가 열화되고, 전하 이동도가 저하된다.
위 실험들을 통해, 발명자들은 액티브층(140)의 채널부(CH)는 두께가 얇은 것이 소자 특성에 유리하고, 도체화부(Off)는 두께가 두꺼운 것이 소자 특성이 유리하다는 것을 증명하였다. 따라서, 본 발명은 액티브층(140)의 채널부(CH)의 두께가 도체화부(Off)의 두께보다 얇은 것을 개시한다.
도 2와 도 9를 참조하면, 본 발명의 제1 실시예에 따른 액티브층(140)은 채널부(CH)의 두께(T1)가 도체화부(Off)의 두께(T2)보다 얇게 이루어진다. 액티브층(140)의 채널부(CH)의 두께(T1)는 10 내지 150Å 범위 내로 이루어져, 열처리 온도에 따른 소자의 문턱전압 산포의 발생을 방지하고 ΔL의 발생도 방지할 수 있다. 또한, 액티브층(140)의 도체화부(Off)의 두께(T2)는 150Å 초과로 이루어져, 열처리 온도에 따른 도체화부 저항의 증가 및 전하 이동도의 감소를 방지할 수 있다.
그러므로, 본 발명의 제1 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 채널부의 두께를 도체화부의 두께보다 얇게 형성함으로써, 액티브층의 열처리 온도에 따른 문턱전압 산포 및 ΔL의 발생을 방지하고, 도체화부 저항의 증가 및 전하 이동도의 감소를 방지할 수 있는 이점이 있다.
도 10은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면이다. 하기에서는 전술한 제1 실시예와 동일한 구성요소에 대해 동일한 도면부호를 붙여 이해를 쉽게 한다.
도 10을 참조하면, 기판(110) 상에 차광막(120)이 위치한다. 기판(110)은 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어진다. 차광막(120)은 외부 광이 내부로 입사되는 것을 차단하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 차광막(120)이 위치한 기판(110) 전체에 버퍼층(130)이 위치한다.
버퍼층(110) 상에 액티브층(140)이 위치한다. 액티브층(140)은 산화물 반도체(Oxide semi-conductor)로 이루어진다. 산화물 반도체는 예를 들어 비정질 아연 산화물계 반도체로, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성된다. 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용할 수도 있다.
액티브층(140)은 채널부(CH) 및 도체화부(Off)를 포함한다. 채널부(CH)는 액티브층(140)의 채널로 작용하는 영역이며, 게이트 절연막(145)과 컨택하는 영역에 해당한다. 그리고 도체화부(Off)는 액티브층(140)이 도체화된 영역으로 소스 전극(180a)과 드레인 전극(180b)이 컨택하는 영역이며, 채널부(CH)를 제외한 액티브층(140)의 나머지 영역에 해당한다. 본 발명의 채널부(CH)의 두께는 도체화부(Off)의 두께보다 얇게 이루어진다. 채널부(CH)와 도체화부(Off)의 두께에 대한 내용은 전술하였으므로 생략하기로 한다.
본 발명의 제2 실시예에서 도체화부(Off)는 마진부(MP)를 더 포함한다. 마진부(MP)는 게이트 절연막, 게이트 전극의 패터닝 마진(margin) 영역으로 작용하는 것으로, 게이트 절연막과 게이트 전극이 도체화부(Off)에 형성되지 않고 채널부(CH)에 형성되도록 여유 공간의 역할을 한다. 마진부(MP)는 채널부(CH)와 동일한 두께로 이루어지며 도체화부(Off)의 두께보다 얇게 이루어진다. 이는 마진부(MP)의 역할이 게이트 절연막과 게이트 전극의 패터닝 마진을 위한 것이기 때문에, 게이트 절연막과 게이트 전극이 마진부(MP)의 어느 영역에 형성되어도 게이트 절연막과 게이트 전극 하부의 마진부(MP)가 채널부(CH)로 작용될 수 있다. 게이트 절연막과 게이트 전극 이외 영역의 마진부(MP)는 도체화부(Off)와 같은 작용을 한다. 결과적으로, 마진부(MP)는 채널부(CH)와 도체화부(Off) 사이에 위치하게 된다.
한편, 액티브층(140) 상에 게이트 절연막(150)이 위치하고, 게이트 절연막(150) 상에 게이트 전극(160)이 위치한다. 따라서, 게이트 전극(160)과 게이트 절연막(150)은 액티브층(140)의 채널 영역(CH)에 대응되게 위치한다. 게이트 전극(160)이 형성된 기판(110) 상에 층간 절연막(170)이 위치하고, 층간 절연막(170)은 액티브층(140)의 양측의 도체화부(Off)를 노출하는 콘택홀들(175a, 175b)이 구비된다. 층간 절연막(170) 상에 소스 전극(180a)과 드레인 전극(180b)이 위치하여 층간 절연막(170)에 형성된 콘택홀들(175a, 175b)을 통해 액티브층(140)의 도체화부(Off)에 각각 접속된다. 따라서, 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판(100)이 구성된다.
도 11은 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치를 나타낸 도면이다. 하기에서는 전술한 박막트랜지스터 어레이 기판에 대한 설명을 생략하고, 표시장치의 예로 유기발광표시장치에 대해 설명하기로 한다. 다만, 본 발명은 유기발광표시장치에 한정되지 않으며, 액정표시장치 등의 평판표시장치에 사용가능하다.
도 11을 참조하면, 기판(110) 상에 액티브층(140), 게이트 전극(160), 소스 전극(180a) 및 드레인 전극(180b)을 포함하는 박막트랜지스터가 위치한다. 이들 상에 패시베이션막(185)이 위치한다. 패시베이션막(185)은 박막트랜지스터를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 도시하지 않았지만, 패시베이션막(185) 상에 하부의 단차를 평탄화하는 유기절연막이 위치할 수도 있다. 유기절연막은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다.
상기 패시베이션막(185) 상에 화소 전극(190)이 위치한다. 화소 전극(190)은 투명도전막으로 이루어질 수 있다. 투명도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료일 수 있다. 여기서, 유기발광표시장치가 전면발광형 구조로 형성될 경우 투명도전막의 하부에 알루미늄(Al), 알루미늄-네오디움(Al-Nd), 은(Ag), 은 합금(Ag alloy) 등과 같은 고반사율의 특성을 갖는 반사금속막을 더 포함할 수 있고, 투명도전막/반사금속막/투명도전막의 구조로 이루어질 수 있다. 화소 전극(190)은 예를 들어 ITO/Ag/ITO의 구조로 이루어질 수 있다. 화소 전극(190)은 패시베이션막(180)에 구비된 비어홀(187)을 통해 드레인 전극(180b)에 연결된다.
화소 전극(190) 상에 화소 전극(190)을 노출하는 뱅크층(195)이 위치한다. 뱅크층(195)은 화소를 정의하며 화소 전극(190)을 절연시키는 것으로 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 화소 전극(190)과 뱅크층(195) 상에 유기막층(198)이 위치한다. 유기막층(198)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층을 더 포함할 수 있다. 유기막층(198) 상에 대향 전극(199)이 위치한다. 대향 전극(199)은 일함수가 낮은 금속들로 은(Ag), 마그네슘(Mg), 칼슘(Ca) 등을 사용할 수 있다. 이에 따라, 화소 전극(190), 유기막층(198) 및 대향 전극(199)으로 구성된 유기발광 다이오드가 구성된다. 따라서, 기판(110) 상에 박막트랜지스터와 유기발광 다이오드가 구비된 유기발광표시장치(105)가 구성된다.
이하, 전술한 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명하기로 한다. 하기에서는 전술한 제2 실시예에 따른 코플라나 구조의 박막트랜지스터를 예로 설명하나, 본 발명은 제1 실시예에 따른 구조에도 적용 가능하다.
도 12a 내지 도 12g는 본 발명의 제2 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면이다.
도 12a를 참조하면, 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어지며 평탄도가 유지되는 기판(210) 상에 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료를 형성하고 마스크를 이용하여 패터닝하여 차광막(220)을 형성한다. 차광막(220)은 추후 액티브층이 형성될 영역마다 형성된다. 그러나, 본 발명에서는 이에 한정되지 않으며, 차광막(220)이 기판(210) 전면에 형성될 수도 있다.
이어, 차광막(220)이 형성된 기판(210) 상에 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), 스퍼터링(sputtering) 증착 방법으로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 버퍼층(230)을 형성한다. 그리고, 버퍼층(230)이 형성된 기판(210) 상에 인듐산화물(In2O3), 주석산화물(SnO) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법으로 제1 산화물 반도체층(240)을 적층한다. 이어, 제1 산화물 반도체층(240) 상에 추후 채널부가 위치할 영역에 포토레지스트 패턴(PR)을 형성한다. 포토레지스트 패턴(PR)은 약 2㎛ 이상의 두꺼운 두께로 형성되고 네거티브 포토레지스트를 이용하면 언더컷(under cut) 구조로 형성될 수 있다.
다음, 도 12b를 참조하면, 포토레지스트 패턴(PR)이 형성된 기판(210) 상에 인듐산화물(In2O3), 주석산화물(SnO) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법으로 제1 산화물 반도체층(240)과 동일한 재료를 증착하여 제2 산화물 반도체층(250)을 형성한다. 제2 산화물 반도체층(250)은 제1 산화물 반도체층(240)과 포토레지스트 패턴(PR) 상에 형성된다. 여기서, 제2 산화물 반도체층(250)은 약 100Å의 두께로 매우 얇게 형성되어 포토레지스트 패턴(PR)의 언더컷 구조에 의해 단락될 수 있다.
이어, 리프트 오프법(lift off)을 이용하여 상기 포토레지스트 패턴(PR)을 제거한다. 보다 자세하게는, 상기 포토레지스트 패턴(PR)을 제거할 수 있는 스트립액을 도포하여 상기 포토레지스트 패턴(PR)을 제거함과 동시에 포토레지스트 패턴(PR) 상에 형성된 제2 산화물 반도체층(250)도 제거한다. 포토레지스트 패턴(PR)을 제거할 수 있는 스트립액은 제2 산화물 반도체층(250)의 단락된 부분을 통해 포토레지스트 패턴(PR)으로 침투하여 포토레지스트 패턴(PR)을 제거한다. 따라서, 포토레지스트 패턴(PR)의 제거에 의해 포토레지스트 패턴(PR) 상부에 형성된 제2 산화물 반도체층(250)이 제거된다.
전술한 네거티브 포토레지스트를 이용하는 방법 외에도, 포지티브 포토레지스트 패턴을 형성할 수도 있다. 포지티브 포토레지스트 패턴 상에 제2 산화물 반도체층을 적층하고, 기판을 물에 담근 후 초음파 처리(ultrasonication)하여 제2 산화물 반도체층의 원자들의 배열을 흔든다. 이 경우, 제2 산화물 반도체층의 막질이 떨어지게 되어, 포토레지스트 패턴의 스트립액이 제2 산화물 반도체층을 거쳐 포토레지스트 패턴에 침투할 수 있게 된다. 따라서, 포토레지스트 패턴의 언더컷 구조가 없이도 리프트 오프법을 수행할 수 있다.
또한, 전술한 리프트 오프법 외에도 제1 산화물 반도체층을 적층한 후, 채널부에 해당하는 영역만 일부 두께로 식각하는 방법을 사용할 수 있다. 이 경우, 채널부를 손상시키지 않는 식각액을 이용하여 습식 식각(wet etch) 할 수 있다. 그러나, 본 발명은 전술한 식각 방법에 한정되지 않으며 다양한 식각 방법을 이용하여 채널부의 두께를 줄일 있다.
이어 도 12c를 참조하면, 제1 산화물 반도체층과 제2 산화물 반도체층을 패터닝하여 액티브층(260)을 형성한다. 여기서, 제1 산화물 반도체층과 제2 산화물 반도체층은 동일한 재료로 이루어지기 때문에 일체화되어 하기에서는 하나의 층으로 도시하고 설명하기로 한다. 따라서, 후술하는 채널부(CH)에 해당하는 영역의 두께가 도체화부(Off)에 해당하는 영역보다 얇게 형성된다. 그리고, 액티브층(260)은 기판(210) 상에 형성된 차광막(220)에 대응되도록 형성하여, 하부로부터 입사되는 광이 액티브층(260)에 도달하지 못하도록 하여 광에 의한 문턱전압 이동 또는 누설전류가 발생하는 것을 방지한다.
다음 도 12d를 참조하면, 액티브층(260)이 형성된 기판(210) 상에 CVD, PECVD 또는 스퍼터링 증착 방법으로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 절연층(270)을 형성한다. 이어, 절연층(270) 상에 스퍼터링 증착방법으로 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 증착하여 금속층(280)을 형성한다. .
이어, 도 12e를 참조하면, 금속층(280) 상에 포토레지스트(photoresist)를 도포하고 이를 노광 및 현상하여 포토레지스트 패턴(PR)을 형성한다. 이때, 포토레지스트 패턴(PR)은 액티브층(260)의 채널부(CH)가 형성될 영역과 대응되도록 형성한다. 다음, 포토레지스트 패턴(PR)을 마스크로 하여 상기 금속층(280)을 식각하여 게이트 전극(290)을 형성한다. 이때, 상기 금속층(280)은 해당 재료를 식각할 수 있는 식각액을 이용하여 습식 식각(wet etching)법으로 식각한다.
다음, 도 12f를 참조하면, 포토레지스트 패턴(PR)을 이용하여 절연층(270)을 식각하여 게이트 절연막(300)을 형성한다. 이때, 절연층(270)은 아르곤(Ar) 등의 가스를 이용한 플라즈마 식각 공정으로 식각되고, 절연층(270)의 상부에 위치한 게이트 전극(290)을 따라 유사한 크기로 형성된다. 그리고, 플라즈마 식각 공정에서 절연층(270)이 다 식각되어 액티브층(260)이 노출되면, 액티브층(260)에 일정 시간 식각 공정을 수행하여 액티브층(260)을 도체화한다. 즉, 액티브층(260)에 플라즈마 식각 공정이 수행되면, 액티브층(260) 내의 산소가 빠져나가고 불순물이 주입되어 도전 특성이 향상된다. 따라서, 게이트 전극(290) 및 게이트 절연막(300)이 위치한 영역과 대응되는 액티브층(260)의 채널부(CH)가 형성되고, 액티브층(260)의 채널부(CH)를 제외한 도체화부(Off)가 형성된다. 또한, 채널부(CH)와 도체화부(Off) 사이에 마진부(MP)가 형성된다. 이후, 포토레지스트 패턴(PR)을 스트립하여 제거한다.
다음, 도 12g를 참조하면, 게이트 전극(290)이 형성된 기판(210) 상에 CVD, PECVD 또는 스퍼터링 증착 방법으로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 층간 절연막(310)을 형성한다. 그리고, 층간 절연막(310)을 식각하여 액티브층(260)의 양측 일부인 도체화부(Off)를 노출하는 콘택홀들(315a, 315b)을 형성한다. 그리고, 기판(210) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 적층하고 패터닝하여 소스 전극(320a)과 드레인 전극(320b)을 형성한다. 이때, 소스 전극(320a)과 드레인 전극(320b)은 층간 절연막(310)에 형성된 콘택홀들(315a, 315b)을 통해 액티브층(260)에 각각 연결된다. 따라서, 액티브층(260), 게이트 전극(290), 소스 전극(320a) 및 드레인 전극(320b)을 포함하는 박막트랜지스터 어레이 기판이 형성된다.
전술한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 채널부의 두께를 도체화부의 두께보다 얇게 형성함으로써, 액티브층의 열처리 온도에 따른 문턱전압 산포 및 ΔL의 발생을 방지하고, 도체화부 저항의 증가 및 전하 이동도의 감소를 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 박막트랜지스터 어레이 기판
110 : 기판
120 : 차광막 130 : 버퍼층
140 : 액티브층 150 : 게이트 절연막
160 : 게이트 전극 170 : 층간 절연막
180a : 소스 전극 180b : 드레인 전극
CH : 채널부 Off : 도체화부
120 : 차광막 130 : 버퍼층
140 : 액티브층 150 : 게이트 절연막
160 : 게이트 전극 170 : 층간 절연막
180a : 소스 전극 180b : 드레인 전극
CH : 채널부 Off : 도체화부
Claims (12)
- 기판;
상기 기판 상에 위치하며, 산화물 반도체를 포함하는 액티브층;
상기 액티브층의 채널부 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 게이트 전극;
상기 게이트 전극과 상기 액티브층 상에 위치하는 층간 절연막; 및
상기 층간 절연막 상에 위치하며, 상기 액티브층의 도체화부에 각각 연결된 소스 전극 및 드레인 전극;을 포함하고,
상기 액티브층은 채널부 및 상기 채널부를 제외한 도체화부를 포함하며, 상기 채널부의 두께는 상기 도체화부의 두께보다 얇은 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 도체화부는 상기 채널부와 인접하여 상기 채널부의 두께와 동일하게 이루어진 마진부를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 채널부는 상기 게이트 절연막과 컨택하는 영역에 해당하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 채널부의 두께는 10 내지 150Å인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 도체화부의 두께는 150Å 초과인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 기판과 상기 액티브층 사이에 차광막을 더 포함하는 박막트랜지스터 어레이 기판.
- 기판;
상기 기판 상에 위치하며, 산화물 반도체를 포함하는 액티브층;
상기 액티브층의 채널부 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 게이트 전극;
상기 게이트 전극과 상기 액티브층 상에 위치하는 층간 절연막;
상기 층간 절연막 상에 위치하며, 상기 액티브층의 도체화부에 각각 연결된 소스 전극 및 드레인 전극;
상기 드레인 전극 상에 위치하여 상기 드레인 전극과 연결된 화소 전극;
상기 화소 전극 상에 위치하는 발광층; 및
상기 발광층 상에 위치하는 대향 전극을 포함하며,
상기 액티브층은 채널부 및 상기 채널부를 제외한 도체화부를 포함하며, 상기 채널부의 두께는 상기 도체화부의 두께보다 얇은 것을 특징으로 하는 표시장치.
- 제7 항에 있어서,
상기 도체화부는 상기 채널부와 인접하여 상기 채널부의 두께와 동일하게 이루어진 마진부를 포함하는 것을 특징으로 하는 표시장치.
- 제7 항에 있어서,
상기 채널부는 상기 게이트 절연막과 컨택하는 영역에 해당하는 것을 특징으로 하는 표시장치.
- 제7 항에 있어서,
상기 채널부의 두께는 10 내지 150Å인 것을 특징으로 하는 표시장치.
- 제7 항에 있어서,
상기 도체화부의 두께는 150Å 초과인 것을 특징으로 하는 표시장치.
- 제7 항에 있어서,
상기 기판과 상기 액티브층 사이에 차광막을 더 포함하는 표시장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140145421A KR20160049172A (ko) | 2014-10-24 | 2014-10-24 | 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140145421A KR20160049172A (ko) | 2014-10-24 | 2014-10-24 | 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 |
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| Publication Number | Publication Date |
|---|---|
| KR20160049172A true KR20160049172A (ko) | 2016-05-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140145421A KR20160049172A (ko) | 2014-10-24 | 2014-10-24 | 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 |
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|---|---|
| KR (1) | KR20160049172A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10396099B2 (en) | 2016-06-30 | 2019-08-27 | Lg Display Co., Ltd. | Coplanar type oxide thin film transistor, method of manufacturing the same, and display panel and display device using the same |
| US11532754B2 (en) * | 2017-11-03 | 2022-12-20 | Boe Technology Group Co., Ltd. | Array substrate with amorphous silicon shielding layer, manufacturing method thereof, display panel, and display apparatus |
-
2014
- 2014-10-24 KR KR1020140145421A patent/KR20160049172A/ko not_active Application Discontinuation
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|---|---|---|---|---|
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