KR102101398B1 - 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 - Google Patents

산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 Download PDF

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Abstract

본 발명에 따른 산화물 반도체 박막 트랜지스터는 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 전극; 및 상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되어 형성된 산화물 액티브층을 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 서로 다른 물질로 이루어지고, 상기 소스 전극 및 드레인 전극과 대응되는 패턴으로 형성되는 것을 특징으로 하여, 절연막의 단차 피복(step coverage) 및 GDS(gate drain short) 불량을 개선할 수 있고, 에치 스톱퍼를 생략하여 마스크 수를 줄임으로써 공정을 단순화할 수 있다.

Description

산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 {Oxide semiconductor thin film transistor and Display Device and Method of manufacturing the sames}
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 산화물 반도체 박막 트랜지스터(Oxide semiconductor thin film transistor)에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는 액티브층을 구성하는 물질을 기준으로 하여, 상기 액티브층으로 비정질 실리콘이 사용되는 비정질 실리콘 박막 트랜지스터, 상기 액티브층으로 다결정 실리콘이 사용되는 다결정 실리콘 박막 트랜지스터, 및 상기 액티브층으로 산화물 반도체가 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)는 짧은 시간 내에 비정질 실리콘을 증착하여 액티브층을 형성하므로 공정 시간이 감소하고 생산 비용이 적게 드는 장점이 있지만, 액티브층 내에서 캐리어의 이동도(mobility)가 낮아서 전류 구동 능력이 떨어지고 문턱 전압의 변화가 일어나 능동 매트릭스 유기발광소자(AMOLED) 등의 응용에는 그 사용이 제한되는 문제가 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 비정질 실리콘을 증착한 후 비정질 실리콘을 결정화는 공정을 추가로 거치기 때문에 공정 수가 증가하여 제조비용이 상승하고, 높은 공정 온도에서 결정화 공정을 수행하기 때문에 대면적 응용이 매우 곤란하며, 다결정 특성에 의한 소자 균일도(Uniformity)가 확보되지 못하는 문제점이 있다.
한편, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 낮은 온도에서 액티브층을 구성하는 산화물을 성막할 수 있고 액티브층 내에서 캐리어의 높은 이동도(mobility)를 얻을 수 있으며 산소의 함량에 따라 산화물의 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하고, 산화물의 특성상 투명하여 투명 디스플레이를 구현하는 데도 큰 문제가 없기 때문에 최근 박막 트랜지스터로의 응용에 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
이하 도면을 참조로 종래의 산화물 반도체 박막 트랜지스터에 대해서 설명하기로 한다.
도 1A 내지 도 1F는 종래의 산화물 반도체 박막 트랜지스터의 개략적인 제조 공정 단면도이다.
우선, 도 1A에 도시된 바와 같이, 기판(100) 상에 제1 마스크를 이용하여 게이트 전극(110)을 형성하고, 상기 게이트 전극(110)을 포함한 기판 전면에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)으로는 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiNx)이 주로 사용되는데, 액티브층이 산화물 반도체로 이루어진 경우에는 상기 게이트 절연막(120)으로 실리콘 산화막(SiO₂)을 사용하는 것이 바람직하다. 왜냐하면, 일반적으로 실리콘 질화막(SiNx)은 수소(H) 성분이 많기 때문에 상부 산화물 반도체인 액티브층의 도체화에 영향을 줄 수 있기 때문이다.
다음, 도 1B에 도시된 바와 같이, 상기 게이트 절연막(120) 상에 제2 마스크를 이용하여 산화물 반도체인 액티브층(130)을 형성한다. 상기 액티브층(130)은 후술하는 소스 전극(150a) 및 드레인 전극(150b) 간에 채널을 형성한다.
다음, 도 1C에 도시된 바와 같이, 상기 액티브층(130) 상에 제3 마스크를 이용하여 에치 스톱퍼(140)를 형성한다. 에치 스톱퍼(140)는 후술하는 소스 전극(150a) 및 드레인 전극(150b) 패턴 형성시 액티브층(130)의 채널 영역이 식각되는 것을 방지하기 위한 것으로서, 통상 실리콘 질화물(SiNx)이 사용된다.
다음, 도 1D에 도시된 바와 같이, 상기 에치 스톱퍼(140) 상에 제4 마스크를 이용하여 소스 전극(150a) 및 드레인 전극(150b)을 형성한다.
보다 구제적으로, 소스 전극(150a) 및 드레인 전극(150b)은 상기 게이트 절연막(120)과 상기 에치 스톱퍼(140) 상에 상기 액티브층(130)과 연결되도록 형성한다.
다음, 도 1E에 도시된 바와 같이, 상기 소스 전극(150a) 및 드레인 전극(150b) 상에 보호막(160)을 형성한다. 상기 보호막(160)을 형성할 때 제5 마스크를 이용하여 상기 보호막(160) 내에 콘택홀(CH)을 형성한다.
다음, 도 1F에 도시된 바와 같이, 상기 보호막(160) 상에 제6 마스크를 이용하여 화소전극(170)을 형성한다. 상기 콘택홀(CH)을 통하여 드레인 전극(150b)과 화소전극(170)이 연결된다.
이와 같은 종래의 산화물 반도체 박막 트랜지스터는 다음과 같은 문제점이 있다.
첫째, 종래의 산화물 반도체 박막 트랜지스터는 일반적으로 산화물 반도체를 보호하기 위해 상기 게이트 절연막(120)으로 실리콘 산화막(SiO₂)을 사용하는데, 실리콘 산화막(SiO₂)은 단차 피복성, 즉 스텝 커버리지(step coverage)가 좋지 않은 산화막으로, 부분적으로 얇아지는 부분에 전류가 집중하게 되어 GDS(gate drain short)와 같은 불량을 발생시키는 문제점이 있다.
둘째, 종래의 산화물 반도체 박막 트랜지스터는 소스 및 드레인 전극을 패턴 형성할 때 액티브층(130)의 채널 영역이 식각되는 것을 방지하기 위해서 상기 액티브층(130) 상에 에치 스톱퍼(140)를 형성하는 공정을 추가로 포함하게 되고, 그에 따라, 에치 스톱퍼(140) 형성을 위한 마스크가 추가되므로 총 6개의 마스크를 이용하게 되어 공정이 복잡해지는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 절연막의 단차 피복(step coverage) 및 GDS(gate drain short) 불량을 개선할 수 있고, 에치 스톱퍼를 생략하여 마스크 수를 줄임으로써 공정이 단순화되는 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법을 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 전극; 및 상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되어 형성된 산화물 액티브층을 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 서로 다른 물질로 이루어지고, 상기 소스 전극 및 드레인 전극과 대응되는 패턴으로 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 제공한다.
본 발명은 또한, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되는 산화물 액티브층을 형성하는 단계를 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 서로 다른 물질로 이루어지고, 상기 소스 전극 및 드레인 전극의 전체 모양과 동일한 모양으로 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터의 제조방법을 제공한다.
본 발명은 또한, 산화물 반도체 박막 트랜지스터를 포함하여 이루어지고, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 전극; 및 상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되어 형성된 산화물 액티브층을 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 서로 다른 물질로 이루어지고, 상기 소스 전극 및 드레인 전극의 전체 모양과 동일한 모양으로 형성되는 것을 특징으로 하는 디스플레이 장치를 제공한다.
본 발명은 또한, 산화물 반도체 박막 트랜지스터의 제조방법을 포함하여 이루어지고, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되는 산화물 액티브층을 형성하는 단계를 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 서로 다른 물질로 이루어지고, 상기 소스 전극 및 드레인 전극의 전체 모양과 동일한 모양으로 형성되는 것을 특징으로 하는 디스플레이 장치의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 실리콘 산화물(SiO₂)로 이루어진 제1 게이트 절연막(230a)과 제1 게이트 절연막(230a) 상에 실리콘 질화물(SiNx)로 이루어진 제2 게이트 절연막(230b)을 형성함으로써, 실리콘 산화물(SiO₂)로 이루어진 단일 게이트 절연막을 형성할 때와 비교하여, 게이트 절연막에서 발생하는 단차 피복(step coverage)이 줄어들어 GDS(gate drain short)와 같은 불량이 발생하는 문제점을 개선할 수 있다.
본 발명은 산화물 반도체 박막 트랜지스터를 제조함에 있어 에치 스톱퍼를 형성하지 않아도 산화물 반도체를 보호할 수 있어 공정이 복잡해지는 문제점을 개선할 수 있다.
도 1A 내지 1F는 종래의 산화물 반도체 박막 트랜지스터의 개략적인 제조 공정 단면도이다.
도 2는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 개략적인 단면도이다.
도 3A 내지 3E는 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 개략적인 제조 공정 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 5은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터의 개략적인 단면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(2000)는, 기판(210), 게이트 전극(220), 제1 게이트 절연막(230a), 제2 게이트 절연막(230b), 소스 전극(240a) 및 드레인 전극(240b), 액티브층(250), 보호막(260), 및 화소전극(270)을 포함하여 이루어진다.
상기 기판(210)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(210)의 재료로 이용할 경우에는, 상기 기판(210) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.
상기 게이트 전극(220)은 상기 기판(210) 상에 패턴 형성 되어 있다. 상기 게이트 전극(220)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제1 게이트 절연막(230a)은 상기 게이트 전극(220) 상에 형성되어 있다.
이때 제1 게이트 절연막(230a)은 실리콘 산화물(SiO₂)로 이루어질 수 있다. 상기 제1 게이트 절연막(230a)은 상기 게이트 전극(220)을 상기 액티브층(250)으로부터 절연시키는 역할을 한다.
상기 제2 게이트 절연막(230b)은 상기 제1 게이트 절연막(230a) 상에 패턴 형성되어 있다. 상기 제2 게이트 절연막(230b)은 소스 전극(240a) 및 드레인 전극(240b)의 전체 모양과 동일한 모양으로 패턴 형성되어 있다.
상기 제2 게이트 절연막(230b)은 제1 게이트 절연막(230a)과는 서로 다른 물질로 이루어 지고, 바람직하게는 실리콘 질화물(SiNx)로 이루어질 수 있다.
이와 같이 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(200)는 실리콘 산화물(SiO₂)로 이루어진 제1 게이트 절연막(230a) 상에 실리콘 질화물(SiNx)로 이루어진 제2 게이트 절연막(230b)을 형성함으로써, 게이트 절연막을 실리콘 산화물(SiO₂)인 단일막으로 형성될 때와 비교하여, 상대적으로 단차 피복(step coverage)이 저하되지 않아서 GDS(gate drain short)와 같은 불량의 발생을 감소시킬 수 있다.
보다 구체적으로, 실리콘 산화물(SiO₂)은 단차 피복(step coverage)이 저하되어 GDS(gate drain short)와 같은 불량 발생 비율이 높은데, 이를 개선하기 위해서 실리콘 산화물(SiO₂)로 이루어진 제1 게이트 절연막(230a) 상에 실리콘 질화물(SiNx)로 이루어진 제2 게이트 절연막(230b)을 형성시킨 것이다.
또한 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(200)는 실리콘 산화물(SiO₂)로 이루어진 제1 게이트 절연막(230a) 상에 실리콘 질화물(SiNx)로 이루어진 제2 게이트 절연막(230b)을 형성함으로써 실리콘 산화물(SiO₂)과 소스 전극(240a)의 접촉 면적 및 실리콘 산화물(SiO₂)과 드레인 전극(240b)의 접촉 면적이 최소화되어 소스 전극(240a) 및 드레인 전극(240b)이 산화되는 문제가 감소될 수 있다.
상기 소스 전극(240a) 및 드레인 전극(240b)은 상기 제2 게이트 절연막(230b) 상에서 서로 마주하면서 일정 간격으로 이격되어 패턴 형성되어 있다.
상기 소스 전극(240a) 및 드레인 전극(240b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 액티브층(250)은 상기 소스 전극(240a)의 상면에서부터 상기 제1 게이트 절연막(230a) 및 상기 제2 게이트 절연막(230b)을 경유하여 상기 드레인 전극(240b)의 상면까지 연장되어 형성 되어 있다.
이와 같은 산화물 액티브층(250)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 보호막(260)은 상기 소스 전극(240a), 드레인 전극(240b), 및 상기 액티브층(250)을 포함한 기판 전체 면에 형성되어 있다. 상기 보호막(260)은 실리콘 산화물(SiO₂) 또는 실리콘 질화물(SiNx)과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 화소전극(270)은 상기 보호막(260) 상에 패턴 형성되어 있다. 특히, 상기 화소전극(270)은 콘택홀(CH)을 통해서 드레인 전극(230)과 연결되어 있다.
상기 화소전극(270)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다.
도 3A 내지 도 3E는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터의 제조 공정에 관한 것이다.
이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.
우선, 도 3A에서 알 수 있듯이, 기판(210) 상에 게이트 전극(220)을 패턴 형성한다.
상기 기판(210) 상에 스퍼터링법(Sputtering)으로 게이트 전극 물질을 증착하고, 증착한 게이트 전극 물질 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 제1 마스크 공정으로 상기 게이트 전극(220)을 패터닝하여 형성할 수 있다.
이때 게이트 전극 물질은 전기적 도전성의 금속산화물(MOx, 여기서 M은 금속 원소)일 수 있다. 또한, 폴리스티렌설폰산을 도핑한 폴리에틸렌 디옥시티오펜(PEDOT:PSS)등의 전기적 도전성 유기재료를 사용할 수 있다.
그 후 상기 게이트 전극(220) 상에 제1 게이트 절연막(230a)를 형성한다. 제1 게이트 절연막(230a)은 실리콘 산화물(SiO₂)로 이루어질 수 있다.
다음, 도 3B에서 알 수 있듯이, 상기 제1 게이트 절연막(230a) 상에 제2 게이트 절연막(230b)를 형성하고, 상기 제2 게이트 절연막(230b) 상에 소스 전극(240a) 및 드레인 전극(240b)를 차례로 형성한다. 상기 제2 게이트 절연막(230b)는 실리콘 질화물(SiNx)로 이루어질 수 있다.
상기 제2 게이트 절연막(230b)과 소스 전극(240a) 및 드레인 전극(240b)을 제2 마스크 공정을 이용하여 함께 패턴 형성한다. 따라서 제2 게이트 절연막(230b)은 서로 마주하면서 일정 간격으로 이격되는 소스 전극(240a) 및 드레인 전극(240b)과 대응되는 패턴으로 형성된다.
또한, 상기 제2 게이트 절연막(230b)은 상기 소스 전극(240a) 및 드레인 전극(240b)의 패턴 형성에 이용되는 제2 마스크를 이용하여 패턴 형성됨에 따라, 상기 소스 전극(240a) 및 드레인 전극(240b)의 넓이 보다 크게 형성될 수 있다. 이에 따라 전기적 쇼트가 발생되는 상기 소스 전극(240a) 및 드레인 전극(240b)의 모서리 부분이 제2 게이트 절연막(230b)에 의해 절연되므로 GDS(gate drain short) 불량을 최소화 시킬 수 있다.
또한, 상기 제1 게이트 절연막(230a)은 상기 제2 게이트 절연막(230b)과 겹치는 부분 이외의 영역에서 상기 제2 게이트 절연막(230b) 두께의 10% ~ 15%만큼 손실되게 형성될 수 있다.
즉, 제2 게이트 절연막(230b)을 드라이 에칭(Dry Etching)에 의한 패턴 형성할 때 제1 게이트 절연막(230a)도 에칭되므로, 상기 제2 게이트 절연막(230b)과 겹치는 부분 이외의 영역은 처음 적층될 때의 두께에 비하여 얇게 형성될 수 있다. 즉, 상기 제2 게이트 절연막(230b)과 겹치지 않는 상기 제1 게이트 절연막(230a) 부분은 상기 제2 게이트 절연막(230b)과 겹치는 상기 제1 게이트 절연막(230a) 부분보다 두께가 얇게 형성된다.
다음, 도 3C에서 알 수 있듯이, 액티브층(250)을 패턴 형성한다. 상기 액티브층(250)은 상기 소스 전극(240a)의 상면에서부터 상기 제1 게이트 절연막(230a) 및 제2 게이트 절연막(230b)을 경유하여 상기 드레인 전극(240b)의 상면까지 연장되어 있다.
보다 구체적으로, 상기 액티브층(250)은 상기 소스 전극(240a)의 상면, 상기 소스 전극(240a)의 일 측면, 상기 소스 전극(240a) 아래에 위치한 제2 게이트 절연막(230b)의 일 측면, 상기 소스 전극(240a)과 드레인 전극(240b)이 마주하는 영역 내의 제1 게이트 절연막(230a), 상기 드레인 전극(240b) 아래에 위치한 제2 게이트 절연막(230b)의 타 측면, 상기 드레인 전극(240b)의 타 측면, 및 상기 드레인 전극(240b)의 상면 상에 차례로 형성되어 있다.
여기서, 상기 소스 전극(240a)의 일 측면과 상기 드레인 전극(240b)의 타 측면은 서로 마주하고 있고, 상기 소스 전극(240a) 아래에 위치한 제2 게이트 절연막(230b)의 일 측면과 상기 드레인 전극(240b) 아래에 위치한 제2 게이트 절연막(230b)의 타 측면은 서로 마주하고 있다.
상기 액티브층(250)은 상기 소스 전극(240a), 드레인 전극(240b), 및 제1 게이트 절연막(230a) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650? 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체를 제3 마스크 공정으로 패터닝하여 형성할 수 있다.
이와 같은 산화물 반도체 박막 트랜지스터 제조 공정은 상기 액티브층(250)을 상기 소스 전극(240a) 및 드레인 전극(240b) 상에 형성함으로써, 소스 전극 및 드레인 전극 패턴 형성시 액티브층의 채널 영역이 식각되는 것을 방지하기 위한 에치 스톱퍼를 형성하지 않아도 되므로, 종래의 산화물 반도체 박막 트랜지스터 제조 공정과 비교하여 공정수가 감소하게 된다.
다음, 도 3D에서 알 수 있듯이, 상기 액티브층(250) 상에 보호막(260)을 패턴 형성한다.
상기 보호막(260)은 상기 소스 전극(240a), 드레인 전극(240b), 및 상기 액티브층(250)을 포함한 기판 전체 면에 형성되어 있다. 또한, 상기 보호막(260)은 상기 드레인 전극(240b)을 노출시키기 위해서 콘택홀(CH)을 구비하도록 제4 마스크 공정으로 패턴 형성한다.
다음, 도 3E에서 알 수 있듯이, 상기 보호막(260) 상에 화소 전극(270)을 패턴 형성한다.
상기 화소 전극(270)은 상기 콘택홀(CH)을 통해서 상기 드레인 전극(230)과 연결되도록 제5 마스크 공정으로 패턴 형성한다.
도 4은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치(3000)는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 뱅크층(300), 발광부(310), 및 상부 전극(320)을 추가로 포함하여 이루어진다.
상기 뱅크층(300)은 보호막(260) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(300)은 소스 전극(240a) 및 드레인 전극(240b) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(300)에 의해 둘러싸여 있다.
이와 같은 뱅크층(300)은 유기절연물질, 예를 들면 리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 발광부(310)는 상기 화소전극(270) 상에 형성되어 있다. 상기 발광부(310)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(310)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다.
상기 상부 전극(320)은 상기 발광부(310) 상에 형성되어 있다. 이와 같은 상부 전극(320)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(310) 뿐만 아니라 상기 뱅크층(300)을 포함한 기판 전체 면에 형성될 수 있다.
상기 상부 전극(320)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
이상과 같은 도 4에 따른 유기발광장치는, 전술한 도 3A 내지 도 3E에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(240a) 및 드레인 전극(240b) 위쪽의 보호막(260) 상에 뱅크층(300)을 패턴 형성하고, 상기 화소 전극(270) 상에 발광부(310)를 패턴 형성하고, 그리고 상기 발광부(310) 상에 상부 전극(320)을 형성하는 공정을 통해 제조한다.
도시하지는 않았지만, 전술한 도 3A 내지 도 3E에 따른 산화물 반도체 박막 트랜지스터의 제조 방법이 적용된 유기발광장치의 제조방법도 본 발명의 범위 내에 있다.
도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터가 적용된 액정표시장치에 관한 것이다.
도 5에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치(4000)는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판, 상기 산화물 반도체 박막 트랜지스터 기판과 대향하는 대향 기판(400), 및 상기 양 기판 사이에 형성된 액정층(500)을 포함하여 이루어진다.
도시하지는 않았지만, 상기 산화물 반도체 박막 트랜지스터 기판 상에는 화소 전극(270)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다.
상기 대향 기판(400)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다.
상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다.
본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다.
이상과 같은 도 5에 따른 액정표시장치(4000)는, 전술한 도 3A 내지 도 3E에 따른 공정으로 산화물 반도체 박막 트랜지스터 기판을 제조하고, 대향 기판(400)을 제조하고, 그리고, 상기 양 기판 사이에 액정층(500)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다.
상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다.
도시하지는 않았지만, 전술한 도 3A 내지 도 3E에 따른 박막 트랜지스터의 제조 방법이 적용된 액정표시장치의 제조방법도 본 발명의 범위 내에 있다.
210: 기판 220: 게이트 전극
230a: 제1 게이트 절연막 230b: 제2 게이트 절연막
240a: 소스 전극 240b: 드레인 전극
250: 액티브층 260: 보호막
270: 화소 전극

Claims (13)

  1. 기판 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되어 형성된 산화물 액티브층을 포함하고,
    상기 제1 게이트 절연막은 실리콘 산화물이고, 상기 제2 게이트 절연막은 실리콘 질화물로 이루어지고, 상기 소스 전극 및 드레인 전극과 대응되는 패턴으로 형성되며,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 소스 전극 및 드레인 전극 사이에서 상기 소스 전극 및 드레인 전극이 산화되는 것을 방지하는, 산화물 반도체 박막 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 게이트 절연막은 상기 소스 전극 및 드레인 전극의 넓이보다 크게 형성되는, 산화물 반도체 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 산화물 액티브층은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나인, 산화물 반도체 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막과 겹치는 부분 이외의 영역에서 상기 제2 게이트 절연막과 겹치는 부분보다 두께가 얇게 형성되는, 산화물 반도체 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 산화물 액티브층과 상기 소스전극 및 드레인 전극 상에 형성된 보호막을 더 포함하여 이루어지는, 산화물 반도체 박막 트랜지스터.
  7. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되는 산화물 액티브층을 형성하는 단계를 포함하고,
    상기 제1 게이트 절연막은 실리콘 산화물이고, 상기 제2 게이트 절연막은 실리콘 질화물로 이루어지고, 상기 소스 전극 및 드레인 전극의 전체 모양과 동일한 모양으로 형성되며,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 소스 전극 및 드레인 전극 사이에서 상기 소스 전극 및 드레인 전극이 산화되는 것을 방지하는, 산화물 반도체 박막 트랜지스터의 제조방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 제2 게이트 절연막은 상기 소스 전극 및 드레인 전극의 넓이보다 크게 형성되는, 산화물 반도체 박막 트랜지스터의 제조방법.
  10. 제7항에 있어서,
    상기 산화물 액티브층은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나인, 산화물 반도체 박막 트랜지스터의 제조방법.
  11. 제7항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막과 겹치는 부분 이외의 영역에서 상기 제2 게이트 절연막 두께의 10%만큼 손실되게 형성되는, 산화물 반도체 박막 트랜지스터의 제조방법.
  12. 산화물 반도체 박막 트랜지스터를 포함하여 이루어지고,
    기판 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되어 형성된 산화물 액티브층을 포함하고,
    상기 제1 게이트 절연막은 실리콘 산화물이고, 상기 제2 게이트 절연막은 실리콘 질화물로 이루어지고, 상기 소스 전극 및 드레인 전극의 전체 모양과 동일한 모양으로 형성되며,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 소스 전극 및 드레인 전극 사이에서 상기 소스 전극 및 드레인 전극이 산화되는 것을 방지하는, 디스플레이 장치.
  13. 산화물 반도체 박막 트랜지스터의 제조방법을 포함하여 이루어지고,
    기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 일정 간격으로 이격되어 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극의 상면에서부터 상기 제1 게이트 절연막 및 제2 게이트 절연막을 경유하여 상기 드레인 전극의 상면까지 연장되는 산화물 액티브층을 형성하는 단계를 포함하고,
    상기 제1 게이트 절연막은 실리콘 산화물이고, 상기 제2 게이트 절연막은 실리콘 질화물로 이루어지고, 상기 소스 전극 및 드레인 전극의 전체 모양과 동일한 모양으로 형성되며,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 소스 전극 및 드레인 전극 사이에서 상기 소스 전극 및 드레인 전극이 산화되는 것을 방지하는, 디스플레이 장치의 제조방법.
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