CN103681751A - 薄膜晶体管阵列基板及其制造方法 - Google Patents

薄膜晶体管阵列基板及其制造方法 Download PDF

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Abstract

公开了一种薄膜晶体管阵列基板及其制造方法。薄膜晶体管阵列基板包括由基板上的栅极线与数据线和电源线的交叉结构所界定的多个像素单元。多个像素单元中的每个像素单元包括驱动单元以及发光单元，驱动单元包括存储信号的电容器和接收来自栅极线、数据线以及电源线的信号的开关薄膜晶体管和驱动薄膜晶体管；发光单元在像素电极上发光，像素电极接收来自驱动薄膜晶体管的驱动电流。多个屏蔽图案中的每个屏蔽图案设置在像素单元的开关薄膜晶体管和驱动薄膜晶体管的下方。

Description

薄膜晶体管阵列基板及其制造方法
技术领域
本发明的实施方式涉及一种薄膜晶体管阵列基板及其制造方法。特别地，本发明的实施方式涉及一种通过将电压施加至屏蔽图案并且执行热处理而能够改善薄膜晶体管特性的薄膜晶体管阵列基板及其制造方法。
背景技术
近来，平板显示器的重要性随着多媒体的发展而增大。因此，诸如液晶显示器（LCD）、等离子体显示面板（PDP）、场发射显示器（FED）以及有机发光二极管（OLED）显示器这样的各类平板显示器已经投入实际使用。在这些平板显示器中，OLED显示器具有出色的特性，包括1毫秒或更短的快速响应时间，低功耗、自发光结构等。因此，OLED显示器在视角方面不存在问题。由此，OLED显示器被视为下一代显示器。
用于驱动显示装置的方法分为无源矩阵驱动方法和使用薄膜晶体管的有源矩阵驱动方法。在无源矩阵驱动方法中，阳极和阴极构造成彼此垂直，并且选定行，由此驱动显示装置。另一方面，在有源矩阵驱动方法中，薄膜晶体管分别与像素电极连接，并且显示装置由与薄膜晶体管的栅极连接的电容器的电容所保持的电压所驱动。
除了薄膜晶体管的包括迁移率、漏电流等的基本特性以外，为保持长寿命所需要的耐用性和电气可靠性对薄膜晶体管来说也非常重要。薄膜晶体管的有源层通常由非晶硅或多晶硅形成。非晶硅具有通过简单的形成工序而减少有源层的生产成本的优点。然而，其难以确保电气可靠性。而且，由于高处理温度，所以很难将多晶硅应用于大面积装置，且无法确保基于结晶型的多晶硅的均匀性。
当有源层由氧化物形成时，即使在低温中形成有源层，也可获得薄膜晶体管的出色的迁移率。并且，由于有源层的电阻的变化增大了对氧气量的依赖，所以非常容易获得薄膜晶体管的所希望的物理性能。因此，近来，对薄膜晶体管的应用的兴趣显著增大。特别地，在有源层中使用的氧化物的实例包括氧化锌（ZnO）、氧化铟锌（InZnO）以及氧化铟镓锌（InGaZnO4）。
然而，由于包括由氧化物形成的有源层的薄膜晶体管通过外部光源产生光电流，并且由此呈现不稳定的特性，所以降低了薄膜晶体管的可靠性。
发明内容
本发明的实施方式提供了一种通过将电压施加至屏蔽图案并且执行热处理而能够改善薄膜晶体管特性的薄膜晶体管阵列基板及其制造方法。
在一个方面，一种薄膜晶体管阵列基板，包括：多个像素单元，所述多个像素单元由基板上的栅极线与数据线和电源线的交叉结构所界定，所述多个像素单元中的每个像素单元包括：驱动单元，所述驱动单元包括存储信号的电容器，和接收来自所述栅极线、所述数据线以及所述电源线的信号的开关薄膜晶体管和驱动薄膜晶体管；以及发光单元，所述发光单元在像素电极上发光，所述像素电极接收来自所述驱动薄膜晶体管的驱动电流；以及多个屏蔽图案，所述多个屏蔽图案中的每个屏蔽图案设置在每个像素单元的所述开关薄膜晶体管和所述驱动薄膜晶体管的下方。
一个像素单元的所述屏蔽图案可通过屏蔽线连接到与所述一个像素单元相邻的其它像素单元的屏蔽图案。
所述屏蔽线可与所述薄膜晶体管的有效区域周围的恒定电压驱动器连接。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可具有顶栅结构，并且所述屏蔽线设置成与所述数据线和所述电源线中的至少一者交叠。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可具有底栅结构，并且所述屏蔽线设置成与所述数据线和所述电源线中的至少一者交叠。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可包括蚀刻阻挡体。
并且，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可形成在设置于所述基板上的缓冲层上，并且所述屏蔽图案可设置在所述基板与所述缓冲层之间。
并且，来自所述恒定电压驱动器的恒定电压可通过所述屏蔽线施加至所述屏蔽图案。
此外，所述屏蔽图案可具有单层或多层。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可包括有源层，所述有源层包含氧化物并且脱水去除了氢和/或氢氧离子。
另一方面，一种制造薄膜晶体管阵列基板的方法，包括：在基板上形成屏蔽图案，所述基板上将界定多个像素单元，所述多个像素单元中的每个像素单元包括驱动单元和发光单元；在上面形成有所述屏蔽图案的所述基板上形成栅极线、数据线、电源线、开关薄膜晶体管和驱动薄膜晶体管，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个包括有源层、栅极、源极和漏极；以及形成与所述薄膜晶体管连接的像素电极，其中所述屏蔽图案形成在所述开关薄膜晶体管和所述驱动薄膜晶体管的下方。
此外，一个像素单元的所述屏蔽图案可通过屏蔽线连接到与所述一个像素单元相邻的其它像素单元的屏蔽图案。
此外，所述屏蔽线可与所述薄膜晶体管的有效区域周围的恒定电压驱动器连接。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可具有顶栅结构，并且所述屏蔽线可设置成与所述数据线和所述电源线中的至少一者交叠。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可具有底栅结构，并且所述屏蔽线可设置成与所述数据线和所述电源线中的至少一者交叠。
此外，所述开关薄膜晶体管和所述驱动薄膜晶体管每个可包括蚀刻阻挡体。
并且，所述开关薄膜晶体管和所述驱动薄膜晶体管每个形成在设置于所述基板上的缓冲层上，并且所述屏蔽图案设置在所述基板与所述缓冲层之间。
此外，来自所述恒定电压驱动器的恒定电压可通过所述屏蔽线施加至所述屏蔽图案。
此外，所述屏蔽图案可具有单层或多层。
此外，所述有源层可包含氧化物并且在所述有源层形成之后，可通过在大约300℃至800℃下执行热处理而使所述有源层脱水去除氢和/或氢氧离子。
附图说明
被包括在内以给本发明提供进一步理解并结合在本申请中组成本说明书一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明实施方式的薄膜晶体管阵列基板的平面图，并且示出了多个像素中的一个像素的构造作为实例；
图2是示出根据本发明实施方式的薄膜晶体管阵列基板中的屏蔽图案和屏蔽线的布置的平面图；
图3是沿图1的线I-I’所取的剖面图；
图4A至图4E是按顺序示出根据本发明实施方式的制造薄膜晶体管阵列基板的方法中的每个阶段的剖面图；
图5示出了在有源层上执行热处理之前和之后屏蔽图案的位置偏移（position shift）；
图6是根据本发明另一实施方式的薄膜晶体管阵列基板的剖面图；
图7A至图7D是按顺序示出根据本发明另一实施方式的制造薄膜晶体管阵列基板的方法中的每个阶段的剖面图；
图8是根据本发明再一实施方式的薄膜晶体管阵列基板的剖面图；以及
图9A至图9E是按顺序示出根据本发明再一实施方式的制造薄膜晶体管阵列基板的方法中的每个阶段的剖面图。
具体实施方式
现在将详细描述本发明的实施方式，附图中图解了这些实施方式的一些实例。尽可能地在整个附图中使用相同的附图标记表示相同或相似的部件。应当注意的是，如果已知技术可能造成本发明的实施方式被误解，那么将省略对所述已知技术的详细描述。
图1是根据本发明实施方式的薄膜晶体管阵列基板的平面图，并且图1示出了多个像素中的一个像素的构造作为实例。图2是示出在薄膜晶体管阵列基板中的屏蔽图案和屏蔽线的布置的平面图。图3是沿图1的线I-I’所取的剖面图。图4A至图4E是按顺序示出根据本发明实施方式的制造薄膜晶体管阵列基板的方法中的每个阶段的剖面图。
如图1中所示，提供包括多个像素单元SP的基板（未示出）。像素单元SP由在一个方向上布置的栅极线GL、与栅极线GL垂直布置的数据线DL、以及与数据线DL平行布置的电源线VL界定。
每个像素单元SP包括与栅极线GL和数据线DL连接的开关薄膜晶体管STR、与开关薄膜晶体管STR和电源线VL连接的电容器Cst、以及与电容器Cst和电源线VL连接的驱动薄膜晶体管DTR。电容器Cst包括电容器下电极133和电容器上电极144。栅极线GL、数据线DL、电源线VL、开关薄膜晶体管STR、电容器Cst以及驱动薄膜晶体管DTR的形成区域被定义为驱动单元DP。
发光二极管包括与驱动薄膜晶体管DTR电连接的像素电极150、位于像素电极150上的发光层（未示出）、以及相对的电极（未示出）。在本发明的实施方式中，设置在像素电极150上且由发光层发光的部分被定义为发光单元LEP。
屏蔽图案LSP设置在每个像素单元SP中以便使每个像素单元SP的开关薄膜晶体管STR和驱动薄膜晶体管DTR遮蔽光。为此，屏蔽图案LSP设置在开关薄膜晶体管STR和驱动薄膜晶体管DTR的形成区域。即，屏蔽图案LSP设置在从像素单元SP除去发光单元LEP的驱动单元DP中。一个像素单元SP的屏蔽图案LSP通过屏蔽线LSL连接到与所述一个像素单元SP相邻的其它像素单元SP的屏蔽图案LSP。屏蔽线LSL设置成与电源线VL交叠，但是本发明的实施方式并不限于此。例如，屏蔽线LSL可设置成与栅极线GL和数据线DL中的至少一者交叠。
更具体地，如图2中所示，根据本发明的实施方式的薄膜晶体管阵列包括有效区域A/A，所述有效区域A/A包括多个像素（未示出）并显示图像。屏蔽图案LSP分别设置在多个像素上并且通过屏蔽线LSL彼此相连。用于连接屏蔽图案LSP的屏蔽线LSL具有网状结构（mesh structure）并且所述屏蔽线LSL形成在有效区域A/A中。
恒定电压驱动器CVD设置在有效区域A/A周围并且将恒定电压施加至屏蔽线LSL。每条屏蔽线LSL与有效区域A/A上侧上的恒定电压驱动器CVD连接并且接收来自恒定电压驱动器CVD的恒定电压。当通过屏蔽线LSL将恒定电压施加至屏蔽图案LSP时，屏蔽图案LSP与薄膜晶体管的栅极一起用作双栅极（double gate electrode），从而改善薄膜晶体管的初始特征色散（initialcharacteristic dispersion）。因此，可提高薄膜晶体管的可靠性。
下面详细描述根据本发明的实施方式的薄膜晶体管阵列基板。
如图3中所示，屏蔽图案LSP设置在基板105上，并且缓冲层110设置在屏蔽图案LSP上。包含氧化物的有源层120设置在缓冲层110上，栅极绝缘层125和栅极131设置在有源层120的一部分上。层间介电层135设置在上面具有栅极131的栅极绝缘层125上。源极141和漏极142设置在层间介电层135上并且通过暴露有源层120的两侧的接触孔136a和136b与有源层120连接。源极141与电源线VL连接，数据线DL设置在层间介电层135的一个区域上。从而，构造成包括有源层120、栅极131、源极141以及漏极142的驱动薄膜晶体管DTR。
钝化层145设置在驱动薄膜晶体管DTR上，像素电极150设置在钝化层145上并且通过暴露漏极142的过孔147与漏极142连接。从而，构造成根据本发明的实施方式的薄膜晶体管阵列基板100。
下面参照图4A至图4E详细描述根据本发明的实施方式的制造薄膜晶体管阵列基板的方法。
如图4A中所示，在基板105上形成屏蔽图案LSP。屏蔽图案LSP可由能够阻挡光的材料形成。根据本发明的实施方式的屏蔽图案LSP可具有单层或具有相似的热膨胀系数的多层。因为在一些情况中，如果屏蔽图案LSP具有由不同的材料形成的多层，这些多层则可能由于不同的热膨胀系数而在后续的热处理中损坏。优选地，考虑到屏蔽图案LSP由于在后续的有源层的热处理中高温所导致的收缩，所以根据本发明的实施方式的屏蔽图案LSP具有单层。例如，屏蔽图案LSP可由诸如铬（Cr）、钛（Ti）和钼（Mo）这样的金属材料形成。
在上面形成有屏蔽图案LSP的基板105上形成缓冲层110。形成缓冲层110以便保护将在后续工序中形成的薄膜晶体管免受杂质，例如来自基板105的碱离子。可使用二氧化硅（SiO2）、硅氮化物（SiNx）等选择性地形成缓冲层110。基板105可由玻璃、塑料或金属形成。
然后，可使用氧化镓（Ga2O3）、氧化铟（In2O3）和氧化锌（ZnO）的复合氧化物靶材通过溅射方法在缓冲层110上形成非晶锌氧化物基复合半导体，特别是a-IGZO（非晶氧化铟镓锌）半导体。可选择地，可使用化学汽相沉积（CVD）方法或者原子层沉积（ALD）方法。在本发明的实施方式中，可使用复合氧化物靶材沉积非晶锌氧化物基复合半导体，在所述复合氧化物靶材中，镓（Ga）、铟（In）和锌（Zn）的原子比例为大约1:1:1或2:2:1或3:2:1或4:2:1。当复合氧化物靶材中所包含的镓（Ga）、铟（In）和锌（Zn）的原子比例为大约2:2:1时，镓（Ga）、铟（In）和锌（Zn）的当量比为大约2.8:2.8:1。并且，可根据其它处理条件对根据本发明的实施方式的非晶锌氧化物基复合半导体进行不同地沉积。然而，非晶锌氧化物基复合半导体可在如下条件下沉积：在大约1埃/秒至200埃/秒的沉积速率下，注入的氧气流量与氧气流量和氩气流量的百分比（即氧气浓度）为大约1%至40%。
通过热处理对非晶锌氧化物基复合半导体进行构图从而形成有源层120。热处理是一种用于去除有源层120中所包含的氢（H2和H）或氢氧离子（OH）的脱水处理。热处理可使用应用高温惰性气体的快速热退火（RTA）处理。脱水处理去除了妨碍载流子在有源层120内移动的氢（H2和H）或氢氧离子（OH），从而改善有源层120的特性。热处理可在大约300℃至800℃下执行，优选地在等于或高于大约500℃下执行。此外，热处理可执行大约1分钟至30分钟。例如，可在大约650℃下执行RTA处理大约3到6分钟。
接下来，如图4B中所示，将硅氧化物（SiOx）或硅氮化物（SiNx）堆叠在有源层120上。然后，将选自由以下物质构成的组中的一种堆叠在所述硅氧化物（SiOx）或硅氮化物（SiNx）上：铜（Cu）、钼（Mo）、铝（Al）、铬（Cr）、金（Au）、钛（Ti）、镍（Ni）、钕（Nd）、钽（Ta）以及钨（W）或上述物质的组合，并蚀刻形成栅极绝缘层125和栅极131。
栅极131形成在有源层120的一部分之上，在有源层120中将形成沟道区域。此外，栅极131可具有多层，在所述多层中，每层由选自由以下物质构成的组中的一种形成：铜（Cu）、钼（Mo）、铝（Al）、铬（Cr）、金（Au）、钛（Ti）、镍（Ni）、钕（Nd）、钽（Ta）以及钨（W）或上述物质的组合。
接下来，如图4C中所示，将硅氧化物（SiOx）、硅氮化物（SiNx）或它们二者堆叠在上面形成有栅极131的基板105之上，从而形成层间介电层135。对层间介电层135的与有源层120的两侧相对应的部分进行蚀刻从而形成暴露有源层120的接触孔136a和136b。
接下来，如图4D中所示，在上面形成有层间介电层135的基板105之上形成源极141、漏极142以及数据线DL。尽管未示出，但同时形成电源线。源极141、漏极142和数据线DL每个可具有单层或多层。当源极141、漏极142和数据线DL每个都具有单层时，它们可由选自由以下物质构成的组中的一种形成：钼（Mo）、铝（Al）、铬（Cr）、金（Au）、钛（Ti）、镍（Ni）、钕（Nd）以及铜（Cu）或上述物质的组合。当源极141和漏极142每个都具有多层时，它们可具有由Mo/Al-Nd、Mo/Al或Ti/Al形成的双层或者由Mo/Al-Nd/Mo、Mo/Al/Mo或Ti/Al/Ti形成的三层。由此，形成了包括有源层120、栅极131、源极141以及漏极142的薄膜晶体管。
接下来，如图4E中所示，将硅氧化物（SiOx）、硅氮化物（SiNx）或它们二者堆叠在上面形成有源极141和漏极142的基板105之上，从而形成钝化层145。将钝化层145的与漏极142相对应的部分进行蚀刻从而形成暴露漏极142的过孔147。
然后，在上面形成有钝化层145的基板105之上形成像素电极150。像素电极150可由透明导电材料形成，例如，氧化铟锡（ITO）或氧化铟锌（IZO）。像素电极150通过过孔147与漏极142连接。从而，生产出了根据本发明的实施方式的薄膜晶体管阵列基板100。
图5示出了在有源层上执行热处理之前和之后屏蔽图案的位置偏移。如图5中所示，当在有源层上执行热处理时，玻璃基板可能会由于热处理的高温而收缩。在此情况下，形成在基板上的屏蔽图案LSP通过基板的收缩而发生偏移。即，形成在基板上的屏蔽图案LSP从初始形成位置‘A’向左右上下偏移了大约15微米，从而移动到最终位置‘B’。由于屏蔽图案LSP的偏移距离‘d’被包括在屏蔽图案LSP的偏移余量（shift margin）中，所以所述偏移并不要紧。
与公开了顶栅结构，即栅极位于有源层上方的上述实施方式不同，根据本发明另一实施方式的薄膜晶体管阵列基板可包括具有底栅结构的薄膜晶体管，所述底栅结构是指栅极位于有源层下方。
图6是根据本发明另一实施方式的薄膜晶体管阵列基板的剖面图。图7A至图7D是按顺序示出根据本发明另一实施方式的制造薄膜晶体管阵列基板的方法中的每个阶段的剖面图。
如图6中所示，屏蔽图案LSP设置在基板205上，并且缓冲层210设置在屏蔽图案LSP上。栅极231设置在缓冲层210上，并且栅极绝缘层225设置在栅极231上。包含氧化物的有源层220设置在栅极绝缘层225上，并且蚀刻阻挡体235设置在有源层220的一部分上。源极241和漏极242设置在蚀刻阻挡体235的一部分上并且分别覆盖有源层220的两端。源极241与电源线VL连接，并且数据线DL设置在与漏极242隔开的区域中。因而，构造了包括有源层220、栅极231、源极241以及漏极242的薄膜晶体管。
钝化层245设置在包括源极241和漏极242的基板205之上。像素电极250设置在钝化层245上并且通过过孔247与漏极242连接。由此，构造了根据本发明的实施方式的薄膜晶体管阵列基板200。
下面参照图7A至图7D详细描述制造图6中示出的薄膜晶体管阵列基板200的方法。在下文中，可简要描述或完全省略与图4A至图4E相同的制造方法。
如图7A中所示，在基板205上形成屏蔽图案LSP，并且在上面形成有屏蔽图案LSP的基板205上形成缓冲层210。然后，在缓冲层210上形成栅极231，在栅极231上形成栅极绝缘层225。然后，将氧化锌（ZnO）、氧化铟锌（InZnO）、氧化锌锡（ZnSnO）和氧化铟镓锌（InGaZnO4）中的一种堆叠在栅极绝缘层225上并且通过热处理进行构图，从而形成有源层220。优选地，可用氧化铟镓锌（InGaZnO4）形成有源层220。
接下来，如图7B中所示，将硅氧化物（SiOx）或硅氮化物（SiNx）堆叠在有源层220上并构图形成蚀刻阻挡体235。蚀刻阻挡体235防止位于源极241和漏极242下方的有源层220在后续用于构图源极241和漏极242的工序中损坏。然后，将选自由以下物质构成的组中的一种堆叠在包括蚀刻阻挡体235的基板205之上，从而形成金属层240：钼（Mo）、铝（Al）、铬（Cr）、金（Au）、钛（Ti）、镍（Ni）、钕（Nd）以及铜（Cu）或上述物质的组合。
接下来，如图7C中所示，对金属层240进行构图从而形成源极241和漏极242，所述源极241和所述漏极242设置在蚀刻阻挡体235的一部分上并且与有源层220连接。从而，形成了包括栅极231、有源层220、源极241以及漏极242的薄膜晶体管。
接下来，如图7D中所示，将钝化层245设置在上面形成有源极241和漏极242的基板205之上。对钝化层245的与漏极242相对应的部分进行蚀刻从而形成暴露漏极242的过孔247。然后，在上面形成有钝化层245的基板205之上形成像素电极250。从而，生产出了根据本发明的实施方式的薄膜晶体管阵列基板200。
与上述实施方式不同，根据本发明再一实施方式的薄膜晶体管阵列基板可包括具有背沟道（back channel）蚀刻结构的薄膜晶体管。图8是根据本发明再一实施方式的薄膜晶体管阵列基板的剖面图。图9A至图9E是按顺序示出根据本发明再一实施方式的制造薄膜晶体管阵列基板的方法中的每个阶段的剖面图。
如图8中所示，屏蔽图案LSP设置在基板305上，并且缓冲层310设置在屏蔽图案LSP上。栅极331设置在缓冲层310上，并且栅极绝缘层325设置在栅极331上。包含氧化物的有源层320设置在栅极绝缘层325上，并且欧姆接触层335分别设置在有源层320的两侧上。源极341和漏极342分别设置在欧姆接触层335上并且覆盖有源层320的两端。源极341与电源线VL连接，并且数据线DL设置在与漏极342隔开的区域中。由此，构造了包括有源层320、栅极331、欧姆接触层335、源极341以及漏极342的薄膜晶体管。
钝化层345设置在包括源极341和漏极342的基板305之上。像素电极350设置在钝化层345上并且通过过孔347与漏极342连接。由此，构造了根据本发明的实施方式的薄膜晶体管阵列基板300。
下面参照图9A至图9E详细描述制造图8中示出的薄膜晶体管阵列基板300的方法。在下文中，可简要描述或完全省略与图7A至图7D相同的制造方法。
如图9A中所示，在基板305上形成屏蔽图案LSP，在上面形成有屏蔽图案LSP的基板305上形成缓冲层310。然后，在缓冲层310上形成栅极331，在栅极331上形成栅极绝缘层325。然后，将氧化锌（ZnO）、氧化铟锌（InZnO）、氧化锌锡（ZnSnO）和氧化铟镓锌（InGaZnO4）中的一种堆叠在栅极绝缘层325形成氧化物层322。然后，将非晶硅堆叠在氧化物层322上形成非晶硅层333。
接下来，如图9B中所示，在上面形成有氧化物层322和非晶硅层333的基板305上执行热处理，从而对氧化物层322和非晶硅层333进行构图。由此，形成了有源层320和欧姆接触层335。欧姆接触层335改善了有源层与将在稍后形成的源极和漏极之间的欧姆特性，并且提高了薄膜晶体管的电流导通（on-current）特性。
接下来，如图9C中所示，将选自由以下物质构成的组中的一种堆叠在包括有源层320和欧姆接触层335的基板305之上：钼（Mo）、铝（Al）、铬（Cr）、金（Au）、钛（Ti）、镍（Ni）、钕（Nd）、铜（Cu）或上述物质的组合，并构图形成通过欧姆接触层335与有源层320连接的源极341和漏极342。
接下来，如图9D中所示，将源极341和漏极342用作阻挡层通过背沟道蚀刻工艺对欧姆接触层335进行蚀刻，从而暴露了有源层320的与栅极331相对应的部分。由此，界定了有源层320的沟道，并且将欧姆接触层335划分并隔开。结果，形成了包括栅极331、有源层320、欧姆接触层335、源极341以及漏极342的薄膜晶体管。
接下来，如图9E中所示，将钝化层345设置在上面形成有源极341和漏极342的基板305之上。对钝化层345的与漏极342相对应的部分进行蚀刻从而形成暴露漏极342的过孔347。然后，在上面形成有钝化层345的基板305之上形成像素电极350。由此，生产出了根据本发明的实施方式的薄膜晶体管阵列基板300。
如上所述，根据本发明的实施方式的薄膜晶体管阵列基板包括屏蔽图案，从而提高了外部光的可靠性。此外，根据本发明的实施方式的薄膜晶体管阵列基板将恒定电压施加至屏蔽图案，从而改善了薄膜晶体管的初始特征色散。
此外，根据本发明的实施方式的薄膜晶体管阵列基板在包含氧化物的有源层上执行热处理，并去除了妨碍载流子在有源层内移动的氢（H2和H）或氢氧离子（OH），从而改善了有源层的特性。
尽管已经参照一些示例性实施方式描述了本发明的实施方式，但应当理解的是：所属领域技术人员可以设计出落入本公开内容原理的范围内的大量其它修改和实施方式。更具体地，可以在说明书、附图和所附权利要求书的范围内对主题组合方案的组成部件和/或布置作出各种变化和修改。除了组成部件和/或布置的变化和修改之外，替代使用对于所属领域技术人员来说也将是显而易见的。

Claims (20)

1.一种薄膜晶体管阵列基板，包括：
多个像素单元，所述多个像素单元由基板上的栅极线与数据线和电源线的交叉结构所界定，所述多个像素单元中的每个像素单元包括：
驱动单元，所述驱动单元包括存储信号的电容器，和接收来自所述栅极线、所述数据线以及所述电源线的信号的开关薄膜晶体管和驱动薄膜晶体管；以及
发光单元，所述发光单元在像素电极上发光，所述像素电极接收来自所述驱动薄膜晶体管的驱动电流；以及
多个屏蔽图案，所述多个屏蔽图案中的每个屏蔽图案设置在每个像素单元的所述开关薄膜晶体管和所述驱动薄膜晶体管的下方。
2.根据权利要求1所述的薄膜晶体管阵列基板，其中一个像素单元的所述屏蔽图案通过屏蔽线连接到与所述一个像素单元相邻的其它像素单元的屏蔽图案。
3.根据权利要求2所述的薄膜晶体管阵列基板，其中所述屏蔽线与所述薄膜晶体管的有效区域周围的恒定电压驱动器连接。
4.根据权利要求2所述的薄膜晶体管阵列基板，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个具有顶栅结构，并且所述屏蔽线设置成与所述数据线和所述电源线中的至少一者交叠。
5.根据权利要求2所述的薄膜晶体管阵列基板，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个具有底栅结构，并且所述屏蔽线设置成与所述数据线和所述电源线中的至少一者交叠。
6.根据权利要求5所述的薄膜晶体管阵列基板，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个包括蚀刻阻挡体。
7.根据权利要求1所述的薄膜晶体管阵列基板，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个形成在设置于所述基板上的缓冲层上，并且所述屏蔽图案设置在所述基板与所述缓冲层之间。
8.根据权利要求3所述的薄膜晶体管阵列基板，其中来自所述恒定电压驱动器的恒定电压通过所述屏蔽线施加至所述屏蔽图案。
9.根据权利要求1所述的薄膜晶体管阵列基板，其中所述屏蔽图案具有单层或多层。
10.根据权利要求1所述的薄膜晶体管阵列基板，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个包括有源层，所述有源层包含氧化物并且脱水去除了氢和/或氢氧离子。
11.一种制造薄膜晶体管阵列基板的方法，包括：
在基板上形成屏蔽图案，在所述基板上将界定有多个像素单元，所述多个像素单元中的每个像素单元包括驱动单元和发光单元；
在上面形成有所述屏蔽图案的所述基板上形成栅极线、数据线、电源线、开关薄膜晶体管和驱动薄膜晶体管，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个包括有源层、栅极、源极和漏极；以及
形成与所述薄膜晶体管连接的像素电极，
其中所述屏蔽图案形成在所述开关薄膜晶体管和所述驱动薄膜晶体管的下方。
12.根据权利要求11所述的方法，其中一个像素单元的所述屏蔽图案通过屏蔽线连接到与所述一个像素单元相邻的其它像素单元的屏蔽图案。
13.根据权利要求12所述的方法，其中所述屏蔽线与所述薄膜晶体管的有效区域周围的恒定电压驱动器连接。
14.根据权利要求11所述的方法，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个具有顶栅结构，并且所述屏蔽线设置成与所述数据线和所述电源线中的至少一者交叠。
15.根据权利要求11所述的方法，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个具有底栅结构，并且所述屏蔽线设置成与所述数据线和所述电源线中的至少一者交叠。
16.根据权利要求15所述的方法，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个包括蚀刻阻挡体。
17.根据权利要求11所述的方法，其中所述开关薄膜晶体管和所述驱动薄膜晶体管每个形成在设置于所述基板上的缓冲层上，并且所述屏蔽图案设置在所述基板与所述缓冲层之间。
18.根据权利要求13所述的方法，其中来自所述恒定电压驱动器的恒定电压通过所述屏蔽线施加至所述屏蔽图案。
19.根据权利要求11所述的方法，其中所述屏蔽图案具有单层或多层。
20.根据权利要求11所述的方法，其中所述有源层包含氧化物并且在所述有源层形成之后，通过在大约300℃至800℃下执行热处理而使所述有源层脱水去除氢和/或氢氧离子。
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