KR20100070748A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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배양호
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Abstract

박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 AC 스퍼터링을 이용하여 산화물 반도체층을 형성하는 단계와, 산화물 반도체층과 중첩되게 게이트 전극을 형성하는 단계와, 산화물 반도체층과 게이트 전극 사이에 개재된 게이트 절연막을 형성하는 단계와, 산화물 반도체층 및 게이트 전극 상부에 보호막을 형성하는 단계를 포함한다.
박막 트랜지스터 기판, 산화물 반도체, AC 스퍼터링, 교류

Description

박막 트랜지스터 기판의 제조 방법{Method of fabricating thin film transistor array substrate}
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 더욱 상세하게는 좋은 물성을 가지는 산화물 반도체층의 증착 속도를 높여 양산성이 향상된 박막 트랜지스터 기판을 제조하는 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 제1 및 제2 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 제1 기판(즉, 박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 제2 기판에는 하나의 공통 전극이 기판 전면을 덮고 있다.
이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인 가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 포함하는 다수의 배선을 기판 상에 형성한다.
종래의 액정 표시 장치에 따르면, 스위칭 소자의 채널 영역을 구성하는 물질에 따라 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터로 구분된다. 비정질 실리콘 박막 트랜지스터의 경우, 전하의 이동도가 약 0.5 cm2/Vs 정도로 낮지만 대면적 표시 장치에 대해 균일한 전기적 특성을 구현할 수 있다. 반면 다결정 실리콘 박막 트랜지스터의 경우, 전하의 이동도가 수백 cm2/Vs 정도로 높지만 대면적 표시 장치에 대해 균일한 전기적 특성을 구현하기 어려운 문제가 있다.
본 발명이 해결하고자 하는 과제는, 산화물 반도체층이 좋은 물성을 가지며 나아가 산화물 반도체층의 증착 속도를 높여 양산성이 향상된 박막 트랜지스터 기판을 제조 하는 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 AC 스퍼터링을 이용하여 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층과 중첩되게 게이트 전극을 형성하는 단계와, 상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막을 형성하 는 단계와, 상기 산화물 반도체층 및 상기 게이트 전극 상부에 보호막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하 나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하 도 1a 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 산화물 반도체층의 제조 방법에 대하여 설명한다. 도 1a는 본 발명의 일 실시예에 따른 산화물 반도체층을 형성하기 위한 AC 스퍼터링 장치의 개략적인 단면도이고, 도 1b는 도 1a의 AC 스퍼터링 장치의 평면도이다. 도 2a는 도 1a의 AC 스퍼터링 장치의 전원부에 인가되는 전압을 나타낸 그래프이고, 도 2b는 도 2a의 P 구간의 스퍼터링 현상을 도식적으로 나타낸 도면이고, 도 2c는 도 2a의 Q 구간의 스퍼터링 현상을 도식적으로 나타낸 도면이다.
도 1a 및 도 1b에 도시된 바와 같이, AC 스퍼터링 장치는 챔버(미도시)와, 챔버 내에 위치하는 제1 타겟(A) 및 제2 타겟(B)과, 제1 타겟(A)과 제2 타겟(B)에 전원을 공급하는 AC 전원부(4)를 포함한다. 제1 타겟(A) 및 제2 타겟(B)으로부터 일정하게 이격된 부분에는 제1 타겟(A) 및 제2 타겟(B)으로부터 떨어져 나온 입자들이 증착되는 기판(미도시)이 배치되어 있다. 이러한 기판으로는 유리, 반도체 웨이퍼 또는 연성 기판(flexible substrate)가 사용될 수 있다.
AC 스퍼터링 장치는 불활성 가스, 예를 들어 아르곤 가스를 이용하여 글로우 방전(glow discharge)에 의해 플라즈마를 형성하고 에너지를 가진 아르곤 이온이 타겟의 표면에 충돌하여 이때의 운동량 교환으로 타겟의 표면으로부터 재료가 이탈하여 기판 상에 증착하는 장치이다.
제1 타겟(A) 및 제2 타겟(B)은 다수개가 서로 교대로 배열되어 있다. 제1 타겟(A)과 제2 타겟(B) 사이의 이격 거리는 약 10mm 이내, 예를 들어 약 2mm로 유지될 수 있다. 한 쌍의 제1 타겟(A) 및 제2 타겟(B)에는 10 내지 100 kHz의 교류전원을 제공하는 AC 전원부(4)가 연결되어 있다. 바람직하게 AC 전원부(4)는 20 내지 50 kHz의 교류전원을 제공한다. 더욱 바람직하게는 AC 전원부(4)는 약 40 kHz의 교류전원을 제공한다. 본 실시예에서는 매 쌍의 타겟마다 별개의 AC 전원부(4)가 연결되어 있는 것을 예로 들어 설명하고 있으나 본 발명은 이에 한정되지 않으며, 하나의 AC 전원부(4)를 사용하여 한 전극에는 다수의 제1 타겟(A)을 연결하고 다른 전극에는 다수의 제2 타겟(B)을 동시에 연결할 수도 있다.
제1 타겟(A) 및 제2 타겟(B)은 기판 상에 증착하고자 하는 물질인 산화물 반도체를 포함한다. 예를 들어, 제1 타겟(A) 및 제2 타겟(B)은 Zn, In, Ga, Sn 및 이 들의 조합에서 선택된 물질의 산화물로 이루어질 수 있다. 구체적으로 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등의 혼합 산화물로 이루어질 수 있다.
도 2a를 참조하며, AC 전원부(4)에 의해 제1 타겟(A)에 인가된 제1 전압(V1)과 제2 타겟(B)에 인가된 제2 전압(V2)에 대하여 제1 전압(V1)에서 제2 전압(V2)을 뺀 값을 전압차(△V)라 할 때, 시간의 흐름에 따라 전압차(△V)가 양인 P 구간과 음인 Q 구간이 발생된다.
도 2b를 참조하면, 제1 전압(V1)이 제2 전압(V2)보다 큰 P 구간이 되면, 제1 타겟(A)은 애노드(anode)가 되고, 제2 타겟(B)은 캐소드(cathode)가 된다. 따라서 제1 타겟(A)에는 전자가 모여들고, 제2 타겟(B)에는 비활성 기체의 양이온(예를 들어, 아르곤 이온)이 모여든다. 아르곤 이온은 제2 타겟(B)과 충돌하면서 제2 타겟(B)을 구성하는 물질이 떨어져 나가 기판에 증착하게 된다.
이어서 도 2c와 같이, 제2 전압(V2)이 제1 전압(V1)보다 큰 Q 구간이 되면, 반대로 제1 타겟(A)은 캐소드가 되고, 제2 타겟(B)은 애노드가 된다. 따라서 아르곤 이온은 제1 타겟(A)에 충돌하여 제1 타겟(A)을 구성하는 물질이 떨어져 나가 기판에 증착하게 되고, 제2 타겟(B)에는 전자가 모여들게 된다.
본 실시예에서는 AC 전원부(4)의 두 전극이 모두 타겟(A, B)과 연결되어 있어서 각 타겟(A, B)에 수십 kHz 주파수(1/T)의 교류 전원을 제공하기 때문에 아르곤 이온이 제1 타겟(A)을 스퍼터링할 수도 있고 제2 타겟(B)을 스퍼터링할 수도 있다. 즉 교류 전원의 전반 1/2 주기(P) 동안에는 제2 타겟(B)에서 스퍼터링이 일어 나고 후반 1/2 주기(Q) 동안에는 제1 타겟(A)에서 스퍼터링이 일어난다. 다만 일반적인 RF 스퍼터링의 경우 수십 MHz의 고주파수를 사용하기 때문에 전자(electron)와는 달리 상대적으로 무거운 아르곤 이온은 주파수의 변화에 따라 빠르게 움직이지 못하고 대부분 RF 전원의 캐소드에 모여들게 된다. 따라서 본 발명과 같이 AC 스퍼터링의 경우 두 전극이 모두 타겟의 역할을 하므로 증착 속도가 높은 반면, 일반적인 RF 스퍼터링의 경우 한 전극은 타겟에 연결되고 다른 전극은 기판 또는 챔버 벽에 연결되어 있으므로 두 전극 중 하나만 타겟으로 사용하고 챔버 벽에도 물질이 증착되기 때문에 증착 속도가 낮다.
나아가 통상의 DC 스퍼터링의 경우 일정하게 나열된 다수의 타겟에 캐소드 전극을 연결하고 각 타겟 사이에 애노드 전극을 배치하는 구조를 채택하고 있다. 본 발명의 AC 스퍼터링의 경우 타겟 이외에 별도의 애노드 전극을 구비하지 않고 모든 타겟이 캐소드 또는 애노드 역할을 할 수 있으므로 DC 스퍼터링과 비교하여 전극 면적이 넓기 때문에 증착 속도를 높일 수 있다.
이와 같이 AC 스퍼터링에 의해 기판 상에 산화물 반도체를 증착하는 경우 전하 캐리어(carrier)의 농도가 1×1018 cm-3 이하인 반도체 특성을 얻을 수 있다. 또한 캐소드 전극과 애노드 전극이 교대로 배열된 구조를 채택함으로써 애노드 전극이 서로 이격되어 배치된 DC 스퍼터링과 비교하여 산화물 반도체의 조성 균일도를 높일 수 있다.
이하, 첨부된 도 3a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 3a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 3b는 도 3a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 절연 기판(10) 위에 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.
그리고 절연 기판(10) 위에는 스토리지 전압을 전달하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지 배선(27, 28)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된 스토리지 선(28)과, 스토리지선(28)에 비해 너비가 넓게 형성되어 스토리지선(28)에 연결된 스토리지 전극(27)을 포함한다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 이룬다. 이와 같은 스토리지 전극(27) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 전극(27) 및 스토리지선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열 의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10) 및 게이트 배선(22, 26)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 산화물 반도체층(40)이 형성되어 있다. 산화물 반도체층(40)은 앞서 도 1a 내지 도 2c에서 설명한 AC 스퍼터링 공정을 이용하여 증착한다. 예를 들어 산화물 반도체층(40)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등의 혼합 산화물이 사용될 수 있다. 이러한 산화물 반도체층(40)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 반도체층(40)의 경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 액정 표시 장치의 개구율을 높일 수 있다. 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 3족, 4족, 5족 또는 전이원소가 추가로 포함될 수 있다. 또한, 이러한 산화물 반도체층(40)을 구성하는 물질들은 후술하는 데이터 배선(62, 65, 66, 67)과의 오믹 콘택(Ohmic contact) 특성이 좋으므로 별도로 오믹 콘택층을 형성할 필요가 없으므로 공정 시간을 단축할 수 있다. 또한, 산화물 반도체층(40)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어서 대면적 표시 장치에 대하여 적용할 수 있다.
본 실시예의 산화물 박막 트랜지스터의 경우에는 산화물 반도체층(40)과 데이터 배선(62, 65, 66, 67)의 패턴 모양이 서로 상이하다. 그러나, 4매 마스크 공정을 적용하는 경우 산화물 반도체층(40)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 이는 산화물 반도체층(40)과 데이터 배선(62, 65, 66, 67)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다. 본 실시예에서는 5매 마스크 공정에 의해 제조된 구조를 예시하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 5매 마스 크 공정과 다른 공정, 예컨대 3매 또는 4매 마스크 공정을 적용한 경우에도 본 발명의 핵심 사상을 적용하는 것은 당업자에게 자명한 사실이다.
산화물 반도체층(40) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 산화물 반도체층(40)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 반도체층(40) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67)은 산화물 반도체층(40)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 구성될 수 있다. 데이터 배선(62, 65, 66, 67)이 산화물 반도체층(40)을 구성하는 물질보다 일함수(work function)가 작은 물질로 이루어지면 두 층간에 오믹 콘택이 이루어질 수 있다. 따라서 산화물 반도체층(40)의 일함수가 약 5 eV 이상, 예를 들어 약 5.1 내지 5.3eV인 경우에는, 데이터 배선(62, 65, 66, 67)의 일함수가 약 5.3eV 이하가 되는 물질로 형성할 수 있다. 또한, 데이터 배선(62, 65, 66, 67)과 산화물 반도체층(40)의 일함수 값의 차이가 약 1.5eV이하인 것이 접촉 저항 특성 향상에 보다 적합할 수 있다. 따라서, 산화물 반도체층(40)과 오믹 콘택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 하기 표 1에 나타난 바와 같이 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나이상의 원소가 포함된 합금도 적용 가능하다.
이하 표 1은 데이터 배선(62, 65, 66, 67)으로 사용되는 금속 물질의 일함수를 나타낸 표이다.
[표 1]
금속 Ni Co Ti Ag Cu Mo
일함수(eV) 5.01 5.0 4.7 4.73 4.7 4.5
금속 Al Be Nb Au Fe Se
일함수(eV) 4.08 5.0 4.3 5.1 4.5 5.11
한편 산화물 반도체층(40)은 Al, Cu, Ag 등의 금속과 직접 접촉할 경우 상호간의 반응 내지는 확산에 의해 이들 금속을 데이터 배선(62, 65, 66, 67)으로 채용한 산화물 박막 트랜지스터의 특성 및/또는 화소 전극(82)으로 일반적으로 사용되는 ITO 또는 IZO 등과의 오믹 콘택 특성이 나빠질 수 있다. 따라서, 데이터 배선(62, 65, 66, 67)을 이중막 또는 삼중막 구조로 형성할 수 있다.
데이터 배선(62, 65, 66, 67)으로 Al 또는 Al에 Nd, Sc, C, Ni, B, Zr, Lu, Cu, Ag 등이 함유된 합금을 적용할 경우, Al 또는 Al 합금의 상부 및/또는 하부에 이종막이 적층된 다층막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금) 등과 같은 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합 금)/Al(Al 합금)/Co(Co 합금), Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 등과 같은 삼중막이 적용될 수 있다. 합금으로 표시된 물질들에는 Mo, W, Nb, Zr, V, O, N 등이 첨가되어 있을 수 있다.
한편 데이터 배선(62, 65, 66, 67)으로 Cu 또는 Cu 합금을 적용할 경우에는, 데이터 배선(62, 65, 66, 67)과 화소 전극(82)과의 오믹 콘택 특성은 큰 문제가 없기 때문에 데이터 배선(62, 65, 66, 67)으로 Cu 또는 Cu 합금막과 산화물 반도체층(40)의 사이에 Mo, Ti 또는 Ta를 포함하는 막이 적용된 이중막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu 등과 같은 이중막이 적용될 수 있다.
소스 전극(65)은 산화물 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하며 산화물 반도체층(40)과 적어도 일부분이 중첩된다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
데이터 배선(62, 65, 66, 67) 및 이에 의해 노출된 산화물 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한 보호막(70)은 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
데이터 전압이 인가된 화소 전극(82)은 박막 트랜지스터 기판과 대향하는 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
이하, 도 3a 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 4 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 3a 및 도 4에 도시된 바와 같이, 절연 기판(10) 위에 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지선(28)을 형성한다.
절연 기판(10)은, 예를 들어 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱으로 이루어질 수 있다. 게이트 배선(22, 26)을 형성하기 위해 스퍼터링(sputtering) 방법을 이용할 수 있다. 게이트 배선(22, 26)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 3a 및 도 5를 참조하면 절연 기판(10), 게이트 배선(22, 26) 위에 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 게이트 절연막(30)을 형성한다. 이어서, 게이트 절연막(30) 위에 AC 스퍼터링을 이용하여 산화물 반도체층(40)을 형성한다.
도 3a 및 도 6를 참조하면, 게이트 절연막(30) 및 산화물 반도체층(40) 위에 예를 들어 스퍼터링 등의 방법으로 데이터 배선(62, 65, 66, 67)을 형성한다. 소스 전극(65)과 드레인 전극(66)은 게이트 전극(26)을 중심으로 양쪽으로 분리되며, 드레인 전극(66)으로부터 연장된 드레인 전극 확장부(67)가 스토리지 전극(27)과 오버랩된다.
이어서 도 7에 도시된 바와 같이 PECVD 또는 반응성 스퍼터링 등을 이용하여 보호막(70)을 형성한다. 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극 확장부(67)을 드러내는 컨택홀(77)을 형성한다.
도 8을 참조하면, 보호막(70) 상에 데이터 배선(62, 65, 66, 67)의 일부와 연결되는 화소 전극용 도전막(81)을 형성한다. 이러한 화소 전극용 도전막(81)은 은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알 루미늄 등의 반사성 도전체로 이루어질 수 있다.
도 8 및 도 3b를 참조하면, 이러한 화소 전극용 도전막(81)을 패터닝하여 화소 전극(82)을 형성한다.
이상의 실시예들에서는 게이트 전극이 산화물 반도체층 아래에 배치된 바텀 게이트 구조(bottom gate structure)에 대해서 설명하였으나, 본 발명은 이에 한정되지 않으며 게이트 전극이 산화물 반도체층 위에 배치된 탑 게이트 구조(top gate structure)에서도 적용될 수 있다. 이하 도 9을 참조하여 본 발명의 다른 실시예에 따른 탑 게이트 구조를 가지는 박막 트랜지스터 기판에 대하여 설명한다. 도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9를 참조하면, 절연 기판(310)에 산화 규소 또는 질화 규소 등으로 이루어진 버퍼층(312)이 형성된다.
이어서 버퍼층(312) 위에 AC 스퍼터링을 이용하여 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 산화물 반도체층(320)이 형성된다. 예를 들어 산화물 반도체층(320)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등의 혼합 산화물이 사용될 수 있다.
절연 기판(310) 및 산화물 반도체층(320) 상에 질화 규소 등으로 이루어진 게이트 절연막(330)이 형성된다.
게이트 절연막(330) 상에 산화물 반도체층(320)과 중첩되도록 게이트 전극(344)이 형성된다.
게이트 절연막(330) 및 게이트 전극(344) 상에는 제1 층간 절연막(370)이 형 성된다. 제1 층간 절연막(370)은 대개 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 화학 기상 증착법 등으로 형성할 수 있다. 제1 층간 절연막(370) 및 게이트 절연막(330)에는 게이트 전극(344) 양측에 위치하는 산화물 반도체층(320)의 일부를 노출시키는 한 쌍의 컨택홀(372, 374)이 형성된다.
제1 층간 절연막(370) 위에는 한 쌍의 컨택홀(372, 374)을 통하여 각각 산화물 반도체층(320)과 전기적으로 연결된 소스 전극(382)과 드레인 전극(384)이 형성된다.
소스 전극(382)과 드레인 전극(384) 및 제1 층간 절연막(370) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 등으로 이루어진 제2 층간 절연막(390)이 형성된다. 예를 들어 제2 층간 절연막(390)은 아크릴 수지 등의 유기 물질을 스핀 코팅(spin coating)법 등으로 형성할 수 있다. 제2 층간 절연막(390) 내에는 드레인 전극(374)을 노출시키는 컨택홀(392)이 형성된다.
제2 층간 절연막(390) 위에는 컨택홀(392)을 통하여 드레인 전극(374)과 전기적으로 연결된 투명한 재질의 화소 전극(395)이 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 일 실시예에 따른 산화물 반도체층을 형성하기 위한 AC 스퍼터링 장치의 개략적인 단면도이다.
도 1b는 도 1a의 AC 스퍼터링 장치의 평면도이다.
도 2a는 도 1a의 AC 스퍼터링 장치의 전원부에 인가되는 전압을 나타낸 그래프이다.
도 2b는 도 2a의 P 구간의 스퍼터링 현상을 도식적으로 나타낸 도면이다.
도 2c는 도 2a의 Q 구간의 스퍼터링 현상을 도식적으로 나타낸 도면이다.
도 3a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 3b는 도 3a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
A, B: 타겟 4: AC 전원부
10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 스토리지 전극
28: 스토리지선 30: 게이트 절연막
40: 산화물 반도체층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 컨택홀 82: 화소 전극
310: 절연 기판 312: 버퍼층
320: 산화물 반도체층 330: 게이트 절연막
344: 게이트 전극 370: 제1 층간 절연막
372, 374, 392: 컨택홀 382: 소스 전극
384: 드레인 전극 395: 화소 전극

Claims (10)

  1. 절연 기판 상에 AC 스퍼터링을 이용하여 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층과 중첩되게 게이트 전극을 형성하는 단계;
    상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막을 형성하는 단계; 및
    상기 산화물 반도체층 및 상기 게이트 전극 상부에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서, 상기 산화물 반도체를 형성하는 단계는,
    챔버 내에 상기 산화물 반도체층을 구성하는 물질로 이루어진 제1 및 제2 타겟을 나란히 배열하는 단계;
    상기 제1 및 제2 타겟으로부터 이격되게 상기 절연 기판을 배치하는 단계;
    상기 제1 타겟과 상기 제2 타겟에 AC 전원부의 양 전극을 각각 연결하는 단계; 및
    상기 제1 타겟 및 상기 제2 타겟에 AC 전압을 인가하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 AC 전압의 주파수 범위 내에서 상기 AC 스퍼터링에 사용되는 아르곤 이 온이 상기 제1 및 제2 타겟을 모두 스퍼터링하는 박막 트랜지스터 기판의 제조 방법.
  4. 제3 항에 있어서,
    상기 AC 전압은 10 내지 100 kHz의 주파수 범위를 가지는 박막 트랜지스터 기판의 제조 방법.
  5. 제4 항에 있어서,
    상기 AC 전압은 20 내지 50 kHz의 주파수 범위를 가지는 박막 트랜지스터 기판의 제조 방법.
  6. 제2 항에 있어서,
    상기 제1 타겟과 상기 제2 타겟은 다수 개가 교대로 배열되어 있는 박막 트랜지스터 기판의 제조 방법.
  7. 제2 항에 있어서,
    상기 제1 타겟과 상기 제2 타겟 사이의 이격 거리는 10mm 이하인 박막 트랜지스터 기판의 제조 방법.
  8. 제1 항에 있어서,
    상기 절연 기판 상에 상기 게이트 전극을 형성한 후, 상기 게이트 전극 상에 상기 게이트 절연막 및 상기 산화물 반도체층을 순차적으로 적층하는 박막 트랜지스터 기판의 제조 방법.
  9. 제1 항에 있어서,
    상기 절연 기판 상에 상기 산화물 반도체층을 형성한 후, 상기 산화물 반도체층 상에 상기 게이트 절연막 및 상기 게이트 전극을 순차적으로 적층하는 박막 트랜지스터 기판의 제조 방법.
  10. 제1 항에 있어서,
    상기 산화물 반도체층은 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 박막 트랜지스터 기판의 제조 방법.
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