KR20150011596A - 산화물 반도체 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 산화물 반도체 박막 트랜지스터에 관한 것으로, 산화물 반도체 박막 트랜지스터(10)는 적어도 소스 및 드레인 전극(14, 15)과 게이트 전극(12) 및 산화물반도체 층(16)을 가지며, 산화물반도체 층(16)의 상부 또는 하부에는 산화물반도체 층(16)과 저항 접촉하는 활성금속 층(17)을 갖고, 상기 활성금속 층(17)은 소스 및 드레인 전극과 게이트 전극 및 산화물반도체 층의 적층 방향과 수직방향으로 형성된 섬 형상 또는 띠 형상으로 형성된다.

Description

산화물 반도체 박막 트랜지스터 및 그 제조방법{OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 산화물 반도체 층의 양면 중 어느 한 면에 전기적으로 격리된 활성 금속 층을 저항 접촉시켜서 전자 캐리어 농도와 전자 이동도를 증가시킴으로써 전기적 특성이 개선된 산화물 반도체 박막 트랜지스터 및 그 제조방법에 관한 것이다.
액정표시장치(Liquid Crystal Display : LCD)나 유기전계발광 표시장치(Organic Light Emitting Display : OLED) 등에서 디스플레이 소자를 스위칭 및 구동하는 소자로 사용되는 박막 트랜지스터는 전자의 이동이 발생하는 액티브 층의 재료로 비정질 실리콘(amorphous silicon : a-Si)이나 다결정 실리콘(polycrystalline silicon) 또는 산화물이 이용되고 있다.
비정질 실리콘 TFT는 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있으나, 전자의 이동도가 0.5㎠/Vs 전후로 매우 낮아서 전기적 신뢰성의 확보가 어렵다는 등의 문제가 있고, 다결정 실리콘 TFT는 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도의 확보가 어렵다는 등의 문제가 있다.
반면, 산화물로 반도체 층을 형성할 경우, 낮은 온도에서 성막이 가능하고, 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하다는 이유에서 최근 박막 트랜지스터로의 응용에 큰 관심을 모으고 있다.
그러나 디스플레이 기술의 발전에 따른 초고해상도 구현을 위해 더 높은 전자 이동도를 가진 산화물 반도체 박막 트랜지스터를 필요로 하나, 산화물 반도체의 전자 이동도는 10㎠/Vs 전후로서 100㎠/Vs 전후인 저온 폴리실리콘(Low-Temperature Polycrystaline Silicon : LTPS)이나 250㎠/Vs 전후의 CG 실리콘(Continuous Grain silicon)에 비해 전자 이동도가 매우 낮다는 문제가 있다.
한편, 산화물 반도체 박막 트랜지스터의 전자 이동도를 높이기 위한 기술로 특허문헌 1에 기재된 기술이 있다.
특허문헌 1의 산화물 반도체 박막 트랜지스터는 게이트 전극, 게이트 절연막, 산화물 반도체로 이루어지는 채널 층, 소스 및 드레인 전극을 포함하는 산화물 반도체 박막 트랜지스터에서, 채널 층의 내부에, 소스 및 드레인과 평행한 방향 또는 직교하는 방향으로 Hf, In, Xr, Sn, Al, Mg, Ga, As, Ta, Sb, Si, Te, Zn, Ca, Ar, Be, Au, Ti, C, He 등의 저항이 낮은 금속 중 하나 이상의 이온을 주입한 하나 이상의 이온주입영역을 매몰시켜서 전자 이동도의 향상을 도모하고 있고, 이온의 주입은 플라즈마를 이용한 이온주입방법을 이용하며, 이온 주입 후에는 이온의 균일한 분포와 확산을 위한 표면처리 및 열처리를 하고 있다.
특허문헌 1 : 공개특허 10-2012-0132998호 공보
그러나 상기 특허문헌 1에서는 박막 트랜지스터 제조공정에서 별도의 이온주입공정이 필요하고, 이온주입설비도 필요하며, 이는 박막 트랜지스터 제조공정상의 공정 수의 증가 및 제조비용의 증가로 이어진다는 문제가 있다.
본 발명은 상기 종래기술의 문제점을 개선하기 위한 것으로, 산화물 반도체 층에 저항 접촉하는 활성금속 층을 형성함으로써 활성층 내의 전자 캐리어 농도와 전자 이동도를 증가시켜서 박막 트랜지스터의 전기적 특성을 개선할 수 있는 산화물 반도체 박막 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 산화물 반도체 박막 트랜지스터는, 적어도 소스 및 드레인 전극과 게이트 전극 및 산화물반도체 층을 갖는 산화물 반도체 박막 트랜지스터로, 상기 산화물반도체 층의 상부 또는 하부에는 상기 산화물반도체 층과 저항 접촉하는 활성금속 층을 갖는다.
상기 과제를 해결하기 위한 본 발명의 산화물 반도체 박막 트랜지스터 제조방법은, 기판상의 소정의 영역에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부를 덮도록 상기 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 상부의 소정 영역에 산화물반도체 층을 형성하는 단계, 적어도 상기 산화물반도체 층의 상부를 덮도록 도전 층을 형성하는 단계, 상기 도전 층을 소정의 형상으로 패턴화하여 소스 전극과 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 소정 영역에 활성금속 층을 형성하는 단계를 포함한다.
또, 상기 과제를 해결하기 위한 본 발명의 산화물 반도체 박막 트랜지스터 제조방법은, 기판상의 소정의 영역에 산화물반도체 층을 형성하는 단계, 적어도 상기 산화물반도체 층의 상부를 덮도록 도전 층을 형성하는 단계, 상기 도전 층을 소정의 형상으로 패턴화하여 소스 전극과 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 소정 영역에 활성금속 층을 형성하는 단계, 상기 소스 전극과 드레인 전극 및 상기 활성금속 층을 덮도록 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상부의 소정 영역에 게이트 전극을 형성하는 단계를 포함한다.
상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 형성된 섬 형상으로 해도 좋고, 띠 형상으로 해도 좋다.
또, 상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 1열 또는 2열로 배열되어도 좋다.
또, 상기 소스 및 드레인 전극과 상기 활성금속 층은 동일한 재료로 형성되어도 좋다.
본 발명은 산화물반도체 층의 어느 한 면과 옴 접촉하며, 산화물 반도체 박막 트랜지스터의 각 전극의 적층 방향과 수직방향으로 형성된 섬 형상 또는 띠 형상의 활성금속 층을 구비하므로 활성금속 층을 갖지 않는 종래의 산화물 반도체 박막 트랜지스터에 비해 온 전류(Ion), 캐리어 이동도(Mobility), 온/오프 전류 비(Ion/off Ratio), SS(Subthreshold Swing) 등의 전기적 특성을 향상시킬 수 있다.
또, 활성금속 층을 산화물반도체 층과 게이트 절연막 사이에 형성한 경우에는 계면 포획 전하를 감소시켜서 신뢰성을 개선할 수 있다.
나아가. 상기 반도체 특성의 개선에 의해 산화물 반도체 박막 트랜지스터의 사이즈를 감소시킬 수 있고, 이에 따라 표시장치의 개구율을 향상시킬 수 있어서 휘도 향상에도 기여할 수 있다.
도 1은 본 발명의 실시형태 1의 산화물 반도체 박막 트랜지스터의 단면도,
도 2는 본 발명의 실시형태 1의 산화물 반도체 박막 트랜지스터의 평면도,
도 3은 본 발명의 실시형태 1의 산화물 반도체 박막 트랜지스터의 제조공정을 나타내는 단면도,
도 4는 본 발명의 실시형태 2의 산화물 반도체 박막 트랜지스터의 단면도,
도 5는 본 발명의 실시형태 2의 산화물 반도체 박막 트랜지스터의 제조공정을 나타내는 단면도,
도 6은 변형 예 1의 산화물 반도체 박막 트랜지스터의 단면도,
도 7은 변형 예 2의 산화물 반도체 박막 트랜지스터의 단면도,
도 8은 변형 예 3의 산화물 반도체 박막 트랜지스터의 단면도,
도 9는 변형 예 4의 산화물 반도체 박막 트랜지스터의 단면도,
도 10은 변형 예 5의 산화물 반도체 박막 트랜지스터의 단면도,
도 11은 변형 예 6의 산화물 반도체 박막 트랜지스터의 단면도이다.
이하, 도면을 참조하면서 본 발명의 바람직한 실시형태에 대해서 설명한다.
<실시형태 1>
1. TFT(10)의 구조
도 1은 본 발명의 실시형태 1의 박막 트랜지스터(이하에서는 간단하게 「TFT」라고 하는 경우도 있다)(10)의 단면 구성을 나타내는 도면으로, 이 TFT(10)는 이른바 하부 게이트형(bottom gate type, 또는 inverted staggered type) TFT이다.
TFT(10)는 기판(11)상에 게이트 전극(12), 게이트 절연 막(13) 및 산화물반도체 층(16)을 구비하고 있고 또, 산화물반도체 층(16) 상에는 활성금속 층(17)을 사이에 두고 소스 전극(14) 및 드레인 전극(15)이 배치되어 있다.
TFT(10)를 형성하는 기판(11)으로는 광 투과성을 갖는 기판이 사용되고, 그 외에도, 적어도 TFT(10)가 형성되는 면이 절연성을 가지며, 치수 안정성, 내 용제성, 가공성, 내열성 등을 갖는 재료를 이용하는 것이 바람직하다.
이와 같은 조건을 만족하는 기판(11)으로는 유리, 합성석영, 수지 또는 수지 필름 등 공지의 기판용 재료를 이용할 수 있다.
기판(11)의 형상, 구조, 크기, 두께 등에 대해서는 특별한 제한은 없으며, 필요에 따라서 적절하게 선택할 수 있고, 일반적으로 판 형상인 것이 바람직하다. 또, 기판(11)의 구조는 단층 구조라도 좋고 2층 이상의 적층 구조라도 좋다.
게이트 전극(12)은 TFT(10)에 인가되는 게이트 전압에 의해 산화물반도체 층(16)을 통해서 소스 전극(14)과 드레인 전극(15) 사이에 흐르는 전류를 제어하며, 기판(11) 상의 소정의 영역에 형성된다.
이 게이트 전극(12)은 예를 들어 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금 등의 단층 막 또는 다층 막이며, 그 외에도 Cu, Cr, Ta, Ti, Au, Ag 등의 금속이나, Al-Nd, APC(Ag+Pd+Cu) 등의 합금, 산화주석, 산화아연, 산화인듐, ITO, IZO 등의 금속산화물, 폴리아닐린, 폴리티오펜, 폴리비닐 등의 유기 도전성 화합물이나 이들의 혼합물 등 공지의 게이트 전극 재료를 이용할 수 있다.
게이트 절연 막(13)은 적어도 상기 게이트 전극(12)의 상부를 포함하여 상기 기판(11)의 상부에 형성되며, 예를 들어 실리콘을 포함하는 절연막 재료인 SiO2, SiNx, SiON을 이용하여 형성하며, 그 외에도 Al2O3, Y2O3, Ta2O5, HfO2 등의 공지의 절연재료를 이용할 수 있고, 이들 화합물을 2종 이상 포함하는 절연 층으로 해도 좋다.
산화물반도체 층(16)은 채널 층으로서 기능을 하며, 상기 게이트 절연 막(13) 상부의 적어도 상기 게이트 전극(12)의 상부 영역을 포함하는 영역에 적층 형성된다.
산화물반도체 층(16)은 Al, Ga, In, Zn, Sn, Ti 중 적어도 일종을 함유하는 산화물 반도체로 형성되며, 이 중 In, Ga, Zn 및 Sn의 적어도 하나를 함유하는 비정질 산화물반도체가 바람직하고, In 또는 Zn을 함유하는 비정질 산화물반도체가 더 바람직하다.
소스 전극(14) 및 드레인 전극(15)은 각각 게이트 전극(12)의 상부에 게이트 절연 막(13)을 개재하여 배치되며, 본 실시형태에서는 소스 전극(14) 및 드레인 전극(15)의 적어도 일부는 각각 상기 산화물반도체 층(16)의 상부 일부를 덮는 형태로 배치되고, 또, 소스 전극(14) 및 드레인 전극(15)은 소정의 간격을 두고 서로 분리되어 있다.
소스 전극(14) 및 드레인 전극(15)은 각각 Mo, Al, Cu, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, APC 등의 합금, 산화주석, 산화아연, 산화인듐, ITO, IZO 등의 금속산화물, 폴리아닐린, 폴리티오펜, 폴리비닐 등의 유기 도전성 화합물이나 이들의 혼합물 등 공지의 소스, 드레인 전극용 재료를 이용하여 형성할 수 있다.
활성금속 층(17)은 산화물반도체 층(16) 상의 소스 전극(14) 및 드레인 전극(15) 사이의 상기 간격 내의 일부 영역에 형성되며, 소스 전극(14) 및 드레인 전극(15)과는 서로 분리되어 있고, 또, 본 실시형태에서는 산화물반도체 층(16)의 상부 면과는 옴 접촉(ohmic contact) 되어 있다.
활성금속 층(17)은 상기 소스 전극(14) 및 드레인 전극(15)과 동일한 재료로 형성하는 것이 바람직하나, 이에 한정되는 것은 아니며, 소스 전극(14) 및 드레인 전극(15)용 재료와는 다른 금속으로 형성해도 좋다.
도 1에는 도시하고 있지 않으나, 소스 전극(14) 및 드레인 전극(15)과 활성금속 층(17)의 상부에는 필요에 따라서 보호층 및 평탄화 층 등이 더 형성될 수 있고, 또, 소스 전극(14) 및 드레인 전극(15)을 외부와 연결하기 위한 배선 등도 설치된다.
또, 도 1에는 도시하고 있지 않으나, 상기 기판(11)의 상부에는 예를 들어 실리콘(Si)을 포함하는 절연막용 재료에 의해 형성된 절연층을 더 구비해도 좋다.
다음에, 활성금속 층(17)의 형상에 대해서 도 2를 참조하면서 상세하게 설명한다. 도 2는 본 발명의 제 1 실시형태의 산화물 반도체 박막 트랜지스터의 평면도이다.
도 1에서는 활성금속 층(17)은 1열로 배열되는 것으로 도시하고 있으나, 활성금속 층(17)은 도 2 (a)에 도시하는 것과 같이 소스 전극(14)과 드레인 전극(15) 사이의 산화물반도체 층(16) 상부에, 게이트 전극(12)과 게이트 절연 막(13) 및 산화물반도체 층(16)의 적층방향과 수직방향으로 섬(island) 형상으로 1열로 배열된 구조로 해도 좋고, 도 2 (b)에 도시하는 것과 같이 2열의 섬 형상으로 해도 좋으며, 또, 도 2 (c)에 도시하는 것과 같은 1열의 띠 형상으로 해도 좋고, 도 2 (d)에 도시하는 것과 같이 2열의 띠 형상으로 해도 좋다.
또, 필요에 따라서는 활성금속 층(17)은 3열 이상의 섬 형상 또는 띠 형상의 배열로 해도 좋다.
2. TFT(10)의 제조방법
이어서, 본 발명의 제 1 실시형태의 TFT(10)의 제조방법에 대해서 도 3을 참조하면서 상세하게 설명한다. 도 3은 실시형태 1의 TFT(10) 제조공정을 나타내는 단면도이다.
먼저, 도 3 (a)와 같이, 기판(11) 상의 일부 영역에 예를 들어 인쇄방식, 코팅방식 등의 습식방식, 진공증착법, 스퍼터법, 이온플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등의 공지의 방식 중에서 사용하는 재료와의 적합성이나 기판(11)의 재질과의 관계 등을 고려하여 적절한 어느 한 방법에 의해, 예를 들어 Mo 등 앞에서 설명한 게이트 전극(12) 형성용 재료를 이용하여 막을 형성하고, 이어서, 포토 리소그래피 공정 및 에칭 공정에 의해 적절한 형상으로 함으로써 게이트 전극(12)을 형성한다. 이때, 필요에 따라서는 게이트 전극(12) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
이어서, 예를 들어 인쇄방식, 코팅방식 등의 습식방식, 진공증착법, 스퍼터법, 이온플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등의 공지의 방식 중에서 사용하는 재료와의 적합성 등을 고려하여 적절한 어느 한 방법에 의해, 앞에서 설명한 게이트 절연 막(13) 형성용 재료를 이용하여, 게이트 전극(12) 상부 및 기판(11)상의 전체 면에 걸쳐서 막을 형성하고, 필요에 따라서 포토 리소그래피법 또는 새도우 마스크법에 의해 필요한 형상으로 패터닝함으로써 게이트 절연 막(13)을 형성한다(도 3 (b)).
이어서, 상기 게이트 절연 막(13)의 상부에 산화물반도체 층(16)을 형성한다. 산화물반도체 층(16)은 앞에서 설명한 재료로 이루어지는 산화물 반도체 타깃을 이용한 스퍼터법이나 펄스레이저 증착법에 의해 형성하며, 양산성이라는 측면에서는 스퍼터법이 바람직하다. 또, 필요에 따라서 산화물반도체 층(16)은 포토 리소그래피 및 에칭에 의해 원하는 형상으로 가공된다(도 3 (c)).
이어서, 도 3 (d)에 도시하는 것과 같이 산화물반도체 층(16) 상에, 상기 산화물반도체 층(16)을 사이에 두고 상기 게이트 전극(12)에 걸치는 영역에 중첩되도록 도전 층(18)을 형성한다. 이 도전 층(18)은 이후 소스 전극(14)과 드레인 전극(15) 및 활성금속 층(17)을 구성하는 부분이 된다.
도전 층(18)은 앞에서 설명한 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17) 형성용 재료 중 적절한 재료를 이용하여, 예를 들어 인쇄방식, 코팅방식 등의 습식방식, 진공증착법, 스퍼터법, 이온플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등의 공지의 방식 중에서 사용하는 재료와의 적합성 등을 고려하여 선택된 하나의 방법에 의해 막을 형성하고, 포토 리소그래피 공정 및 에칭 공정에 의해 원하는 형상으로 가공함으로써 도 1 및 도 3 (e)에 도시하는 것과 같은 형상으로 서로 분리된 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17)을 각각 형성한다.
그러나 상기 방법은 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17)을 동일한 재료로 형성하는 경우에는 매우 유용한 방법이나, 반드시 상기 방법에 한정되는 것은 아니며, 소스 및 드레인 전극(14, 15)과 활성금속 층(17)을 서로 다른 재료로 형성하는 경우에는 먼저 도전 층(18)을 소스 전극(14) 및 드레인 전극(15)에 적합한 형상으로 형성한 후, 소스 전극(14)과 드레인 전극(15) 사이의 간격부분으로서 상기 게이트 전극(12)에 마주하는 영역에 활성금속 층(17) 형성용 금속 층을 별도로 형성한 후 포토 리소그래피 공정 및 에칭 공정에 의해 원하는 형상 및 개수의 활성금속 층(17)을 형성해도 좋다. 물론 활성금속 층(17)을 먼저 형성하고, 그 후에 소스 전극(14) 및 드레인 전극(15)을 형성해도 좋다.
이후, 도 3에는 도시하고 있지 않으나, 필요에 따라서 소스 전극(14) 및 드레인 전극(15)과 활성금속 층(17)의 상부에 보호층 및 평탄화 층 등을 더 형성하고, 또, 소스 전극(14) 및 드레인 전극(15)을 외부와 연결하기 위한 배선 등도 형성함으로써 TFT(10)가 완성된다.
<실시형태 2>
1. TFT(20)의 구조
다음에, 본 발명의 실시형태 2에 대해서 설명한다. 도 4는 본 발명의 실시형태 2의 TFT(20)의 산화물 반도체 박막 트랜지스터의 단면도이며, 본 실시형태의 TFT(20)는 이른바 상부 게이트형(top gate type, 또는 staggered type) TFT이다.
또, 본 실시형태는 게이트 전극을 비롯한 TFT의 각 구성요소의 배치 위치만 상이할 뿐, 각 전극 및 각 층의 기능, 재료 등은 실시형태 1의 TFT(10)와 특별한 차이가 없으므로, 이하에서는 실시형태 1과의 차이점을 중심으로 설명하고, 실시형태 1과 동일한 부분에 대한 설명은 생략한다.
도 4에 도시하는 것과 같이 본 실시형태의 TFT(20)는 기판(21)상의 소정 영역에 형성된 산화물반도체 층(26)과, 상기 산화물반도체 층(26)의 적어도 일부 영역을 덮도록 상기 기판(21)상에 형성된 소스 전극(24) 및 드레인 전극(25)과, 상기 소스 전극(24) 및 드레인 전극(25) 사이의 상기 산화물반도체 층(26)의 상부에 상기 산화물반도체 층(26)과 옴 접촉하도록 형성된 활성금속 층(27)과, 상기 소스 전극(24) 및 드레인 전극(25)과 상기 활성금속 층(27)을 덮도록 형성된 게이트 절연 막(23)과, 상기 게이트 절연 막(23) 상의 소정의 영역에 형성된 게이트 전극(22)을 포함한다.
실시형태 1(도 1 참조)에서는 활성금속 층(17)이 1열로 배치된 구조인데 반해 본 실시형태의 활성금속 층(27)은 2열로 배치된 구조로 하고 있으나, 이는 단지 예시에 불과하며, 실시형태 1에서도 설명한 것과 같이 활성금속 층의 형상이나 수 및 배열형태는 필요에 따라서 설정 가능하다.
도 4에는 도시하고 있지 않으나, 게이트 전극(22) 및 게이트 절연 막(23)의 상부에는 필요에 따라서 보호층 및 평탄화 층 등이 더 형성될 수 있고, 또, 소스 전극(24)과 드레인 전극(25) 및 게이트 전극(22)을 외부와 연결하기 위한 배선 등도 설치된다.
또, 도 4에는 도시하고 있지 않으나, 상기 기판(21)의 상부에는 예를 들어 실리콘(Si)을 포함하는 절연막용 재료에 의해 형성된 절연층을 더 구비해도 좋다.
2. TFT(20)의 제조방법
다음에, 실시형태 2의 TFT(20)의 제조방법에 대해서 설명한다. 도 5는 실시형태 2의 TFT(20)를 제조공정을 나타내는 도면이다.
실시형태 2의 TFT(20)의 제조방법은 기본적으로는 실시형태 1의 TFT(10)의 제조방법과 특별한 차이는 없으며, 다만, 각 전극 및 각 층의 배치위치가 TFT(10)와 다르므로 그 형성 순서에만 차이가 있다.
따라서 이하에서는 TFT(20)의 각 전극 및 각 층을 형성하는 순서의 차이점을 중심으로 간단하게 설명한다.
먼저, 기판(21)상에 산화물반도체 층(26)을 형성하고, 적어도 상기 산화물반도체 층(26)의 상부를 덮도록 기판(21) 상의 소정의 영역에 도전 층(28)을 형성한다(도 5 (a)).
이어서 , 포토 리소그래피 및 에칭 공정에 의해 도전 층(28)을 도 4와 같이 소스 전극(24) 및 드레인 전극(25) 영역과 활성금속 층(27) 영역으로 분리함으로써 소스 전극(24), 드레인 전극(25) 및 활성금속 층(27)을 형성한다(도 5 (b)).
이어서, 상기 소스 전극(24), 드레인 전극(25) 및 활성금속 층(27)의 상부를 덮도록 게이트 절연 막(23)을 형성한 후, 게이트 절연 막(23) 상부의 소정 영역에 게이트 전극(22)을 형성한다(도 5 (c)).
이후, 필요에 따라서 게이트 전극(22)과 게이트 절연 막(23)의 상부에 보호층 및 평탄화 층 등을 더 형성하고, 또, 소스 전극(24) 및 드레인 전극(25) 등을 외부와 연결하기 위한 배선 등도 형성함으로써 TFT(20)가 완성된다.
<변형 예 1>
다음에, 도 6을 참조하면서 변형 예 1에 대해서 설명한다. 도 6은 변형 예 1의 산화물 반도체 박막 트랜지스터의 단면도이다.
변형 예 1의 TFT(30)는 실시형태 1의 TFT(10)와는 활성금속 층(37)의 위치만이 상이하고 그 외의 구성은 모두 동일하다.
즉, 실시형태 1의 TFT(10)는 산화물반도체 층(16)의 상부에 활성금속 층(17)이 배치되어 있었으나, 변형 예 1에서는 산화물반도체 층(36)의 하부에 활성금속 층(37)이 배치되어 있다.
또, 이와 같은 활성금속 층(37)의 배치 위치의 차이에 따라, 실시형태 1에서는 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17)을 동일 재질로 구성하는 경우에는 1회의 도전 층(18) 형성공정에 의해 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17)을 구성할 수 있었으나, 변형 예 1에서는 게이트 절연 막(33) 형성공정에 이어서 활성금속 층(37)을 형성하고, 이어서 산화물반도체 층(36)을 형성한 후, 소스 전극(34)과 드레인 전극(35)을 형성할 필요가 있다.
그 외의 제조공정은 물론, 각 전극 및 각 층을 형성하는 재료 등은 실시형태 1과 동일하다.
<변형 예 2>
다음에, 도 7을 참조하면서 변형 예 2에 대해서 설명한다. 도 7은 변형 예 2의 산화물 반도체 박막 트랜지스터의 단면도이다.
변형 예 2의 TFT(40)는 실시형태 1의 TFT(10)와는 산화물반도체 층(46)의 배치위치가 다르며, 그 외의 구성은 모두 동일하다.
즉, 실시형태 1의 TFT(10)는 산화물반도체 층(16)의 적어도 일부의 상부 영역에 소스 전극(14), 드레인 전극(15)이 배치되어 있었으나, TFT(40)에서는 소스 전극(44), 드레인 전극(45)의 적어도 일부의 상부에 산화물반도체 층(46)이 배치되어 있다.
또, 이와 같은 산화물반도체 층(46)의 배치 위치의 차이에 따라, 실시형태 1에서는 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17)을 동일 재질로 구성하는 경우에는 1회의 도전 층(18) 형성공정에 의해 소스 전극(14), 드레인 전극(15) 및 활성금속 층(17)을 구성할 수 있었으나, 변형 예 2에서는 게이트 절연 막(43) 형성공정에 이어서 도전 층을 형성한 후 이를 소스 전극(44)과 드레인 전극(45)으로 분리하고, 그 후, 게이트 절연 막(43)의 일부와 소스 전극(44) 및 드레인 전극(45)의 적어도 일부를 덮도록 산화물반도체 층(46)을 형성한 후, 별도의 활성금속 층(47) 형성공정에 의해 활성금속 층(47)을 형성하여야 한다.
그 외의 제조공정은 물론, 각 전극 및 각 층을 형성하는 재료 등은 실시형태 1과 동일하다.
<변형 예 3>
다음에, 도 8을 참조하면서 변형 예 3에 대해서 설명한다. 도 8은 변형 예 3의 산화물 반도체 박막 트랜지스터의 단면도이다.
변형 예 3의 TFT(50)는 실시형태 1의 TFT(10)와는 산화물반도체 층(56) 및 활성금속 층(57)의 배치위치가 다르며, 그 외의 구성은 모두 동일하다.
즉, 실시형태 1의 TFT(10)는 게이트 절연 막(13)의 적어도 일부의 상부에 산화물반도체 층(16)이 배치되고, 소스 전극(14)과 드레인 전극(15)은 산화물반도체 층(16)의 적어도 일부의 상부에 배치되며, 소스 전극(14)과 드레인 전극(15) 사이의 산화물반도체 층(16)의 상부에는 활성금속 층(17)이 옴 접촉하는 구성으로 하고 있었으나, TFT(50)에서는 활성금속 층(57)의 상부와 소스 전극(54) 및 드레인 전극(55)의 적어도 일부의 상부에 산화물반도체 층(56)이 배치되어 있다.
또, 이와 같은 산화물반도체 층(56)의 배치 위치의 차이에 따라, 실시형태 1에서는 게이트 절연 막(13)의 상부에 산화물반도체 층(16)을 먼저 형성한 후, 활성금속 층(17)과 소스 전극(14) 및 드레인 전극(15)을 형성을 위한 도전 층(18)을 형성하고, 포토 리소그래피 및 에칭 공정에 의해 상기 도전 층(18)을 활성금속 층(17)과 소스 전극(14) 및 드레인 전극(15)으로 분리하였으나, 변형 예 3에서는 활성금속 층(57)과 소스 전극(54) 및 드레인 전극(55)을 먼저 형성하고, 그 후에 산화물반도체 층(56)을 형성한다.
그 외의 제조공정은 물론, 각 전극 및 각 층을 형성하는 재료 등은 실시형태 1과 동일하다.
<변형 예 4>
다음에, 도 9를 참조하면서 변형 예 4에 대해서 설명한다. 도 9는 변형 예 4의 산화물 반도체 박막 트랜지스터의 단면도이다.
변형 예 4의 TFT(60)는 실시형태 2의 TFT(20)와는 산화물반도체 층(66) 및 활성금속 층(67)의 배치위치가 다르며, 그 외의 구성은 모두 동일하다.
즉, 실시형태 2의 TFT(20)는 기판(21) 상부의 적어도 일부 영역에 산화물반도체 층(26)이 배치되고, 상기 산화물반도체 층(26)의 상부에는 활성금속 층(27)이 옴 접촉되는 동시에 적어도 산화물반도체 층(26)의 상부의 일부를 포함하는 영역에 각각 형성된 소스 전극(24) 및 드레인 전극(25)이 배치된 구성으로 하고 있으나, 변형 예 4의 TFT(60)는 기판(61)의 상부에 소스 전극(64) 및 드레인 전극(65)과 활성금속 층(67)이 각각 배치된 구성으로 하고 있다.
또, 이와 같은 차이에 따라, 변형 예 4에서는 기판(61)의 상부에 도전 층을 형성하고, 이 도전 층을 포토 리소그래피 및 에칭 공정에 의해 각각 활성금속 층(67)과 소스 전극(64) 및 드레인 전극(65)을 형성한 후, 이어서 소스 전극(64) 및 드레인 전극(65)의 적어도 일부와 활성금속 층(67)을 덮도록 산화물반도체 층(66)을 형성한다.
그 외의 제조공정은 물론, 각 전극 및 각 층을 형성하는 재료 등은 실시형태 2와 동일하다.
<변형 예 5>
다음에, 도 10을 참조하면서 변형 예 5에 대해서 설명한다. 도 10은 변형 예 5의 산화물 반도체 박막 트랜지스터의 단면도이다.
변형 예 5의 TFT(70)는 실시형태 2의 TFT(20)와는 산화물반도체 층(76)과 소스 전극(74) 및 드레인 전극(75)의 배치위치가 상이하다.
즉, 실시형태 2의 TFT(20)에서는 산화물반도체 층(26)의 상부의 적어도 일부에 소스 전극(24) 및 드레인 전극(25)이 배치되어 있으나, 변형 예 5의 TFT(70)에서는 소스 전극(74) 및 드레인 전극(75)의 상부의 적어도 일부 영역에 산화물반도체 층(76)이 배치된 구성으로 하고 있다.
또, 이와 같은 차이에 따라, 실시형태 2에서는 기판(21) 상부의 소정의 영역에 산화물반도체 층(26)을 먼저 형성하고, 그 후에 도전 층(28)을 형성한 후 포토 리소그래피 및 에칭 공정 등에 의해 일괄해서 소스 전극(24), 드레인 전극(25) 및 활성금속 층(27)을 형성하였으나, 변형 예 5에서는 기판(71) 상부에 소스 전극(74) 및 드레인 전극(75)용 도전 층을 형성한 후 이를 소정의 형상의 형상화함으로써 소스 전극(74) 및 드레인 전극(75)을 형성하며, 그 후에, 소스 전극(74) 및 드레인 전극(75)의 적어도 일부를 덮도록 산화물반도체 층(76)을 형성하고, 이어서 활성금속 층(77)을 형성한다.
그 외의 제조공정은 물론, 각 전극 및 각 층을 형성하는 재료 등은 실시형태 2와 동일하다.
<변형 예 6>
다음에, 도 11을 참조하면서 변형 예 6에 대해서 설명한다. 도 11은 변형 예 6의 산화물 반도체 박막 트랜지스터의 단면도이다.
변형 예 6의 TFT(80)는 실시형태 2의 TFT(20)와는 활성금속 층(87)의 위치가 상이하다.
즉, 실시형태 2의 TFT(20)는 활성금속 층(27)이 산화물반도체 층(26)의 상부에 배치되어 있었으나, 변형 예 6의 TFT(80)는 활성금속 층(87)이 산화물반도체 층(86)의 하부에서 산화물반도체 층(86)과 옴 접촉하고 있다.
또, 이와 같은 차이에 따라, 실시형태 2에서는 기판(21) 상부의 소정의 영역에 산화물반도체 층(26)을 먼저 형성하고, 그 후에 도전 층(28)을 형성한 후 포토 리소그래피 및 에칭 공정 등에 의해 일괄해서 소스 전극(24), 드레인 전극(25) 및 활성금속 층(27)을 형성하였으나, 변형 예 6에서는 먼저 기판(81) 상부에 활성금속 층(87)을 형성하고, 이어서 활성금속 층(87)과 기판(81)을 덮도록 산화물반도체 층(86)을 형성한 후, 적어도 산화물반도체 층(86)의 일부를 덮도록 소스 전극(84) 및 드레인 전극(85)용 도전 층을 형성하고 이를 소정의 형상으로 형상화함으로써 소스 전극(84) 및 드레인 전극(85)을 형성한다.
그 외의 제조공정은 물론, 각 전극 및 각 층을 형성하는 재료 등은 실시형태 2와 동일하다.
<평가>
본 발명의 효과의 평가를 위해 실시형태 1의 샘플과 실시형태 2의 샘플 및 활성금속 층을 갖지 않는 종래기술의 산화물 반도체 박막 트랜지스터를 각각 제작하여 온 전류(Ion), 캐리어 이동도(Mobility), 온/오프 전류 비(Ion/off Ratio), SS(Subthreshold Swing)를 각각 측정하였으며, 그 결과는 다음 표 1과 같다.
Ion[μA] SS[V/dec] μ[㎠/Vs] Ion/off Ratio
종래기술 54.10 0.52 2.97 1.03E-08
실시형태 1 103.00 0.17 4.54 6.06E-09
실시형태 2 140.00 0.25 5.93 4.93E-09
표 1에서 보는 것과 같이, 본 발명은 산화물반도체 층의 어느 한 면과 옴 접촉하며, 산화물 반도체 박막 트랜지스터의 각 전극의 적층 방향과 수직방향으로 형성된 섬 형상 또는 띠 형상의 활성금속 층을 구비하므로 활성금속 층을 갖지 않는 종래의 산화물 반도체 박막 트랜지스터에 비해 온 전류(Ion), 이동도(Mobility), 온/오프 전류 비(Ion/off Ratio), SS(Subthreshold Swing) 등의 전기적 특성을 향상시킬 수 있다.
또, 활성금속 층을 산화물반도체 층과 게이트 절연막 사이에 형성한 경우에는 계면 포획 전하를 감소시켜서 신뢰성을 개선할 수 있다.
나아가. 상기 반도체 특성의 개선에 의해 산화물 반도체 박막 트랜지스터의 사이즈를 감소시킬 수 있고, 이에 따라 표시장치의 개구율을 향상시킬 수 있어서 휘도 향상에도 기여할 수 있다.
이상, 본 발명을 바람직한 실시형태 및 변형 예에 의해 설명하였으나, 이들 실시형태 1, 2 및 변형 예 1 내지 6은 필요에 따라서 서로 결합 또는 조합하여 실시해도 좋다.
10, 20, 30, 40, 50, 60, 70, 80 산화물 반도체 박막 트랜지스터
11, 21, 31, 41, 51, 61, 71, 81 기판
12, 22, 32, 42, 52, 62, 72, 82 게이트 전극
13, 23, 33, 43, 53, 63, 73, 83 게이트 절연막
14, 24, 34, 44, 54, 64, 74, 84 소스 전극
15, 25, 35, 45, 55, 65, 75, 85 드레인 전극
16, 26, 36, 46, 56, 66, 76, 86 산화물반도체 층
17, 27, 37, 47, 57, 67, 77, 87 활성금속 층

Claims (13)

  1. 적어도 소스 및 드레인 전극과 게이트 전극 및 산화물반도체 층을 갖는 산화물 반도체 박막 트랜지스터로,
    상기 산화물반도체 층의 상부 또는 하부에는 상기 산화물반도체 층과 저항 접촉하는 활성금속 층을 갖는 산화물 반도체 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 형성된 섬 형상인 산화물 반도체 박막 트랜지스터.
  3. 청구항 1에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 형성된 띠 형상인 산화물 반도체 박막 트랜지스터.
  4. 청구항 1에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 1열로 배열되는 산화물 반도체 박막 트랜지스터.
  5. 청구항 1에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 2열로 배열되는 산화물 반도체 박막 트랜지스터.
  6. 청구항 1에 있어서,
    상기 소스 및 드레인 전극과 상기 활성금속 층은 동일한 재료로 형성되는 산화물 반도체 박막 트랜지스터.
  7. 기판상의 소정의 영역에 게이트 전극을 형성하는 단계,
    상기 게이트 전극의 상부를 덮도록 상기 기판상에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막의 상부의 소정 영역에 산화물반도체 층을 형성하는 단계,
    적어도 상기 산화물반도체 층의 상부를 덮도록 도전 층을 형성하는 단계,
    상기 도전 층을 소정의 형상으로 패턴화하여 소스 전극과 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 소정 영역에 활성금속 층을 형성하는 단계를 포함하는 산화물 반도체 박막 트랜지스터 제조방법.
  8. 기판상의 소정의 영역에 산화물반도체 층을 형성하는 단계,
    적어도 상기 산화물반도체 층의 상부를 덮도록 도전 층을 형성하는 단계,
    상기 도전 층을 소정의 형상으로 패턴화하여 소스 전극과 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 소정 영역에 활성금속 층을 형성하는 단계,
    상기 소스 전극과 드레인 전극 및 상기 활성금속 층을 덮도록 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상부의 소정 영역에 게이트 전극을 형성하는 단계를 포함하는 산화물 반도체 박막 트랜지스터 제조방법.
  9. 청구항 7 또는 8에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 형성된 섬 형상인 산화물 반도체 박막 트랜지스터 제조방법.
  10. 청구항 7 또는 8에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 형성된 띠 형상인 산화물 반도체 박막 트랜지스터 제조방법.
  11. 청구항 7 또는 8에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 1열로 배열되는 산화물 반도체 박막 트랜지스터 제조방법.
  12. 청구항 7 또는 8에 있어서,
    상기 활성금속 층은 상기 소스 및 드레인 전극과 상기 게이트 전극 및 상기 산화물반도체 층의 적층 방향과 수직방향으로 2열로 배열되는 산화물 반도체 박막 트랜지스터 제조방법.
  13. 청구항 7 또는 8에 있어서,
    상기 소스전극과 상기 드레인 전극 및 상기 활성금속 층은 동일한 재료로 형성되는 산화물 반도체 박막 트랜지스터 제조방법.
KR1020130086745A 2013-07-23 2013-07-23 산화물 반도체 박막 트랜지스터 및 그 제조방법 KR20150011596A (ko)

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