KR20230030125A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230030125A
KR20230030125A KR1020210111920A KR20210111920A KR20230030125A KR 20230030125 A KR20230030125 A KR 20230030125A KR 1020210111920 A KR1020210111920 A KR 1020210111920A KR 20210111920 A KR20210111920 A KR 20210111920A KR 20230030125 A KR20230030125 A KR 20230030125A
Authority
KR
South Korea
Prior art keywords
light
blocking pattern
pixels
pixel
layer
Prior art date
Application number
KR1020210111920A
Other languages
English (en)
Inventor
이현범
안치욱
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210111920A priority Critical patent/KR20230030125A/ko
Priority to US17/836,360 priority patent/US11693502B2/en
Priority to CN202211016972.0A priority patent/CN115720470A/zh
Publication of KR20230030125A publication Critical patent/KR20230030125A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04164—Connections between sensors and controllers, e.g. routing lines between electrodes and connection pads
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0443—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a single layer of sensing electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/125—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers specially adapted for multicolour light emission, e.g. for emitting white light
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/85—Arrangements for extracting light from the devices
    • H10K50/856—Arrangements for extracting light from the devices comprising reflective means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04107—Shielding in digitiser, i.e. guard or shielding arrangements, mostly for capacitive touchscreens, e.g. driven shields, driven grounds
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04111—Cross over in capacitive digitiser, i.e. details of structures for connecting electrodes of the sensing pattern where the connections cross each other, e.g. bridge structures comprising an insulating layer, or vias through substrate

Abstract

표시 장치는, 기판 상에 제공된 제1 화소들과 제2 화소들을 포함하는 표시 패널; 및 상기 표시 패널 상에 제공된 터치 센서를 포함할 수 있다. 상기 터치 센서는, 상기 표시 패널 상에 제공된 센서 패턴들; 상기 센서 패턴들과 전기적으로 연결된 브릿지 패턴들; 상기 제1 화소들 각각에 대응하도록 상기 센서 패턴들 상에 제공되며, 상기 제1 화소들 각각의 발광 영역에 대응하는 제1 개구부를 포함하는 제1 차광 패턴; 상기 제1 화소들 각각에 대응하도록 상기 제1 차광 패턴 하부에 위치하며, 상기 발광 영역에 대응하는 제2 개구부를 포함하는 제2 차광 패턴을 포함할 수 있다. 상기 제1 차광 패턴과 상기 제2 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 가질 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 보다 안정적으로 프라이빗 모드(private mode)를 구현할 수 있는 표시 장치를 제공하는 데 목적이 있다.
실시예에 따른 표시 장치는, 기판 상에 제공된 제1 화소들과 제2 화소들을 포함하는 표시 패널; 및 상기 표시 패널 상에 제공된 터치 센서를 포함할 수 있다. 상기 터치 센서는, 상기 표시 패널 상에 제공된 센서 패턴들; 상기 센서 패턴들과 전기적으로 연결된 브릿지 패턴들; 상기 제1 화소들 각각에 대응하도록 상기 센서 패턴들 상에 제공되며, 상기 제1 화소들 각각의 발광 영역에 대응하는 제1 개구부를 포함하는 제1 차광 패턴; 상기 제1 화소들 각각에 대응하도록 상기 제1 차광 패턴 하부에 위치하며, 상기 발광 영역에 대응하는 제2 개구부를 포함하는 제2 차광 패턴을 포함할 수 있다.
실시예에 있어서, 상기 제1 차광 패턴과 상기 제2 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 가질 수 있다.
실시예에 있어서, 상기 제1 차광 패턴과 상기 제2 차광 패턴은 서로 상이한 물질을 포함할 수 있다. 상기 제1 차광 패턴은 블랙 매트릭스를 포함하고, 상기 제2 차광 패턴은 도전성 물질을 포함할 수 있다.
실시예에 있어서, 상기 제2 차광 패턴은 상기 제2 화소들 상에 위치한 적어도 하나의 센서 패턴과 전기적으로 연결될 수 있다.
실시예에 있어서, 각각의 상기 제1 화소는 적어도 하나 이상의 제1 서브 화소를 포함할 수 있다. 상기 제1 서브 화소는, 상기 기판 상에 제공된 제1 전극, 상기 제1 전극의 일 영역을 노출하는 개구부를 포함하는 화소 정의막, 상기 제1 전극의 일 영역 상에 제공된 제1 발광층, 상기 제1 발광층 상에 제공된 제2 전극을 포함할 수 있다. 상기 제1 서브 화소는 4개의 발광 영역들을 포함할 수 있다.
실시예에 있어서, 상기 화소 정의막의 상기 개구부, 상기 제1 차광 패턴의 상기 제1 개구부, 및 상기 제2 차광 패턴의 상기 제2 개구부는 서로 대응할 수 있다.
실시예에 있어서, 각각의 상기 제2 화소는 적어도 하나 이상의 제2 서브 화소를 포함할 수 있다. 상기 제2 서브 화소는, 상기 기판 상에 제공된 제3 전극, 상기 제3 전극의 일 영역을 노출하는 개구부를 포함하는 상기 화소 정의막, 상기 제3 전극 상의 일 영역 상에 제공된 제2 발광층, 및 상기 제2 발광층 상에 제공된 제4 전극을 포함할 수 있다. 상기 제2 서브 화소는 1개의 발광 영역을 포함할 수 있다.
실시예에 있어서, 상기 제1 서브 화소와 상기 제2 서브 화소는 서로 상이한 크기를 가질 수 있다.
실시예에 있어서, 평면 상에서 볼 때, 상기 제1 서브 화소의 4개의 발광 영역들과 상기 제2 서브 화소의 1개의 발광 영역은 마름모 형상, 원 형상 중 하나의 형상을 포함할 수 있다.
실시예에 있어서, 상기 터치 센서는, 상기 표시 패널 상에 위치한 베이스층; 상기 베이스층 상에 위치한 제1 도전 패턴; 상기 제1 도전 패턴 및 상기 베이스층 상에 전면적으로 제공된 제1 절연층; 상기 제1 절연층 상에 위치한 제2 도전 패턴; 상기 제2 도전 패턴 및 상기 제1 절연층 상에 전면적으로 제공된 제2 절연층; 및 상기 제2 절연층 상에 제공된 캡핑 레이어를 포함할 수 있다. 상기 제1 차광 패턴은 상기 캡핑 레이어 상에 배치될 수 있다.
실시예에 있어서, 상기 센서 패턴들은, 제1 방향을 따라 배열된 제1 센서 패턴들 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제2 센서 패턴들을 포함할 수 있다. 상기 브릿지 패턴들은, 상기 제1 센서 패턴들을 연결하는 제1 브릿지 패턴들 및 상기 제2 센서 패턴들을 연결하는 제2 브릿지 패턴들을 포함할 수 있다. 상기 제1 도전 패턴은 상기 제1 브릿지 패턴들을 포함할 수 있다. 상기 제2 도전 패턴은 상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 브릿지 패턴들을 포함할 수 있다.
실시예에 있어서, 상기 제2 차광 패턴은 상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 브릿지 패턴들과 동일한 층에 제공될 수 있다. 상기 제2 차광 패턴은 각각의 상기 제2 화소 상에 위치한 상기 적어도 하나의 센서 패턴보다 큰 폭을 가질 수 있다.
실시예에 있어서, 상기 터치 센서는 상기 제1 화소들 각각에 대응하도록 상기 제2 차광 패턴 하부에 위치하며, 상기 제1 화소들 각각의 발광 영역에 대응하는 제3 개구부를 포함하는 제3 차광 패턴을 더 포함할 수 있다.
실시예에 있어서, 상기 제1 차광 패턴, 상기 제2 차광 패턴, 및 상기 제3 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 가질 수 있다.
실시예에 있어서, 상기 제3 차광 패턴은 도전성 물질을 포함할 수 있다. 상기 제3 차광 패턴은 상기 제1 브릿지 패턴들과 동일한 층에 제공될 수 있다.
실시예에 있어서, 상기 화소 정의막의 상기 개구부, 상기 제1 차광 패턴의 상기 제1 개구부, 상기 제2 차광 패턴의 상기 제2 개구부, 및 상기 제3 차광 패턴의 상기 제3 개구부는 서로 대응할 수 있다.
실시예에 있어서, 상기 제1 서브 화소와 상기 제2 서브 화소 각각은 상기 기판 상에 제공되며 적어도 하나의 트랜지스터를 구비한 화소 회로층을 포함할 수 있다.
본 발명의 실시예에 따른 표시 장치는, 제1 화소들과 제2 화소들을 포함한 표시 패널; 및 상기 표시 패널 상에 제공된 터치 센서를 포함할 수 있다. 상기 터치 센서는, 상기 표시 패널 상에 제공된 센서 패턴들; 상기 센서 패턴들과 전기적으로 연결된 브릿지 패턴들; 상기 제1 화소들 각각에 대응하도록 상기 센서 패턴들 상에 제공되며, 상기 제1 화소들 각각의 발광 영역에 대응하는 상기 제1 개구부를 포함하는 제1 차광 패턴; 상기 제1 화소들 각각에 대응하도록 상기 제1 차광 패턴 하부에 위치하며, 상기 제1 개구부에 대응하는 제2 개구부를 포함하는 제2 차광 패턴; 상기 제1 화소들 각각에 대응하도록 상기 제2 차광 패턴 하부에 위치하며, 상기 제2 개구부에 대응하는 제3 개구부를 포함하는 제3 차광 패턴을 포함할 수 있다. 상기 제1 차광 패턴, 상기 제2 차광 패턴, 및 상기 제3 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 가질 수 있다.
실시예에 따르면, 프라이빗 모드 설정 시 단독으로 구동되는 제1 화소(또는 네로우 화소)에 블랙 매트릭스와 동일 평면 형상을 갖는 도전 패턴을 배치하여 상기 블랙 매트릭스와 함께 상기 도전 패턴을 차광 패턴으로 활용함으로써 프리이빗 모드의 특성을 더욱 극대화할 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 간략히 나타내는 사시도이다.
도 2는 도 1의 표시 장치의 개략적인 단면도이다.
도 3은 도 2의 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 도3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 5는 도 2의 표시 패널의 일부를 확대한 단면도이다.
도 6은 도 2의 터치 센서의 개략적인 단면도이다.
도 7은 도 2의 터치 센서의 개략적인 평면도이다.
도 8은 도 7의 EA2 부분의 개략적인 확대도이다.
도 9는 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 10은 도 8의 EA3 부분의 개략적인 확대도이다.
도 11은 도 1의 EA1 부분의 개략적인 확대도이다.
도 12a 및 12b는 도 11의 EA4 부분의 개략적인 확대도들이다.
도 13은 도 12a의 EA4 부분의 개략적인 사시도이다.
도 14는 도 12a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 15 및 도 16은 제3 차광 패턴을 포함한 제1 화소와 그에 인접한 제2 화소를 나타낸 것으로, 도 11의 EA4 부분에 대응되는 개략적인 사시도들이다.
도 17은 도 15의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 표시 장치(DD)를 간략히 나타내는 사시도이며, 도 2는 도 1의 표시 장치(DD)의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 모듈(DM) 및 윈도우(WD)를 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 실시예에 있어서는 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며, 실시예에서는 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 표시 장치(DD)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드 형상을 가질 수 있다.
실시예에 있어서, 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다.
실시예에 따라, 표시 장치(DD)는 감지 영역(SA) 및 비감지 영역(NSA)을 포함할 수 있다. 표시 장치(DD)는 감지 영역(SA)을 통해 영상을 표시할 뿐만 아니라, 전방에서 입사되는 광을 감지할 수 있다. 비감지 영역(NSA)은 감지 영역(SA)을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 도 1에서는 감지 영역(SA)이 라운드 형상의 모서리를 포함한 형상을 가지며 표시 영역(DD_DA)에 대응되도록 도시되어 있으나, 이에 한정되는 것은 아니며, 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역(SA)에 대응될 수도 있다.
상술한 표시 장치(DD)의 감지 영역(SA)의 형상, 크기, 및 배치 위치는, 후술할 센서 전극(또는 터치 전극)에 따라 다양하게 변형될 수 있다.
표시 모듈(DM)은 표시 패널(DP)과 터치 센서(TS)를 포함할 수 있다.
터치 센서(TS)는 표시 패널(DP) 상에 직접 배치되거나, 접착층 혹은 기판 등과 같은 별도의 층을 사이에 두고 상기 표시 패널(DP) 상에 배치될 수 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel)과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 비발광성 표시 패널이 표시 패널(DP)로 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
터치 센서(TS)는 표시 패널(DP)의 영상이 출사되는 면 상에 배치되어 사용자의 터치 입력을 수신할 수 있다. 터치 센서(TS)는 사용자의 손이나 별도의 입력 수단을 통해 표시 장치(DD)의 터치 이벤트를 인식할 수 있다. 터치 센서(TS)는 정전 용량 방식으로 터치 이벤트를 인식할 수 있다.
터치 센서(TS)는 상호 정전 용량(mutual capacitance) 방식으로 터치 입력을 감지하거나 자기 정전 용량(self capacitance) 방식으로 상기 터치 입력을 감지할 수 있다.
표시 모듈(DM) 상에는 상기 표시 모듈(DM)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 모듈(DM)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)는 광학 투명 접착 부재(OCA)를 이용하여 표시 모듈(DM)과 결합할 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
도 3은 도 2의 표시 패널(DP)을 개략적으로 나타낸 평면도이다.
도 1 내지 도 3을 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다를 수 있으며, 기판(SUB)의 형상은 상기 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화 플라스틱(FRP, Fiber glass Reinforced Plastic) 등으로도 이루어질 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다. 설명의 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
표시 패널(DP)의 표시 영역(DA)은 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 표시 패널(DP)의 비표시 영역(NDA)은 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다.
비표시 영역(NDA)에는 화소들(PXL)을 구동하기 위한 구동부 및 상기 화소들(PXL)과 구동부를 연결하는 배선부(일 예로, 팬아웃 라인들)의 일부가 제공될 수 있다. 비표시 영역(NDA)은 표시 장치(DD)의 베젤 영역에 대응할 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
도 4는 도3에 도시된 하나의 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 4에서는 편의를 위하여 i번째 수평라인(또는 i번째 화소행)에 위치되며 j번째 데이터 라인(Dj)과 접속된 화소(PXL)를 도시하기로 한다(단, i, j는 자연수).
도 1 내지 도 4를 참조하면, 화소들(PXL) 각각은 발광 소자(LD) 및 발광 소자(LD)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극은 제4 노드(N4)에 연결되고, 발광 소자(LD)의 제2 전극은 제2 구동 전압(VSS)을 전달하는 제2 전원 라인(PL2)(또는 제2 구동 전압선)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량(또는 구동 전류)에 대응하여 소정 휘도의 빛(또는 광)을 생성(또는, 발광)할 수 있다.
실시예에 있어서, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 실시예에 따라, 발광 소자(LD)는 무기 물질로 형성되는 무기 발광 소자, 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다. 또는 발광 소자(LD)는 복수의 무기 발광 소자들이 제2 전원 라인(PL2)과 제4 노드(N4) 사이에 병렬 및/또는 직렬로 연결된 형태를 가질 수도 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 게이트 전극은 제1 노드(N1)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제2 노드(N2)에 연결되며, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결될 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 구동 전압(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전압(VSS)으로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj, 이하 '데이터 라인'이라 함)과 제2 노드(N2) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 제1 스캔 라인(S1i)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(S1i)으로 스캔 신호가 공급될 때 턴-온되어 데이터 라인(Dj)과 제2 노드(N2)를 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)(또는, 보상 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 게이트 전극(즉, 제1 노드(N1)) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(S2i)에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 스캔 라인(S2i)으로 스캔 신호가 공급될 때 턴-온되어, 제1 트랜지스터(T1)의 제2 전극과 게이트 전극(또는, 제1 노드(N1)와 제3 노드(N3))을 전기적으로 연결시킬 수 있다. 즉, 상기 스캔 신호에 의해 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)과 제1 트랜지스터(T1)의 게이트 전극이 연결되는 타이밍이 제어될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)(또는, 제1 초기화 트랜지스터)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제1 초기화 전압선(VINTL1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 라인(S3i)에 연결될 수 있다. 제4 트랜지스터(T4)는 제3 스캔 라인(S3i)으로 공급되는 스캔 신호에 응답하여 턴-온되어, 제1 노드(N1)에 제1 초기화 전압(VINT1)을 공급할 수 있다. 여기서, 제1 초기화 전압(VINT1)은 데이터 라인(Dj)으로 공급되는 데이터 전압(VDATA)보다 낮은 전압으로 설정될 수 있다. 이에 따라, 제4 트랜지스터(T4)의 턴-온에 의해 제1 트랜지스터(T1)의 게이트 전압(또는, 제1 노드(N1))이 제1 초기화 전압(VINT1)으로 초기화될 수 있다.
제5 트랜지스터(T5)(또는 제2 발광 제어 트랜지스터)는 제1 전원 라인(PL1)(또는 제1 구동 전압선)과 제2 노드(N2) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei, 이하, 발광 제어선이라 함)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프된다.
제6 트랜지스터(T6)(또는 제1 발광 제어 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 제4 노드(N4) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결될 수 있다. 제6 트랜지스터(T6)는 제5 트랜지스터(T5)와 실질적으로 동일하게 제어될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(Ei)을 통해 공급되는 발광 제어 신호에 응답하여 턴-온되고, 제1 전원 라인(PL1) 및 제4 노드(N4) 사이에(또는 제1 전원 라인(PL1) 및 제2 전원 라인(PL2) 사이에) 구동 전류의 이동 경로를 형성할 수 있다.
도 4에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 동일한 발광 제어선(Ei)에 연결된 것으로 도시되어 있으나, 이는 예시적인 것으로, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 서로 다른 발광 제어 신호가 공급되는 별도의 발광 제어선들에 각각 연결될 수도 있다.
제7 트랜지스터(T7)(또는 제2 초기화 트랜지스터)는 제4 노드(N4)와 제2 초기화 전원 라인(VINTL2) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제4 스캔 라인(S4i)에 연결될 수 있다. 제7 트랜지스터(T7)는 제4 스캔 라인(S4i)으로 스캔 신호가 공급될 때 턴-온되어, 제2 초기화 전압(VINT2)을 제4 노드(N4)로 공급할 수 있다. 여기서, 제1 초기화 전원 라인(VINTL1)과 제2 초기화 전원 라인(VINTL2)은 동일한 전원 라인일 수 있다.
스토리지 커패시터(Cst)는 제1 전원 라인(PL1)과 제1 노드(N1) 사이에 연결된다. 스토리지 커패시터(Cst)는 제1 전원 라인(PL1)에 의한 제1 구동 전압(VDD)과 제1 노드(N1)에 인가된 데이터 전압에서 제1 트랜지스터(T1)의 절대치 문턱 전압을 뺀 전압 사이의 차전압을 저장할 수 있다.
도 5는 도 2의 표시 패널(DP)의 일부를 확대한 단면도이다.
도 5에 있어서는, 설명의 편의를 위하여 도 4에 도시된 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 제2 및 제6 트랜지스터들(T2, T6) 각각에 대응하는 부분의 단면만을 도시하였다.
도 1 내지 도 5를 참조하면, 표시 패널(DP)은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단일층 구조나 다중층 구조를 가질 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 제2 및 제6 트랜지스터들(T2, T6), 및 패시베이션층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공되며, 제2 및 제6 트랜지스터들(T2, T6)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 반도체층(SCL)은 버퍼층(BFL) 상에 제공될 수 있다. 반도체층(SCL)은 소스 전극(SE)과 드레인 전극(DE)에 각각 접촉되는 소스 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않은 진성 반도체 패턴일 수 있다. 여기서, 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다. 소스 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 대응하는 반도체층(SCL) 상에 제공될 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 소스 전극(SE)은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 대응하는 반도체층(SCL)의 소스 영역에 접촉될 수 있다. 일 예로, 제2 트랜지스터(T2)의 소스 전극(SE)은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 제1 컨택 홀(CH1)을 통해 대응하는 반도체층(SCL)의 소스 영역에 접촉되고, 제6 트랜지스터(T6)의 소스 전극(SE)은 상기 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 제3 컨택 홀(CH3)을 통해 대응하는 반도체층(SCL)의 소스 영역에 접촉될 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 드레인 전극(DE)은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 대응하는 반도체층(SCL)의 드레인 영역에 접촉될 수 있다. 일 예로, 제2 트랜지스터(T2)의 드레인 전극(DE)은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 제2 컨택 홀(CH2)을 통해 대응하는 반도체층(SCL)의 드레인 영역에 접촉되고, 제6 트랜지스터(T6)의 드레인 전극(DE)은 상기 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 제4 컨택 홀(CH4)을 통해 대응하는 반도체층(SCL)의 드레인 영역에 접촉될 수 있다.
실시예에 있어서, 층간 절연층(ILD)과 게이트 절연층(GI) 각각은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다.
패시베이션층(PSV)은 제2 및 제6 트랜지스터들(T2, T6) 상에 제공되어 상기 제2 및 제6 트랜지스터들(T2, T6)을 커버할 수 있다. 패시베이션층(PSV)은 제6 트랜지스터(T6)의 드레인 전극(DE)의 일부를 외부로 노출하는 제5 컨택 홀(CH5)을 포함할 수 있다.
표시 소자층(DPL)은 패시베이션층(PSV) 상에 제공되며 광을 방출하는 발광 소자(LD)를 포함할 수 있다.
발광 소자(LD)는 제1 및 제2 전극들(AE, CE)과, 두 전극들(AE, CE) 사이에 제공된 발광층(EML)을 포함할 수 있다. 여기서, 제1 전극 및 제2 전극들(AE, CE) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들어, 제1 전극(AE)이 애노드 전극일 수 있으며 제2 전극(CE)이 캐소드 전극일 수 있다. 발광 소자(LD)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 반사형 전극이고, 제2 전극(CE)이 투과형 전극일 수 있다. 실시예에서는, 발광 소자(LD)가 전면 발광형 유기 발광 소자이며, 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AE)은 패시베이션층(PSV)을 관통하는 제5 컨택 홀(CH5)을 통해 제6 트랜지스터(T6)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제6 트랜지스터(T6)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 제1 전극(AE)의 일부, 예를 들면, 제1 전극(AE)의 상면을 노출시키는 개구부(OP)를 구비한 화소 정의막(PDL)을 더 포함할 수 있다.
표시 패널(DP)에 제공된 각 화소(PXL)는 표시 영역(DA)에 포함된 화소 영역에 배치될 수 있다. 실시예에 있어서, 화소 영역은 발광 영역(EMA)과 상기 발광 영역(EMA)에 인접한 비발광 영역(NEMA)을 포함할 수 있다. 비발광 영역(NEMA)은 발광 영역(EMA)을 에워쌀 수 있다. 실시예에 있어서, 발광 영역(EMA)은 화소 정의막(PDL)의 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의될 수 있다.
표시 소자층(DPL)은 정공 제어층(HCL) 및 전자 제어층(ECL)을 포함할 수 있다.
정공 제어층(HCL)은 발광 영역(EMA)과 비발광 영역(NEMA)에 공통으로 배치될 수 있다. 별도로 도시하지 않았으나, 정공 제어층(HCL)과 전자 제어층(ECL)과 같은 공통층은 복수 개의 화소들(PXL)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치될 수 있다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 복수 개의 화소들(PXL) 각각에 분리되어 제공될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 실시예에 있어서, 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 실시예에 따라 화소들(PXL)에 공통적으로 제공될 수 있다. 발광층(EML)에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 상술한 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
발광층(EML) 상에 전자 제어층(ECL)이 제공될 수 있다. 전자 제어층(ECL)은 화소들(PXL)에 공통으로 형성될 수 있으며, 발광층(EML)에 전자를 주입 및/또는 수송하는 역할을 할 수 있다.
전자 제어층(ECL) 상에 제2 전극(CE)이 제공될 수 있다. 제2 전극(CE)은 화소들(PXL)에 공통으로 제공될 수 있다.
제2 전극(CE) 상에는 상기 제2 전극(CE)을 커버하는 박막 봉지층(TFE)이 제공될 수 있다.
박막 봉지층(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 박막 봉지층(TFE)은 발광 소자(LD)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지층(TFE)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지층(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 실시예에 따라, 박막 봉지층(TFE)은 발광 소자(LD) 상에 배치되고 실런트를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
도 6은 도 2의 터치 센서(TS)의 개략적인 단면도이다.
도 1 내지 도 6을 참조하면, 터치 센서(TS)는 베이스층(BSL), 제1 도전 패턴(CP1), 제1 절연층(INS1), 제2 도전 패턴(CP2), 및 제2 절연층(INS2)을 포함할 수 있다.
제1 도전 패턴(CP1)은 표시 패널(DP)의 박막 봉지층(TFE) 상에 직접 배치될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 도전 패턴(CP1)과 및 박막 봉지층(TFE) 사이에 또 다른 절연막, 일 예로, 베이스층(BSL)이 배치될 수 있으며, 이러한 경우, 제1 도전 패턴(CP1)은 베이스층(BSL) 상에 직접 배치될 수 있다. 실시예에 따라, 베이스층(BSL)은 박막 봉지층(TFE)의 최상층일 수도 있다.
제1 및 제2 도전 패턴들(CP1, CP2) 각각은 단일층 구조를 갖거나, 두께 방향으로 적층된 다중층 구조를 가질 수 있다. 단일층 구조의 도전 패턴은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브텐, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnOx(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다.
다중층 구조의 도전 패턴은 다층의 금속층들을 포함할 수 있다. 다층의 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다중층 구조의 도전 패턴은 단층의 금속층 및 투명 도전층을 포함할 수 있다. 다중층 구조의 도전 패턴은 다층의 금속층들 및 투명 도전층을 포함할 수 있다.
실시예에 있어서, 제1 및 제2 도전 패턴들(CP1, CP2) 각각은 터치 전극을 구성하는 센서 패턴들 및 센싱 라인들을 포함할 수 있다.
제1 절연층(INS1) 및 제2 절연층(INS2) 각각은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
무기 절연막은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(AlxO3), 티타늄산화물(TiOx), 탄탈산화물(TaxOy), 하프늄산화물(HfOx), 또는 아연산화물(ZnOx) 등과 같은 무기 절연물을 포함할 수 있다. 아연산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
유기 절연막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제2 절연층(INS2) 상에는, 제2 절연층(INS2)을 보호하기 위한 캡핑 레이어(미도시)가 제공 및/또는 형성될 수 있다.
도 7은 도 2의 터치 센서(TS)의 개략적인 평면도이고, 도 8은 도 7의 EA2 부분의 개략적인 확대도이고, 도 9는 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도이며, 도 10은 도 8의 EA3 부분의 개략적인 확대도이다.
도 7 내지 도 10에 있어서, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 10을 참조하면, 터치 센서(TS)는 터치 입력을 감지할 수 있는 감지 영역(SA) 및 상기 감지 영역(SA)의 적어도 일부를 둘러싸는 비감지 영역(NSA)을 포함한 베이스층(BSL)을 포함할 수 있다.
베이스층(BSL)은 강화 글라스(Glass), 투명 플라스틱, 또는 투명 필름 등으로 이루어질 수 있다.
감지 영역(SA)은 표시 패널(DP)의 표시 영역(DA)에 중첩되도록 베이스층(BSL)의 중앙 영역에 마련될 수 있다. 감지 영역(SA)은 표시 영역(DA)의 형상과 실질적으로 동일한 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 감지 영역(SA)에는 터치 입력을 감지하기 위한 센서 전극(또는 터치 전극)이 제공 및/또는 형성된다.
비감지 영역(NSA)은 표시 패널(DP)의 비표시 영역(NDA)에 중첩되도록 베이스층(BSL)의 가장 자리에 마련될 수 있다. 비감지 영역(NSA)에는 센서 전극(또는 터치 전극)과 전기적으로 연결되어 터치 감지 신호를 수신 및 전달하는 센싱 라인들(SL)이 제공 및/또는 형성된다. 또한, 비감지 영역(NSA)에는 센싱 라인들(SL)에 연결되어 감지 영역(SA)의 센서 전극과 전기적으로 연결되는 패드부(PDA)가 배치된다. 패드부(PDA)는 복수의 패드들(PD)을 포함할 수 있다.
센서 전극은 복수의 센서 패턴들(SP)과 제1 및 제2 브릿지 패턴들(BRP1, BRP2)을 포함할 수 있다.
센서 패턴들(SP)은 복수의 제1 센서 패턴들(SP1) 및 상기 제1 센서 패턴들(SP1)에 전기적으로 절연된 복수의 제2 센서 패턴들(SP2)을 포함할 수 있다.
제1 센서 패턴들(SP1)은 제1 방향(DR1)으로 배열되고, 제1 브릿지 패턴들(BRP1)에 의해 인접한 제1 센서 패턴들(SP1)과 전기적으로 연결되어 적어도 하나의 센서 행을 구성할 수 있다. 제2 센서 패턴들(SP2)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 배열되고, 제2 브릿지 패턴(BRP2)을 통해 인접한 제2 센서 패턴들(SP2)과 전기적으로 연결되어 적어도 하나의 센서 열을 구성할 수 있다.
제1 및 제2 센서 패턴들(SP1, SP2) 각각은 대응하는 센싱 라인(SL)을 통하여 하나의 패드(PD)에 전기적으로 연결될 수 있다.
실시예에 있어서, 터치 센서(TS)는 제1 및 제2 센서 패턴들(SP1, SP2) 사이에 형성되는 정전 용량(mutual capacitance)의 변화량을 감지하여 사용자의 터치를 인식할 수 있다.
실시예에 있어서, 각각의 제2 센서 패턴(SP2)은 도 10에 도시된 바와 같이 복수의 도전성 세선들(CFL1, CFL2)을 포함할 수 있다. 일 예로, 제2 센서 패턴들(SP2)은 제1 방향(DR1)의 사선 방향으로 연장되고 서로 평행한 복수의 제1 도전성 세선들(CFL1) 및 제2 방향(DR2)의 사선 방향으로 연장되고 서로 평행한 복수의 제2 도전성 세선들(CFL2)을 포함할 수 있다. 제1 도전성 세선들(CFL1) 및 제2 도전성 세선들(CFL2)로 인해, 제2 센서 패턴들(SP2) 각각은 메쉬(mesh) 구조를 가질 수 있다. 메쉬 구조는 복수의 개구부들, 일 예로, 제1 도전성 세선들(CFL1) 및 제2 도전성 세선들(CFL2)이 교차하여 형성되는 영역들을 포함할 수 있다.
도면 상에서, 제2 센서 패턴들(SP2) 각각이 메쉬 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 센서 패턴들(SP1), 제1 및 제2 브릿지 패턴들(BRP1, BRP2)도 제1 및 제2 도전성 세선들(CFL1, CFL2)을 포함한 메쉬 구조로 이루어질 수 있다.
제1 및 제2 센서 패턴들(SP1, SP2)이 메쉬 구조를 갖는 경우, 상기 제1 및 제2 센서 패턴들(SP1, SP2)이 표시 패널(DP)과 중첩하는 면적이 개구부들에 의해 감소될 수 있다. 이러한 경우, 제1 및 제2 센서 패턴들(SP1, SP2)과 표시 패널(DP) 사이의 전자기 간섭이 방지될 수 있다.
제1 브릿지 패턴들(BRP1) 각각은 제1 방향(DR1)을 따라 나란하게 배열된 제1 센서 패턴들(SP1)을 전기적으로 연결하기 위한 것으로, 각각의 제1 브릿지 패턴(BRP1) 역시 상기 제1 방향(DR1)을 따라 연장된 형태로 제공될 수 있다.
제2 브릿지 패턴들(BRP2) 각각은 제2 방향(DR2)을 따라 나란하게 배열된 제2 센서 패턴들(SP2)을 전기적으로 연결하기 위한 것으로, 각각의 제2 브릿지 패턴(BRP2) 역시 상기 제2 방향(DR2)을 따라 연장된 형태로 제공될 수 있다. 실시예에 있어서, 각각의 제2 브릿지 패턴(BRP2)은 제2 센서 패턴들(SP2)과 일체로 제공될 수 있다.
터치 센서(TS)는, 베이스층(BSL) 상에 제공된 제1 도전 패턴(도 6의 "CP1" 참고), 제1 도전 패턴(CP1) 상에 제공된 제1 절연층(INS1), 제1 절연층(INS1) 상에 제공된 제2 도전 패턴(도 6의 "CP2" 참고), 및 제2 도전 패턴(CP2) 상에 제공된 제2 절연층(INS2)을 포함할 수 있다.
베이스층(BSL)은 표시 패널(DP)의 박막 봉지층(TFE) 상에 제공될 수 있다.
실시예에 따라, 베이스층(BSL)은 표시 패널(DP)의 박막 봉지층(TFE)의 최상층일 수 있다. 예를 들어, 베이스층(BSL)은 박막 봉지층(TFE)의 최상층인 무기 절연막(또는 무기층)일 수 있다. 실시예에 따라, 베이스층(BSL)은 박막 봉지층(TFE) 상에 추가적으로 배치되는 무기 절연막(무기 버퍼층)일 수 있다. 무기 절연막은 제1 및 제2 절연층들(INS1, INS2)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 도전 패턴(CP1)은 베이스층(BSL) 상에 직접 배치될 수 있다. 제1 도전 패턴(CP1)은 도 9에 도시된 바와 같이 제1 브릿지 패턴들(BRP1)을 포함할 수 있다.
제1 도전 패턴(CP1)은 도전성 물질을 포함할 수 있다. 도전성 물질은 투명 도전성 산화물, 또는 금속 물질을 포함할 수 있다. 또한, 제1 도전 패턴(CP1)은 적층된 복수의 금속층들을 포함할 수 있다. 투명 도전성 산화물로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnOx(Zinc Oxide), SnOx(Tin Oxide) 등을 들 수 있다. 금속 물질로는 구리, 은, 금, 백금, 팔라듐, 니켈, 주석, 알루미늄, 코발트, 로듐, 이리듐, 철, 루테늄, 오스뮴, 망간, 몰리브덴, 텅스텐, 니오브, 탄탈, 타이타늄, 비스머스, 안티몬, 납 등을 들 수 있다. 제1 도전 패턴(CP1)은 단일층 구조를 갖거나 다중층 구조를 가질 수 있다.
제1 절연층(INS1)은 제1 도전 패턴(CP1) 상에 제공될 수 있다. 실시예에 있어서, 제1 절연층(INS1)은 유기 재료를 포함한 유기 절연막 또는 무기 재료를 포함한 무기 절연막을 포함할 수 있다.
제2 도전 패턴(CP2)은 제1 도전 패턴(CP1)과 같이 단일의 도전성 물질층을 포함하거나, 적층된 복수의 도전성 물질층을 포함할 수 있다. 제2 도전 패턴(CP2)은 도 9에 도시된 바와 같이 제1 절연층(INS1) 상에 제공된 제1 및 제2 센서 패턴들(SP1, SP2)과 제2 브릿지 패턴들(BRP2)을 포함할 수 있다. 제1 방향(DR1)으로 인접한 제1 센서 패턴들(SP1)은 제1 절연층(INS1)을 관통하는 컨택 홀들(CNT)을 통해 제1 브릿지 패턴들(BRP1)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제2 절연층(INS2)은 제2 도전 패턴(CP2)이 제공된 제1 절연층(INS1) 상에 제공될 수 있다. 제2 절연층(INS2)은 제2 도전 패턴(CP2)이 외부로 노출되는 것을 방지하여, 상기 제2 도전 패턴(CP2)의 부식을 방지할 수 있다. 제2 절연층(INS2)은 유기 재료로 구성된 유기 절연막으로 이루어질 수 있다. 유기 재료는 아크릴(acryl), 폴리이미드(PI, polyimide), 폴리아미드(PA, polyamide) 및 벤조시클로부텐(BCB, benzocyclobutene) 중 하나를 포함할 수 있다. 유기 절연막으로 이루어진 제2 절연막(INS2)은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있다. 실시예에 따라, 제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막으로 이루어질 수도 있다.
실시예에 있어서, 제1 브릿지 패턴들(BRP1)이 제1 도전 패턴(CP1)에 포함되고, 제1 및 제2 센서 패턴들(SP1, SP2)과 제2 브릿지 패턴들(BRP2)이 제2 도전 패턴(CP2)에 포함됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 센서 패턴들(SP1, SP2)과 제2 브릿지 패턴들(BRP2)이 제1 도전 패턴(CP1)에 포함되고, 제1 브릿지 패턴들(BRP1)이 제2 도전 패턴(CP2)에 포함될 수도 있다.
또한, 실시예에 있어서, 제1 도전 패턴(CP1)이 베이스층(BSL) 상에 제공되고, 제2 도전 패턴(CP2)이 제1 절연층(INS1) 상에 제공됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 도전 패턴(CP1)이 제1 절연층(INS1) 상에 제공되고, 제2 도전 패턴(CP2)이 베이스층(BSL) 상에 제공될 수도 있다.
또한, 실시예에 있어서, 제1 및 제2 센서 패턴들(SP1, SP2)이 동일한 층 상에 제공됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2)은 서로 상이한 층에 제공될 수도 있다.
감지 영역(SA)에 제공 및/또는 형성되는 센서 전극(또는 터치 전극)은 제1 및 제2 센서 패턴들(SP1, SP2) 사이에 이격하여 배치되는 더미 전극들(미도시)을 포함할 수 있다. 더미 전극들은 플로팅 전극으로 제1 센서 패턴들(SP1) 및 제2 센서 패턴들(SP2)과 전기적으로 연결되지 않을 수 있다. 감지 영역(SA) 내에 더미 전극들이 배치됨으로써 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2) 사이의 경계 영역이 시인되지 않을 수 있다. 또한, 더미 전극들의 폭 및 두께 조절을 통해 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2) 사이의 프린지 효과(fringe effect)가 제어될 수 있으며, 상기 제1 센서 패턴들(SP1)과 상기 제2 센서 패턴들(SP2) 사이의 커패시턴스가 최적화될 수 있다.
터치 센서(TS)는 도 7에 도시된 바와 같이 단위 센서 블록(USB)의 반복적인 배열로 이루어질 수 있다. 단위 센서 블록(USB)은 이웃하는 제1 센서 패턴들(SP1)의 적어도 일부 및 이웃하는 제2 센서 패턴들(SP2)의 적어도 일부를 포함하는 소정의 면적을 갖는 가상의 단위 블록으로서, 제1 및 제2 센서 패턴들(SP1, SP2)의 배열 패턴의 최소 반복 단위에 해당하는 것으로 이해될 수 있다.
실시예에 있어서, 센싱 라인들(SL)은 복수의 제1 센싱 라인들(SL1)과 복수의 제2 센싱 라인들(SL2)을 포함할 수 있다.
제1 센싱 라인들(SL1)은 제1 센서 패턴들(SP1)에 연결될 수 있다. 각각의 제1 센싱 라인(SL1)은 제1 방향(DR1)을 따라 배치된 복수의 제1 센서 패턴들(SP1)이 이루는 하나의 센서 행에 연결될 수 있다.
제2 센싱 라인들(SL2)은 제2 센서 패턴들(SP2)에 연결될 수 있다. 각각의 제2 센싱 라인(SL2)은 제2 방향(DR2)을 따라 배치된 복수의 제2 센서 패턴들(SP2)이 이루는 하나의 센서 열에 연결될 수 있다.
제1 및 제2 센싱 라인들(SL1, SL2)은 제1 및 제2 센서 패턴들(SP1, SP2)과 동일 또는 실질적으로 유사한 물질을 포함하거나 제1 및 제2 센서 패턴들(SP1, SP2)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 센서 패턴들(SP1) 각각은 대응하는 제1 센싱 라인(SL1)을 통해 터치 감지를 위한 구동 신호를 인가받고, 제2 센서 패턴들(SP2) 각각은 대응하는 제2 센싱 라인(SL2)을 통해 터치 감지 신호를 전달할 수 있다. 그러나, 이에 한정되는 것은 아니며 그 반대의 경우도 가능할 수 있다.
도 11은 도 1의 EA1 부분의 개략적인 확대도이다.
도 1 내지 도 11을 참조하면, 표시 장치(DD)(또는 표시 패널(DP))는, 표시 영역(DA)에 배치된 화소들(PXL)을 포함할 수 있다. 화소들(PXL) 각각은 표시 영역(DA)에 마련된 화소 영역(PXA)에 배치될 수 있다.
실시예에 있어서, 화소들(PXL)은 복수 개의 제1 화소들(PXL1)과 복수 개의 제2 화소들(PXL2)을 포함할 수 있다.
각각의 제1 화소(PXL1)와 각각의 제2 화소(PXL2)는 서로 상이한 시야각으로 빛(또는 광)을 방출 수 있다. 일 예로, 제1 화소들(PXL1) 각각은 제1 시야각으로 빛을 방출할 수 있고, 제2 화소들(PXL2) 각각은 상기 제1 시야각보다 큰 제2 시야각으로 빛을 방출할 수 있다. 각각의 제1 화소(PXL1)는 각각의 제2 화소(PXL2)의 발광 영역보다 면적(또는 크기)이 작은 발광 영역을 가질 수 있다.
제2 시야각으로 빛을 방출하는 제2 화소들(PXL2)은 일반 모드 시 제1 화소들(PXL1)과 함께 구동될 수 있고, 프라이빗 모드 시 구동되지 않을 수 있다. 프라이빗 모드 시에는, 제3 자에게 영상 정보를 유출하지 않도록 제2 화소들(PXL2)에 비하여 협소한 시야각을 갖는 제1 화소들(PXL1)만이 구동되어 사용자에게만 영상 정보를 제공할 수 있다.
각각의 제1 화소(PXL1)는 표시 패널(DP)(또는 기판(SUB))의 표시 영역(DA)의 제1 화소 영역(PXA1)에 배치될 수 있다. 각각의 제1 화소(PXL1)는 적어도 1개 이상의 서브 화소들을 포함할 수 있다. 일 예로, 각각의 제1 화소(PXL1)는 제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4)을 포함할 수 있다.
제1 서브 화소(SPX1)는 적색 광(R)을 방출하는 적색 서브 화소이고, 제2 및 제4 서브 화소들(SPX2, SPX4)는 녹색 광(G)을 방출하는 녹색 서브 화소이며, 제3 서브 화소(SPX3)는 청색 광(B)을 방출하는 청색 서브 화소일 수 있다. 각각의 제1 화소(PXL1)의 발광 영역에서는, 제1 내지 제4 서브 화소들(SPX1 ~ SPX4)에서 방출된 광들을 조합한 광이 최종적으로 방출될 수 있다.
각각의 제1 화소 영역(PXA1) 내에서, 제1 및 제3 서브 화소들(SPX1, SPX3)은 동일한 열 방향을 따라 인접하게 배치되고, 제2 서브 화소(SPX2)는 상기 제1 및 제3 서브 화소들(SPX1, SPX3)이 배치되는 열과 다른 열에 위치하며, 제4 서브 화소(SPX4)는 상기 제1 및 제3 서브 화소들(SPX1, SPX3)이 배치되는 열과 또 다른 열에 위치할 수 있다.
각각의 제1 화소 영역(PXA1) 내에서, 제1 및 제3 서브 화소들(SPX1, SPX3)은 수직 방향(또는 세로 방향)을 따라 인접하게 배치되고, 제2 및 제4 서브 화소들(SPX2, SPX4)은 수평 방향(또는 가로 방향)을 따라 인접하게 배치될 수 있다.
제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4)은 마름모 형상의 발광 영역을 가질 수 있으며, 서로 동일하거나 유사한 면적으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4)은 서로 상이한 구조를 가질 수 있으며, 제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4) 중 일부는 발광 영역의 면적(또는 크기)이 나머지 서브 화소들보다 작거나 또는 클 수 있다. 도 11에서는, 편의를 위하여 제1 및 제3 서브 화소들(SPX1, SPX3) 각각이(또는 제1 및 제3 서브 화소들(SPX1, SPX3) 각각의 발광 영역이) 제2 및 제4 서브 화소들(SPX2, SPX4) 각각보다(또는 제2 및 제4 서브 화소들(SPX2, SPX4) 각각의 발광 영역보다) 큰 면적(또는 크기)을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4) 각각은 광을 방출하는 발광 소자 및 발광 소자를 구동하기 위한 적어도 하나의 트랜지스터를 포함한 화소 회로를 포함할 수 있다. 제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4) 각각의 화소 회로는 실질적으로 유사하거나 동일한 구조를 가질 수 있다.
각각의 제2 화소(PXL2)는 표시 패널(DP)(또는 기판(SUB))의 표시 영역(DA)의 제2 화소 영역(PXA2)에 배치될 수 있다. 각각의 제2 화소(PXL2)는 적어도 1개 이상의 서브 화소들을 포함할 수 있다. 일 예로, 각각의 제2 화소(PXL2)는 제5, 제6, 제7, 및 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8)을 포함할 수 있다.
제5 서브 화소(SPX5)는 적색 광(R)을 방출하는 적색 서브 화소이고, 제6 및 제8 서브 화소들(SPX6, SPX8)은 녹색 광(G)을 방출하는 녹색 서브 화소이며, 제7 서브 화소(SPX7)는 청색 광(B)을 방출하는 청색 서브 화소일 수 있다. 각각의 제2 화소(PXL2)의 발광 영역에서는, 제5 내지 제8 서브 화소들(SPX5 ~ SPX8)에서 방출된 광들을 조합한 광이 최종적으로 방출될 수 있다.
각각의 제2 화소 영역(PXA2) 내에서, 제5 및 제7 서브 화소들(SPX5, SPX7)은 동일한 열 방향을 따라 인접하게 배치되고, 제6 서브 화소(SPX6)는 상기 제5 및 제7 서브 화소들(SPX5, SPX7)이 배치되는 열과 다른 열에 위치하며, 제8 서브 화소(SPX8)는 상기 제5 및 제7 서브 화소들(SPX5, SPX7)이 배치되는 열과 또 다른 열에 위치할 수 있다.
각각의 제2 화소 영역(PXA2) 내에서, 제5 및 제7 서브 화소들(SPX5, SPX7)은 수직 방향(또는 세로 방향)을 따라 인접하게 배치되고, 제6 및 제8 서브 화소들(SPX6, SPX8)은 수평 방향(또는 가로 방향)을 따라 인접하게 배치될 수 있다.
제5, 제6, 제7, 및 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8)은 마름모 형상의 발광 영역을 가질 수 있으며, 서로 동일하거나 유사한 면적(또는 크기)으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제5, 제6, 제7, 및 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8)은 서로 상이한 구조를 가질 수 있으며, 제5, 제6, 제7, 및 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 중 일부는 발광 영역의 면적(또는 크기)이 나머지 서브 화소들보다 작거나 클 수 있다. 도 11에서는, 제5 및 제7 서브 화소들(SPX5, SPX7) 각각이(또는 제5 및 제7 서브 화소들(SPX5, SPX7) 각각의 발광 영역)이 제6 및 제8 서브 화소들(SPX6, SPX8) 각각보다(또는 제6 및 제8 서브 화소들(SPX6, SPX8) 각각의 발광 영역 보다) 큰 면적(또는 크기)을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
제5, 제6, 제7, 및 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 각각은 광을 방출하는 발광 소자 및 발광 소자를 구동하기 위한 적어도 하나의 트랜지스터를 포함한 화소 회로를 포함할 수 있다. 제5, 제6, 제7, 및 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 각각의 화소 회로는 실질적으로 유사하거나 동일한 구조를 가질 수 있다.
도 12a 및 12b는 도 11의 EA4 부분의 개략적인 확대도들이고, 도 13은 도 12a의 EA4 부분의 개략적인 사시도이며, 도 14는 도 12a의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 12a 내지 도 14의 제1 및 제2 화소들(PXL1, PXL2)과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
편의를 위하여, 도 14에서는 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다.
도 1 내지 도 14를 참조하면, 제1 화소(PXL1)와 제2 화소(PXL2) 각각은 4개의 서브 화소들을 포함할 수 있다. 일 예로, 제1 화소(PXL1)는 제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4)을 포함할 수 있고, 제2 화소(PXL2)는 제5, 제6, 제7, 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8)을 포함할 수 있다.
제2 화소(PXL2)에 포함된 제5, 제6, 제7, 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 각각은, 광이 발출되는 발광 영역(EMA)과 광이 방출되지 않는 비발광 영역(NEMA)을 포함할 수 있다.
제5, 제6, 제7, 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 각각은 기판(SUB) 상에 제공 및/또는 형성되는 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 제공 및/또는 형성되는 표시 소자층(DPL)을 포함할 수 있다. 제5 내지 제8 서브 화소들(SPX5 ~ SPX8)은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 편의를 위하여, 제5 내지 제8 서브 화소들(SPX5 ~ SPX8) 중 제5 서브 화소(SPX5)를 대표로 설명하기로 한다.
제5 서브 화소(SPX5)는 기판(SUB) 상에 제공되며 적어도 하나의 트랜지스터(T)를 구비한 화소 회로(PXC)를 포함한 화소 회로층(PCL), 상기 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL), 및 박막 봉지층(TFE)을 포함할 수 있다. 도 14에서는 도시의 편의를 위하여 발광 소자(LD)와 전기적으로 연결된 하나의 트랜지스터(T)만을 도시하였다. 도 14의 트랜지스터(T)는 도 4 및 도 5를 참고하여 설명한 제6 트랜지스터(T6)일 수 있다.
화소 회로층(PCL)은 트랜지스터(T) 및 적어도 하나 이상의 절연층(막)을 포함할 수 있다. 여기서, 절연층은 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)을 포함할 수 있다. 여기서, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)은 도 5를 참고하여 설명한 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)과 동일할 수 있다.
트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 단자들(SE, DE)을 포함하며, 도 5에 도시된 제2 및 제6 트랜지스터들(T2, T6)과 동일한 구조의 박막 트랜지스터로 이루어질 수 있다.
제5 서브 화소(SPX5)의 표시 소자층(DPL)은 발광 소자(LD) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(LD)는 제1 전극(AE)(또는 제3 전극), 발광층(EML)(또는 제2 발광층), 및 제2 전극(CE)(또는 제4 전극)을 포함할 수 있다. 상기 발광층(EML)은 적색 광(R)을 방출할 수 있다.
제5 서브 화소(SPX5)의 발광 영역(EMA)은 적색 광(R)이 방출되는 영역으로, 화소 정의막(PDL)의 개구부(OP)에 의해 노출된 제1 전극(AE)의 일 영역 또는 발광층(EML)에 대응되게 정의(또는 구획)될 수 있다.
표시 소자층(DPL) 상에는 박막 봉지층(TFE)이 제공 및/또는 형성될 수 있다.
제5 내지 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 각각의 발광 영역(EMA)은 도 12a에 도시된 바와 같이 다각형(일 예로, 마름모 형상)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제5 내지 제8 서브 화소들(SPX5, SPX6, SPX7, SPX8) 각각의 발광 영역(EMA)은 도 12b에 도시된 바와 같이 원 형상으로 이루어질 수도 있다.
제1, 제2, 제3, 및 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4) 각각은, 광이 방출되는 발광 영역(EMA')과 광이 방출되지 않는 비발광 영역(NEMA)을 포함할 수 있다. 상기 발광 영역(EMA')과 제5 내지 제 8 서브 화소들(SPX5 ~ SPX8) 각각의 발광 영역(EMA)은 동일한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 화소(PXL1)에 포함된 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 각각은 기판(SUB) 상에 제공 및/또는 형성되는 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 제공 및/또는 형성되는 표시 소자층(DPL)을 포함할 수 있다. 제1 내지 제4 서브 화소들(SPX1 ~ SPX4)은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 편의를 위하여, 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 중 제2 서브 화소(SPX2)를 대표로 설명하기로 한다.
제2 서브 화소(SPX2)는 기판(SUB) 상에 제공되며 적어도 하나의 트랜지스터(T)를 구비한 화소 회로(PXC)를 포함한 화소 회로층(PCL), 상기 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL), 및 박막 봉지층(TFE)을 포함할 수 있다. 상기 화소 회로층(PCL)은 제5 서브 화소(SPX5)의 화소 회로층(PCL)과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략한다.
제2 서브 화소(SPX2)의 표시 소자층(DPL)은 발광 소자(LD) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(LD)는 제1 전극(AE), 발광층(EML)(또는 제1 발광층), 및 제2 전극(CE)을 포함할 수 있다. 상기 발광층(EML)은 녹색 광(G)을 방출할 수 있다.
제2 서브 화소(SPX2)의 발광 영역(EMA')은 녹색 광(G)이 방출되는 영역으로, 화소 정의막(PDL)의 개구부(OP)에 의해 노출된 제1 전극(AE)의 일 영역 또는 발광층(EML)에 대응되게 정의(또는 구획)될 수 있다.
표시 소자층(DPL) 상에는 박막 봉지층(TFE)이 제공 및/또는 형성될 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각의 박막 봉지층(TFE) 상에는 터치 센서(TS)가 제공 및/또는 형성될 수 있다.
터치 센서(TS)는 박막 봉지층(TFE) 상에 배치된 센서 패턴들(SP), 브릿지 패턴들(BRP), 제1 및 제2 절연층들(INS1, INS2)을 포함할 수 있다. 또한, 터치 센서(TS)는 제2 절연층(INS2) 상에 위치한 캡핑 레이어를 포함할 수 있다. 캡핑 레이어는 제2 절연층(INS2) 상에 위치한 제1 캡핑 레이어(CPL1) 및 제1 캡핑 레이어(CPL1) 상에 위치한 제2 캡핑 레이어(CPL2)를 포함할 수 있다.
제1 캡핑 레이어(CPL1)는 제1 절연층(INS1) 상에 위치하여 상기 제1 절연층(INS1)을 커버함으로써 상기 제1 절연층(INS1)을 보호할 수 있다. 제1 캡핑 레이어(CPL1)는 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제1 캡핑 레이어(CPL1)는 선택적으로 구비될 수 있다.
제2 캡핑 레이어(CPL2)는 제1 캡핑 레이어(CPL1) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제2 캡핑 레이어(CPL2)는 감지 영역(SA)(또는 표시 영역(DA))에 전면적으로 제공되는 유기막일 수 있으며, 경화 공정에 의해 경화되어 표시 장치(DD)의 윈도우 부재로 활용될 수 있다.
제1 화소(PXL1) 상의 제1 캡핑 레이어(CPL1)와 제2 캡핑 레이어(CPL2) 사이에 제1 차광 패턴(LBP1)이 배치될 수 있다.
실시예에 있어서, 제1 차광 패턴(LBP1)은 제2 화소(PXL2)에 배치되지 않고 제1 화소(PXL1)에만 대응되게 배치될 수 있다. 일 예로, 제1 차광 패턴(LBP1)은 제1 화소(PXL1)의 화소 정의막(PDL)과 대응하도록 제1 캡핑 레이어(CPL1)의 일면 상에 위치할 수 있다. 제1 차광 패턴(LBP1)은 인접 서브 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 일 예로, 제1 차광 패턴(LBP1)은 블랙 매트릭스를 포함할 수 있다.
제1 차광 패턴(LBP1)은 제1 화소 영역(PXA1) 내에서 발광 영역(EMA')의 일 영역과 대응하는 적어도 하나 이상의 제1 개구부(OPN1)를 포함하도록 부분적으로 개구될 수 있다. 일 예로, 제1 차광 패턴(LBP1)은 복수 개의 제1 개구부들(OPN1)을 포함할 수 있다. 제1 개구부들(OPN1)은, 제1 화소(PXL1)의 화소 정의막(PDL)의 개구부(OP)와 대응할 수 있다. 제1 차광 패턴(LBP1)은 제1 화소 영역(PXA1) 내에서 제1 개구부들(OPN1)을 포함한 메쉬 형상(또는 격자 형상)을 가질 수 있다.
실시예에 있어서, 제1 개구부들(OPN1)은 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 각각의 발광 영역(EMA')을 최종적으로 구획할 수 있다.
제1 차광 패턴(LBP1)은 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 각각에서 방출하는 광 중 일부 광만을 선택적으로 투과시켜 각각의 제1 화소(PXL1)의 시야각이 각각의 제2 화소(PXL2)의 시야각보다 협소해지게 하여 프라이빗 모드를 구현할 수 있다.
실시예에 있어서, 제1 차광 패턴(LBP1) 하부에는 제2 차광 패턴(LBP2)이 위치할 수 있다. 일 예로, 제2 차광 패턴(LBP2)은 제1 화소(PXL1) 상의 제1 절연층(INS1) 상에 위치하며 제1 차광 패턴(LBP1)과 대응할 수 있다. 제2 차광 패턴(LBP2)은 제2 화소(PXL2)에 배치되지 않고 제1 화소(PXL1)에만 대응되게 배치될 수 있다. 일 예로, 제2 차광 패턴(LBP2)은 제1 화소(PXL1)의 화소 정의막(PDL)과 대응하도록 제1 절연층(INS1)의 일면 상에 위치할 수 있다. 이에 따라, 화소 정의막(PDL), 제1 차광 패턴(LBP1), 및 제2 차광 패턴(LBP2)은 서로 대응될 수 있다.
제2 차광 패턴(LBP2)은 인접한 서브 화소들 사이 영역에서 방출되는 광을 반사 또는 차폐(또는 차단)할 수 있다. 이를 위하여, 제2 차광 패턴(LBP2)은 일정한 반사율을 갖는 도전성 물질을 포함할 수 있다. 제2 차광 패턴(LBP2)은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제2 차광 패턴(LBP2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제2 차광 패턴(LBP2)은 제2 도전 패턴(CP2)으로 구성될 수 있다. 제2 차광 패턴(LBP2)은 제2 화소(PXL2)의 제1 절연층(INS1) 상에 위치한 제2 도전 패턴(CP2)(일 예로, 센서 패턴(SP) 또는 제2 브릿지 패턴(BRP2))과 동일한 층에 제공될 수 있다. 제2 차광 패턴(LBP2)은 제2 화소(PXL2) 상의 제1 절연층(INS1) 상에 위치한 제2 도전 패턴(CP2)과 직접 접촉하여 연결될 수 있다. 이 경우, 제2 차광 패턴(LBP2)은 사용자의 터치를 인식하는 터치 전극으로 활용됨과 동시에 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 각각에서 방출되는 광 중 일부를 차단하고 나머지를 특정 방향으로만 진행되게 하여 제1 화소(PXL1)의 시야각을 협소하게 만드는 광 제어 부재로 활용될 수 있다.
제2 차광 패턴(LBP2)은 제1 화소 영역(PXA1) 내에서 발광 영역(EMA')의 일 영역과 대응하는 적어도 하나 이상의 제2 개구부(OP2)를 포함하도록 부분적으로 개구될 수 있다. 일 예로, 제2 차광 패턴(LBP2)은 복수 개의 제2 개구부들(OPN2)을 포함할 수 있다. 제2 개구부들(OPN2)은, 제1 화소(PXL1)의 화소 정의막(PDL)의 개구부(OP)와 대응할 수 있다. 또한, 제2 개구부들(OPN2)은 제1 차광 패턴(LBP1)의 제1 개구부들(OPN1)에 대응할 수 있다. 제2 차광 패턴(LBP2)은 제1 화소 영역(PXA1)에서 제2 개구부들(OPN2)을 포함한 메쉬 형상(또는 격자 형상)을 가질 수 있다.
실시예에 있어서, 제2 차광 패턴(LBP2)은 제2 화소(PXL2) 상의 제2 도전 패턴(CP2)과 상이한 폭(일 예로, CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭'))을 가질 수 있다. 일 예로, 인접하는 두 개의 제2 개구부들(OPN2) 사이에 위치한 제2 차광 패턴(LBP2)의 폭(d1)은 제2 화소(PXL2) 상의 제2 도전 패턴(CP2)의 폭(d2)보다 클 수 있다.
상술한 실시예에서, 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 제1 화소 영역(PXA1)에서 동일한 평면 형상 또는 실질적으로 유사한 평면 형상을 가질 수 있다.
제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1)과 함께 제1 화소(PXL1)의 시야각을 협소하게 하는 차광 패턴(LBP)을 구성할 수 있다.
실시예에 있어서, 제1 화소(PXL1)에 포함된 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 각각은 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 구획된 4개의 발광 영역들(EMA1, EMA2, EMA3, EMA4)을 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 구획된 4개의 제1 발광 영역들(EMA1)을 포함하고, 제2 서브 화소(SPX2)는 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 구획된 4개의 제2 발광 영역들(EMA2)을 포함하고, 제3 서브 화소(SPX3)는 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 구획된 4개의 제3 발광 영역들(EMA3)을 포함하며, 제4 서브 화소(SPX4)는 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 구획된 4개의 제4 발광 영역들(EMA4)을 포함할 수 있다.
4개의 제1 발광 영역들(EMA1)이 제1 서브 화소(SPX1)의 발광 영역(EMA')을 구성하고, 4개의 제2 발광 영역들(EMA2)이 제2 서브 화소(SPX2)의 발광 영역(EMA')을 구성하고, 4개의 제3 발광 영역들(EMA3)이 제3 서브 화소(SPX3)의 발광 영역(EMA')을 구성하며, 4개의 제4 발광 영역들(EMA4)이 제4 서브 화소(SPX4)의 발광 영역(EMA')을 구성할 수 있다.
4개의 제1 발광 영역들(EMA1) 중 서로 이웃하는 2개의 제1 발광 영역들(EMA1) 사이 영역(일 예로, 비발광 영역(NEMA))에 제1 및 제2 차광 패턴들(LBP1, LBP2)이 위치할 수 있다.
4개의 제1 발광 영역들(EMA1)은 서로 동일한 크기를 가질 수 있고, 동일한 형상을 가질 수 있다. 일 예로, 4개의 제1 발광 영역들(EMA1)은 도 12a에 도시된 바와 같이, 다각 형상(일 예로, 마름모 형상)을 이룰 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 4개의 제1 발광 영역들(EMA1)은 도 12b에 도시된 바와 같이 원 형상을 이룰 수도 있다.
실시예에 있어서, 각각의 제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응할 수 있다. 이에 따라, 각각의 제1 발광 영역(EMA1)이 마름모 형상을 갖는 경우 상기 제1 개구부(OPN1)는 마름모 형상을 가질 수 있다. 각각의 제1 발광 영역(EMA1)이 원 형상을 갖는 경우 상기 제1 개구부(OPN1)는 원 형상을 가질 수 있다. 또한, 제2 차광 패턴(LBP2)의 제2 개구부(OPN2)는 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응하므로 상기 제1 개구부(OPN1)의 형상과 동일한 형상을 가질 수 있다.
4개의 제2 발광 영역들(EMA2) 중 서로 이웃하는 2개의 제2 발광 영역들(EMA2) 사이 영역(일 예로, 비발광 영역(NEMA))에 제1 및 제2 차광 패턴들(LBP1, LBP2)이 위치할 수 있다.
4개의 제2 발광 영역들(EMA2)은 서로 동일한 크기를 가질 수 있고, 동일한 형상을 가질 수 있다. 일 예로, 4개의 제2 발광 영역들(EMA2)은 도 12a에 도시된 바와 같이, 다각 형상(일 예로, 마름모 형상)을 이루거나 또는 도 12b에 도시된 바와 같이 원 형상을 이룰 수 있다.
실시예에 있어서, 각각의 제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응할 수 있다. 이에 따라, 각각의 제2 발광 영역(EMA2)이 마름모 형상을 갖는 경우 상기 제1 개구부(OPN1)는 마름모 형상을 가질 수 있다. 각각의 제2 발광 영역(EMA2)이 원 형상을 갖는 경우 상기 제1 개구부(OPN1)는 원 형상을 가질 수 있다. 또한, 제2 차광 패턴(LBP2)의 제2 개구부(OPN2)는 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응하므로 상기 제1 개구부(OPN1)의 형상과 동일한 형상을 가질 수 있다.
4개의 제3 발광 영역들(EMA3) 중 서로 이웃하는 2개의 제3 발광 영역들(EMA3) 사이 영역(일 예로, 비발광 영역(NEMA))에 제1 및 제2 차광 패턴들(LBP1, LBP2)이 위치할 수 있다.
4개의 제3 발광 영역들(EMA3)은 서로 동일한 크기를 가질 수 있고, 동일한 형상을 가질 수 있다. 일 예로, 4개의 제3 발광 영역들(EMA3)은 도 12a에 도시된 바와 같이, 다각 형상(일 예로, 마름모 형상)을 이루거나 또는 도 12b에 도시된 바와 같이 원 형상을 이룰 수 있다.
실시예에 있어서, 각각의 제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응할 수 있다. 이에 따라, 각각의 제3 발광 영역(EMA3)이 마름모 형상을 갖는 경우 상기 제1 개구부(OPN1)는 마름모 형상을 가질 수 있다. 각각의 제3 발광 영역(EMA3)이 원 형상을 갖는 경우 상기 제1 개구부(OPN1)는 원 형상을 가질 수 있다. 또한, 제2 차광 패턴(LBP2)의 제2 개구부(OPN2)는 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응하므로 상기 제1 개구부(OPN1)의 형상과 동일한 형상을 가질 수 있다.
4개의 제4 발광 영역들(EMA4) 중 서로 이웃하는 2개의 제4 발광 영역들(EMA4) 사이 영역(일 예로, 비발광 영역(NEMA))에 제1 및 제2 차광 패턴들(LBP1, LBP2)이 위치할 수 있다.
4개의 제4 발광 영역들(EMA4)은 서로 동일한 크기를 가질 수 있고, 동일한 형상을 가질 수 있다. 일 예로, 4개의 제4 발광 영역들(EMA4)은 도 12a에 도시된 바와 같이, 다각 형상(일 예로, 마름모 형상)을 이루거나 또는 도 12b에 도시된 바와 같이 원 형상을 이룰 수 있다.
실시예에 있어서, 각각의 제4 발광 영역(EMA4)은 제4 서브 화소(SPX4)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응할 수 있다. 이에 따라, 각각의 제4 발광 영역(EMA4)이 마름모 형상을 갖는 경우 상기 제1 개구부(OPN1)는 마름모 형상을 가질 수 있다. 각각의 제4 발광 영역(EMA4)이 원 형상을 갖는 경우 상기 제1 개구부(OPN1)는 원 형상을 가질 수 있다. 또한, 제2 차광 패턴(LBP2)의 제2 개구부(OPN2)는 제1 차광 패턴(LBP1)의 제1 개구부(OPN1)에 대응하므로 상기 제1 개구부(OPN1)의 형상과 동일한 형상을 가질 수 있다.
실시예에 있어서, 제1, 제2, 제3, 및 제4 발광 영역들(EMA1, EMA2, EMA3, EMA4) 각각은 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 제5 내지 제8 서브 화소들(SPX5 ~ SPX8) 각각의 발광 영역(EMA)보다 작은 크기를 가질 수 있다. 이에 따라, 제1 화소(PXL1)는 제2 화소(PXL2)에 비하여 상대적으로 작은 시야갹을 갖는 영상을 표시할 수 있다.
상술한 바와 같이, 서로 상이한 층에 위치하고, 서로 상이한 물질로 구성되며, 서로 동일한 평면 형상을 갖는 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)을 포함한 이중 레이어 구조의 차광 패턴(LBP)이 제1 화소(PXL1)에만 대응되게 터치 센서(TS) 내에 구비될 경우, 각각의 제1 화소(PXL1)는 각각의 제2 화소(PXL2)보다 상대적으로 좁은 시야각을 가져 프라이빗 모드를 더욱 용이하게 구현할 수 있다. 또한, 제1 차광 패턴(LBP1) 하부에 제2 차광 패턴(LBP2)이 위치함에 따라, 제1 내지 제4 서브 화소들(SPX1 ~ SPX4)에서 방출되는 광 중 제1 차광 패턴(LBP1)에 의해 흡수되지 못하고 외부로 방출되어 프라이빗 모드에서 개인 정보 등을 노출할 수 있는 일부 광을 흡수함으로써, 프라이빗 모드에서 요구되는 특성(개인의 사생활 보호 및 정보 보호 등)이 더욱 극대화될 수 있다.
상술한 실시예에서는, 차광 패턴(LBP)이 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)을 포함한 이중 레이어 구조로 구성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 차광 패턴(LBP)은 상술한 제1 및 제2 차광 패턴들(LBP1, LBP2) 이외에 추가 차광 패턴들을 더 포함하여 다중 레이어 구조로 구성될 수도 있다.
이하에서는, 도 15 내지 도 17을 참고하여, 차광 패턴(LBP)이 다중 레이어 구조로 구성된 실시예에 대하여 설명하기로 한다.
도 15 및 도 16은 제3 차광 패턴(LBP3)을 포함한 제1 화소(PXL1)와 그에 인접한 제2 화소(PXL2)를 나타낸 것으로, 도 11의 EA4 부분에 대응되는 개략적인 사시도들이며, 도 17은 도 15의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 15 내지 도 17에서는 제1 화소(PXL1)에 제3 차광 패턴(LBP3)이 배치되고, 제2 화소(PXL2)에 제1 도전 패턴(CP1)이 배치되는 점을 제외하고는 도 12a 내지 도 14에 도시된 제1 및 제2 화소들(PXL1, PXL2)과 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 15 내지 도 17의 실시예와 관련하여, 중복된 설명을 ㅍ하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 11, 도 15 내지 도 17을 참조하면, 제1 화소(PXL1) 상의 제1 캡핑 레이어(CPL1) 상에는 제1 차광 패턴(LBP1)이 배치될 수 있다. 제1 차광 패턴(LBP1)은 제1 화소(PXL1)의 화소 정의막(PDL)과 대응하도록 제1 캡핑 레이어(CPL1)의 일면 상에 위치할 수 있다. 제1 차광 패턴(LBP1)은 블랙 매트릭스를 포함할 수 있다.
제1 차광 패턴(LBP1)은 제1 화소 영역(PXA1) 내에서 발광 영역(EMA')의 일 영역과 대응하는 복수 개의 제1 개구부들(OPN1)을 포함할 수 있다.
제1 차광 패턴(LBP1)의 하부에는 제2 차광 패턴(LBP2)이 위치할 수 있다. 일 예로, 제2 차광 패턴(LBP2)은 제1 화소(PXL1)의 제1 절연층(INS1) 상에 위치하며 제1 차광 패턴(LBP1)과 대응할 수 있다. 제2 차광 패턴(LBP2)은 제2 도전 패턴(CP2)으로 구성될 수 있으며, 제2 화소(PXL2)의 제2 도전 패턴(CP2)과 연결될 수 있다.
제2 차광 패턴(LBP2)은 제1 화소 영역(PXA1) 내에서 발광 영역(EMA')의 일 영역과 대응하는 복수 개의 제2 개구부들(OPN2)을 포함할 수 있다. 각각의 제2 개구부(OPN2)는 각각의 제1 개구부(OPN1)에 대응할 수 있다.
실시예에 있어서, 제2 차광 패턴(LBP2)의 하부에는 제3 차광 패턴(LBP3)이 위치할 수 있다. 일 예로, 제3 차광 패턴(LBP3)은 제1 화소(PXL1)의 베이스층(BSL) 상에 위치하며 제2 차광 패턴(LBP2)과 대응할 수 있다. 제3 차광 패턴(LBP3)은 제2 화소(PXL2)에 배치되지 않고 제1 화소(PXL1)에만 대응되게 배치될 수 있다. 일 예로, 제3 차광 패턴(LBP3)은 제1 화소(PXL1)의 화소 정의막(PDL)과 대응하도록 베이스층(BSL)의 일면 상에 위치할 수 있다. 이에 따라, 화소 정의막(PDL), 제1 차광 패턴(LBP1), 제2 차광 패턴(LBP2), 및 제3 차광 패턴(LBP3)은 서로 대응할 수 있다.
제3 차광 패턴(LBP3)은 인접한 서브 화소들 사이 영역에서 방출되는 광을 반사 또는 차폐(또는 차단)할 수 있다. 이를 위하여, 제3 차광 패턴(LBP3)은 일정한 도전성 물질을 포함할 수 있다. 제3 차광 패턴(LBP3)은 적어도 한 층의 반사 전극층을 포함할 수 있다.
실시예에 따라, 제3 차광 패턴(LBP3)은 제1 도전 패턴(CP1)으로 구성될 수 있다. 제3 차광 패턴(LBP3)은 제2 화소(PXL2)의 베이스층(BSL) 상에 위치한 제1 도전 패턴(CP1)(일 예로, 제1 브릿지 패턴(BRP1))과 동일한 층에 제공될 수 있다. 제3 차광 패턴(LBP3)은 제2 화소(PXL2) 상의 베이스층(BSL) 상에 위치한 제1 도전 패턴(CP1)과 접촉하여 연결될 수 있다. 이 경우, 제3 차광 패턴(LBP3)은 사용자의 터치를 인식하는 터치 전극으로 활용됨과 동시에 제1 내지 제4 서브 화소들(SPX1 ~ SPX4) 각각에서 방출되는 광 중 일부를 차단하고 나머지를 특정 방향으로만 진행되게 하여 제1 화소(PXL1)의 시야각을 협소하게 만드는 광 제어 부재로 활용될 수 있다.
실시예에 있어서, 제3 차광 패턴(LBP3)은 제2 화소(PXL2) 상의 제1 도전 패턴(CP1)과 상이한 폭(일 예로, CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭'))을 가질 수 있다. 일 예로, 인접하는 두 개의 제3 개구부들(OPN3) 사이에 위치한 제3 차광 패턴(LBP3)의 폭(d3)은 제2 화소(PXL2) 상의 제1 도전 패턴(CP1)의 폭(d4)보다 클 수 있다.
제3 차광 패턴(LBP3)과 제2 차광 패턴(LBP2)은 제3 방향(DR3)으로 제1 절연층(INS1) 사이에 두고 서로 마주볼 수 있다. 제3 차광 패턴(LBP3)과 제2 차광 패턴(LBP2)은 서로 연결되지 않는 별개의 구성일 수 있다.
제3 차광 패턴(LBP3)은 제1 화소 영역(PXA1) 내에서 발광 영역(EMA')의 일 영역과 대응하는 적어도 하나 이상의 제3 개구부(OPN3)를 포함하도록 부분적으로 개구될 수 있다. 일 예로, 제3 차광 패턴(LBP3)은 복수 개의 제3 개구부들(OPN3)을 포함할 수 있다. 제3 개구부들(OPN3)은, 제1 화소(PXL1)의 화소 정의막(PDL)의 개구부(OP)와 대응할 수 있다. 또한, 제3 개구부들(OPN3)은 제2 차광 패턴(LBP2)의 제2 개구부들(OPN2)에 대응할 수 있다. 이에 더하여, 제3 개구부들(OPN3)은 제1 차광 패턴(LBP1)의 제1 개구부들(OPN1)에 대응할 수 있다. 제3 차광 패턴(LBP3)은 제1 화소 영역(PXA1)에서 제3 개구부들(OPN3)을 포함한 메쉬 형상(또는 격자 형상)을 가질 수 있다.
상술한 실시예에서, 제1 차광 패턴(LBP1), 제2 차광 패턴(LBP2), 및 제3 차광 패턴(LBP3)은 제1 화소 영역(PXA1)에서 동일한 평면 형상 또는 실질적으로 유사한 평면 형상을 가질 수 있다.
제3 차광 패턴(LBP3)은 제1 차광 패턴(LBP1) 및 제2 차광 패턴(LBP2)과 함께 제1 화소(PXL1)의 시야각을 협소하게 하는 차광 패턴(LBP)을 구성할 수 있다.
실시예에 있어서, 각각의 제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1), 제2 차광 패턴(LBP2)의 제2 개구부(OPN2), 및 제3 차광 패턴(LBP3)의 제3 개구부(OPN3)에 대응할 수 있다. 이에 따라, 각각의 제1 발광 영역(EMA1)이 도 15에 도시된 바와 같이 마름모 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 마름모 형상을 가질 수 있다. 각각의 제1 발광 영역(EMA1)이 도 16에 도시된 바와 같이 원 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 원 형상을 가질 수 있다.
실시예에 있어서, 각각의 제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1), 제2 차광 패턴(LBP2)의 제2 개구부(OPN2), 및 제3 차광 패턴(LBP3)의 제3 개구부(OPN3)에 대응할 수 있다. 이에 따라, 각각의 제2 발광 영역(EMA2)이 도 15에 도시된 바와 같이 마름모 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 마름모 형상을 가질 수 있다. 각각의 제2 발광 영역(EMA2)이 도 16에 도시된 바와 같이 원 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 원 형상을 가질 수 있다.
실시예에 있어서, 각각의 제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1), 제2 차광 패턴(LBP2)의 제2 개구부(OPN2), 및 제3 차광 패턴(LBP3)의 제3 개구부(OPN3)에 대응할 수 있다. 이에 따라, 각각의 제3 발광 영역(EMA3)이 도 15에 도시된 바와 같이 마름모 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 마름모 형상을 가질 수 있다. 각각의 제3 발광 영역(EMA3)이 도 16에 도시된 바와 같이 원 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 원 형상을 가질 수 있다.
실시예에 있어서, 각각의 제4 발광 영역(EMA4)은 제4 서브 화소(SPX4)에 위치한 제1 차광 패턴(LBP1)의 제1 개구부(OPN1), 제2 차광 패턴(LBP2)의 제2 개구부(OPN2), 및 제3 차광 패턴(LBP3)의 제3 개구부(OPN3)에 대응할 수 있다. 이에 따라, 각각의 제4 발광 영역(EMA4)이 도 15에 도시된 바와 같이 마름모 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 마름모 형상을 가질 수 있다. 각각의 제4 발광 영역(EMA4)이 도 16에 도시된 바와 같이 원 형상을 갖는 경우, 상기 제1 개구부(OPN1), 상기 제2 개구부(OPN2), 및 상기 제3 개구부(OPN3)는 원 형상을 가질 수 있다.
실시예에 있어서, 제1, 제2, 제3, 및 제4 발광 영역들(EMA1, EMA2, EMA3, EMA4) 각각은 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 제5 내지 제8 서브 화소들(SPX5 ~ SPX8) 각각의 발광 영역(EMA)보다 작은 크기를 가질 수 있다. 이에 따라, 제1 화소(PXL1)는 제2 화소(PXL2)에 비하여 상대적으로 작은 시야갹을 갖는 영상을 표시할 수 있다.
상술한 바와 같이, 서로 상이한 층에 위치하고, 서로 동일한 평면 형상을 갖는 제1 차광 패턴(LBP1), 제2 차광 패턴(LBP2), 및 제3 차광 패턴(LBP3)을 포함한 다중 레이어 구조의 차광 패턴(LBP)이 제1 화소(PXL1)에만 대응되게 터치 센서(TS) 내에 구비될 경우, 각각의 제1 화소(PXL1)는 각각의 제2 화소(PXL2)보다 상대적으로 좁은 시야각을 가져 프라이빗 모드를 더욱 용이하게 구현할 수 있다. 또한, 제2 차광 패턴(LBP2) 하부에 제3 차광 패턴(LBP3)이 위치함에 따라, 제1 내지 제4 서브 화소들(SPX1 ~ SPX4)에서 방출되는 광 중 제1 및 제2 차광 패턴들(LBP1, LBP2)에 의해 흡수되지 못하고 외부로 방출되어 프라이빗 모드에서 개인 정보 등을 노출할 수 있는 일부 광을 흡수함으로써, 프라이빗 모드에서 요구되는 특성(개인의 사생활 보호 및 정보 보호 등)이 더욱 극대화될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
PXL: 화소
PXL1, PXL2: 제1 및 제2 화소
SPX1 ~ SPX8: 제1 내지 제8 서브 화소
LD: 발광 소자
EMA, EMA': 발광 영역
NEMA: 비발광 영역
DA: 표시 영역
NDA: 비표시 영역
DP: 표시 패널
TS: 터치 센서
LBP: 차광 패턴
CP1, CP2: 제1 및 제2 도전 패턴
OPN1, OPN2, OPN3: 제1 개구부, 제2 개구부, 제3 개구부

Claims (20)

  1. 기판 상에 제공된 제1 화소들과 제2 화소들을 포함하는 표시 패널; 및
    상기 표시 패널 상에 제공된 터치 센서를 포함하고,
    상기 터치 센서는,
    상기 표시 패널 상에 제공된 센서 패턴들;
    상기 센서 패턴들과 전기적으로 연결된 브릿지 패턴들;
    상기 제1 화소들 각각에 대응하도록 상기 센서 패턴들 상에 제공되며, 상기 제1 화소들 각각의 발광 영역에 대응하는 제1 개구부를 포함하는 제1 차광 패턴;
    상기 제1 화소들 각각에 대응하도록 상기 제1 차광 패턴 하부에 위치하며, 상기 발광 영역에 대응하는 제2 개구부를 포함하는 제2 차광 패턴을 포함하고,
    상기 제1 차광 패턴과 상기 제2 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 갖는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 차광 패턴과 상기 제2 차광 패턴은 서로 상이한 물질을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 차광 패턴은 블랙 매트릭스를 포함하고, 상기 제2 차광 패턴은 도전성 물질을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 차광 패턴은 상기 제2 화소들 상에 위치한 적어도 하나의 센서 패턴과 전기적으로 연결되는, 표시 장치.
  5. 제4 항에 있어서,
    각각의 상기 제1 화소는 적어도 하나 이상의 제1 서브 화소를 포함하고,
    상기 제1 서브 화소는, 상기 기판 상에 제공된 제1 전극, 상기 제1 전극의 일 영역을 노출하는 개구부를 포함하는 화소 정의막, 상기 제1 전극의 일 영역 상에 제공된 제1 발광층, 상기 제1 발광층 상에 제공된 제2 전극을 포함하고,
    상기 제1 서브 화소는 4개의 발광 영역들을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 화소 정의막의 상기 개구부, 상기 제1 차광 패턴의 상기 제1 개구부, 및 상기 제2 차광 패턴의 상기 제2 개구부는 서로 대응하는, 표시 장치.
  7. 제5 항에 있어서,
    각각의 상기 제2 화소는 적어도 하나 이상의 제2 서브 화소를 포함하고,
    상기 제2 서브 화소는, 상기 기판 상에 제공된 제3 전극, 상기 제3 전극의 일 영역을 노출하는 개구부를 포함하는 상기 화소 정의막, 상기 제3 전극 상의 일 영역 상에 제공된 제2 발광층, 및 상기 제2 발광층 상에 제공된 제4 전극을 포함하며,
    상기 제2 서브 화소는 1개의 발광 영역을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 서브 화소와 상기 제2 서브 화소는 서로 상이한 크기를 갖는, 표시 장치.
  9. 제8 항에 있어서,
    평면 상에서 볼 때, 상기 제1 서브 화소의 4개의 발광 영역들과 상기 제2 서브 화소의 1개의 발광 영역은 마름모 형상, 원 형상 중 하나의 형상을 포함하는, 표시 장치.
  10. 제5 항에 있어서,
    상기 터치 센서는,
    상기 표시 패널 상에 위치한 베이스층;
    상기 베이스층 상에 위치한 제1 도전 패턴;
    상기 제1 도전 패턴 및 상기 베이스층 상에 전면적으로 제공된 제1 절연층;
    상기 제1 절연층 상에 위치한 제2 도전 패턴;
    상기 제2 도전 패턴 및 상기 제1 절연층 상에 전면적으로 제공된 제2 절연층; 및
    상기 제2 절연층 상에 제공된 캡핑 레이어를 포함하고,
    상기 제1 차광 패턴은 상기 캡핑 레이어 상에 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 센서 패턴들은, 제1 방향을 따라 배열된 제1 센서 패턴들 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제2 센서 패턴들을 포함하고,
    상기 브릿지 패턴들은, 상기 제1 센서 패턴들을 연결하는 제1 브릿지 패턴들 및 상기 제2 센서 패턴들을 연결하는 제2 브릿지 패턴들을 포함하며,
    상기 제1 도전 패턴은 상기 제1 브릿지 패턴들을 포함하고,
    상기 제2 도전 패턴은 상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 브릿지 패턴들을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 차광 패턴은 상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 브릿지 패턴들과 동일한 층에 제공되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 차광 패턴은 각각의 상기 제2 화소 상에 위치한 상기 적어도 하나의 센서 패턴보다 큰 폭을 갖는, 표시 장치.
  14. 제13 항에 있어서,
    상기 터치 센서는, 상기 제1 화소들 각각에 대응하도록 상기 제2 차광 패턴 하부에 위치하며, 상기 제1 화소들 각각의 발광 영역에 대응하는 제3 개구부를 포함하는 제3 차광 패턴을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 차광 패턴, 상기 제2 차광 패턴, 및 상기 제3 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 갖는, 표시 장치.
  16. 제14 항에 있어서,
    상기 제3 차광 패턴은 도전성 물질을 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제3 차광 패턴은, 상기 제1 브릿지 패턴들과 동일한 층에 제공되는, 표시 장치.
  18. 제14 항에 있어서,
    상기 화소 정의막의 상기 개구부, 상기 제1 차광 패턴의 상기 제1 개구부, 상기 제2 차광 패턴의 상기 제2 개구부, 및 상기 제3 차광 패턴의 상기 제3 개구부는 서로 대응하는, 표시 장치.
  19. 제7 항에 있어서,
    상기 제1 서브 화소와 상기 제2 서브 화소 각각은 상기 기판 상에 제공되며 적어도 하나의 트랜지스터를 구비한 화소 회로층을 포함하는, 표시 장치.
  20. 제1 화소들과 제2 화소들을 포함하는 표시 패널; 및
    상기 표시 패널 상에 제공된 터치 센서를 포함하고,
    상기 터치 센서는,
    상기 표시 패널 상에 제공된 센서 패턴들;
    상기 센서 패턴들과 전기적으로 연결된 브릿지 패턴들;
    상기 제1 화소들 각각에 대응하도록 상기 센서 패턴들 상에 제공되며, 상기 제1 화소들 각각의 발광 영역에 대응하는 상기 제1 개구부를 포함하는 제1 차광 패턴;
    상기 제1 화소들 각각에 대응하도록 상기 제1 차광 패턴 하부에 위치하며, 상기 제1 개구부에 대응하는 제2 개구부를 포함하는 제2 차광 패턴;
    상기 제1 화소들 각각에 대응하도록 상기 제2 차광 패턴 하부에 위치하며, 상기 제2 개구부에 대응하는 제3 개구부를 포함하는 제3 차광 패턴을 포함하고,
    상기 제1 차광 패턴, 상기 제2 차광 패턴, 및 상기 제3 차광 패턴은 각각의 상기 제1 화소 상에서 동일 평면 형상을 갖는, 표시 장치.
KR1020210111920A 2021-08-24 2021-08-24 표시 장치 KR20230030125A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210111920A KR20230030125A (ko) 2021-08-24 2021-08-24 표시 장치
US17/836,360 US11693502B2 (en) 2021-08-24 2022-06-09 Display device
CN202211016972.0A CN115720470A (zh) 2021-08-24 2022-08-22 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210111920A KR20230030125A (ko) 2021-08-24 2021-08-24 표시 장치

Publications (1)

Publication Number Publication Date
KR20230030125A true KR20230030125A (ko) 2023-03-06

Family

ID=85253929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210111920A KR20230030125A (ko) 2021-08-24 2021-08-24 표시 장치

Country Status (3)

Country Link
US (1) US11693502B2 (ko)
KR (1) KR20230030125A (ko)
CN (1) CN115720470A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102324839B1 (ko) * 2017-04-25 2021-11-12 삼성디스플레이 주식회사 터치 패널 및 이를 포함하는 터치 표시 장치
KR102503172B1 (ko) * 2018-02-13 2023-02-27 삼성디스플레이 주식회사 표시 장치
KR102514938B1 (ko) 2018-06-28 2023-03-27 엘지디스플레이 주식회사 표시장치
KR20200085403A (ko) * 2019-01-04 2020-07-15 삼성디스플레이 주식회사 지문 센서 및 이를 포함하는 표시 장치
KR20210052730A (ko) 2019-10-30 2021-05-11 삼성디스플레이 주식회사 디스플레이 장치
KR20220051619A (ko) * 2020-10-19 2022-04-26 엘지디스플레이 주식회사 표시패널과 이를 이용한 표시장치
KR20220097681A (ko) * 2020-12-30 2022-07-08 삼성디스플레이 주식회사 표시장치

Also Published As

Publication number Publication date
US20230066997A1 (en) 2023-03-02
US11693502B2 (en) 2023-07-04
CN115720470A (zh) 2023-02-28

Similar Documents

Publication Publication Date Title
KR102322834B1 (ko) 터치 센서 및 이를 구비하는 표시 장치
KR20190042788A (ko) 표시 장치
US11616102B2 (en) Display device and fabricating method thereof
KR102632590B1 (ko) 터치 센서 및 이를 포함한 표시 장치
KR20180038603A (ko) 터치 스크린 및 이를 구비한 표시 장치
US11941219B2 (en) Touch sensor having improved sensing sensitivity and display device including the same
US11567595B2 (en) Display device
KR20210130906A (ko) 표시 장치
CN113821118B (zh) 透明触摸显示装置
US11467701B2 (en) Touch sensor, fabricating method thereof, and display device having the same
US11928299B2 (en) Touch sensor and display device having the same
KR20210142036A (ko) 터치 센서 및 이를 포함하는 표시 장치
KR20220078777A (ko) 표시 장치
KR20210045576A (ko) 터치 센서 및 이를 구비한 표시 장치
CN111886643A (zh) 显示装置
KR20230030125A (ko) 표시 장치
CN111061392B (zh) 触摸传感器和包括其的显示装置
KR20230143234A (ko) 터치 센서 및 이를 포함한 표시 장치