WO2011135908A1 - 回路基板および表示装置 - Google Patents

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layer
tft
circuit
circuit board
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西村　淳
北川　英樹
村井　淳人
今井　元
田中　信也
光則 今出
菊池　哲郎
純也 嶋田
一典 森本
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シャープ株式会社
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Definitions

  • the present invention relates to a circuit board on which a transistor element (thin film transistor) is mounted and a display device including the circuit board.
  • TFTs Thin film transistors
  • LCD liquid crystal display device
  • LCD drivers circuit elements that constitute LCD drivers.
  • high performance and high reliability are increasingly required for TFTs in order to achieve performance improvements such as large screen, high definition, and high frame rate required for LCDs.
  • TFTs are diversified according to the types of semiconductors that can constitute the channel layer.
  • a-Si amorphous silicon
  • poly-Si polycrystalline silicon
  • mass production technology has been established, while microcrystalline silicon ( ⁇ c-Si) is established.
  • ⁇ c-Si microcrystalline silicon
  • Patent Document 1 listed below discloses a structure and manufacturing method of a TFT using a transparent conductive oxide semiconductor such as ZnO as a channel layer.
  • the oxide semiconductor can be formed at a low temperature and is transparent to visible light, so that it is possible to form a flexible transparent TFT on a substrate such as a plastic plate or a film.
  • FIG. 17 is a cross-sectional view showing the structure of a conventional bottom gate type (inverted stagger type) TFT.
  • a gate electrode 102 is provided over a substrate 101, a first insulating film 103, an oxide semiconductor layer 104 as a channel layer, a second insulating film 105 functioning as an etching stop layer, and a source electrode 106. And a drain electrode 107.
  • the oxide semiconductor layer 104 can be formed at room temperature. Can be formed. Moreover, a plastic substrate, a plastic film, etc. can also be used as a board
  • Patent Document 1 describes that the source electrode 106 and the drain electrode 107 can be formed by patterning by wet etching as well as dry etching. ing.
  • Patent Document 2 listed below discloses a one-transistor photosensor circuit described later as an embodiment.
  • JP 2008-166716 (published July 17, 2008)”
  • International Patent Publication “WO2007 / 145347 (published on Dec. 21, 2007)”
  • International Patent Publication “WO2009 / 025120 (published February 26, 2009)”
  • the gate electrode 102 and the source electrode 106 and the drain electrode 107 are formed in different conductive layers, that is, two types of conductive layers.
  • a plurality of TFTs are provided over the same insulating substrate, and the gate electrode 102 of each TFT, the source electrode 106, In general, the drain electrode 107 is formed.
  • a plurality of TFTs formed on the same insulating substrate cannot be overlapped with each other in a plan view, and the formation area of the TFT on the insulating substrate is increased. It has been difficult to increase the degree of integration of TFTs formed on an insulating substrate.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a circuit board capable of improving the degree of integration of transistor elements formed on an insulating substrate, and a display device including the circuit board. To do.
  • a circuit board of the present invention has a first transistor element having a first semiconductor layer as a channel layer and a second semiconductor layer as a channel on one surface of one insulating substrate.
  • a gate electrode or a source / drain electrode in the first transistor element is formed of the first conductive layer, and a gate electrode or a source in the second transistor element.
  • One of the drain electrodes is formed of the third conductive layer, and the other of the gate electrode and the source / drain electrode in the first transistor element.
  • the other of the gate electrode and the source / drain electrode in the second transistor element is formed of the second conductive layer, and one of the first conductive layer or the third conductive layer is In the thickness direction in which the conductive layers are stacked on the insulating substrate, the conductive layer is formed above the second conductive layer, and the other of the first conductive layer or the third conductive layer is the insulating layer. In the thickness direction in which each of the conductive layers is stacked on the substrate, the conductive layer is formed in a lower layer than the second conductive layer.
  • a gate electrode and a source / drain electrode provided in a transistor element are generally formed using different conductive layers, that is, two types of conductive layers, and a plurality of transistors are formed on the same insulating substrate. Even when an element is provided, it is common to form the gate electrode and the source / drain electrode of each transistor element using two types of conductive layers.
  • each electrode provided in the first transistor element and the second transistor element is connected to the first conductive layer, the second conductive layer, and the third conductive layer. It is the structure formed using.
  • the first transistor element and the second transistor element are formed using three kinds of conductive layers. Since the transistor elements can be partially overlapped with each other in plan view, the formation area of the transistor elements on the insulating substrate can be reduced, and a highly integrated circuit board can be realized.
  • the display device of the present invention is characterized by including the circuit board in order to solve the above-described problems.
  • the circuit board according to the present invention includes the first conductive layer, the second conductive layer, and the third conductive layer as electrode forming layers of the first transistor element and the second transistor element.
  • One of the gate electrode or the source / drain electrode in the first transistor element is formed of the first conductive layer
  • one of the gate electrode or the source / drain electrode in the second transistor element is The second conductive element is formed of a third conductive layer
  • the other of the gate electrode or the source / drain electrode in the first transistor element and the other of the gate electrode or the source / drain electrode in the second transistor element are both
  • One of the first conductive layer and the third conductive layer is formed of a conductive layer, and each of the conductive layers is formed on the insulating substrate.
  • the second conductive layer is formed above the second conductive layer.
  • the other of the first conductive layer and the third conductive layer is formed by laminating the conductive layers on the insulating substrate.
  • the second conductive layer is formed in a lower layer than the second conductive layer.
  • the display device of the present invention is configured to include the circuit board as described above.
  • FIG. 12 is a circuit diagram illustrating a circuit configuration of a protection circuit formed in a region Sa illustrated in FIG. 11 and a pixel circuit formed in a display region R1.
  • FIG. 16 is a schematic cross-sectional view of a protection circuit provided on a TFT substrate according to still another embodiment of the present invention along the line A-A ′ shown in FIG. 15. It is sectional drawing which shows the structure of the conventional bottom gate type (reverse stagger type) TFT. It is a figure which shows an example in case the said two layers contact in the case where an oxide semiconductor layer and a hydrogenated amorphous silicon layer are formed in an insulated substrate.
  • FIG. 1 is a cross-sectional view schematically showing a basic configuration of the circuit board 1.
  • the circuit substrate 1 includes a first TFT element 3 (first transistor element) formed with a top gate type and a second gate type formed with a bottom gate type on one insulating substrate 2.
  • the configuration includes a TFT element 5 (second transistor element).
  • the gate electrode 3g of the first TFT element 3 and the gate electrode 5g of the second TFT element 5 are formed of the same conductive layer (second conductive layer).
  • the first TFT element 3 includes an oxide semiconductor layer 3h (first semiconductor layer) as a channel layer (also referred to as an active layer).
  • an amorphous oxide semiconductor layer containing at least one element selected from In, Ga, and Zn is used as the oxide semiconductor layer 3h.
  • the present invention is not limited to this.
  • a polycrystalline material typified by zinc oxide (ZnO) can be used.
  • the first TFT element 3 includes the oxide semiconductor layer 3h as a channel layer, relatively high mobility (second TFT element 5 described later) can be obtained without increasing the size.
  • the sensitivity to light has a low characteristic.
  • the second TFT element 5 includes a hydrogenated amorphous silicon layer (a-Si: H) 5h (second semiconductor layer) as a channel layer. Therefore, a relatively high sensitivity to light (particularly for visible light) can be obtained, but the mobility is low.
  • a-Si: H hydrogenated amorphous silicon layer
  • the first TFT element 3 is referred to as an oxide TFT element 3
  • the second TFT element 5 is referred to as an a-Si TFT element 5.
  • the oxide TFT element 3 and the a-Si TFT element 5 having different characteristics as described above are formed on one insulating substrate 2.
  • the gate electrode 3g of the oxide TFT element 3 and the gate electrode 5g of the a-Si TFT element 5 are formed of the same conductive layer, they are formed in a single step of forming the conductive layer. be able to.
  • the circuit board 1 in which the oxide TFT element 3 and the a-Si TFT element 5 having different characteristics are formed on one insulating substrate 2 by a relatively simplified manufacturing process.
  • the hydrogenated amorphous silicon layer (a-Si: H) 5h is used as the channel layer of the second TFT element 5, but the present invention is not limited to this.
  • a semiconductor layer including a microcrystalline silicon layer may be used as long as a relatively high sensitivity to light can be obtained.
  • the oxide TFT element 3 includes a gate electrode 3g formed on the oxide semiconductor layer 3h via a first gate insulating layer 4 (first insulating layer). It is formed in a top gate type so as to be disposed above the source / drain electrode layers 3s and 3d (first conductive layers) electrically connected to 3h.
  • the source / drain electrode layers 3 s and 3 d are layers for forming the source electrode 3 s of the oxide TFT element 3 and the drain electrode 3 d of the oxide TFT element 3.
  • the gate electrode 5g formed of the same conductive layer as the gate electrode 3g of the oxide TFT element 3 has a second gate insulating layer 6 (second insulating layer) on the gate electrode 5g.
  • a bottom gate type so as to be disposed below the source / drain electrode layers 5s and 5d (third conductive layer) electrically connected to the hydrogenated amorphous silicon layer 5h formed via Has been.
  • the source / drain electrode layers 5s and 5d are layers for forming the source electrode 5s of the a-Si TFT element 5 and the drain electrode 5d of the a-Si TFT element 5.
  • the hydrogenated amorphous silicon layer 5h provided in the a-Si TFT element 5 is formed by hydrogenating a large number of dangling bonds (non-bonded electrons) existing in the amorphous silicon layer using a large amount of hydrogen. It is a layer obtained by doing this.
  • the oxide semiconductor layer 3h provided in the oxide TFT element 3 is not hydrogenated during the manufacturing process or as a final structure.
  • hydrogen in the hydrogenated amorphous silicon layer 5h has an adverse effect on the oxide semiconductor layer 3h, resulting in deterioration of the element characteristics of the oxide TFT element 3. I will invite you.
  • FIG. 18 is a diagram illustrating an example in which the two layers 201 and 202 are in contact with each other when the oxide semiconductor layer 201 and the hydrogenated amorphous silicon layer 202 are formed on the insulating substrate 200.
  • FIG. 18A shows a final structure in which a hydrogenated amorphous silicon layer 202 is formed over the oxide semiconductor layer 201 so that the oxide semiconductor layer 201 and the hydrogenated amorphous silicon layer 202 are in direct contact with each other. The case where it is formed is shown.
  • FIG. 18B shows a final structure in which the oxide semiconductor layer 201 and the hydrogenated amorphous silicon layer 202 are not in direct contact with each other, but the oxide semiconductor layer 201 and the hydrogenated amorphous silicon are in the middle of the manufacturing process. The case where the silicon layer 202 is in direct contact is shown.
  • an oxide semiconductor layer 201 is formed on one insulating substrate 200, and then, the oxide semiconductor layer 201 and a non-hydrogenated layer formed in a subsequent process are formed.
  • a separation layer 203 from the crystalline silicon layer 202 is formed over part of the oxide semiconductor layer 201 (a region where the hydrogenated amorphous silicon layer 202 is formed in a later step).
  • an amorphous silicon layer to be the hydrogenated amorphous silicon layer 202 is deposited on the entire surface of the insulating substrate 200 by a subsequent hydrogenation process so as to cover the oxide semiconductor layer 201 and the separation layer 203. . Then, a hydrogenation process is performed to form an amorphous silicon layer as a hydrogenated amorphous silicon layer 202, a resist having a predetermined pattern (not shown) is formed on the hydrogenated amorphous silicon layer 202, and the resist is The hydrogenated amorphous silicon layer 202 is etched as a mask to form the hydrogenated amorphous silicon layer 202 in a predetermined pattern.
  • the final structure is that the oxide semiconductor layer 201 and the hydrogenated amorphous silicon layer 202 are not in direct contact with each other. In the middle, the oxide semiconductor layer 201 and the hydrogenated amorphous silicon layer 202 are in direct contact with each other.
  • the oxide semiconductor layer 3h includes the hydrogenated amorphous silicon layer including the middle of the manufacturing process.
  • hydrogen in the hydrogenated amorphous silicon layer 5h adversely affects the oxide semiconductor layer 3h, and the oxide TFT element 3 having the oxide semiconductor layer 3h as a channel layer. The device characteristics are degraded.
  • the oxide semiconductor layer 3h provided on the oxide TFT element 3 and the a-Si TFT element 5 provided on the circuit board 1 illustrated in FIG. 1 the oxide semiconductor layer 3h provided on the oxide TFT element 3 and the a-Si TFT element
  • the first gate insulating layer 4, the second gate insulating layer 6, the gate electrode 3 g, and the formation layer of the gate electrode 5 g exist between the hydrogenated amorphous silicon layer 5 h provided in 5. Therefore, including the middle of the manufacturing process, the adverse effect of hydrogen in the hydrogenated amorphous silicon layer 5h on the oxide semiconductor layer 3h can be suppressed.
  • the oxide TFT element 3 having a relatively high mobility and the a-Si TFT element 5 having a relatively high sensitivity to light are relatively simplified on one insulating substrate 2. It is possible to realize the circuit board 1 that can be formed by the manufactured manufacturing process and can suppress deterioration of element characteristics of the oxide TFT element 3 including the oxide semiconductor layer 3h.
  • the circuit substrate 1 shown in FIG. 1 further includes a source / drain electrode layer 5s so that the capacitor electrode 7a formed of the formation layer of the gate electrode 3g and the gate electrode 5g and the capacitor electrode 7a overlap each other in plan view.
  • a capacitor element 7 including a capacitor counter electrode 7b formed of 5d and the second gate insulating layer 6 is provided.
  • the capacitor element 7 is formed by the formation layer of the gate electrode 3g and the gate electrode 5g, the source / drain electrode layers 5s and 5d, and the second gate insulating layer 6.
  • the capacitor element may be formed of the formation layer of the gate electrode 3g and the gate electrode 5g, the source / drain electrode layers 3s and 3d, and the first gate insulating layer 4.
  • the circuit board 1 including the oxide TFT element 3, the a-Si TFT element 5, and the capacitor element 7 is manufactured without adding a separate manufacturing process for manufacturing the capacitor element 7. Can do.
  • the oxide TFT element 3, the a-Si TFT element 5, and the capacitor element 7 provided on the circuit board 1 are used as an optical sensor circuit will be described.
  • the combination of the oxide TFT element 3 and the a-Si TFT element 5 provided on the circuit board 1 and the combination of the oxide TFT element 3, the a-Si TFT element 5 and the capacitor element 7 are other than the above optical sensor circuit. Of course, it can also be used.
  • FIG. 2 is a circuit diagram illustrating a circuit configuration of an optical sensor circuit which is an application example of the circuit board 1.
  • the oxide TFT element 3, the a-Si TFT element 5, and the capacitor element 7 constitute an optical sensor circuit, and the oxide TFT element 3 is a sensor output (output amplifier) of the optical sensor circuit.
  • the a-Si TFT element 5 serves as a photosensor element of the photosensor circuit
  • the capacitor element 7 serves as a boosting capacitor of the photosensor circuit.
  • the optical sensor circuit is configured as a 1T (abbreviation of transistor) type circuit using only one transistor that plays a role of sensor output.
  • the oxide TFT element 3 functions as a source follower transistor (voltage follower transistor).
  • the drain D of the oxide TFT element 3 is connected to the AMP power supply bus line Vsm (m is a natural number indicating the column number of the bus line), and the source S is connected to the photosensor output bus line Vom. .
  • the AMP power supply bus line Vsm and the optical sensor output bus line Vom are connected to a sensor readout circuit 15 shown in FIG. 4 to be described later.
  • a power supply voltage VDD is applied to the AMP power supply bus line Vsm from the sensor readout circuit 15.
  • the gate electrode G (base) of the oxide TFT element 3 is connected to the source S of the a-Si TFT element 5 functioning as a photodiode, and to one end of a capacitive element 7 as a boosting capacitor. Yes.
  • the drain electrode 5d of the a-Si TFT element 5 is short-circuited with the gate electrode 5g. That is, the a-Si TFT element 5 has a diode connection configuration, and functions as a photodiode having the source electrode 5s as a cathode and the drain electrode 5d as an anode.
  • the drain D of the a-Si TFT element 5 is connected to a photodiode reset wiring Vrstn (n) to which a reset signal RST is sent from a sensor scanning signal line drive circuit 14 shown in FIG. Is a natural number indicating the row number of the wiring, and the other end of the capacitive element 7 is connected to the photosensor row selection wiring Vrwn to which the photosensor row selection signal RWS is sent.
  • the photosensor row selection signal RWS has a role of selecting a specific row of photosensor circuits arranged in a matrix and outputting a detection signal from the photosensor circuit in the specific row.
  • the oxide TFT element 3 can obtain a high output voltage without increasing the size, but has a characteristic that the sensitivity to light is low. Yes.
  • the a-Si TFT element 5 is suitable for the role of the optical sensor element of the optical sensor circuit because it has a characteristic that the output voltage is low because of its low mobility but high sensitivity to light.
  • the optical sensor element is required to have sensitivity to any wavelength band of the ultraviolet light region, the visible light region, and the infrared light region.
  • the hydrogenated amorphous silicon layer 5h (a-Si: H) has a good sensitivity over almost the entire visible light region so as to have a sensitivity peak in the vicinity of 500 to 600 nm.
  • the oxide TFT element 3 that can obtain a high output voltage without increasing the size of the channel layer is used as the output amplifier of the photosensor circuit, and has a relatively high sensitivity to light. Since the a-Si TFT element 5 having the above is used as the optical sensor element of the optical sensor circuit, it is possible to realize a circuit board 1 on which a high-performance optical sensor circuit having a small size and a high SN ratio is mounted.
  • a circuit board having only the conventional a-Si TFT element 5 can be used as an optical sensor circuit board, but has a problem that the mobility of the a-Si TFT element 5 is not satisfactory.
  • circuit board provided with only the conventional oxide TFT element 3 is satisfactory in terms of mobility, but has a problem that it cannot be used as an optical sensor circuit board.
  • the oxide semiconductor layer provided on the oxide TFT element 3 is a- An oxide semiconductor layer is formed adjacent to the hydrogenated amorphous silicon layer provided in the SiTFT element 5, and the hydrogen in the hydrogenated amorphous silicon layer adversely affects the oxide semiconductor layer. There is a problem in that the element characteristics of the oxide TFT element 3 having a channel layer as a channel layer are deteriorated.
  • an oxide TFT element 3 formed in a top gate type, an a-Si TFT element 5 formed in a bottom gate type, and a capacitor element 7 are provided, and the source of the oxide TFT element 3 is provided.
  • the drain electrode layers 3s and 3d are formed of a first conductive layer, and the gate electrode 3g of the oxide TFT element 3 and the gate electrode 5g of the a-Si TFT element 5 are a second conductive layer which is the same conductive layer.
  • the source / drain electrode layers 5s and 5d of the formed a-Si TFT element 5 are described by taking as an example the case where the circuit substrate 1 formed of the third conductive layer is used as an optical sensor circuit substrate.
  • the present invention is not limited to this.
  • FIG. 3 is a diagram showing an example of another structure that the oxide TFT element 3 and the a-Si TFT element 5 provided on the circuit board of the present invention can take.
  • the third conductive layer is formed in an upper layer than the second conductive layer in the thickness direction (vertical direction in FIG. 3) in which each conductive layer is laminated on the insulating substrate 2, and the third conductive layer is One conductive layer is formed in a lower layer than the second conductive layer.
  • FIG. 3A includes an oxide TFT element 3 formed in a top gate type and an a-Si TFT element 5 formed in a bottom gate type.
  • the source / drain electrode layer 3s of the oxide TFT element 3 is shown in FIG. 3d is formed of a first conductive layer, and the gate electrode 3g of the oxide TFT element 3 and the gate electrode 5g of the a-Si TFT element 5 are formed of a second conductive layer which is the same conductive layer, and a
  • the source / drain electrode layers 5s and 5d of the Si TFT element 5 indicate the circuit substrate 1 formed of the third conductive layer.
  • the gate electrodes 3g and 5g of the oxide TFT element 3 and the a-Si TFT element 5 can be shared, so that it is necessary to drive the oxide TFT element 3 and the a-Si TFT element 5.
  • the number of unnecessary wirings can be reduced.
  • the size of the oxide TFT element 3 and the size of the a-Si TFT element 5 are formed to be the same size, and the oxide TFT element 3 and the a-Si TFT element 5 are completely overlapped in plan view. You can also.
  • the size of the oxide TFT element 3 is formed smaller than the size of the a-Si TFT element 5, and a plurality of oxide TFT elements 3 overlap each other in plan view with respect to one a-Si TFT element 5. It can also be configured.
  • the formation area of the oxide TFT element 3, the a-Si TFT element 5 and these wirings formed on the insulating substrate 2 can be reduced, and a highly integrated circuit board 1 can be realized.
  • the 3B includes an oxide TFT element 3 formed in a top gate type and an a-Si TFT element 5 formed in a top gate type.
  • the source / drain electrode layer 5s of the a-Si TFT element 5 is shown in FIG. 5d is formed of the first conductive layer, and the gate electrode 5g of the a-Si TFT element 5 and the source / drain electrode layers 3s and 3d of the oxide TFT element 3 are the same conductive layer.
  • the gate electrode 3g of the oxide TFT element 3 is a circuit board 1 formed of a third conductive layer.
  • the gate electrode 5g and the source electrode 3s are: Since the second conductive layer is the same conductive layer, the gate electrode 5g and the source electrode 3s are electrically connected only by patterning the second conductive layer without forming a contact hole. Can be connected to.
  • the gate electrode 5g and the source electrode 3s can be integrated, so that the oxide TFT element 3 and the a-Si TFT element 5 can be arranged to overlap each other in plan view. .
  • the formation area of the oxide TFT element 3 and the a-Si TFT element 5 formed on the insulating substrate 2 can be reduced, and a highly integrated circuit board 1 can be realized.
  • FIG. 3C includes an oxide TFT element 3 formed in a bottom gate type and an a-Si TFT element 5 formed in a bottom gate type, and a gate electrode 5g of the a-Si TFT element 5 is provided.
  • Is formed of a first conductive layer and the source / drain electrode layers 5s and 5d of the a-Si TFT element 5 and the gate electrode 3g of the oxide TFT element 3 are formed of a second conductive layer which is the same conductive layer.
  • the source / drain electrode layers 3 s and 3 d of the oxide TFT element 3 indicate the circuit substrate 1 formed of the third conductive layer.
  • the drain electrode 5d of the a-Si TFT element 5 and the gate electrode 3g of the oxide TFT element 3 are: Since the second conductive layer is the same conductive layer, the drain electrode 5d and the gate electrode 3g are electrically connected only by patterning the second conductive layer without forming a contact hole. Can be connected to.
  • the drain electrode 5d and the gate electrode 3g can be integrated, so that the oxide TFT element 3 and the a-Si TFT element 5 can be arranged to overlap each other in plan view. .
  • the formation area of the oxide TFT element 3 and the a-Si TFT element 5 formed on the insulating substrate 2 can be reduced, and a highly integrated circuit board 1 can be realized.
  • FIG. 3D includes an oxide TFT element 3 formed in a top gate type and an a-Si TFT element 5 formed in a bottom gate type.
  • the gate electrode 5g of the a-Si TFT element 5 is a first electrode.
  • the source / drain electrode layers 5s and 5d of the a-Si TFT element 5 and the source / drain electrode layers 3s and 3d of the oxide TFT element 3 are formed by the second conductive layer which is the same conductive layer.
  • the gate electrode 3g of the oxide TFT element 3 indicates the circuit board 1 formed of the third conductive layer.
  • FIG. 3D shows a case where the materials of the semiconductor layers provided in the TFT elements 3 and 5 provided on the insulating substrate 2 are different, but the semiconductor layers are formed of the same layer.
  • the source / drain electrodes 3s, 3d, 5s, and 5d of the TFT element 3 and the TFT element 5 can be shared, which is necessary for driving the TFT element 3 and the TFT element 5. The number of wirings can be reduced.
  • the TFT element 3 and the TFT element 5 are configured to partially overlap in plan view. You can also.
  • the formation area of the TFT elements 3 and 5 and the wiring on the insulating substrate 2 can be reduced, and the circuit substrate 1 having a high degree of integration can be realized.
  • the gate electrode 3 g is formed above the oxide semiconductor layer 3 h of the TFT element 3 and below the hydrogenated amorphous silicon layer 5 h of the TFT element 5.
  • the gate electrode 5g is formed, and although not shown, a light shielding film formed in the same layer as the gate electrode 5g is provided below the TFT element 3 and a light shielding film formed in the same layer as the gate electrode 3g is provided. It can be provided on the upper part of the TFT element 5.
  • the gate electrodes 3g and 5g and the light-shielding film not shown in FIG. 3D are provided so that light from both the upper and lower directions of the circuit board 1 is not incident on the semiconductor layers 3h and 5h. It is the structure which can light-shield using.
  • each said light shielding film is formed for the purpose of light shielding, it does not need to be electrically connected with the gate electrodes 3g and 5g.
  • the circuit board When the circuit board is used as, for example, an active matrix substrate of a liquid crystal display device, conventionally, generally, using a black matrix provided on the counter substrate side arranged to face the active matrix substrate, Since the light incident on the semiconductor layer was shielded, a large margin was required to cover the misalignment between the two substrates, and the aperture ratio of the liquid crystal display device was reduced accordingly. .
  • the aperture ratio of the liquid crystal display device can be increased.
  • the light shielding can be performed at a location closer to the semiconductor layer, the light shielding of the oblique light is also excellent.
  • the structure of other TFT elements that can be mounted on the circuit board 1 shown in FIG. 3 is merely an example, and it is needless to say that other structures can be taken.
  • the oxide TFT element 3 and the a-Si TFT element 5 are described as an example of the TFT element.
  • the present invention is not limited to this, and a TFT element having another semiconductor layer is used. There may be a case where the semiconductor layers of a plurality of TFT elements provided on the circuit board 1 are formed of the same layer.
  • the present embodiment relates to a TFT substrate 11 (active matrix substrate) provided with a display region R1, and the display region R1 includes a plurality of pixels arranged in a matrix, and each of the pixels includes the pixel.
  • An oxide pixel TFT element 8 (first TFT element) is provided as a switching element for controlling on / off of the TFT. Further, at least some of the plurality of pixels include the oxide TFT element 3 and a ⁇ .
  • the second embodiment is different from the first embodiment in that an optical sensor circuit including the Si TFT element 5 and the capacitor element 7 is provided, and the other configuration is as described in the first embodiment.
  • members having the same functions as those shown in the drawings of the first embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • a liquid crystal display device including the TFT substrate 11 is described as an example of a display device, but the present invention is not limited to this.
  • FIG. 4 is a block diagram showing a schematic configuration of the TFT substrate 11.
  • FIG. 5 is a circuit diagram showing a circuit configuration of one pixel in the display region R1 of the TFT substrate 11. As shown in FIG.
  • the TFT substrate 11 is provided with a display region R1, and the display region R1 is provided with a plurality of pixels arranged in a matrix.
  • an optical sensor circuit including the oxide TFT element 3, the a-Si TFT element 5, and the capacitor element 7 already described in the first embodiment is provided below each pixel.
  • a gate line Gn and a source line Sm are formed so as to intersect each other above the region where the photosensor circuit is provided in each pixel.
  • an oxide pixel TFT element 8 as a switching element for controlling on / off of each pixel, and an auxiliary electrically connected to the drain electrode of the oxide pixel TFT element 8
  • a capacitor (auxiliary capacitor element) 18 and a pixel electrode forming a liquid crystal capacitor 19 are formed.
  • the auxiliary capacitance 18 of each pixel is connected to the auxiliary capacitance line Csn.
  • pixels having a circuit configuration as shown in FIG. 5 are arranged on the entire surface in a matrix. For example, R (red) corresponding to full-color display of three adjacent pixels. , G (green), and B (blue).
  • the photosensor circuit is provided in all the pixels; however, the photosensor circuit may be provided for each pixel that displays a specific color (for example, blue) or may be provided across a plurality of pixels.
  • the number of the optical sensor circuits may be determined in consideration of the resolution required for light detection.
  • the source wiring Sm, the above-described AMP power supply bus line Vsm, and the above-described photosensor output bus line Vom are all provided separately, but in order to improve the aperture ratio in each pixel. If necessary, the source line Sm and the AMP power supply bus line Vsm may be shared, and the source line Sm + 1 adjacent to the source line Sm and the photosensor output bus line Vom + 1 may be shared.
  • a display scanning signal line drive circuit 12 a display video signal line drive circuit 13, and a sensor scanning signal line drive circuit 14 are provided.
  • a sensor readout circuit 15, a sensing image processing unit 16, and a power supply circuit 17 are provided.
  • circuit elements of the respective drive circuits provided in the peripheral area of the TFT substrate 11 may be formed monolithically together with the formation of the elements provided in the display area R1.
  • the display scanning signal line driving circuit 12 the display video signal line driving circuit 13, the sensor scanning signal line driving circuit 14, and the sensor reading circuit 15 are formed in the respective elements provided in the display region R1.
  • the sensing image processing unit 16 and the power supply circuit 17 are monolithically formed and mounted externally on the TFT substrate 11, but are not limited thereto.
  • “monolithically formed” means that a circuit element is formed directly on the insulating substrate 2 by at least one of a physical process and a chemical process, and the semiconductor circuit is mounted on the glass substrate as a module. Does not include.
  • the liquid crystal display device including the TFT substrate 11 is a VA (Vertical Alignment) mode liquid crystal display device
  • the counter substrate has a common electrode and R (red) and G (green). ), B (blue) color filters are provided.
  • the present invention is not limited by the liquid crystal mode, and therefore can be applied to a TN (Twisted Nematic) mode.
  • an IPS (In-Plane) called a lateral electric field application method in which a common electrode is provided on the TFT substrate 11 side. It is also applicable to the (Switching) mode.
  • the display scanning signal line drive circuit 12 uses the gate wiring Gn to generate a scanning signal for selectively scanning a plurality of pixels arranged in a matrix in the display region R1 row by row.
  • the display video signal line drive circuit 13 supplies a video signal to each pixel using the source line Sm.
  • the sensor scanning signal line drive circuit 14 is an optical sensor comprising an oxide TFT element 3, an a-Si TFT element 5, and a capacitor element 7 provided for each of a plurality of pixels arranged in a matrix in the display region R1.
  • the circuit is selected and driven line by line, and the sensor readout circuit 15 supplies the photosensor circuit with the power supply voltage VDD having a constant potential using the AMP power supply bus line Vsm, and the photosensor output bus.
  • a photodetection signal is read from the photosensor circuit using the line Vom.
  • the sensing image processing unit 16 is configured by an LSI (Large Scale Integrated Circuit), a PC (Programmable Controller), and the like. From the light detection signal output by the optical sensor circuit according to the stored image processing program, the sensing image processing unit 16 Alternatively, information such as the position of the finger or the pointing pen with respect to the display area R1 of the liquid crystal display device is generated.
  • LSI Large Scale Integrated Circuit
  • PC Computer Controller
  • the power supply circuit 17 supplies the necessary power supply voltages to the circuits 12 to 16, respectively.
  • the configuration of the liquid crystal display device is not limited to the above-described configuration, and the sensor scanning signal line drive circuit 14 or the sensor readout circuit 15 is another circuit, specifically, a display scanning signal line drive circuit. 12 or the display video signal line drive circuit 13 or the like may be included as a function, and the sensor readout circuit 15 may be included in the function of the sensing image processing unit 16.
  • FIG. 6 is a cross-sectional view showing a configuration of an oxide pixel TFT element 8 as a switching element provided for each pixel of the TFT substrate 11.
  • an oxide pixel TFT element 8 as a switching element provided for each pixel of the TFT substrate 11 is formed on the oxide semiconductor layer 8h via the first gate insulating layer 4.
  • the gate electrode 8g is formed in a top gate type so as to be disposed above the source / drain electrode layers 8s and 8d electrically connected to the oxide semiconductor layer 8h.
  • the oxide semiconductor layer 8h included in the oxide pixel TFT element 8 is the same layer as the oxide semiconductor layer 3h included in the oxide TFT element 3, and the gate electrode 8g includes the gate electrode 3g,
  • the source / drain electrode layers 8s and 8d are the same layers as the source / drain electrode layers 3s and 3d, respectively.
  • an auxiliary capacitor 18 electrically connected to the drain electrode 8d of the oxide pixel TFT element 8 is formed.
  • the auxiliary capacitance 18 includes an auxiliary capacitance electrode 18a formed in the same layer as the gate electrodes 5g and 8g, the second gate insulating layer 6, and an auxiliary capacitance counter electrode formed so as to overlap the auxiliary capacitance electrode 18a in plan view. 18b.
  • the storage capacitor counter electrode 18b is formed of the same layer as the source / drain electrode layers 5s and 5d, and is formed in the oxide pixel through contact holes formed in the first gate insulating layer 4 and the second gate insulating layer 6.
  • the TFT element 8 is electrically connected to the drain electrode 8d.
  • a passivation film 20 is formed on the storage capacitor counter electrode 18b, a pixel electrode 21 is formed on the passivation film 20, and the pixel electrode 21 and the storage capacitor counter electrode 18b are formed of a passivation film. Electrical connection is made through a contact hole formed in 20.
  • the storage capacitor counter electrode 18b of the storage capacitor 18 is formed of the same layer as the source / drain electrode layers 5s and 5d, but is formed of the same layer as the source / drain electrode layers 8s and 8d.
  • the first gate insulating layer 4 is sandwiched between the auxiliary capacitance electrode 18 a and the auxiliary capacitance counter electrode 18 b to constitute the auxiliary capacitance 18.
  • the auxiliary capacitor counter electrode 18 b of the auxiliary capacitor 18 can be formed in the same layer as the pixel electrode 21.
  • each pixel includes the oxide pixel TFT having the oxide semiconductor layer 8h as a channel layer that can obtain a relatively high mobility without increasing the size of the channel layer.
  • the element 8 is formed.
  • the size of the oxide pixel TFT element 8 provided in each pixel can be formed small, it is possible to realize the TFT substrate 11 having a high aperture ratio indicating the ratio of the region where light can be transmitted in each pixel. .
  • the oxide film including the oxide semiconductor layer 3h as a channel layer that can obtain relatively high mobility without increasing the size of the channel layer also in the optical sensor circuit. Since the TFT element 3 is provided, the area occupied by the photosensor circuit in the pixel provided with the photosensor circuit can be reduced, and the TFT substrate 11 having a high aperture ratio can be realized.
  • the amount of light of the backlight can be reduced, and as a result, low power consumption can be realized.
  • a liquid crystal display device having an optical sensor function that is, a touch panel integrated liquid crystal display device having a touch panel (area sensor) function can be realized.
  • each pixel of the TFT substrate 11 is provided with an auxiliary capacitor 18 for holding the voltage applied to each pixel without attenuation during the frame period, and the auxiliary capacitor 18 includes the oxide TFT element 3, a ⁇ .
  • the Si TFT element 5, the capacitor element 7, and the oxide pixel TFT element 8 are formed by the same manufacturing process.
  • the TFT substrate 11 having the auxiliary capacitor 18 can be manufactured without adding a separate manufacturing process for forming the auxiliary capacitor 18.
  • the display scanning signal line driving circuit 12, the display video signal line driving circuit 13, and the sensor scanning formed monolithically with the formation of each element provided in the display region R1 in the peripheral region of the display region R1 of the TFT substrate 11.
  • the TFT elements provided in the signal line driver circuit 14 and the sensor readout circuit 15 also have oxide semiconductor layers 3h and 8h that can obtain relatively high mobility without increasing the size of the channel layer as channel layers.
  • the oxide TFT elements 3 and 8 are preferably formed.
  • the formation region of each of the circuits 12 to 15 in the peripheral region of the display region R1 of the TFT substrate 11 can be reduced, so that the TFT substrate 11 with a reduced frame region can be realized.
  • TFT substrate manufacturing method (TFT substrate manufacturing method)
  • the manufacturing method of the TFT substrate 11 will be described based on FIG. 7 with a focus on the points for simplification.
  • FIG. 7 is a process diagram showing the manufacturing process of the TFT substrate 11 in order.
  • the capacitor element 7 is not shown.
  • Step A After the source / drain electrode layers 8s and 8d are formed on the insulating substrate 2, they are patterned into a predetermined shape, and the source and drain electrodes 8s and 8d of the oxide pixel TFT element 8 are formed. (Step A).
  • an oxide semiconductor layer 8h to be a channel layer of the oxide pixel TFT element 8 on the entire surface, it is patterned into a predetermined shape, and the source electrode 8s and the drain are formed.
  • An oxide semiconductor layer 8h electrically connected to the electrode 8d was formed (step B).
  • the first gate insulating layer 4 was formed on the entire surface (Step C).
  • SiO 2 or SiN x can be used as the first gate insulating layer 4, but is not limited thereto.
  • a planarization step of the first gate insulating layer 4 such as CMP (Chemical Mechanical Polishing) may be performed.
  • the gate electrode 8g of the oxide pixel TFT element 8, the auxiliary capacitor electrode 18a of the auxiliary capacitor 18, and the gate electrode 5g of the a-Si TFT element 5 are connected to the same conductive layer.
  • the gate electrode 8g of the oxide pixel TFT element 8 the auxiliary capacitor electrode 18a of the auxiliary capacitor 18, and the gate electrode 5g of the a-Si TFT element 5 are connected to the same conductive layer.
  • the gate electrode 8g of the oxide pixel TFT element 8 the auxiliary capacitor electrode 18a of the auxiliary capacitor 18, and the gate electrode 5g of the a-Si TFT element 5 are connected to the same conductive layer.
  • step D was used to form a predetermined pattern
  • a second gate insulating layer 6 was formed on the entire surface (step E).
  • the second gate insulating layer 4 for example, SiO 2 or SiN x can be used, but is not limited thereto. Further, if necessary, a planarization process of the second gate insulating layer 6 such as CMP (Chemical Mechanical Polishing) may be performed.
  • CMP Chemical Mechanical Polishing
  • step F after an amorphous silicon layer is formed on the entire surface, hydrogenation is performed to form a hydrogenated amorphous silicon layer 5h. Patterning was performed in a predetermined shape so as to overlap with the gate electrode 5g in plan view (step F).
  • step G the first gate insulating layer 4 and the second gate insulating layer 6 were etched to form contact holes CH1 and CH2 (step G).
  • the source / drain electrode layers 5s and 5d are formed, they are patterned into a predetermined shape, and together with the source electrode 5s and the drain electrode 5d of the a-Si TFT element 5, the auxiliary capacitance Eighteen auxiliary capacitance counter electrodes 18b were formed (step H).
  • the source electrode 5s and the drain electrode 5d of the a-Si TFT element 5 are formed so as to be electrically connected to the hydrogenated amorphous silicon layer 5h.
  • step H the storage capacitor counter electrode 18b is electrically connected to the drain electrode 8d of the oxide pixel TFT element 8 through the contact hole CH1, and the drain electrode 5d of the a-Si TFT element 5 is The gate electrode 5g of the a-Si TFT element 5 is electrically connected via the contact hole CH2.
  • a passivation film 20 was formed on the entire surface (step I).
  • the passivation film 20 for example, an inorganic film such as SiO 2 or SiN x can be used, but a photosensitive organic insulating film that can be patterned mainly using an acrylic resin can also be used. Furthermore, an organic / inorganic hybrid film or the like can be used, but is not limited thereto. In the present embodiment, an inorganic film is used as the passivation film 20.
  • the passivation film 20 was etched to form the contact hole CH3 (step J).
  • the above-described process J for forming the contact hole CH3 can be omitted because patterning by exposure and development is possible.
  • a pixel electrode layer was formed and then patterned into a predetermined shape to form a pixel electrode 21 (step K).
  • the pixel electrode 21 is electrically connected to the storage capacitor counter electrode 18b electrically connected to the drain electrode 8d of the oxide pixel TFT element 8 through the contact hole CH3.
  • ITO or IZO can be used in the case of a transmissive liquid crystal display device, and Al or the like can be used in the case of a transflective or reflective liquid crystal display device.
  • the oxide semiconductor layers 3h and 8h and the hydrogenated amorphous silicon layer 5h are not in contact at all including the middle of the manufacturing process.
  • the first gate insulating layer 4, the second gate insulating layer 6, and the hydrogenated amorphous silicon layer 5 h and the oxide semiconductor layers 3 h and 8 h are always included, including during the manufacturing process. Since the gate electrode layers 3g and 8g exist, the adverse effect of hydrogen in the hydrogenated amorphous silicon layer 5h on the oxide semiconductor layers 3h and 8h can be suppressed. .
  • the manufacturing method described above it is possible to suppress deterioration of element characteristics of the oxide TFT element 3 and the oxide pixel TFT element 8 including the oxide semiconductor layers 3h and 8h as channel layers.
  • an a-Si TFT element 5a having a hydrogenated amorphous silicon layer 5h serving as a photosensor element as a channel layer, and an oxide semiconductor serving as a switching element provided for each pixel.
  • the second embodiment is different from the second embodiment in that it is formed so that at least a part thereof overlaps, and other configurations are the same as those in the second embodiment. It is as described. For convenience of explanation, members having the same functions as those shown in the drawings of the second embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 8 is a circuit diagram showing a circuit configuration of one pixel of the TFT substrate of the present embodiment.
  • the gate wiring Gn to which a signal for driving the oxide pixel TFT element 8a is supplied and the photodiode reset wiring Vrstn to which a signal for driving the a-Si TFT element 5a is supplied are shared. This is the actual configuration.
  • the high-level timing of the scanning signal is set to coincide.
  • the oxide pixel TFT element 8a and the a-Si TFT element 5a can be driven by one signal supplied to the unified wiring Vrstn / Gn.
  • FIG. 9 shows a configuration of an a-Si TFT element 5a as an optical sensor element, an oxide pixel TFT element 8a as a switching element, and an auxiliary capacitor 18 provided for each pixel of the TFT substrate of this embodiment. It is sectional drawing shown.
  • the a-Si TFT element 5a having a hydrogenated amorphous silicon layer 5h serving as a photosensor element as a channel layer is formed in a bottom gate type.
  • the oxide pixel TFT element 8a provided with the oxide semiconductor layer 8h serving as a switching element provided for each pixel as a channel layer is formed as a top gate type, and an a-Si TFT.
  • the gate electrode 5g of the element 5a and the gate electrode 8g of the oxide pixel TFT element 8a are shared and formed by one gate electrode 5g ⁇ 8g.
  • the gate electrodes 5g and 8g are formed of the same layer as the above-described single wiring Vrstn / Gn and are electrically connected.
  • the oxide semiconductor layer 8h and the source / drain electrode layers 8s and 8d provided in the oxide pixel TFT element 8a electrically connected to the pixel electrode 21 are connected to the a-Si TFT element 5a constituting the photosensor circuit. It is formed so as to overlap with the hydrogenated amorphous silicon layer 5h and the source / drain electrode layers 5s and 5d provided in a plan view.
  • FIG. 10A shows a plan view of the opening in the TFT substrate 11 of the second embodiment
  • FIG. 10B shows a plan view of the opening in the TFT substrate 11a of the present embodiment.
  • the oxide pixel TFT element 8 and the a-Si TFT element 5 are not formed to overlap each other in plan view. Therefore, in one pixel, the oxide pixel TFT element 8 and the a-Si TFT element 5 are formed to occupy separate areas.
  • the oxide pixel TFT element 8a and the a-Si TFT element 5a are formed so as to overlap in plan view. Therefore, in one pixel, the formation area of the pixel electrode 21 can be increased by the formation area of the oxide pixel TFT element 8a formed below the a-Si TFT element 5a. Furthermore, according to the above configuration, the gate wiring Gn and the photodiode reset wiring Vrstn are made common and integrated into one, so that the configuration shown in FIG. In comparison, the wiring formation area can be reduced in one pixel.
  • the TFT substrate 11a of the present embodiment the TFT substrate 11a having a high aperture ratio is realized by reducing the formation area of wirings and elements.
  • the a-Si TFT element 5a constituting the photosensor circuit and the oxide pixel TFT element 8a provided as a switching element for controlling on / off of each pixel are overlapped in plan view.
  • the a-Si TFT element 5a and the oxide TFT element constituting the optical sensor circuit are formed as an example so as not to overlap each other in plan view.
  • the present invention is not limited thereto.
  • the a-Si TFT element 5a and the oxide TFT element constituting the photosensor circuit are formed so as to overlap in plan view, and the a-SiTFT element 5a constituting the photosensor circuit and each of the pixels are formed.
  • the oxide pixel TFT element 8a provided as a switching element for controlling on / off of the TFT is not overlapped in plan view. It can also be formed.
  • Embodiment 4 differs from Embodiments 1 to 3 in that it describes a liquid crystal display device having a protection circuit including an a-Si TFT element 5 including a hydrogenated amorphous silicon layer 5h as a channel layer.
  • the other configurations are the same as those described in the first to third embodiments.
  • members having the same functions as those shown in the drawings of the second embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 11 is a block diagram showing a schematic configuration of the TFT substrate 11b of this embodiment provided with a protection circuit.
  • the TFT substrate 11b includes a display area R1 (no optical sensor circuit is formed in the display area R1), a display scanning signal line drive circuit 23, a display video signal line drive circuit 24, And a power supply circuit 25 for supplying a power supply voltage necessary for the drive circuits 23 and 24.
  • the configuration of the TFT substrate 11b is not limited to the configuration example shown in FIG.
  • an oxide pixel TFT element (not shown) electrically connected to a pixel electrode (not shown) formed in the display region R1 is removed from external noise or the like.
  • a protection circuit for protection is provided, and the protection circuit is provided with an a-Si TFT element (not shown) provided with a hydrogenated amorphous silicon layer as a channel layer.
  • FIG. 12 is a circuit diagram showing the circuit configuration of the protection circuit 26 built in the region Sa shown in FIG. 11 and the pixel circuit 28 formed in the display region R1.
  • the TFT substrate 11b of the present embodiment is provided with a protection circuit 26 that protects, for example, a pixel driving TFT element 29 (oxide pixel TFT element) of the pixel circuit 28.
  • the protection circuit 26 includes: For example, a TFT element (a-Si TFT element) functioning as the diode 27 is provided.
  • the pixel driving TFT 29 (oxide pixel TFT element) is made of an oxide TFT, and the TFT element (a-Si TFT element) is made of an a-Si TFT.
  • an a-Si TFT is used for an element that requires high resistance (eg, a protective element), and an oxide semiconductor is used for an element that requires low resistance (high mobility) (eg, a TFT element for pixel driving).
  • the protection circuit 26 is a bidirectional diode configured by connecting diodes 27 whose forward directions are opposite to each other in parallel, and one protection circuit 26 is provided for every gate wiring Gn. It is provided one by one. Such a protection circuit 26 is also called a diode short ring. One end of the protection circuit 26 is connected to the gate line Gn, and the other end is connected to, for example, the ground line GND.
  • the gate line Gn even if an excessive voltage due to static electricity or the like is applied to the gate line Gn, a discharge path can be quickly formed between the gate line Gn and the ground line GND, so that the pixel circuit 28 is configured.
  • the pixel driving TFT element 29 and the like can be protected from an excessive voltage.
  • the bidirectional diode can cope with an excessive voltage of both positive and negative polarities.
  • the protection circuit 26 can be provided so as to connect the gate wiring Gn and the gate wiring Gn + 1 adjacent to each other. In this case, since an excessive voltage applied to one gate line Gn can be distributed to other gate lines, the pixel circuit 28 can be similarly protected.
  • the TFT functioning as the diode 27 of the protection circuit 26 is an a-Si TFT. This is effective in reducing the area occupied by the protection circuit 26 and reducing the frame size of the TFT substrate 11b.
  • the oxide TFT has a characteristic that the on-resistance is one digit smaller than that of the a-Si TFT. For this reason, when an oxide TFT is used for the protection circuit 26 in FIG. 12, there is a possibility that current leakage may occur between the gate wiring Gn and the ground line GND, and the oxide TFT is provided in the protection circuit 26 in FIG. When is used, current leakage may occur between adjacent gate wirings.
  • the channel length (L length) of the oxide TFT is increased, thereby increasing the on-resistance of the oxide TFT. It becomes necessary to do. For this reason, the size of the oxide TFT must be increased, which hinders the narrowing of the frame of the TFT substrate 11b.
  • the protective circuit 26 is not provided in preference to narrowing the frame of the TFT substrate 11b, dielectric breakdown or the like occurs in the pixel circuit 28, and the manufacturing yield of the TFT substrate 11b decreases.
  • the transistor elements constituting the protection circuit 26 are a-Si TFTs, the TFT substrate 11b can be narrowed, which contributes to downsizing of the display device.
  • protection circuit 26 can be provided in the source wiring Sm as disclosed in the above-mentioned Patent Document 3, and is not limited to the forms shown in FIGS.
  • FIG. 14 is a circuit diagram showing the bidirectional diode constituting the protection circuit 26 using the circuit symbol of the TFT. As shown in FIG. 14, of the two TFTs 26a and 26b whose drain and gate are short-circuited, the gate of the TFT 26a is connected to the gate wiring Gn, the gate of the TFT 26b is connected to the adjacent gate wiring Gn + 1, The source of is connected to the opponent's gate.
  • FIG. 15 is a schematic plan view of the protection circuit 26 and the TFT.
  • the gate electrode 32a extends from the gate wiring Gn, and the source electrode 34a and the drain electrode 35a are formed on the channel layer 33a of the a-Si semiconductor provided above the gate electrode 32a. Opposite with a gap.
  • the drain electrode 35a is connected to the gate electrode 32a through the contact hole 36a.
  • the source electrode 34a is connected to the gate electrode 32b of the TFT 26b through the contact hole 36b.
  • the gate electrode 32b extends from the gate wiring Gn + 1, and the source electrode 34b and the drain electrode 35b are spaced apart from each other on the channel layer 33b of the a-Si semiconductor provided above the gate electrode 32b. Opposite.
  • the drain electrode 35b is connected to the gate electrode 32b through a contact hole 37b.
  • the source electrode 34b is connected to the gate electrode 32a of the TFT 26a through the contact hole 37a.
  • the channel width (W length) shown in FIG. 15 is made the same as that of the oxide TFT, and the channel length (L length) is oxidized. The required on-resistance can be obtained even if it is shorter than the case of the physical TFT.
  • FIG. 16 is a schematic cross-sectional view of the protection circuit 26 taken along the line AA ′ shown in FIG. As shown in FIG. 16, the TFTs 26 a and 26 b are formed on the same insulating substrate 2 and are covered and protected by the passivation film 20.
  • gate electrodes 32a and 32b are formed on the insulating substrate 2, and the first gate insulating layer 4 covers the gate electrodes 32a and 32b.
  • Second gate insulating films 6 a and 6 b corresponding to the second gate insulating layer 6 are stacked on the first gate insulating layer 4 at positions above the gate electrodes 32 a and 32 b, respectively.
  • channel layers 33a and 33b of an a-Si semiconductor are stacked on the second gate insulating films 6a and 6b, respectively.
  • Conductive layers 38a and 38b with gaps are stacked on the channel layers 33a and 33b, and a source electrode 34a and a drain electrode 35a facing each other with a gap are formed on the conductive layer 38a.
  • a source electrode 34b and a drain electrode 35b facing each other with a gap are formed.
  • the source electrode 34a extends on the gate electrode 32b of the TFT 26b, and is connected to the gate electrode 32b through the contact hole 36b.
  • the drain electrode 35a is connected to its own gate electrode 32a through the contact hole 36a.
  • the source electrode 34b extends onto the gate electrode 32a of the TFT 26a and is connected to the gate electrode 32a through the contact hole 37a.
  • the drain electrode 35b is connected to its own gate electrode 32b through a contact hole 37b.
  • the gate electrodes of the first transistor element and the second transistor element are formed of the second conductive layer.
  • the size of the first transistor element and the size of the second transistor element are formed to be the same size, and the first transistor element and the second transistor element are completely overlapped in plan view. It can also be configured.
  • the source / drain electrodes of the first transistor element and the second transistor element are preferably formed of the second conductive layer.
  • the source / drain electrodes of the first transistor element and the second transistor element can be shared, in order to drive the first transistor element and the second transistor element The number of necessary wirings can be reduced.
  • the first transistor element and the second transistor element overlap each other in plan view. It can also be set as a simple structure.
  • a gate electrode can be formed of the first conductive layer on one of the upper layer and the lower layer of the first semiconductor layer provided in the first transistor element.
  • a light-shielding film can be formed using the third conductive layer.
  • a gate electrode can be formed of the third conductive layer on one of the upper layer and the lower layer of the second semiconductor layer provided in the second transistor element.
  • a light shielding film can be formed using the first conductive layer.
  • the gate electrode of the first transistor element and the light shielding layer of the first transistor element are on the upper layer side and the lower layer side of the first semiconductor layer so as to cover both opposing surfaces of the first semiconductor layer.
  • the light-shielding layer of the first transistor element can be formed of a gate electrode formation layer of the second transistor element.
  • the gate electrode of the second transistor element and the light shielding layer of the second transistor element have an upper layer side and a lower layer side of the second semiconductor layer so as to cover both opposing surfaces of the second semiconductor layer.
  • the light-shielding layer of the second transistor element can be formed as a gate electrode formation layer of the first transistor element.
  • the gate electrode and the formation layer of the gate electrode can be shielded from light so that light from both the upper and lower directions of the circuit board is not incident on the semiconductor layer.
  • the circuit board When the circuit board is used as, for example, an active matrix substrate of a liquid crystal display device, conventionally, a black matrix provided on the side of the counter substrate disposed opposite to the active matrix substrate is generally used. Since the light incident on the semiconductor layer is shielded, a large margin is required so as to cover the misalignment of the two substrates, and the aperture ratio of the liquid crystal display device is reduced accordingly. It was.
  • the alignment can be performed with the same accuracy as the photoresist process.
  • the aperture ratio of the liquid crystal display device can be increased.
  • the light shielding can be performed at a location closer to the semiconductor layer, the light shielding of the oblique light is also excellent.
  • one gate electrode of the first transistor element or the second transistor element and the other source / drain electrode of the first transistor element or the second transistor element are Preferably, it is formed of two conductive layers.
  • one gate electrode of the first transistor element or the second transistor element and the other source / drain electrode of the first transistor element or the second transistor element are electrically connected to each other.
  • the gate electrode and the source / drain electrode are formed of the second conductive layer, only the second conductive layer is patterned without forming a contact hole.
  • the gate electrode and the source / drain electrode can be electrically connected.
  • one gate electrode of the first transistor element or the second transistor element and the other source electrode (or drain electrode) of the first transistor element or the second transistor element can be arranged so as to overlap each other in plan view.
  • the first transistor element and the second transistor element are formed so as to overlap at least partially in plan view.
  • the first transistor element and the second transistor element can be arranged so that at least a part thereof overlaps in plan view.
  • the formation area of the transistor element on the insulating substrate can be reduced, and a highly integrated circuit substrate can be realized.
  • the first transistor element and the second transistor element are formed so as to partially overlap in a plan view.
  • one gate electrode of the first transistor element or the second transistor element and the other source / drain electrode of the first transistor element or the second transistor element are connected to the second transistor element.
  • the first transistor element and the second transistor element are arranged so as to partially overlap in plan view.
  • the formation area of the transistor element on the insulating substrate can be reduced, and a highly integrated circuit substrate can be realized.
  • the first semiconductor layer and the second semiconductor layer are made of different materials.
  • the first transistor element and the second transistor element having different functions can be formed on one insulating substrate, devices (circuits) having different functions can be formed on one insulating substrate. It becomes possible to make it rationally.
  • the compatibility between the first semiconductor layer provided in the first transistor element and the second semiconductor layer provided in the second transistor element is not good.
  • these semiconductor layers are formed adjacent to each other, the following problems occur.
  • the first semiconductor layer is an oxide semiconductor layer and the second semiconductor layer is an amorphous silicon layer will be described as an example.
  • an amorphous silicon layer has a large number of dangling bonds (non-bonded electrons), and is obtained by hydrogenating such a dangling bond using a large amount of hydrogen. Therefore, since a large amount of hydrogen remains in the amorphous silicon layer, when the oxide semiconductor layer is formed adjacent to the amorphous silicon layer, the amorphous silicon layer This hydrogen adversely affects the oxide semiconductor layer, leading to deterioration of element characteristics of the transistor element including the oxide semiconductor layer.
  • the second conductive layer is formed between the first semiconductor layer and the second semiconductor layer, and the second conductive layer causes the above-described configuration. It is the structure which can suppress the bad influence which was done. Therefore, the first semiconductor layer and the second semiconductor layer can be used for general purposes regardless of the material compatibility with each other.
  • the second semiconductor layer is a semiconductor layer including an amorphous silicon layer and / or a microcrystalline silicon layer
  • the first transistor element and the second transistor element are:
  • An optical sensor circuit is configured, wherein the first transistor element serves as a sensor output of the optical sensor circuit, and the second transistor element serves as an optical sensor element of the optical sensor circuit. It is preferable to bear.
  • the first semiconductor layer is preferably an oxide semiconductor layer.
  • the second transistor element having a relatively high sensitivity to light is used as the photosensor element of the photosensor circuit, and a high output voltage can be obtained without increasing the size of the channel layer. Since the first transistor element is used as an output amplifier (sensor output element) of the optical sensor circuit, a small circuit board having a high-performance optical sensor circuit with a high S / N ratio can be realized.
  • the capacitor electrode formed of the second conductive layer and the capacitor electrode are overlapped with each other in the plan view in the first conductive layer or the third conductive layer. It is preferable that a capacitive element including a capacitive counter electrode formed on any one of the layers is provided.
  • the capacitive element that can be formed by the same manufacturing process as the manufacturing process of the first transistor element and the second transistor element is further provided on one insulating substrate.
  • a circuit board including the first transistor element, the second transistor element, and the capacitor element can be manufactured without adding a separate manufacturing process for manufacturing the capacitor element.
  • the insulating substrate includes a display region, and the display region includes a plurality of pixels arranged in a matrix, and each of the pixels includes the pixel.
  • One of the first transistor element and the second transistor element is provided as a switching element for controlling on / off, and at least some of the plurality of pixels include the first transistor element or the first transistor element.
  • the other of the two transistor elements is provided, and it is preferable that the first transistor element and the second transistor element are formed so as to overlap at least partially in plan view.
  • one of the first transistor element and the second transistor element provided as a switching element for controlling on / off of each pixel and at least a part of the plurality of pixels are provided.
  • the other of the first transistor element and the second transistor element can be overlapped in plan view.
  • the circuit board the area occupied by the formation region of the first transistor element and the second transistor element can be reduced, and a circuit board having a high aperture ratio in each pixel can be realized.
  • each pixel includes a first transistor element including a first semiconductor layer formed of an oxide semiconductor layer as a switching element that controls on / off of each pixel.
  • at least some of the plurality of pixels include a second semiconductor layer formed of a semiconductor layer including an amorphous silicon layer and / or a microcrystalline silicon layer which forms the photosensor circuit.
  • two transistor elements are formed.
  • the first transistor element and the second transistor element can be overlapped in plan view. Therefore, in the pixel provided with the photosensor circuit. The area occupied by the formation region of the first transistor element and the second transistor element can be reduced, and a circuit substrate having a high aperture ratio can be realized.
  • the amount of light from the backlight can be reduced in a liquid crystal display device equipped with a backlight, resulting in low consumption. Electricity can be realized.
  • a display device having an optical sensor function for example, a touch panel integrated display device having a touch panel (area sensor) function can be realized.
  • the photosensor circuit may be provided for each pixel, may be provided for each pixel that displays a specific color, or may be provided across a plurality of pixels.
  • each of the pixels includes the oxide semiconductor layer that can obtain a relatively high mobility as a channel layer without increasing the size of the channel layer.
  • the transistor element is formed.
  • a display device When a display device is manufactured using an active matrix substrate having such a high aperture ratio, for example, in a liquid crystal display device equipped with a backlight, the amount of light from the backlight can be reduced, resulting in low consumption. Electricity can be realized.
  • the peripheral region of the display region is provided with a drive circuit for driving the first transistor element and the second transistor element formed in the display region
  • the drive circuit preferably includes a first transistor element including the first semiconductor layer formed of an oxide semiconductor layer.
  • the drive circuit formed in the peripheral region of the display region includes the first transistor element.
  • the first transistor element includes an oxide semiconductor layer as a channel layer, relatively high mobility can be obtained without increasing the size. Therefore, the first transistor element in the peripheral region of the display region can be used. Since the formation area of the drive circuit can be reduced, a circuit board with a reduced frame area can be realized.
  • the circuit board of the present invention includes a protection circuit that protects a transistor element provided as a switching element that controls the on / off of each pixel.
  • the protection circuit includes an amorphous silicon layer and / or a fine circuit.
  • the second transistor element formed of a semiconductor layer including a crystalline silicon layer is preferably provided.
  • the protection circuit includes the second transistor element having a relatively low mobility including a semiconductor layer including an amorphous silicon layer and / or a microcrystalline silicon layer as a channel layer. ing.
  • the protection circuit Since the second transistor element is included in the protection circuit, the protection circuit is compared with the case where the first transistor element including the oxide semiconductor layer as a channel layer is included in the protection circuit. Occupying area can be reduced.
  • the transistor elements formed in the display area of the circuit board from noise such as external static electricity, and the protection circuit in the peripheral area of the display area. Since the formation area can be reduced, a circuit board with a reduced frame area can be realized.
  • the present invention can be applied to a circuit board on which a transistor element (thin film transistor) is mounted and a display device including the circuit board.

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Abstract

　酸化物ＴＦＴ素子（３）のソースドレイン電極層（３ｓ・３ｄ）は第１の導電層で形成され、酸化物ＴＦＴ素子（３）のゲート電極（３ｇ）とａ－ＳｉＴＦＴ素子（５）のゲート電極（５ｇ）とは、同一の導電層である第２の導電層で形成され、ａ－ＳｉＴＦＴ素子（５）のソースドレイン電極層（５ｓ・５ｄ）は、第３の導電層で形成され、上記第３の導電層は、絶縁基板（２）に各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、上記第１の導電層は、上記第２の導電層よりも下層に形成されている。したがって、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板を実現できる。

Description

回路基板および表示装置
　本発明は、トランジスタ素子（薄膜トランジスタ）を搭載した回路基板と上記回路基板を備えた表示装置とに関するものである。
　薄膜トランジスタ（以下ＴＦＴと称する）は、例えば、液晶表示装置（ＬＣＤ）の画素のスイッチングを司る回路素子、あるいはＬＣＤのドライバを構成する回路素子などの用途に広く用いられてきた。近年では、ＬＣＤに要求される大画面、高精細および高フレームレートなどの性能向上を達成するために、ＴＦＴに対しても、高性能および高信頼性が益々求められている。
　ＴＦＴの高性能および高信頼性の追求に伴い、チャネル層を構成することが可能な半導体の種類に応じて、ＴＦＴの種類は多様化している。その中で、単結晶シリコンＴＦＴ、非晶質（アモルファス）シリコン（ａ－Ｓｉ）ＴＦＴ、多結晶シリコン（ｐｏｌｙ－Ｓｉ）ＴＦＴについては、量産技術が確立され、一方、微結晶シリコン（μｃ－Ｓｉ）ＴＦＴ、酸化物ＴＦＴ、有機ＴＦＴについては研究開発が活発に進められている。
　下掲の特許文献１には、ＺｎＯなどの透明導電性の酸化物半導体をチャネル層に用いたＴＦＴの構成と製造方法とが開示されている。上記酸化物半導体は、低温で成膜でき、かつ可視光に対して透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。
　図１７は、従来のボトムゲート型（逆スタガ型）ＴＦＴの構造を示す断面図である。当該ＴＦＴは、基板１０１上にゲート電極１０２を設け、その上に第１の絶縁膜１０３、チャネル層としての酸化物半導体層１０４、エッチングストップ層として機能する第２の絶縁膜１０５、ソース電極１０６およびドレイン電極１０７を設けることにより構成される。
　上記酸化物半導体層１０４として、Ｉｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いればすべての成膜工程を室温で形成できる。また、基板としてプラスチック基板やプラスチックフィルムなどを用いることもできる。
　さらに、上記第２の絶縁膜１０５がチャネル領域を保護しているため、ソース電極１０６およびドレイン電極１０７をドライエッチングはもちろんウェットエッチングによるパターニングで形成することも可能となると特許文献１には記載されている。
　なお、下掲の特許文献２には、実施の形態として後述する１トランジスタ型光センサ回路が開示されている。
日本国公開特許公報「特開２００８－１６６７１６号（２００８年７月１７日公開）」 国際公開特許公報「ＷＯ２００７／１４５３４７号（２００７年１２月２１日公開）」 国際公開特許公報「ＷＯ２００９／０２５１２０号（２００９年２月２６日公開）」
　しかしながら、図１７に示すように、従来においては、例えば、ボトムゲート型のＴＦＴを形成する場合、ゲート電極１０２と、ソース電極１０６およびドレイン電極１０７とをそれぞれ異なる導電層、すなわち、２種類の導電層を用いて形成するのが一般的であり、同一の絶縁基板上に複数のＴＦＴを設ける場合であっても、２種類の導電層を用いて各ＴＦＴのゲート電極１０２と、ソース電極１０６およびドレイン電極１０７とを形成するのが一般的であった。
　なお、上記では、ボトムゲート型のＴＦＴを形成する場合を例に挙げて説明したが、トップゲート型のＴＦＴを形成する場合も同様である。
　このような従来の構成によれば、同一の絶縁基板上に形成された複数のＴＦＴ同士を平面視において、重ねることができず、上記絶縁基板上におけるＴＦＴの形成面積が大きくなってしまい、上記絶縁基板上に形成するＴＦＴの集積度を高くするのは、困難であった。
　本発明は、上記の問題に鑑みてなされたものであり、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板と上記回路基板を備えた表示装置とを提供することを目的とする。
　本発明の回路基板は、上記課題を解決するために、一つの絶縁基板の一方側の面には、第１の半導体層をチャネル層として有する第１のトランジスタ素子と第２の半導体層をチャネル層として有する第２のトランジスタ素子とが備えられた回路基板であって、上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されていることを特徴としている。
　従来においては、トランジスタ素子に備えられたゲート電極とソースドレイン電極とをそれぞれ異なる導電層、すなわち２種類の導電層を用いて形成するのが一般的であり、同一の絶縁基板上に複数のトランジスタ素子を設ける場合であっても、２種類の導電層を用いて各トランジスタ素子のゲート電極とソースドレイン電極とを形成するのが一般的であった。
　しかし、上記従来の構成によれば、同一の絶縁基板上に形成された複数のトランジスタ素子同士を平面視において、重ねることができず、上記絶縁基板上におけるトランジスタ素子の形成面積が大きくなってしまい、集積度の高い回路基板を実現するのは困難であった。
　一方、本発明の上記構成によれば、上記第１のトランジスタ素子と上記第２のトランジスタ素子とに備えられた各電極を第１の導電層と第２の導電層と第３の導電層とを用いて形成する構成となっている。
　以上のように、３種類の導電層を用いて上記第１のトランジスタ素子と上記第２のトランジスタ素子とに備えられた各電極を形成した場合には、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において部分的に重ねることができるので、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
　本発明の表示装置は、上記課題を解決するために、上記回路基板を備えていることを特徴としている。
　上記構成によれば、明るく、消費電力が小さい表示装置を実現することができる。
　本発明の回路基板は、以上のように、上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されている構成である。
　また、本発明の表示装置は、以上のように、上記回路基板を備えている構成である。
　それゆえ、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板を実現できるとともに、明るく、消費電力が小さい表示装置を実現することができる。
本発明の回路基板の基本的な構成を概略的に示す断面図である。 本発明の回路基板の一応用例である光センサ回路の回路構成を示す回路図である。 本発明の回路基板に備えられたＴＦＴ素子の取り得る他の構造の一例を示す図である。 本発明のＴＦＴ基板の概略構成を示すブロック図である。 本発明のＴＦＴ基板の表示領域における１画素の回路構成を示す回路図である。 本発明のＴＦＴ基板の各画素毎に備えられたスイッチング素子としての第１のＴＦＴ素子の構成を示す断面図である。 本発明のＴＦＴ基板の概略的な製造工程を順番に示す工程図である。 本発明の他の実施の形態のＴＦＴ基板の１画素の回路構成を示す回路図である。 本発明の他の実施の形態のＴＦＴ基板の各画素毎に備えられた光センサ素子としての第２のＴＦＴ素子と、スイッチング素子としての第１のＴＦＴ素子と、補助容量との構成を示す断面図である。 実施の形態２のＴＦＴ基板と実施の形態３のＴＦＴ基板とにおける開口部を示す平面図である。 保護回路が備えられた本発明のさらに他の実施の形態のＴＦＴ基板の概略的構成を示すブロック図である。 図１１に図示した領域Ｓａ内に作り込まれた保護回路および表示領域Ｒ１内に形成された画素回路の回路構成を示す回路図である。 本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路のさらに他の一例を示す回路図である。 本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路を構成する双方向ダイオードをＴＦＴの回路記号を用いて示す回路図である。 本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路およびＴＦＴの模式的な平面図である。 図１５に示すＡ－Ａ’線に沿う、本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路の模式的な断面図である。 従来のボトムゲート型（逆スタガ型）ＴＦＴの構造を示す断面図である。 絶縁基板に、酸化物半導体層と水素化非晶質シリコン層とが形成される場合において、上記２つの層が接触する場合の一例を示す図である。
　〔実施の形態１〕
　本発明の実施の一形態について図面に基づいて説明すれば、以下のとおりである。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例に過ぎない。
　（回路基板の基本構成）
　初めに、図１を参照しながら本発明の回路基板１の基本的な構成について説明する。図１は、回路基板１の基本的な構成を概略的に示す断面図である。
　図示されているように、回路基板１は、一つの絶縁基板２に、トップゲート型で形成された第１のＴＦＴ素子３（第１のトランジスタ素子）とボトムゲート型で形成された第２のＴＦＴ素子５（第２のトランジスタ素子）とを備えた構成となっている。
　また、第１のＴＦＴ素子３のゲート電極３ｇと第２のＴＦＴ素子５のゲート電極５ｇとは、同一の導電層（第２の導電層）によって形成されている。
　第１のＴＦＴ素子３は、チャネル層（活性層ともいう）として、酸化物半導体層３ｈ（第１の半導体層）を備えている。
　本実施の形態においては、酸化物半導体層３ｈとして、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも一つの元素を含む非晶質酸化物半導体層を用いているが、これに限定されることなく、例えば、酸化亜鉛（ＺｎＯ）に代表される多結晶材料を用いることもできる。
　第１のＴＦＴ素子３は、以上のように、酸化物半導体層３ｈをチャネル層として備えているため、サイズを大きくしなくても、比較的に高い移動度（後述する第２のＴＦＴ素子５の約２０倍）を得ることができるが、光に対する感度は低い特性を有する。
　一方、第２のＴＦＴ素子５は、チャネル層として、水素化非晶質シリコン層（ａ－Ｓｉ：Ｈ）５ｈ（第２の半導体層）を備えている。このため、光に対して比較的に高い感度（特に可視光対して）を得ることができるが、移動度は低い特性を有する。
　以下では、第１のＴＦＴ素子３は酸化物ＴＦＴ素子３と称し、第２のＴＦＴ素子５は、ａ－ＳｉＴＦＴ素子５と称する。
　上記回路基板１においては、一つの絶縁基板２に、以上のように異なる特性を有する酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とが形成されている。
　上記構成によれば、酸化物ＴＦＴ素子３のゲート電極３ｇとａ－ＳｉＴＦＴ素子５のゲート電極５ｇとは、同一の導電層によって形成されているので、一度の上記導電層の形成工程で形成することができる。
　したがって、その特性が異なる酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とを比較的簡素化された製造工程にて、一つの絶縁基板２に形成した回路基板１を実現することができる。
　なお、本実施の形態においては、第２のＴＦＴ素子５のチャネル層として、水素化非晶質シリコン層（ａ－Ｓｉ：Ｈ）５ｈを用いているが、これに限定されることはなく、光に対して比較的に高い感度を得ることができるのであれば、例えば、微結晶シリコン層を含む半導体層などであってもよい。
　（各ＴＦＴ素子の詳細な構成）
　以下、図１に基づいて、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５の構成について詳しく説明する。
　図示されているように、酸化物ＴＦＴ素子３は、酸化物半導体層３ｈ上に第１のゲート絶縁層４（第１の絶縁層）を介して形成されたゲート電極３ｇが、酸化物半導体層３ｈと電気的に接続されているソースドレイン電極層３ｓ・３ｄ（第１の導電層）より上層に配置するようにトップゲート型で形成されている。なお、ソースドレイン電極層３ｓ・３ｄは、酸化物ＴＦＴ素子３のソース電極３ｓと酸化物ＴＦＴ素子３のドレイン電極３ｄとを形成する層である。
　一方、ａ－ＳｉＴＦＴ素子５は、酸化物ＴＦＴ素子３のゲート電極３ｇと同一の導電層によって形成されているゲート電極５ｇが、ゲート電極５ｇ上に第２のゲート絶縁層６（第２の絶縁層）を介して形成された水素化非晶質シリコン層５ｈと電気的に接続されているソースドレイン電極層５ｓ・５ｄ（第３の導電層）より下層に配置するようにボトムゲート型で形成されている。なお、ソースドレイン電極層５ｓ・５ｄは、ａ－ＳｉＴＦＴ素子５のソース電極５ｓとａ－ＳｉＴＦＴ素子５のドレイン電極５ｄとを形成する層である。
　なお、ａ－ＳｉＴＦＴ素子５に備えられた水素化非晶質シリコン層５ｈは、非晶質シリコン層に存在する多数のダングリングボンド（非結合電子）を多量の水素を用いて、水素化処理して得られる層である。
　水素化非晶質シリコン層５ｈ中には、多量の水素が残存するため、製造プロセスの途中または、最終構造として、酸化物ＴＦＴ素子３に備えられた酸化物半導体層３ｈが、上記水素化非晶質シリコン層５ｈと接触して形成されている場合には、水素化非晶質シリコン層５ｈの水素が、酸化物半導体層３ｈに悪影響を及ぼし、酸化物ＴＦＴ素子３の素子特性の劣化を招いてしまう。
　以下、図１８に基づいて、水素化非晶質シリコン層の水素が、酸化物半導体層に悪影響を及ぼす場合について詳しく説明する。
　図１８は、絶縁基板２００に、酸化物半導体層２０１と水素化非晶質シリコン層２０２とが形成される場合において、上記２つの層２０１・２０２が接触する場合の一例を示す図である。
　図１８の（ａ）は、最終構造として、酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触するように、酸化物半導体層２０１上に水素化非晶質シリコン層２０２が形成された場合を示す。
　図１８の（ｂ）は、最終構造としては、酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触しないが、製造プロセスの途中で酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触する場合を示す。
　図１８の（ｂ）に図示されているように、先ず、一つの絶縁基板２００に酸化物半導体層２０１を形成し、その次に、酸化物半導体層２０１と後工程で形成される水素化非晶質シリコン層２０２との分離層２０３を、酸化物半導体層２０１上の一部（後工程で水素化非晶質シリコン層２０２が形成される領域）に形成する。
　その後、酸化物半導体層２０１と分離層２０３とを覆うように、後から水素化処理工程を得て水素化非晶質シリコン層２０２となる非晶質シリコン層を絶縁基板２００の全面に蒸着させる。そして、水素化処理工程を行い、非晶質シリコン層を水素化非晶質シリコン層２０２とし、水素化非晶質シリコン層２０２上に図示してない所定パターンのレジストを形成し、上記レジストをマスクとして水素化非晶質シリコン層２０２をエッチングし、水素化非晶質シリコン層２０２を所定のパターンに形成する。
　以上のように、図１８の（ｂ）に図示されている製造プロセスにおいては、最終構造としては、酸化物半導体層２０１と水素化非晶質シリコン層２０２とは直接接触しないが、製造プロセスの途中で酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触する。
　図１８の（ａ）および図１８の（ｂ）の何れの場合においても、水素化非晶質シリコン層２０２中の水素が、酸化物半導体層２０１に悪影響を及ぼし、上記酸化物ＴＦＴの素子特性の劣化を招いてしまうという問題がある。
　以上のように、図１に示す水素化非晶質シリコン層５ｈ中にも、多量の水素が残存するため、製造工程の途中を含めて、酸化物半導体層３ｈが水素化非晶質シリコン層５ｈと隣接して形成される場合には、水素化非晶質シリコン層５ｈ中の水素が、酸化物半導体層３ｈに悪影響を及ぼし、酸化物半導体層３ｈをチャネル層として有する酸化物ＴＦＴ素子３の素子特性の劣化を招いてしまう。
　図１に図示されている回路基板１に備えられた酸化物ＴＦＴ素子３およびａ－ＳｉＴＦＴ素子５の構成によれば、酸化物ＴＦＴ素子３に備えられた酸化物半導体層３ｈとａ－ＳｉＴＦＴ素子５に備えられた水素化非晶質シリコン層５ｈとの間に、第１のゲート絶縁層４と第２のゲート絶縁層６とゲート電極３ｇおよびゲート電極５ｇの形成層とが存在する構成であるため、製造工程の途中を含めて、水素化非晶質シリコン層５ｈ中の水素が、酸化物半導体層３ｈに及ぼす悪影響を抑制することができる構成となっている。
　したがって、上記構成によれば、一つの絶縁基板２に、比較的に高い移動度を有する酸化物ＴＦＴ素子３と、比較的に高い光に対する感度を有するａ－ＳｉＴＦＴ素子５とを比較的簡素化された製造工程にて形成できるとともに、酸化物半導体層３ｈを備えた酸化物ＴＦＴ素子３の素子特性の劣化を抑制することができる回路基板１を実現することができる。
　また、図１に示す回路基板１には、さらに、ゲート電極３ｇおよびゲート電極５ｇの形成層で形成された容量電極７ａと、容量電極７ａとは平面視において重なるように、ソースドレイン電極層５ｓ・５ｄで形成された容量対向電極７ｂと、第２のゲート絶縁層６とからなる容量素子７が備えられている。
　なお、本実施の形態においては、容量素子７は、ゲート電極３ｇおよびゲート電極５ｇの形成層とソースドレイン電極層５ｓ・５ｄと第２のゲート絶縁層６とで形成しているが、これに限定されることはなく、容量素子は、ゲート電極３ｇおよびゲート電極５ｇの形成層とソースドレイン電極層３ｓ・３ｄと第１のゲート絶縁層４とで形成することもできる。
　上記構成によれば、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７とを備えた回路基板１は、容量素子７を作り込むための別途の製造工程を追加せずに作製することができる。
　以下、回路基板１に備えられた酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７とを光センサ回路として用いる場合について説明する。
　なお、回路基板１に備えられた酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５との組み合わせや酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７との組み合わせは、上記光センサ回路以外にも用いることができるのは勿論である。
　（回路基板の応用例－光センサ回路）
　図２は、回路基板１の一応用例である光センサ回路の回路構成を示す回路図である。
　図示されているように、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７とが、光センサ回路を構成しており、酸化物ＴＦＴ素子３は、光センサ回路のセンサ出力（出力アンプ）の役割を担い、ａ－ＳｉＴＦＴ素子５は、光センサ回路の光センサ素子の役割を担い、容量素子７は、光センサ回路の昇圧用コンデンサの役割を担っている。
　より具体的には、光センサ回路は、センサ出力の役割を担うトランジスタを１つだけ用いた１Ｔ（トランジスタの略）方式の回路として構成されている。酸化物ＴＦＴ素子３は、ソースフォロワトランジスタ（電圧フォロワトランジスタ）として機能する。酸化物ＴＦＴ素子３のドレインＤは、ＡＭＰ電源供給バスラインＶｓｍ（ｍは、上記バスラインの列番号を示す自然数である）に接続され、ソースＳは光センサ出力バスラインＶｏｍに接続されている。
　上記ＡＭＰ電源供給バスラインＶｓｍおよび光センサ出力バスラインＶｏｍは、後述する図４に示すセンサ読出し回路１５に接続され、ＡＭＰ電源供給バスラインＶｓｍには、センサ読出し回路１５から電源電圧ＶＤＤが印加される。
　また、酸化物ＴＦＴ素子３のゲート電極Ｇ（ベース）には、フォトダイオードとして機能するａ－ＳｉＴＦＴ素子５のソースＳが接続されるとともに、昇圧用コンデンサとしての容量素子７の一端が接続されている。
　なお、図１に図示されているように、ａ－ＳｉＴＦＴ素子５のドレイン電極５ｄは、ゲート電極５ｇと短絡されている。すなわち、ａ－ＳｉＴＦＴ素子５は、ダイオード接続の構成を有しており、ソース電極５ｓをカソード、ドレイン電極５ｄをアノードとするフォトダイオードとして機能する。
　さらに、図２に図示されているように、ａ－ＳｉＴＦＴ素子５のドレインＤは、後述する図４に示すセンサ走査信号線駆動回路１４からリセット信号ＲＳＴが送られるフォトダイオードリセット用配線Ｖｒｓｔｎ（ｎは、上記配線の行番号を示す自然数である）に接続され、容量素子７の他端は、光センサ行選択信号ＲＷＳが送られる光センサ行選択用配線Ｖｒｗｎに接続されている。なお、光センサ行選択信号ＲＷＳは、マトリクス状に並んでいる光センサ回路の特定行を選択し、その特定行にある光センサ回路から検出信号を出力させる役割を持っている。
　上記の構成において、酸化物ＴＦＴ素子３は、サイズを大きくせずに高い出力電圧が得られるが、光に対する感度が低いという特性を備えているから、光センサ回路のセンサ出力の役割に適している。
　一方、ａ－ＳｉＴＦＴ素子５は、光に対する感度が高い反面、移動度が低いため出力電圧が低いという特性を備えているから、光センサ回路の光センサ素子の役割に適している。なお、光センサ素子には、紫外光領域、可視光領域および赤外光領域のいずれかの波長帯に対する感度を有していることが求められる。なお、水素化非晶質シリコン層５ｈ（ａ－Ｓｉ：Ｈ）は、５００～６００ｎｍ付近に感度のピークを持つように、ほぼ可視光領域全体にわたる良好な感度を有している。
　したがって、上記構成によれば、そのチャネル層のサイズを大きくせずに高い出力電圧が得られる酸化物ＴＦＴ素子３を光センサ回路の出力アンプとして用いており、光に対して比較的に高い感度を有するａ－ＳｉＴＦＴ素子５を光センサ回路の光センサ素子として用いているので、小型でＳＮ比の高い高性能な光センサ回路を搭載した回路基板１を実現することができる。
　一方、従来のａ－ＳｉＴＦＴ素子５のみを備えた回路基板は、光センサ回路基板として用いることは可能であるが、ａ－ＳｉＴＦＴ素子５の移動度が満足できる程ではないという問題を有する。
　また、従来の酸化物ＴＦＴ素子３のみを備えた回路基板は、移動度という面では満足できるが、光センサ回路基板として用いることはできないという問題を有する。
　また、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とを一つの回路基板に備えようとした場合には、製造工程などで、酸化物ＴＦＴ素子３に備えられた酸化物半導体層が、ａ－ＳｉＴＦＴ素子５に備えられた水素化非晶質シリコン層と隣接して形成されてしまい、上記水素化非晶質シリコン層中の水素が、上記酸化物半導体層に悪影響を及ぼし、酸化物半導体層をチャネル層として有する酸化物ＴＦＴ素子３の素子特性の劣化を招いてしまうという問題がある。
　（回路基板に搭載可能な他のＴＦＴ素子の構造）
　本実施の形態においては、トップゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ－ＳｉＴＦＴ素子５と、容量素子７とが備えられ、酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄは第１の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇとａ－ＳｉＴＦＴ素子５のゲート電極５ｇとは、同一の導電層である第２の導電層で形成され、ａ－ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄは、第３の導電層で形成されている回路基板１を光センサ回路基板として用いた場合を例に挙げて説明しているが、これに限定されることはない。
　図３は、本発明の回路基板に備えられた酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とが取り得る他の構造の一例を示す図である。
　なお、上記第３の導電層は、絶縁基板２に各導電層が積層される厚さ方向（図３の上下方向）において、上記第２の導電層よりも上層に形成されており、上記第１の導電層は、上記第２の導電層よりも下層に形成されている。
　図３の（ａ）は、トップゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ－ＳｉＴＦＴ素子５とが備えられ、酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄは第１の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇとａ－ＳｉＴＦＴ素子５のゲート電極５ｇとは、同一の導電層である第２の導電層で形成され、ａ－ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄは、第３の導電層で形成されている回路基板１を示す。
　このような構成の場合、酸化物ＴＦＴ素子３およびａ－ＳｉＴＦＴ素子５のゲート電極３ｇ・５ｇを共有化することができるので、酸化物ＴＦＴ素子３およびａ－ＳｉＴＦＴ素子５を駆動するために必要な配線の数を減らすことができる。
　また、酸化物ＴＦＴ素子３のサイズとａ－ＳｉＴＦＴ素子５のサイズを同サイズに形成し、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とを平面視において、完全に重なるような構成とすることもできる。
　また、例えば、酸化物ＴＦＴ素子３のサイズをａ－ＳｉＴＦＴ素子５のサイズより小さく形成し、一つのａ－ＳｉＴＦＴ素子５に対して、複数の酸化物ＴＦＴ素子３が、平面視において重なるような構成とすることもできる。
　したがって、絶縁基板２上に形成される酸化物ＴＦＴ素子３、ａ－ＳｉＴＦＴ素子５およびこれらの配線の形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
　図３の（ｂ）は、トップゲート型で形成された酸化物ＴＦＴ素子３と、トップゲート型で形成されたａ－ＳｉＴＦＴ素子５とが備えられ、ａ－ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄは、第１の導電層で形成され、ａ－ＳｉＴＦＴ素子５のゲート電極５ｇと酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄとは、同一の導電層である第２の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇは、第３の導電層で形成されている回路基板１を示す。
　このような構成の場合、例えば、ａ－ＳｉＴＦＴ素子５のゲート電極５ｇと酸化物ＴＦＴ素子３のソース電極３ｓとが、電気的に接続される回路において、ゲート電極５ｇとソース電極３ｓとは、同一の導電層である上記第２の導電層で形成されているため、コンタクトホールを形成することなく、上記第２の導電層をパターニングするのみで、ゲート電極５ｇとソース電極３ｓとを電気的に接続することができる。
　さらに、上記構成によれば、ゲート電極５ｇとソース電極３ｓとを一体化することができるので、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とを平面視において、重なるように配置することができる。
　したがって、絶縁基板２上に形成される酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５との形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
　一方、図３の（ｃ）は、ボトムゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ－ＳｉＴＦＴ素子５とが備えられ、ａ－ＳｉＴＦＴ素子５のゲート電極５ｇは、第１の導電層で形成され、ａ－ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄと酸化物ＴＦＴ素子３のゲート電極３ｇとは、同一の導電層である第２の導電層で形成され、酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄは、第３の導電層で形成されている回路基板１を示す。
　このような構成の場合、例えば、ａ－ＳｉＴＦＴ素子５のドレイン電極５ｄと酸化物ＴＦＴ素子３のゲート電極３ｇとが、電気的に接続される回路において、ドレイン電極５ｄとゲート電極３ｇとは、同一の導電層である上記第２の導電層で形成されているため、コンタクトホールを形成することなく、上記第２の導電層をパターニングするのみで、ドレイン電極５ｄとゲート電極３ｇとを電気的に接続することができる。
　さらに、上記構成によれば、ドレイン電極５ｄとゲート電極３ｇとを一体化することができるので、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とを平面視において、重なるように配置することができる。
　したがって、絶縁基板２上に形成される酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５との形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
　図３の（ｄ）は、トップゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ－ＳｉＴＦＴ素子５とが備えられ、ａ－ＳｉＴＦＴ素子５のゲート電極５ｇは第１の導電層で形成され、ａ－ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄと酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄとは同一の導電層である第２の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇは、第３の導電層で形成されている回路基板１を示す。
　図３の（ｄ）においては、絶縁基板２上に設けられたＴＦＴ素子３・５に備えられた半導体層の材質が異なる場合を示しているが、上記半導体層が同一層で形成されていてもよく、上記構成によれば、ＴＦＴ素子３およびＴＦＴ素子５のソースドレイン電極３ｓ・３ｄ・５ｓ・５ｄを共有化することができるので、ＴＦＴ素子３およびＴＦＴ素子５を駆動するために必要な配線の数を減らすことができる。
　また、ＴＦＴ素子３およびＴＦＴ素子５のソースドレイン電極３ｓ・３ｄ・５ｓ・５ｄを共有化することで、ＴＦＴ素子３とＴＦＴ素子５とを平面視において、一部が重なるような構成とすることもできる。
　したがって、絶縁基板２上におけるＴＦＴ素子３・５および配線の形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
　また、図３の（ｄ）に図示されているように、ＴＦＴ素子３の酸化物半導体層３ｈの上層には、ゲート電極３ｇが、ＴＦＴ素子５の水素化非晶質シリコン層５ｈの下層にはゲート電極５ｇが形成されており、図示はしてないが、ゲート電極５ｇと同一層で形成される遮光膜をＴＦＴ素子３の下部に、ゲート電極３ｇと同一層で形成される遮光膜をＴＦＴ素子５の上部にそれぞれ設けることができる。
　したがって、上記構成によれば、回路基板１の上下両方向からの光が半導体層３ｈ・５ｈに入射されないように、ゲート電極３ｇ・５ｇ、および図３の（ｄ）には図示していない遮光膜を用いて遮光することができる構成となっている。
　なお、上記それぞれの遮光膜は、遮光目的として形成されるため、ゲート電極３ｇ・５ｇと電気的に接続されてなくてもよい。
　回路基板を、例えば、液晶表示装置のアクティブマトリクス基板として用いた場合には、従来においては、一般的に、上記アクティブマトリクス基板と対向配置される対向基板側に設けられたブラックマトリクスを用いて、上記半導体層に入射される光を遮光していたため、上記両基板の貼り合わせずれをカバーできるように、大きなマージンが必要であり、その分、液晶表示装置の開口率が下がるようになっていた。
　一方、上述したようなゲート電極３ｇ・５ｇおよび上記遮光層を用いて遮光する構成によれば、フォトレジスト工程と同じ精度で位置合わせが可能となるため、従来のように大きなマージンが不要となり、その分、液晶表示装置の開口率を上げることができる。
　また、上記構成によれば、上記半導体層に対して、より近い箇所で遮光を行うことができる構成であるため、斜め光の遮光にも優れている。
　なお、図３に示した回路基板１に搭載可能な他のＴＦＴ素子の構造は、一例に過ぎず、この他の構造も取り得るのは勿論である。また、図３においては、ＴＦＴ素子として、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５とを例に挙げて説明しているが、これに限定されず、他の半導体層を備えたＴＦＴ素子であってもよく、回路基板１に備えられた複数のＴＦＴ素子の半導体層が同一層によって形成された場合であってもよい。
　〔実施の形態２〕
　次に、図４～図７に基づいて、本発明の第２の実施形態について説明する。本実施の形態は、表示領域Ｒ１が備えられたＴＦＴ基板１１（アクティブマトリクス基板）に関し、表示領域Ｒ１にはマトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として酸化物画素ＴＦＴ素子８（第１のＴＦＴ素子）が設けられており、さらに、上記複数の画素の少なくとも一部の画素には、酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７とからなる光センサ回路が設けられている点において実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　（光センサ回路を備えた表示装置の構成）
　本実施の形態においては、表示装置の一例として、ＴＦＴ基板１１を備えた液晶表示装置を例に挙げて説明をするが、これに限定されることはない。
　図４は、ＴＦＴ基板１１の概略構成を示すブロック図である。
　図５は、ＴＦＴ基板１１の表示領域Ｒ１における１画素の回路構成を示す回路図である。
　図４に図示されているように、ＴＦＴ基板１１には、表示領域Ｒ１が備えられており、表示領域Ｒ１には、マトリクス状に配された複数の画素が備えられている。
　そして、図５に示すように各画素の下部には、実施の形態１で既に説明した酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７とからなる光センサ回路が設けられており、各画素における上記光センサ回路が設けられている領域の上部には、ゲート配線Ｇｎおよびソース配線Ｓｍが交差するように形成されている。
　ゲート配線Ｇｎとソース配線Ｓｍとの交差位置には上記各画素のオンオフを制御するスイッチング素子としての酸化物画素ＴＦＴ素子８と、酸化物画素ＴＦＴ素子８のドレイン電極に電気的に接続された補助容量（補助容量素子）１８および液晶容量１９を形成する画素電極とが形成されている。なお、上記各画素の補助容量１８は、補助容量線Ｃｓｎに接続されている。
　ＴＦＴ基板１１の表示領域Ｒ１には、図５に示すような回路構成を有する各画素がマトリクス状に全面に配置されており、例えば、隣接した３つの画素をフルカラー表示に対応したＲ（赤），Ｇ（緑），Ｂ（青）の表示に割り当てることができる。
　なお、本実施の形態においては、光センサ回路は、全ての画素に設けているが、特定の色（例えば、青色）を表示する画素毎に設けてもよいし、複数の画素に跨って設けられてもよく、上記光センサ回路の数は、光検出のために求められる解像度との兼ね合いにより、決めればよい。
　なお、本実施の形態においては、ソース配線Ｓｍと上述したＡＭＰ電源供給バスラインＶｓｍと上述した光センサ出力バスラインＶｏｍとは、全て別途に設けているが、各画素における開口率を向上させるため、必要に応じて、ソース配線Ｓｍと上記ＡＭＰ電源供給バスラインＶｓｍとを共通化し、ソース配線Ｓｍに隣り合うソース配線Ｓｍ＋１と上記光センサ出力バスラインＶｏｍ＋１とを共通化してもよい。
　また、図４に図示されているように、ＴＦＴ基板１１における表示領域Ｒ１の周辺領域には、表示用走査信号線駆動回路１２、表示用映像信号線駆動回路１３、センサ走査信号線駆動回路１４、センサ読出し回路１５、センシング画像処理部１６、および電源回路１７が備えられている。
　なお、ＴＦＴ基板１１の上記周辺領域に設けられる各駆動回路の回路素子の少なくとも一部は、上記表示領域Ｒ１に設けられる各素子の形成とともに、モノリシックに形成してもよい。
　本実施の形態においては、表示用走査信号線駆動回路１２、表示用映像信号線駆動回路１３、センサ走査信号線駆動回路１４およびセンサ読出し回路１５は、上記表示領域Ｒ１に設けられる各素子の形成とともに、モノリシックに形成し、センシング画像処理部１６と電源回路１７とは、ＴＦＴ基板１１に外付けで実装したが、これに限定されることはない。
　なお、「モノリシックに形成」とは、物理的プロセスおよび化学的プロセスの少なくとも一方により、絶縁基板２上に直接に回路素子が形成されることを意味し、半導体回路がモジュールとしてガラス基板に実装されることを含まない。
　また、図示はしてないが、ＴＦＴ基板１１を備えた液晶表示装置が、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードの液晶表示装置である場合、対向基板には、共通電極およびＲ（赤），Ｇ（緑），Ｂ（青）のカラーフィルタが設けられている。なお、本発明は、液晶モードの制約を受けないため、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モードにも適用でき、さらに、共通電極がＴＦＴ基板１１側に設けられた横電界印加方式とも呼ばれるＩＰＳ（Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モードにも適用できる。
　表示用走査信号線駆動回路１２は、ゲート配線Ｇｎを用いて、表示領域Ｒ１にマトリクス状に配された複数の画素を１行ずつ選択的に走査する走査信号を生成する。表示用映像信号線駆動回路１３は、ソース配線Ｓｍを用いて、上記各画素に映像信号を供給する。
　センサ走査信号線駆動回路１４は、表示領域Ｒ１にマトリクス状に配された複数の画素の各画素毎に設けられた酸化物ＴＦＴ素子３とａ－ＳｉＴＦＴ素子５と容量素子７とからなる光センサ回路を１行ずつ選択して駆動し、センサ読出し回路１５は、上記ＡＭＰ電源供給バスラインＶｓｍを用いて、上記光センサ回路に一定電位の上記電源電圧ＶＤＤを供給するとともに、上記光センサ出力バスラインＶｏｍを用いて、光検出信号を上記光センサ回路から読み出す。
　センシング画像処理部１６は、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）およびＰＣ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｃｏｎｔｒｏｌｅｒ）などによって構成され、メモリされた画像処理プログラムに従って、上記光センサ回路が出力した光検出信号から、原稿のスキャン画像、あるいは上記液晶表示装置の表示領域Ｒ１に対する指またはポインティングペンの位置などの情報を生成する。
　また、電源回路１７は、各回路１２～１６へ、それぞれ必要な電源電圧を供給する。
　なお、上記液晶表示装置の構成は、上述した構成に限定されることはなく、センサ走査信号線駆動回路１４またはセンサ読出し回路１５は、他の回路、具体的には表示用走査信号線駆動回路１２または表示用映像信号線駆動回路１３等に、機能として含まれていてもよく、センサ読出し回路１５が、センシング画像処理部１６の機能に含まれていても構わない。
　（各画素毎に備えられたスイッチング素子として第１のＴＦＴ素子の構成）
　図６は、ＴＦＴ基板１１の各画素毎に備えられたスイッチング素子としての酸化物画素ＴＦＴ素子８の構成を示す断面図である。
　図示されているように、ＴＦＴ基板１１の各画素毎に備えられたスイッチング素子としての酸化物画素ＴＦＴ素子８は、酸化物半導体層８ｈ上に第１のゲート絶縁層４を介して形成されたゲート電極８ｇが、酸化物半導体層８ｈと電気的に接続されているソースドレイン電極層８ｓ・８ｄより上層に配置するようにトップゲート型で形成されている。
　また、酸化物画素ＴＦＴ素子８に備えられた酸化物半導体層８ｈは、上述した酸化物ＴＦＴ素子３に備えられた酸化物半導体層３ｈと同一層であり、ゲート電極８ｇはゲート電極３ｇと、ソースドレイン電極層８ｓ・８ｄは、ソースドレイン電極層３ｓ・３ｄとそれぞれ同一層である。
　さらには、酸化物画素ＴＦＴ素子８のドレイン電極８ｄに電気的に接続された補助容量１８が形成されている。
　補助容量１８は、ゲート電極５ｇ・８ｇと同一層で形成された補助容量電極１８ａと、第２のゲート絶縁層６と、補助容量電極１８ａと平面視において重なるように形成された補助容量対向電極１８ｂとで構成されている。なお、補助容量対向電極１８ｂは、ソースドレイン電極層５ｓ・５ｄと同一層で形成され、第１のゲート絶縁層４および第２のゲート絶縁層６に形成されたコンタクトホールを介して酸化物画素ＴＦＴ素子８のドレイン電極８ｄに電気的に接続されている。
　また、補助容量対向電極１８ｂ上には、パッシベーション膜２０が形成されており、パッシベーション膜２０上には、画素電極２１が形成されており、画素電極２１と補助容量対向電極１８ｂとは、パッシベーション膜２０に形成されたコンタクトホールを介して電気的に接続されている。
　なお、本実施の形態においては、補助容量１８の補助容量対向電極１８ｂをソースドレイン電極層５ｓ・５ｄと同一層で形成しているが、ソースドレイン電極層８ｓ・８ｄと同一層で形成することもでき、この場合には、補助容量電極１８ａと補助容量対向電極１８ｂとの間には、第１のゲート絶縁層４が挟持され、補助容量１８を構成する。さらには、補助容量１８の補助容量対向電極１８ｂは、画素電極２１と同一層で形成することもできる。
　上記構成によれば、上記各画素には、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層８ｈをチャネル層として備えている酸化物画素ＴＦＴ素子８が形成されている構成となっている。
　したがって、上記各画素に備えられた酸化物画素ＴＦＴ素子８のサイズを小さく形成できるので、上記各画素において、光を透過できる領域の比を示す開口率の高いＴＦＴ基板１１を実現することができる。
　また、上記構成によれば、上記光センサ回路にもチャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層３ｈをチャネル層として備えている酸化物ＴＦＴ素子３を備えているので、上記光センサ回路が備えられた画素における光センサ回路の占有面積を小さくすることができ、開口率の高いＴＦＴ基板１１を実現することができる。
　このような高い開口率を有するＴＦＴ基板１１を用いて、例えば、バックライトを備えた液晶表示装置を作製した場合、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。
　また、このようなＴＦＴ基板１１を用いることにより、光センサ機能を備えた液晶表示装置、すなわち、タッチパネル（エリアセンサ）機能を備えたタッチパネル一体型の液晶表示装置を実現することができる。
　さらに、ＴＦＴ基板１１の各画素には各画素に印加された電圧をフレーム周期間、減衰なく保持するための補助容量１８が備えられており、補助容量１８は、酸化物ＴＦＴ素子３、ａ－ＳｉＴＦＴ素子５、容量素子７および酸化物画素ＴＦＴ素子８の製造工程と同一の製造工程によって形成される。
　したがって、補助容量１８を備えたＴＦＴ基板１１を、補助容量１８を作り込むための別途の製造工程を追加せずに作製することができる。
　また、ＴＦＴ基板１１の表示領域Ｒ１の周辺領域に、表示領域Ｒ１に設けられる各素子の形成とともに、モノリシックに形成した表示用走査信号線駆動回路１２、表示用映像信号線駆動回路１３、センサ走査信号線駆動回路１４およびセンサ読出し回路１５に備えられるＴＦＴ素子も、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層３ｈ・８ｈをチャネル層として備えている酸化物ＴＦＴ素子３・８で形成することが好ましい。
　上記構成によれば、ＴＦＴ基板１１の表示領域Ｒ１の周辺領域における上記各回路１２～１５の形成領域を小さくすることができるので、額縁領域が縮小されたＴＦＴ基板１１を実現することができる。
　（ＴＦＴ基板の製造方法）
　以下、図７に基づいて、ＴＦＴ基板１１の製造方法について、簡素化のためのポイントを中心に据えて、以下に説明する。
　図７は、ＴＦＴ基板１１の製造工程を順番に示す工程図である。
　なお、図７においては、酸化物画素ＴＦＴ素子８と同一の材料および同一の製造工程で同時に形成される酸化物ＴＦＴ素子３と、補助容量１８と同一の材料および同一の製造工程で同時に形成される容量素子７とは、図示を省略する。
　図７の（ａ）に示すように、絶縁基板２上に、ソースドレイン電極層８ｓ・８ｄを形成した後、所定の形状にパターニングし、酸化物画素ＴＦＴ素子８のソース電極８ｓとドレイン電極８ｄとを形成した（工程Ａ）。
　次に、図７の（ｂ）に示すように、酸化物画素ＴＦＴ素子８のチャネル層となる酸化物半導体層８ｈを全面に成膜した後、所定の形状にパターニングし、ソース電極８ｓおよびドレイン電極８ｄと電気的に接続された酸化物半導体層８ｈを形成した（工程Ｂ）。
　そして、図７の（ｃ）に示すように、第１のゲート絶縁層４を全面に成膜した（工程Ｃ）。第１のゲート絶縁層４としては、例えば、ＳｉＯ２やＳｉＮｘなどを用いることができるがこれらに限定されることはない。また、必要に応じて、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などの第１のゲート絶縁層４の平坦化工程を行ってもよい。
　次に、図７の（ｄ）に示すように、酸化物画素ＴＦＴ素子８のゲート電極８ｇと補助容量１８の補助容量電極１８ａとａ－ＳｉＴＦＴ素子５のゲート電極５ｇとを、同一の導電層を用いて所定のパターンに形成した（工程Ｄ）。
　次に、図７の（ｅ）に示すように、第２のゲート絶縁層６を全面に成膜した（工程Ｅ）。第２のゲート絶縁層４としては、例えば、ＳｉＯ２やＳｉＮｘなどを用いることができるがこれらに限定されることはない。また、必要に応じて、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などの第２のゲート絶縁層６の平坦化工程を行ってもよい。
　そして、図７の（ｆ）に示すように、非晶質シリコン層を全面に成膜した後、水素化処理を行い水素化非晶質シリコン層５ｈとし、水素化非晶質シリコン層５ｈをゲート電極５ｇと平面視において重なるように所定の形状にパターニングした（工程Ｆ）。
　それから、図７の（ｇ）に示すように、コンタクトホールＣＨ１・ＣＨ２を形成するため、第１のゲート絶縁層４および第２のゲート絶縁層６をエッチングした（工程Ｇ）。
　次に、図７の（ｈ）に示すように、ソースドレイン電極層５ｓ・５ｄを形成した後、所定の形状にパターニングし、ａ－ＳｉＴＦＴ素子５のソース電極５ｓおよびドレイン電極５ｄとともに、補助容量１８の補助容量対向電極１８ｂを形成した（工程Ｈ）。なお、ａ－ＳｉＴＦＴ素子５のソース電極５ｓおよびドレイン電極５ｄは、水素化非晶質シリコン層５ｈと電気的に接続されるように形成されている。
　また、上記工程Ｈにおいて、補助容量対向電極１８ｂは、コンタクトホールＣＨ１を介して、酸化物画素ＴＦＴ素子８のドレイン電極８ｄと電気的に接続されており、ａ－ＳｉＴＦＴ素子５のドレイン電極５ｄは、コンタクトホールＣＨ２を介して、ａ－ＳｉＴＦＴ素子５のゲート電極５ｇと電気的に接続されている。
　次に、図７の（ｉ）に示すように、パッシベーション膜２０を全面に成膜した（工程Ｉ）。パッシベーション膜２０としては、例えば、ＳｉＯ２やＳｉＮｘなど無機膜を用いることもできるが、アクリル樹脂を主成分とするパターニングが可能な感光性有機絶縁膜を用いることもできる。さらには、有機・無機ハイブリッド膜などを用いることができるが、これらに限定されるわけではない。なお、本実施の形態においては、パッシベーション膜２０として無機膜を用いた。
　そして、図７の（ｊ）に示すように、コンタクトホールＣＨ３を形成するため、パッシベーション膜２０をエッチングした（工程Ｊ）。なお、パッシベーション膜２０として感光性有機絶縁膜を用いた場合には、露光・現像によるパターニングが可能であるため、コンタクトホールＣＨ３を形成するための上記工程Ｊは省略できる。
　最後に、図７の（ｋ）に示すように、画素電極層を形成した後、所定の形状にパターニングし、画素電極２１を形成した（工程Ｋ）。なお、画素電極２１は、コンタクトホールＣＨ３を介して、酸化物画素ＴＦＴ素子８のドレイン電極８ｄと電気的に接続された補助容量対向電極１８ｂと電気的に接続されている。画素電極２１としては、透過型液晶表示装置の場合には、ＩＴＯやＩＺＯなどを用いることができ、半透過型または反射型液晶表示装置の場合には、Ａｌなどを用いることができる。
　上述したＴＦＴ基板１１の製造方法によれば、製造工程の途中を含めて、酸化物半導体層３ｈ・８ｈと、水素化非晶質シリコン層５ｈとは、一切接触しないようになっている。
　すなわち、水素化非晶質シリコン層５ｈと酸化物半導体層３ｈ・８ｈとの間には、製造工程の途中を含めて、常に、第１のゲート絶縁層４、第２のゲート絶縁層６およびゲート電極層３ｇ・８ｇが存在するようになっているので、水素化非晶質シリコン層５ｈ中の水素が、酸化物半導体層３ｈ・８ｈに及ぼす悪影響を抑制することができるようになっている。
　したがって、上記製造方法によれば、酸化物半導体層３ｈ・８ｈをチャネル層として備えた酸化物ＴＦＴ素子３および酸化物画素ＴＦＴ素子８の素子特性の劣化を抑制することができる。
　〔実施の形態３〕
　次に、図８～図１０に基づいて、本発明の第３の実施形態について説明する。本実施の形態は、光センサ素子の役割を担う水素化非晶質シリコン層５ｈをチャネル層として備えたａ－ＳｉＴＦＴ素子５ａと、各画素毎に備えられたスイッチング素子の役割を担う酸化物半導体層８ｈをチャネル層として備えた酸化物画素ＴＦＴ素子８ａとのゲート電極が共有化されているとともに、画素電極２１と電気的に接続されている酸化物画素ＴＦＴ素子８ａとに備えられた酸化物半導体層８ｈおよびソースドレイン電極層８ｓ・８ｄは、光センサ回路を構成するａ－ＳｉＴＦＴ素子５ａに備えられた水素化非晶質シリコン層５ｈおよび上記ソースドレイン電極層５ｓ・５ｄと、平面視において少なくとも一部が重なるように形成されている点において実施の形態２とは異なっており、その他の構成については実施の形態２において説明したとおりである。説明の便宜上、上記の実施の形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図８は、本実施の形態のＴＦＴ基板の１画素の回路構成を示す回路図である。
　図示されているように、本実施の形態においては、各画素毎に備えられたスイッチング素子としての酸化物画素ＴＦＴ素子８ａの駆動タイミングと、光センサ素子としてのａ－ＳｉＴＦＴ素子５ａの駆動タイミングとを一致させることで、酸化物画素ＴＦＴ素子８ａを駆動させる信号が供給されるゲート配線Ｇｎと、ａ－ＳｉＴＦＴ素子５ａを駆動させる信号が供給されるフォトダイオードリセット用配線Ｖｒｓｔｎとが共通化され１本化されている構成である。
　すなわち、センサ走査信号線駆動回路１４からフォトダイオードリセット用配線Ｖｒｓｔｎを介して供給されるリセット信号ＲＳＴのハイレベルのタイミングと、表示用走査信号線駆動回路１２からゲート配線Ｇｎを介して供給される走査信号のハイレベルのタイミングとは、一致するように設定されている構成である。
　したがって、上記構成によれば、１本化されている配線Ｖｒｓｔｎ／Ｇｎに供給される一つの信号で酸化物画素ＴＦＴ素子８ａとａ－ＳｉＴＦＴ素子５ａとを駆動できる。
　図９は、本実施の形態のＴＦＴ基板の各画素毎に備えられた光センサ素子としてのａ－ＳｉＴＦＴ素子５ａと、スイッチング素子としての酸化物画素ＴＦＴ素子８ａと、補助容量１８との構成を示す断面図である。
　図示されているように、本実施の形態のＴＦＴ基板においては、光センサ素子の役割を担う水素化非晶質シリコン層５ｈをチャネル層として備えたａ－ＳｉＴＦＴ素子５ａは、ボトムゲート型で形成されており、一方、各画素毎に備えられたスイッチング素子の役割を担う酸化物半導体層８ｈをチャネル層として備えた酸化物画素ＴＦＴ素子８ａは、トップゲート型で形成されており、ａ－ＳｉＴＦＴ素子５ａのゲート電極５ｇと酸化物画素ＴＦＴ素子８ａのゲート電極８ｇとは、共有化されて一つのゲート電極５ｇ・８ｇで形成されている構成である。ゲート電極５ｇ・８ｇは、上述した１本化されている配線Ｖｒｓｔｎ／Ｇｎと、同一層によって形成され、電気的に接続されている。
　また、画素電極２１と電気的に接続されている酸化物画素ＴＦＴ素子８ａに備えられた酸化物半導体層８ｈおよびソースドレイン電極層８ｓ・８ｄは、光センサ回路を構成するａ－ＳｉＴＦＴ素子５ａに備えられた水素化非晶質シリコン層５ｈおよび上記ソースドレイン電極層５ｓ・５ｄと、平面視において重なるように形成されている。
　図１０の（ａ）は、実施の形態２のＴＦＴ基板１１における開口部の平面図を示し、図１０の（ｂ）は、本実施の形態のＴＦＴ基板１１ａにおける開口部の平面図を示す。
　図１０の（ａ）に図示されているように、実施の形態２のＴＦＴ基板１１においては、酸化物画素ＴＦＴ素子８とａ－ＳｉＴＦＴ素子５とは、平面視において重なるように形成されてないため、１画素内において、酸化物画素ＴＦＴ素子８とａ－ＳｉＴＦＴ素子５とは、それぞれ別途の領域を占めるように形成されている。
　一方、図１０の（ｂ）に図示されているように、本実施の形態のＴＦＴ基板１１ａにおいては、酸化物画素ＴＦＴ素子８ａとａ－ＳｉＴＦＴ素子５ａとは、平面視において重なるように形成されているため、１画素内において、ａ－ＳｉＴＦＴ素子５ａの下部に形成される酸化物画素ＴＦＴ素子８ａの形成面積分、画素電極２１の形成面積を広げることができる。さらに、上記構成によれば、ゲート配線Ｇｎと、フォトダイオードリセット用配線Ｖｒｓｔｎとが共通化され１本化されているので、上記配線が別途に設けられた図１０の（ａ）に示す構成に比べると、１画素内において、配線の形成面積を小さくすることができる。
　したがって、本実施の形態のＴＦＴ基板１１ａにおいては、配線や素子の形成面積を縮小化させることによって、開口率の高いＴＦＴ基板１１ａを実現させている。
　なお、本実施の形態においては、上記光センサ回路を構成するａ－ＳｉＴＦＴ素子５ａと上記各画素のオンオフを制御するスイッチング素子として設けられた酸化物画素ＴＦＴ素子８ａとが、平面視において重なるように形成され、上記ａ－ＳｉＴＦＴ素子５ａと上記光センサ回路を構成する酸化物ＴＦＴ素子とは、平面視において、重ならないように形成されている場合を例に挙げたが、これに限定されることはなく、例えば、上記光センサ回路を構成するａ－ＳｉＴＦＴ素子５ａと酸化物ＴＦＴ素子とを平面視において重なるように形成し、上記光センサ回路を構成するａ－ＳｉＴＦＴ素子５ａと上記各画素のオンオフを制御するスイッチング素子として設けられた酸化物画素ＴＦＴ素子８ａとは、平面視においては重ならないように形成することもできる。
　〔実施の形態４〕
　次に、図１１～図１６に基づいて、本発明の第４の実施形態について説明する。本実施の形態は、水素化非晶質シリコン層５ｈをチャネル層として備えたａ－ＳｉＴＦＴ素子５を備えた保護回路を有する液晶表示装置について記載されている点において実施の形態１～３とは異なっており、その他の構成については実施の形態１～３において説明したとおりである。説明の便宜上、上記の実施の形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　（表示装置の構成）
　図１１は、保護回路が備えられた本実施形態のＴＦＴ基板１１ｂの概略的構成を示すブロック図である。ＴＦＴ基板１１ｂは、表示領域Ｒ１（表示領域Ｒ１には、光センサ回路は形成されてないものとする）と、表示用走査信号線駆動回路２３と、表示用映像信号線駆動回路２４と、各駆動回路２３・２４に必要な電源電圧を供給する電源回路２５とを備えている。なお、ＴＦＴ基板１１ｂの構成は、図１１に示す一構成例に限定されることはない。
　ＴＦＴ基板１１ｂにおける上記表示領域Ｒ１の周辺領域には、表示領域Ｒ１に形成されている画素電極（未図示）と電気的に接続されている酸化物画素ＴＦＴ素子（未図示）を外来ノイズなどから保護するための保護回路が備えられており、上記保護回路には、水素化非晶質シリコン層をチャネル層として備えたａ－ＳｉＴＦＴ素子（未図示）が備えられている。
　図１２は、図１１に図示した領域Ｓａ内に作り込まれた保護回路２６および表示領域Ｒ１内に形成された画素回路２８の回路構成を示す回路図である。
　本実施形態のＴＦＴ基板１１ｂには、例えば、画素回路２８の画素駆動用ＴＦＴ素子２９（酸化物画素ＴＦＴ素子）を回路的に保護する保護回路２６が備えられており、保護回路２６には、例えば、ダイオード２７として機能するＴＦＴ素子（ａ－ＳｉＴＦＴ素子）が備えられている構成である。画素駆動用ＴＦＴ２９（酸化物画素ＴＦＴ素子）は、酸化物ＴＦＴからなり、ＴＦＴ素子（ａ－ＳｉＴＦＴ素子）は、ａ－ＳｉＴＦＴからなる。
　すなわち、高抵抗が必要な素子（例：保護素子）にはａ－ＳｉＴＦＴを用い、低抵抗（高移動度）が好ましい素子（例：画素駆動用ＴＦＴ素子）には酸化物半導体を用いている。
　より具体的には、図１２に示すように、保護回路２６は、順方向が互いに逆向きのダイオード２７を並列に接続して構成した双方向ダイオードであり、全てのゲート配線Ｇｎに対し１つずつ設けられている。このような保護回路２６は、ダイオードショートリングとも呼ばれている。保護回路２６の一端は、ゲート配線Ｇｎに接続され、他端は、例えば接地線ＧＮＤに接続されている。
　これにより、静電気等による過大な電圧がゲート配線Ｇｎに印加されたとしても、ゲート配線Ｇｎと接地線ＧＮＤとの間に、速やかに放電パスを形成することができるので、画素回路２８を構成する画素駆動用ＴＦＴ素子２９などを過大な電圧から保護することができる。しかも、双方向ダイオードは、正負両極性の過大な電圧に対応することができる。
　また、図１３に示すように、保護回路２６を、互いに隣り合うゲート配線Ｇｎとゲート配線Ｇｎ＋１とを接続するように設けることもできる。この場合には、１つのゲート配線Ｇｎに印加された過大な電圧を、他のゲート配線に分散させることができるので、同様に、画素回路２８を保護することができる。
　（保護回路のＴＦＴをａ－ＳｉＴＦＴとする意義）
　上述のように、保護回路２６のダイオード２７として機能するＴＦＴをａ－ＳｉＴＦＴとしている。これは、保護回路２６の占有面積を小さくし、ＴＦＴ基板１１ｂの額縁サイズを小さくするのに有効である。
　酸化物ＴＦＴは、ａ－ＳｉＴＦＴに比べてオン抵抗が１桁小さいという特性を持っている。このため、図１２の保護回路２６に酸化物ＴＦＴを用いた場合には、ゲート配線Ｇｎから接地線ＧＮＤ間で、電流のリークが発生するおそれがあり、図１３の保護回路２６に酸化物ＴＦＴを用いた場合には、隣り合うゲート配線間で、電流のリークが発生するおそれがある。
　したがって、保護回路２６のダイオード２７として酸化物ＴＦＴを用いようとすると、図１５に示すように、酸化物ＴＦＴのチャネル長（Ｌ長）を大きくし、それによって酸化物ＴＦＴの上記オン抵抗を大きくすることが必要になる。このため、酸化物ＴＦＴのサイズが大きくならざるを得ないので、ＴＦＴ基板１１ｂの狭額縁化に支障を来たす。
　なお、ＴＦＴ基板１１ｂの狭額縁化を優先して、保護回路２６を設けない場合には、画素回路２８で絶縁破壊などが発生し、ＴＦＴ基板１１ｂの製造の歩留まりが低下する。
　本実施の形態においては、ＴＦＴ基板１１ｂの各画素のスイッチング素子や、あるいは、このスイッチング素子と同一の絶縁基板上にモノリシックに形成された表示用走査信号線駆動回路２３、表示用映像信号線駆動回路２４に含まれるトランジスタ素子のように、主たる動作を行うトランジスタ素子を、酸化物ＴＦＴとしたので、応答性または駆動能力を高くすることができる。
　また、保護回路２６を構成するトランジスタ素子をａ－ＳｉＴＦＴとしたので、ＴＦＴ基板１１ｂの狭額縁化を図ることができ、表示装置の小型化に寄与する。
　なお、保護回路２６は、前掲の特許文献３に開示されているように、ソース配線Ｓｍに設けることもでき、図１２および図１３の形態に限定されない。
　（双方向ダイオードの平面構造）
　図１４は、保護回路２６を構成する双方向ダイオードをＴＦＴの回路記号を用いて示す回路図である。図１４に示すように、ドレインとゲートとを短絡させた２つのＴＦＴ２６ａ，２６ｂのうち、ＴＦＴ２６ａのゲートをゲート配線Ｇｎに接続し、ＴＦＴ２６ｂのゲートを隣りのゲート配線Ｇｎ＋１に接続し、さらに、各々のソースを相手のゲートに接続している。
　図１５は、保護回路２６およびＴＦＴの模式的な平面図である。図１５に示すように、ＴＦＴ２６ａにおいて、ゲート配線Ｇｎからゲート電極３２ａが張り出し、ゲート電極３２ａの上方に設けられたａ－Ｓｉ半導体のチャネル層３３ａ上で、ソース電極３４ａとドレイン電極３５ａとが、間隔を空けて対向している。
　ドレイン電極３５ａは、コンタクトホール３６ａを介して、ゲート電極３２ａに接続されている。ソース電極３４ａは、コンタクトホール３６ｂを介して、ＴＦＴ２６ｂのゲート電極３２ｂに接続されている。
　ＴＦＴ２６ｂにおいても同様に、ゲート配線Ｇｎ＋１からゲート電極３２ｂが張り出し、ゲート電極３２ｂの上方に設けられたａ－Ｓｉ半導体のチャネル層３３ｂ上で、ソース電極３４ｂとドレイン電極３５ｂとが、間隔を空けて対向している。
　上記ドレイン電極３５ｂは、コンタクトホール３７ｂを介して、ゲート電極３２ｂに接続されている。ソース電極３４ｂは、コンタクトホール３７ａを介して、ＴＦＴ２６ａのゲート電極３２ａに接続されている。
　チャネル層３３ａおよびチャネル層３３ｂを、いずれもａ－Ｓｉ半導体によって形成しているので、図１５に示すチャネル幅（Ｗ長）を酸化物ＴＦＴの場合と同じにし、チャネル長（Ｌ長）を酸化物ＴＦＴの場合より短くしても、必要なオン抵抗を得ることができる。
　（双方向ダイオードの断面構造）
　図１６は、図１５に示すＡ－Ａ’線に沿う、保護回路２６の模式的な断面図である。図１６に示すように、ＴＦＴ２６ａおよび２６ｂは、同一の絶縁基板２上に形成され、パッシベーション膜２０によって被覆され保護されている。
　ＴＦＴ２６ａおよび２６ｂは、絶縁基板２上にゲート電極３２ａおよび３２ｂが形成され、ゲート電極３２ａおよび３２ｂを第１のゲート絶縁層４が被覆している。ゲート電極３２ａおよび３２ｂのそれぞれの上方位置において、第１のゲート絶縁層４上に、第２のゲート絶縁層６に相当する第２のゲート絶縁膜６ａおよび６ｂが積層されている。
　さらに、第２のゲート絶縁膜６ａおよび６ｂのそれぞれの上に、ａ－Ｓｉ半導体のチャネル層３３ａおよび３３ｂが積層されている。チャネル層３３ａおよび３３ｂの上には、ギャップを設けた導電層３８ａおよび３８ｂが積層され、導電層３８ａ上には、間隔を空けて対向したソース電極３４ａおよびドレイン電極３５ａが形成され、導電層３８ｂ上には、間隔を空けて対向したソース電極３４ｂおよびドレイン電極３５ｂが形成されている。
　ソース電極３４ａは、ＴＦＴ２６ｂのゲート電極３２ｂ上に延び出し、コンタクトホール３６ｂを介してゲート電極３２ｂに接続されている。
　ドレイン電極３５ａは、コンタクトホール３６ａを介して、自らのゲート電極３２ａに接続されている。
　一方、ソース電極３４ｂは、ＴＦＴ２６ａのゲート電極３２ａ上に延び出し、コンタクトホール３７ａを介してゲート電極３２ａに接続されている。
　ドレイン電極３５ｂは、コンタクトホール３７ｂを介して、自らのゲート電極３２ｂに接続されている。
　本発明の回路基板において、上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極は、上記第２の導電層で形成されていることが好ましい。
　上記構成によれば、上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極を共有化することができるので、上記第１のトランジスタ素子および上記第２のトランジスタ素子を駆動するために必要な配線の数を減らすことができる。
　また、上記第１のトランジスタ素子のサイズと上記第２のトランジスタ素子のサイズを同サイズに形成し、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、完全に重なるような構成とすることもできる。
　したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
　本発明の回路基板において、上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極は、上記第２の導電層で形成されていることが好ましい。
　上記構成によれば、上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極を共有化することができるので、上記第１のトランジスタ素子および上記第２のトランジスタ素子を駆動するために必要な配線の数を減らすことができる。
　また、上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極を共有化することで、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、一部が重なるような構成とすることもできる。
　したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
　さらに上記構成によれば、上記第１のトランジスタ素子に備えられた第１の半導体層の上層または下層の一方には、上記第１の導電層でゲート電極を形成することができ、上記第１の半導体層の上層または下層の他方には、上記第３の導電層で遮光膜を形成することができる。
　同様に、上記第２のトランジスタ素子に備えられた第２の半導体層の上層または下層の一方には、上記第３の導電層でゲート電極を形成することができ、上記第２の半導体層の上層または下層の他方には、上記第１の導電層で遮光膜を形成することができる。
　すなわち、上記第１のトランジスタ素子のゲート電極と上記第１のトランジスタ素子の遮光層とは、上記第１の半導体層の対向する両面を覆うように上記第１の半導体層の上層側と下層側にそれぞれ設けることができ、上記第１のトランジスタ素子の遮光層は、上記第２のトランジスタ素子のゲート電極の形成層で形成することができる。一方、上記第２のトランジスタ素子のゲート電極と上記第２のトランジスタ素子の遮光層とは、上記第２の半導体層の対向する両面を覆うように上記第２の半導体層の上層側と下層側にそれぞれ設けることができ、上記第２のトランジスタ素子の遮光層は、上記第１のトランジスタ素子のゲート電極の形成層で形成することができる。
　したがって、上記構成によれば、上記回路基板の上下両方向からの光が上記半導体層に入射されないように、上記ゲート電極および上記ゲート電極の形成層を用いて遮光することができる構成となっている。
　上記回路基板を、例えば、液晶表示装置のアクティブマトリクス基板として用いた場合には、従来においては、一般的に、上記アクティブマトリクス基板と対向配置される対向基板側に設けられたブラックマトリクスを用いて、上記半導体層に入射される光を遮光していたため、上記両基板の貼り合わせずれをカバーできるように、大きなマージンが必要であり、その分、液晶表示装置の開口率が下がるようになっていた。
　一方、上記ゲート電極および上記ゲート電極の形成層を用いて遮光する構成によれば、フォトレジスト工程と同じ精度で位置合わせが可能となるため、従来のように大きなマージンが不要となり、その分、液晶表示装置の開口率を上げることができる。
　また、上記構成によれば、上記半導体層に対して、より近い箇所で遮光を行うことができる構成であるため、斜め光の遮光にも優れている。
　本発明の回路基板において、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とは、上記第２の導電層で形成されていることが好ましい。
　上記構成によれば、例えば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とが、電気的に接続される回路において、上記ゲート電極と上記ソースドレイン電極とは、上記第２の導電層で形成されているため、コンタクトホールを形成することなく、上記第２の導電層をパターニングするのみで、上記ゲート電極と上記ソースドレイン電極とを電気的に接続することができる。
　さらに、上記構成によれば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソース電極（または、ドレイン電極）とを一体化することができるので、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、重なるように配置することができる。
　したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
　本発明の回路基板において、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることが好ましい。
　上記構成によれば、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、少なくとも一部が重なるように配置することができる。
　したがって、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
　本発明の回路基板において、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように形成されていることが好ましい。
　上記構成によれば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とが、上記第２の導電層で形成されている場合、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように配置されている。
　したがって、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
　本発明の回路基板において、上記第１の半導体層と上記第２の半導体層とは、異なる材料で形成されていることが好ましい。
　上記構成によれば、例えば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方を、サイズを大きくしなくても、比較的に高い移動度を得ることができるが、光に対する感度は低い特性を有する酸化物半導体層をチャネル層として備えた構成とし、他方を、比較的に高い光に対する感度を得ることができるが、移動度は低い特性を有する非晶質シリコン層をチャネル層として備えた構成とすることができる。
　したがって、以上のように、一つの絶縁基板上に異なる機能を有する第１のトランジスタ素子と第２のトランジスタ素子とを形成することができるので、異なる機能を有するデバイス（回路）を一つの絶縁基板上に合理的に作製することが可能になる。
　また、上記例に挙げた場合のように、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層との相性がよくない場合、これらの半導体層が隣接して形成されると以下に示す問題が生じる。
　以下、上記第１の半導体層が酸化物半導体層であって、上記第２の半導体層が非晶質シリコン層である場合を例に挙げて説明する。
　一般的に、非晶質シリコン層は、多数のダングリングボンド（非結合電子）を有し、このようなダングリングボンドを多量の水素を用いて、水素化処理して得られる。したがって、非晶質シリコン層中には、多量の水素が残存するため、上記酸化物半導体層が上記非晶質シリコン層と隣接して形成されている場合には、上記非晶質シリコン層中の水素が、上記酸化物半導体層に悪影響を及ぼし、上記酸化物半導体層を備えたトランジスタ素子の素子特性の劣化を招いてしまう。
　上記構成によれば、上記第１の半導体層と上記第２の半導体層との間には、上記第２の導電層が形成される構成となっており、上記第２の導電層により、上述した悪影響を抑制できる構成となっている。したがって、上記第１の半導体層と上記第２の半導体層との材料相性によらず汎用的に用いることができる構成である。
　本発明の回路基板において、上記第２の半導体層は、非晶質シリコン層および／または微結晶シリコン層を含む半導体層であり、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、光センサ回路を構成しており、上記第１のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、上記第２のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることが好ましい。
　上記構成によれば、比較的に高い光に対する感度を有する第２のトランジスタ素子を光センサ回路の光センサ素子として用いた回路基板を実現することができる。
　本発明の回路基板において、上記第１の半導体層は、酸化物半導体層であることが好ましい。
　上記構成によれば、比較的に高い光に対する感度を有する第２のトランジスタ素子を光センサ回路の光センサ素子として用いており、そのチャネル層のサイズを大きくせずに高い出力電圧が得られる上記第１のトランジスタ素子を光センサ回路の出力アンプ（センサ出力素子）として用いているので、小型でＳＮ比の高い高性能な光センサ回路を搭載した回路基板を実現することができる。
　本発明の回路基板においては、上記第２の導電層で形成された容量電極と、上記容量電極とは平面視において少なくとも一部が重なるように、上記第１の導電層または上記第３の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることが好ましい。
　上記構成によれば、一つの絶縁基板に、上記第１のトランジスタ素子および上記第２のトランジスタ素子の製造工程と同一の製造工程によって形成できる容量素子がさらに備えられている。
　したがって、上記第１のトランジスタ素子と上記第２のトランジスタ素子と上記容量素子とを備えた回路基板を、上記容量素子を作り込むための別途の製造工程を追加せずに作製することができる。
　本発明の回路基板において、上記絶縁基板には、表示領域が備えられており、上記表示領域には、マトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方が設けられており、上記複数の画素の少なくとも一部の画素には、上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方が設けられており、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることが好ましい。
　上記構成によれば、上記各画素のオンオフを制御するスイッチング素子として設けられた上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方と上記複数の画素の少なくとも一部の画素に設けられた上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方とを、平面視において重ねることができる。
　したがって、上記回路基板においては、上記第１のトランジスタ素子および上記第２のトランジスタ素子の形成領域が占める面積を小さくすることができ、各画素における開口率の高い回路基板を実現することができる。
　本発明の回路基板において、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第１の半導体層を備えた第１のトランジスタ素子が形成されており、上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された第２の半導体層を備えた第２のトランジスタ素子が形成されていることが好ましい。
　上記構成によれば、光センサ回路を備えた回路基板において、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において重ねることができるので、上記光センサ回路が備えられた画素における上記第１のトランジスタ素子および上記第２のトランジスタ素子の形成領域が占める面積を小さくすることができ、開口率の高い回路基板を実現することができる。
　このような高い開口率を有する回路基板を用いて、例えば、液晶表示装置を作製した場合、バックライトを備えた液晶表示装置などにおいては、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。
　また、このような回路基板を用いることにより、光センサ機能を備えた表示装置、例えば、タッチパネル（エリアセンサ）機能を備えたタッチパネル一体型の表示装置を実現することができる。
　なお、上記光センサ回路は、画素毎に設けられてもよいし、特定の色を表示する画素毎に設けられてもよいし、複数の画素に跨って設けられてもよい。
　さらに、上記構成によれば、上記各画素には、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層をチャネル層として備えている上記第１のトランジスタ素子が形成されている構成となっている。
　したがって、上記構成によれば、上記各画素に備えられた上記第１のトランジスタ素子のサイズを小さく形成できるので、上記各画素において、光を透過できる領域の比を示す開口率の高い回路基板を実現することができる。
　このような高い開口率を有するアクティブマトリクス基板を用いて、表示装置を作製した場合、例えば、バックライトを備えた液晶表示装置などにおいては、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。
　本発明の回路基板において、上記表示領域の周辺領域には、上記表示領域に形成されている上記第１のトランジスタ素子と上記第２のトランジスタ素子とを駆動させる駆動回路が備えられており、上記駆動回路には、酸化物半導体層で形成された上記第１の半導体層を備えた第１のトランジスタ素子を備えていることが好ましい。
　上記構成によれば、上記表示領域の周辺領域に形成されている上記駆動回路には、上記第１のトランジスタ素子が備えられている。
　上記第１のトランジスタ素子は、酸化物半導体層をチャネル層として備えているため、サイズを大きくしなくても、比較的に高い移動度を得ることができるので、上記表示領域の周辺領域における上記駆動回路の形成領域を小さくすることができるので、額縁領域が縮小された回路基板を実現することができる。
　本発明の回路基板においては、上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子を保護する保護回路が備えられており、上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された上記第２のトランジスタ素子が備えられていることが好ましい。
　上記構成によれば、上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層をチャネル層として備え、比較的に移動度が低い上記第２のトランジスタ素子が備えられている。
　上記保護回路に上記第２のトランジスタ素子を備える構成とすることによって、酸化物半導体層をチャネル層として備えた上記第１のトランジスタ素子を上記保護回路に備えた場合と比較して、上記保護回路の占有面積を小さくすることができる。
　したがって、上記構成によれば、外部からの静電気などのノイズなどから上記回路基板における上記表示領域に形成されているトランジスタ素子を保護することができるとともに、上記表示領域の周辺領域における上記保護回路の形成領域を小さくすることができるので、額縁領域が縮小された回路基板を実現することができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、トランジスタ素子（薄膜トランジスタ）を搭載した回路基板と、上記回路基板を備えた表示装置とに適用することができる。
　１　　　　　　　　　　　回路基板
　２　　　　　　　　　　　絶縁基板
　３　　　　　　　　　　　酸化物ＴＦＴ素子（第１のトランジスタ素子）
　３ｓ・３ｄ　　　　　　　酸化物ＴＦＴ素子のソースドレイン電極層
　３ｈ　　　　　　　　　　酸化物半導体層（第１の半導体層）
　４　　　　　　　　　　　第１のゲート絶縁層（第１の絶縁層）
　５、５ａ　　　　　　ａ－ＳｉＴＦＴ素子（第２のトランジスタ素子）
　５ｓ・５ｄ　　　　　　  ａ－ＳｉＴＦＴ素子のソースドレイン電極層
　５ｈ　　　　　　　　　　水素化非晶質シリコン層（第２の半導体層）
　６　　　　　　　　　　　第２のゲート絶縁層（第２の絶縁層）
　７　　　　　　　　　　　容量素子
　８、８ａ　　　　　　酸化物画素ＴＦＴ素子（第２のトランジスタ素子）
　１１、１１ａ、１１ｂ　　ＴＦＴ基板（回路基板）
　１２、２３　　　　　　　表示用走査信号線駆動回路（駆動回路）
　１３、２４　　　　　　　表示用映像信号線駆動回路（駆動回路）
　１４　　　　　　　　　　センサ走査信号線駆動回路（駆動回路）
　１５　　　　　　　　　　センサ読出し回路（駆動回路）
　１８　　　　　　　　　　補助容量（補助容量素子）
　２０　　　　　　　　　　パッシベーション膜
　２１　　　　　　　　　　画素電極
　２６　　　　　　　　　　保護回路
　Ｒ１　　　　　　　　　　表示領域
　ＣＨ１、ＣＨ２、ＣＨ３　コンタクトホール

Claims (15)

  1. 　一つの絶縁基板の一方側の面には、第１の半導体層をチャネル層として有する第１のトランジスタ素子と第２の半導体層をチャネル層として有する第２のトランジスタ素子とが備えられた回路基板であって、
    　上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、
    　上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、
    　上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、
    　上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、
    　上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、
    　上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されていることを特徴とする回路基板。
  2. 　上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極は、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
  3. 　上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極は、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
  4. 　上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とは、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
  5. 　上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることを特徴とする請求項２に記載の回路基板。
  6. 　上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように形成されていることを特徴とする請求項３または４に記載の回路基板。
  7. 　上記第１の半導体層と上記第２の半導体層とは、異なる材料で形成されていることを特徴とする請求項１から６の何れか１項に記載の回路基板。
  8. 　上記第２の半導体層は、非晶質シリコン層および／または微結晶シリコン層を含む半導体層であり、
    　上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、光センサ回路を構成しており、
    　上記第１のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、
    　上記第２のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする請求項１から７の何れか１項に記載の回路基板。
  9. 　上記第１の半導体層は、酸化物半導体層であることを特徴とする請求項１から８の何れか１項に記載の回路基板。
  10. 　上記第２の導電層で形成された容量電極と、
    　上記容量電極とは平面視において少なくとも一部が重なるように、上記第１の導電層または上記第３の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることを特徴とする請求項１から９の何れか１項に記載の回路基板。
  11. 　上記絶縁基板には、表示領域が備えられており、
    　上記表示領域には、マトリクス状に配された複数の画素が備えられ、
    　上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方が設けられており、
    　上記複数の画素の少なくとも一部の画素には、上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方が設けられており、
    　上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることを特徴とする請求項１から７の何れか１項
    に記載の回路基板。
  12. 　上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第１の半導体層を備えた第１のトランジスタ素子が形成されており、
    　上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された第２の半導体層を備えた第２のトランジスタ素子が形成されていることを特徴とする請求項１１に記載の回路基板。
  13. 　上記表示領域の周辺領域には、上記表示領域に形成されている上記第１のトランジスタ素子と上記第２のトランジスタ素子とを駆動させる駆動回路が備えられており、
    　上記駆動回路には、酸化物半導体層で形成された上記第１の半導体層を備えた第１のトランジスタ素子を備えていることを特徴とする請求項１１または１２の何れか１項に記載の回路基板。
  14. 　上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子
    を保護する保護回路が備えられており、
    　上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された上記第２のトランジスタ素子が備えられていることを特徴とする請求項１１から１３の何れか１項に記載の回路基板。
  15. 　請求項１から１４の何れか１項に記載の回路基板を備えていることを特徴とする表示装置。
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