JP2011108706A - 表示装置 - Google Patents

Abstract

【課題】結晶性シリコン薄膜トランジスタのオフ電流を低減させ、表示コントラストを向上させることが可能な表示装置を提供する。
【解決手段】基板ＳＵＢ１上に形成されるゲート絶縁膜ＧＩを介してゲート電極ＧＴの上層に形成される第１の半導体層ＭＳＦと、第１の半導体層ＭＳＦの上面に形成され、凹部が形成される第２の半導体層ＡＳＦとからなる活性層と、凹部を挟んで対向配置される一対のコンタクト層ＣＮＬと、コンタクト層ＣＮＬの一方の上層に形成されるドレイン電極ＤＴと、他方の上層に形成されるソース電極ＳＴと、活性層の上面及び前記ドレイン電極ＤＴと前記ソース電極ＳＴの上面に連続して形成される保護膜ＰＡＳｉとを有する薄膜トランジスタを備え、凹部が形成されている領域の膜厚は１６０ｎｍ以上である装置。
【選択図】図３

Description

本発明は、表示装置に係わり、特に、表示装置の基板上に形成される薄膜半導体素子に関する。

表示装置のうち、例えば液晶表示装置に形成されている薄膜トランジスタは、工程数が少ない逆スタガ構造のシリコン薄膜トランジスタ（Ｓｉ−ＴＦＴ）が一般的となっている。このシリコン薄膜トランジスタとしては、半導体層（活性層）に水素化非晶質シリコン膜（ａ−Ｓｉ：Ｈ膜）いわゆるアモルファスシリコンを用いた構造が一般的であった。しかしながら、ａ−Ｓｉ：Ｈ膜を用いた薄膜トランジスタは電界効果移動度が小さく、液晶表示装置の画素部に占めるトランジスタ領域が大きくなってしまうという問題があった。さらには、ゲート線駆動回路や走査線駆動回路等の周辺回路等を画素部と同一基板上に形成することが要望されているが、電界効果移動度が小さいために非常に困難であった。

これらの問題を解決する薄膜トランジスタとして、例えば、特許文献１に記載の薄膜トランジスタがある。特許文献１に記載の薄膜トランジスタは、ゲート絶縁膜の上層に１０〜４０ｎｍの膜厚の多結晶シリコン膜（ｐｏｌｙ−Ｓｉ膜）とａ−Ｓｉ：Ｈ膜とを順に形成した薄膜層を活性層とした構成となっている。

特開平５−６３１９６号公報

特許文献１に記載の多結晶シリコン薄膜トランジスタ（多結晶Ｓｉ−ＴＦＴ）におけるｐｏｌｙ−Ｓｉ膜の形成では、ゲート絶縁膜の形成の後に、その上層にａ−Ｓｉ：Ｈ膜を形成する。次に、ａ−Ｓｉ：Ｈ膜へのエキシマレーザの照射によりａ−Ｓｉ：Ｈ膜をｐｏｌｙ−Ｓｉ膜に改質し、この後に、ｐｏｌｙ−Ｓｉ膜の上層にａ−Ｓｉ：Ｈ膜を形成することにより、活性層を形成する構成となっている。このため、液晶表示装置における画素のスイッチング素子として特許文献１に記載の多結晶Ｓｉ−ＴＦＴを用いた場合には、同一基板内でのしきい値電圧のバラつきが大きくなってしまい、表示むらが生じてしまうという問題がある。

この同一基板上に形成する薄膜トランジスタのしきい値電圧のバラつきを抑える方法として、ゲート絶縁膜の上層に、平均粒径が２００ｎｍ以下の微結晶シリコンからなる微結晶シリコン膜とａ−Ｓｉ：Ｈ膜とを順に形成した薄膜層を活性層とする薄膜トランジスタである逆スタガ構造のチャネルエッチ型微結晶シリコン薄膜トランジスタ（微結晶Ｓｉ−ＴＦＴ）を用いることが提案されている。この微結晶Ｓｉ−ＴＦＴはａ−Ｓｉ−ＴＦＴと多結晶Ｓｉ−ＴＦＴとの中間のトランジスタ特性を有する結晶性シリコン薄膜トランジスタを構成しているので、同一基板内でのしきい値電圧のバラつきを抑えることができる。しかしながら、微結晶Ｓｉ−ＴＦＴはオフ電流が高いために十分なスイッチング特性を得ることができず、液晶表示装置の画素部のスイッチング素子に用いた場合、十分な表示コントラストが得られないという問題がある。

本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、結晶性シリコン薄膜トランジスタのオフ電流を低減させ、表示コントラストを向上させることが可能な表示装置を提供することにある。

（１）前記課題を解決すべく、透明基板上に形成されるゲート電極と、ゲート絶縁膜を介して前記ゲート電極の上層に形成される活性層と、前記活性層に形成される凹部を挟んで対向配置される一対のコンタクト層と、前記コンタクト層の一方の上層に形成されるドレイン電極と、前記コンタクト層の他方の上層に形成されるソース電極と、前記活性層の上面及び前記ドレイン電極と前記ソース電極の上面に連続して形成される保護膜とを有する薄膜トランジスタを備える表示装置であって、前記活性層は、前記ゲート絶縁膜の上面に形成される第１の半導体層と、該第１の半導体層の上面に形成され、前記凹部が形成される第２の半導体層とからなり、前記第２の半導体層のうち、前記凹部が形成されている領域の膜厚は１６０ｎｍ以上である表示装置である。

（２）前記課題を解決すべく、透明基板上に形成されるゲート電極と、ゲート絶縁膜を挟んで前記ゲート電極の上層に形成される第１の半導体層と、前記第１の半導体層の上面に形成され、前記ゲート電極と重畳する領域に凹部が形成される第２の半導体層と、少なくとも前記第２の半導体層の上面に形成され、前記凹部を介して対向配置される第３の半導体層と第４の半導体層と、前記第３の半導体層の上面に形成されるドレイン電極、及び前記第４の半導体層の上面に形成されるソース電極と、前記第２の半導体層の上面、及び前記ドレイン電極と前記ソース電極の上面に連続して形成される保護膜とを有し、前記第２の半導体層のうち、前記凹部が形成されている領域の膜厚が１６０ｎｍ以上である表示装置である。

本発明によれば、結晶性シリコン薄膜トランジスタのオフ電流を低減させ、表示コントラストを向上させることができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図である。 本発明の実施形態の表示装置である液晶表示装置における画素の概略構成を説明するための平面図である。 本発明の実施形態の表示装置における薄膜トランジスタの構造を説明するための断面図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の実施形態の表示装置における薄膜トランジスタのチャネル部を形成するアモルファスシリコン薄膜の膜厚とオフ電流との関係を説明するための図である。 微結晶シリコン薄膜トランジスタの保護膜における固定電荷がオフ電流に与える影響を説明するための図である。

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。

〈全体構成〉
図１は本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図であり、以下、図１に基づいて、本実施形態の表示装置の構成を説明する。

図１に示すように、画素電極や薄膜トランジスタ等が形成される第１基板（ＴＦＴ側基板）ＳＵＢ１と、該第１基板ＳＵＢ１に対向して配置され、カラーフィルタ（着色層）及び遮光膜（ブラックマトリクス）等が形成される第２基板（対向基板）ＳＵＢ２と、該第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される後述する液晶層とでパネル部が構成され、このパネル部に光源となる図示しないバックライトユニットとが組み合わされて、本実施形態の液晶表示装置が形成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定（固着）及び２枚の基板ＳＵＢ１、ＳＵＢ２で挟持される液晶の封止は、表示領域ＡＲの周辺に形成されるシール材ＳＬで固定され、液晶も封止される構成となっている。

第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の透明な絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、該薄膜トランジスタＴＦＴの信頼性を向上することができる。また、プラスチック（樹脂）基板を用いれば、軽量で、耐衝撃性に優れた液晶表示装置を形成できる。

また、本実施形態の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。さらには、本実施形態の液晶表示装置では、第１基板ＳＵＢ１上に搭載される駆動回路ＬＤＲが映像信号駆動回路と走査信号駆動回路とを有する構成となっており、フレキシブルプリント基板ＦＰＣから入力される入力信号に応じた駆動出力を行う。

また、図１に示すように本実施形態の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図中Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、図中Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置される構成となる。また、第２基板ＳＵＢ２の画素の領域には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかの図示しないカラーフィルタが形成される構成となっており、このＲＧＢの各画素でカラー表示用の単位画素を形成する構成となっている。

また、各画素は例えば図１中丸印ａの拡大図ａ’に示すように、ゲート線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、コモン線ＣＬに接続され映像信号の電位に対して基準となる電位を有する基準信号が供給される共通電極ＣＴとを備えている。画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の面に平行な成分を有する電界を生じ、この電界によって液晶層の液晶分子を駆動させるようになっている。このような液晶パネルは、いわゆる広視野角表示ができるものとして知られ、このような液晶への電界の印加の特異性から、ＩＰＳ方式、あるいは横電界方式と称される。

また、各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、駆動回路ＬＤＲにそれぞれ接続される構成となっている。なお、本実施形態の液晶表示装置では、駆動回路ＬＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、後に詳述するように、トランジスタ特性に優れる逆スタガ構造のチャネルエッチ型微結晶シリコン薄膜トランジスタ（微結晶Ｓｉ−ＴＦＴ）ＴＦＴを用いる構成となっているので、映像信号駆動回路と走査信号駆動回路との何れか一方又はその両方の駆動回路ＬＤＲを第１基板ＳＵＢ１に直接形成する構成であってもよい。さらには、映像信号駆動回路と走査信号駆動回路との何れか一方又はその両方の駆動回路ＬＤＲをフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。

〈画素の構成〉
図２は本発明の実施形態の表示装置である液晶表示装置における画素の概略構成を説明するための平面図である。ただし、以下に示す薄膜は公知のフォトリソグラフィ技術により形成可能であるので、形成方法の詳細な説明は省略する。また、説明を簡単にするために、配向膜及び偏光板等は省略している。

図２に示すように、第１基板ＳＵＢ１の液晶側の面には、ゲート線ＧＬ及びドレイン線ＤＬが比較的大きな距離を有して平行に形成されている。

ゲート線ＧＬとドレイン線ＤＬの間の領域には、たとえばＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電材料からなる共通電極ＣＴが形成されている。該透明電極ＣＴは、そのコモン線ＣＬ側の辺部において該コモン線ＣＬに重畳されて形成され、スルーホール（コンタクトホール）ＴＨ２を介してコモン線ＣＬと電気的に接続されている。なお、透明導電膜としてＩＴＯを用いた場合について説明するが、ＩＴＯに限定されることはなく、公知のＺｎＯ系透明導電膜を用いてもよい。

図２中の上下方向に伸張して形成されるドレイン線ＤＬはその一部において薄膜トランジスタＴＦＴ側に延在する図示しない延在部を有し、この延在部は半導体層（活性層）ＰＳ上に形成された薄膜トランジスタＴＦＴのドレイン電極に接続されている。また、ドレイン線ＤＬは薄膜トランジスタＴＦＴの近傍の領域において、図示しない絶縁膜（ゲート絶縁膜）及びアモルファスシリコン層を介してゲート線ＧＬと交差する構成となっている。

ドレイン線ＤＬおよびドレイン電極の形成の際に同時に形成されるソース電極は、半導体層ＰＳ上にてドレイン電極と対向し、かつ、半導体層ＰＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部に至るようにして構成されている。

また、本実施形態の薄膜トランジスタＴＦＴは、前述するように、いわゆる逆スタガ構造のチャネルエッチ型微結晶シリコン薄膜トランジスタである。なお、本実施形態の薄膜トランジスタＴＦＴは、そのバイアスの印加によってドレイン電極とソース電極とが入れ替わるように駆動するが、本明細書の説明にあっては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極、画素電極ＰＸと接続される側をソース電極と称するものとする。

ドレイン電極及びソース電極の上層すなわち薄膜トランジスタＴＦＴの上層には、当該薄膜トランジスタＴＦＴを覆う無機化合物の絶縁膜からなる図示しない保護膜と、平坦化膜としての機能を有する有機絶縁膜からなる図示しない平坦化膜が形成されている。保護膜は液晶や平坦化膜のアルカリ成分から薄膜トランジスタＴＦＴを保護する役割を持っており、例えば無機質材料である窒化シリコン（ＳｉＮ）膜等からなり、薄膜トランジスタＴＦＴの上層の全面に当該保護膜が形成されている。平坦化膜は保護膜の上層（基板の液晶側）に公知のスピンコート法等により形成され、例えば感光性のポリイミドやアクリル系樹脂などの有機物材料からなり、薄膜トランジスタＴＦＴをはじめとしたゲート線ＧＬ、ドレイン線ＤＬ、及びコモン線ＣＬ等の形成に伴う第１基板ＳＵＢ１上面の凹凸を平坦化する。なお、本実施形態の液晶表示装置の第１基板ＳＵＢ１では保護膜と平坦化膜とで保護膜を構成している。

平坦化膜の上層には共通電極ＣＴが形成され、その上層に図示しない容量絶縁膜が形成される構成となっている。この容量絶縁膜、平坦化膜、及び保護膜にはソース電極から延在したパッド部に至るスルーホール（コンタクトホール）ＴＨ１が形成されており、容量絶縁膜の上層に形成される画素電極ＰＸとソース電極とが電気的に接続される構成となっている。

このように、本実施形態の液晶表示装置では、共通電極ＣＴの上層に形成した容量絶縁膜を介して画素電極ＰＸが配置される構成となっている。このように形成される液晶表示装置（横電界方式の液晶表示装置）では、保持容量を構成するための一対の電極を画素電極ＰＸと共通電極ＣＴとで兼ねる構成とすることが一般的に行われている。すなわち、画素電極ＰＸと共通電極ＣＴとの間に形成する層間絶縁膜として容量絶縁膜を用いることにより、画素電極ＰＸと共通電極ＣＴとの絶縁を実現しつつ画素電極ＰＸと共通電極ＣＴとにより、画素電荷の保持に必要な保持容量を実現する構成となっている。

〈薄膜トランジスタの詳細構造〉
図３は本発明の実施形態の表示装置における薄膜トランジスタの構造を説明するための断面図であり、特に、図２のＸ軸方向の断面図である。ただし、説明を簡単にするために、図３に示す断面図では保護膜ＰＡＳｉの上層に積層される薄膜層は省略する。

図３に示すように、本実施形態の薄膜トランジスタでは、第１基板ＳＵＢ１の表面には、第１基板ＳＵＢ１から薄膜トランジスタＴＦＴへのＮａ（ナトリウム）やＫ（カリウム）などのイオンの混入をブロックするために、下地層となる絶縁膜ＩＮ１が形成されている。絶縁膜ＩＮ１としては、例えば第１基板ＳＵＢ１側から順に窒化シリコン（ＳｉＮ）などからなる層と酸化シリコン（ＳｉＯ）などからなる層を積層した構造の薄膜を用いることができるが、これに限定されるものではない。

絶縁膜ＩＮ１の上層には、ゲート電極ＧＴが形成され、その上層にゲート電極ＧＴを被うようにしてゲート絶縁膜ＧＩが形成されている。図３に示すように、薄膜トランジスタＴＦＴの形成領域においては、ゲート絶縁膜ＧＩは当該薄膜トランジスタＴＦＴのゲート絶縁膜として機能する。

該ゲート絶縁膜ＧＩの上面であって、ゲート電極ＧＴと重畳する個所において、アモルファスシリコン薄膜ＡＳＦと結晶性シリコン薄膜の一つである微結晶シリコン薄膜ＭＳＦとにより、薄膜トランジスタＴＦＴの半導体層が形成されている。結晶性シリコン薄膜ＭＳＦは、例えば、その膜厚が５０ｎｍであり、Ｘ軸方向の平均粒径が２００ｎｍ以下の結晶性シリコンである微結晶シリコンで形成されている。アモルファスシリコン薄膜ＡＳＦは、アモルファスシリコンで形成され、本実施形態においては、堆積時の膜厚が２００ｎｍである。アモルファスシリコン薄膜ＡＳＦには、膜厚が他の領域より小さい凹部（エッチング領域）が形成されている。該凹部の膜厚すなわちエッチング領域の膜厚ｔは１６０ｎｍとなるように形成されている。ただし、後に詳述するように、アモルファスシリコン薄膜ＡＳＦのエッチング領域の膜厚ｔは１６０ｎｍ以上ならばよい。また、本実施形態においては、微結晶シリコン薄膜ＭＳＦの形成はアモルファスシリコン薄膜を生成した後に、該アモルファスシリコン薄膜をレーザ等で結晶化することによって可能である。さらには、微結晶シリコンを直接成膜することによって、微結晶シリコン薄膜ＭＳＦを形成することも可能である。

微結晶シリコン薄膜ＭＳＦとアモルファスシリコン薄膜ＡＳＦとからなる半導体層の少なくとも上面及び側面には、コンタクト層ＣＮＬを有している。該コンタクト層ＣＮＬは、高濃度のｎ型不純物がドープされた高濃度不純物層（ｎ^＋層）である。コンタクト層ＣＮＬは、ソース電極ＳＴあるいはドレイン電極ＤＴとチャネル領域との接続抵抗を下げる効果を有する。

このコンタクト層ＣＮＬの上面には、アルミニウム等やその合金等からなる導電性の金属薄膜で形成されるドレイン線ＤＬに接続されるドレイン電極ＤＴと、画素電極ＰＸに接続されるソース電極ＳＴとが凹部（エッチング領域）を挟んで対向配置されている。このとき、本実施形態においては、ゲート電極ＧＴと重畳する領域である半導体層と重畳する領域以外においても、ドレイン電極ＤＴ及びソース電極ＳＴの下層にコンタクト層ＣＮＬが形成されている。

ドレイン電極ＤＴ、ソース電極ＳＴ、及びアモルファスシリコン薄膜ＡＳＦの上層を含む第１基板ＳＵＢ１の上面である薄膜トランジスタＴＦＴの上層の全面には薄膜トランジスタＴＦＴを保護するために、無機質材料である窒化シリコン（ＳｉＮ）膜等からなる保護膜ＰＡＳｉが形成されている。

なお、本実施形態においては、半導体層の上面及び側面にコンタクト層ＣＮＬを形成する構成としたが、これに限定されることはなく、半導体層の上面のみにコンタクト層ＣＮＬを形成する構成でもよい。

〈薄膜トランジスタの製造方法〉
次に、図４〜図７に本発明の表示装置における薄膜トランジスタの製造方法を説明するための図を示し、以下、図４〜図７に基づいて製造方法を説明する。

第１基板ＳＵＢ１の上面側の全面に、ＣＶＤ（化学気相成長法）等で窒化シリコン（ＳｉＮ）薄膜あるいは酸化シリコン（ＳｉＯ）薄膜又はＳｉＮ薄膜とＳｉＯ薄膜とを成膜し、５０〜１５０ｎｍの絶縁膜ＩＮ１を形成する。この後に、絶縁膜ＩＮ１の上層にゲート電極ＧＴ及びゲート線ＧＬとなる金属膜、例えば、Ｍｏ（モリブデン）、Ｗ（タングステン）、又はＴａ（タンタル）等の高融点金属やその合金を５０〜１５０ｎｍに成膜する。次に、フォトリソグラフィ技術を用いて、金属膜をエッチングによりパターニングすることにより、図４に示すように、ゲート電極ＧＴ及び図示しないゲート線を形成する。

次に、ゲート電極ＧＴの上層を含む第１基板ＳＵＢ１の全面に、ＳｉＮ薄膜あるいはＳｉＯ薄膜又はＳｉＮ薄膜とＳｉＯ薄膜との積層膜を成膜し、膜厚が１００〜３５０ｎｍのゲート絶縁膜ＧＩを形成する。この後に、ゲート絶縁膜ＧＩの上層に、例えば、膜厚が５０ｎｍのアモルファスシリコン薄膜を形成し、レーザ照射での加熱によりアモルファスシリコン薄膜を結晶化させ、平均粒径が２００ｎｍの結晶性シリコン薄膜ＭＳＦである、いわゆる微結晶シリコン薄膜を形成する。次に、この結晶性シリコン薄膜ＭＳＦの上層に、例えば、膜厚が２００ｎｍのアモルファスシリコン薄膜ＡＳＦを形成する。次に、フォトリソグラフィ技術を用いて、結晶性シリコン薄膜ＭＳＦとアモルファスシリコン薄膜ＡＳＦとをエッチングにより島状にパターニングすることにより、図５に示すように、ゲート電極ＧＴの上層にゲート絶縁膜ＧＩを介して形成され、結晶性シリコン薄膜ＭＳＦとアモルファスシリコン薄膜ＡＳＦとが積層されてなる半導体層を形成する。

なお、本実施形態においては、アモルファスシリコン薄膜ＡＳＦの膜厚を２００ｎｍとしたが、これに限定されることはなく１６０ｎｍ以上であればよい。ただし、アモルファスシリコン薄膜ＡＳＦの膜厚を厚くした場合には、アモルファスシリコン薄膜ＡＳＦ自身が薄膜トランジスタＴＦＴの直列抵抗となり、薄膜トランジスタＴＦＴのＯＮ電流が低下してしまうことが懸念される。また、アモルファスシリコン薄膜ＡＳＦの膜厚を厚く形成するためには、長い堆積時間（形成時間）を要することとなり、製造コストが上昇してしまうことが懸念されるので、膜厚は２００ｎｍ程度が好適と考えられる。さらには、後述するアモルファスシリコン薄膜ＡＳＦへのエッチング精度すなわちコンタクト層ＣＮＬを分離するためにアモルファスシリコン薄膜ＡＳＦの一部をエッチングする量の精度を勘案して、アモルファスシリコン薄膜ＡＳＦの膜厚を決定してもよい。

次に、コンタクト層ＣＮＬとなる、例えば、高濃度のｎ型不純物としてＰ（リン）がドーピングされ膜厚が１０〜５０ｎｍのｎ型アモルファスシリコン薄膜を、半導体層とゲート絶縁膜ＧＩの上層との全面に形成する。次に、ドレイン電極ＤＴ、ドレイン線ＤＬ、及びソース電極ＳＴとなる金属膜をスパッタリングにより３００〜５００ｎｍ程度の膜厚で形成することによって、図６に示すように、ｎ型アモルファスシリコン薄膜の上層すなわち第１基板ＳＵＢ１の全面が金属層に覆われた状態となる。ただし、本実施形態では、ドレイン電極ＤＴ、ドレイン線ＤＬ、及びソース電極ＳＴとして、例えば、ＡＬ（アルミニウム）やその合金からなる金属薄膜の上層及び下層を、ＴｉやＭｏからなる金属薄膜（バリアメタル層、キャップメタル層）で覆う三層構造としている。従って、本工程における金属膜の形成では、ＴｉやＭｏからなる金属薄膜の形成、ＡＬ（アルミニウム）やその合金からなる金属薄膜の形成、及びＴｉやＭｏからなる金属薄膜の形成を順次に行う。この構成により、ＡＬの拡散防止とコンタクト抵抗の低減とを達成している。なお、バリアメタル層及びキャップメタル層の厚さは、３０〜１００ｎｍ程度でよい。

次に、フォトリソグラフィ技術を用いて、金属膜の上層の全面にドレイン電極ＤＴ、ドレイン線ＤＬ、及びソース電極ＳＴに対応したレジスト膜ＲＥＧを形成し、このレジスト膜をマスクとして、金属膜及びｎ型アモルファスシリコン薄膜並びに半導体層のアモルファスシリコン薄膜ＡＳＦの一部（凹部に相当する部分）をエッチングする。このエッチングにより、ドレイン電極ＤＴとソース電極ＳＴとを形成すると共に、表示領域におけるドレイン線ＤＬを形成する。さらには、チャネル部ＣＨＮにおける半導体層のアモルファスシリコン薄膜ＡＳＦの膜厚ｔが１６０ｎｍ以上となるように当該アモルファスシリコン薄膜ＡＳＦをエッチングすることにより、コンタクト層ＣＮＬの分離を確実なものとしている。このように、本実施形態では、半導体層を形成するアモルファスシリコン薄膜ＡＳＦにおけるエッチング量を調整して、アモルファスシリコン薄膜ＡＳＦのチャネル部ＣＨＮである凹部の膜厚ｔを１６０ｎｍとすることにより、図７に示すように、ドレイン電極ＤＴとソース電極ＳＴとを形成している。

次に、レジスト膜ＲＥＧを除去し、その後に、例えば、ＳｉＮをＣＶＤにより第１基板ＳＵＢ１の全面に保護膜ＰＡＳｉを形成することにより、図３に示す薄膜トランジスタＴＦＴが形成される。

〈発明の原理と効果〉
本願発明の発明者は、逆スタガ構造のチャネルエッチ型微結晶シリコン薄膜トランジスタにおいては、アモルファスシリコン薄膜ＡＳＦの凹部における膜厚に応じて、オフ電流が変化することを見出した。これは、図９に示すように、アモルファスシリコン薄膜ＡＳＦの凹部に形成される保護膜ＰＡＳｉに生ずる固定電荷ＥＣが、オフ電流を増加させる要因の一つであると考えられる。

従って、アモルファスシリコン薄膜ＡＳＦに形成される凹部のエッチング量、すなわち凹部の膜厚を厚くし、ゲート電極ＧＴと保護膜ＰＡＳｉとの距離を大きくすることによって、保護膜ＰＡＳｉの固定電荷ＥＣの影響を低減させることが可能となる。

図８は本発明の実施形態の表示装置における薄膜トランジスタのチャネル部を形成するアモルファスシリコン薄膜の膜厚とオフ電流との関係を説明するための図である。ただし、図８は、結晶性シリコン薄膜である微結晶シリコン薄膜ＭＳＦの膜厚が５０ｎｍ、粒径が２００ｎｍであり、半導体領域におけるＷ／ＬがＷ／Ｌ＝１００μｍ／１０μｍで形成した薄膜トランジスタの計測結果である。また、ドレイン電圧Ｖｄとして、Ｖｄ＝１０Ｖ時におけるＶｇ−Ｉｇ特性の計測時におけるＩｄの最小値（ｍｉｎ値）を縦軸とし、アモルファスシリコン薄膜ＡＳＦのチャネル部における膜厚ｔを横軸としたものである。さらには、縦軸のオフ電流値は、Ｖｇ−Ｉｇ特性の計測時におけるＩｄの最小値（ｍｉｎ値）を１μｍ当たりの電流量に換算した値を用いるものである。

図８から明らかなように、本実施形態の薄膜トランジスタにおけるオフ電流は膜厚が１６０ｎｍ程度の場合において、１．２ｐＡ程度となる。この結果から、微結晶シリコン薄膜ＭＳＦの上面に形成するアモルファスシリコン薄膜ＡＳＦの厚さは１６０ｎｍ以上であればよいこととなるが、ｎ型アモルファスシリコン薄膜のエッチングを完全なものとするために、ｎ型アモルファスシリコン薄膜と共にアモルファスシリコン薄膜ＡＳＦもエッチングする必要がある。このために、アモルファスシリコン薄膜ＡＳＦの厚さは、ｎ型アモルファスシリコン薄膜のエッチングを確実なものとするためのエッチング量に、エッチング精度を加算し、そのエッチング後における凹部の膜厚ｔが１６０ｎｍ以上となるようなアモルファスシリコン薄膜ＡＳＦを微結晶シリコン薄膜ＭＳＦの上面に形成する必要がある。

さらには、前述するように、アモルファスシリコン薄膜ＡＳＦの膜厚を厚くした場合、アモルファスシリコン薄膜ＡＳＦ自身が薄膜トランジスタＴＦＴの直列抵抗となり、ＯＮ電流が低下してしまうことが懸念される。また、アモルファスシリコン薄膜ＡＳＦの膜厚を厚く形成するためには、長い堆積時間（形成時間）を要することとなり、製造コストが上昇してしまうことが懸念されるので、本実施形態では膜厚は２００ｎｍ程度が好適であると考えられる。

従って、本発明の実施形態の表示装置における薄膜トランジスタでは、アモルファスシリコン薄膜ＡＳＦの凹部における厚さｔをｔ＝１６０ｎｍとしているので、薄膜トランジスタのオフ電流を大幅に低減することが可能となる。その結果、本発明の薄膜トランジスタを用いた実施形態の表示装置では、表示コントラストを向上させることができる。

なお、本実施形態では本発明を液晶表示装置に適用した場合について説明したが、これに限定されることはなく、例えば、有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用可能である。

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

ＡＲ……表示領域、ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＤＬ……ドレイン線
ＧＬ……ゲート線、ＣＬ……コモン線、ＧＩ……ゲート絶縁膜、ＧＴ……ゲート電極
ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＴＦＴ……薄膜トランジスタ
ＰＸ……画素電極、ＣＴ……共通電極、ＴＨ１，ＴＨ２……スルーホール
ＩＮ１……絶縁膜、ＬＤＲ……駆動回路、ＳＬ……シール材、ＰＡＳｉ……保護膜
ＰＳ……半導体層（活性層）、ＡＳＦ……非晶質シリコン薄膜、ＥＣ……電荷
ＭＳＦ……微結晶シリコン薄膜、ＣＮＬ……コンタクト層、ＲＥＧ……レジスト膜

Claims (8)

1. 透明基板上に形成されるゲート電極と、ゲート絶縁膜を介して前記ゲート電極の上層に形成される活性層と、前記活性層に形成される凹部を挟んで対向配置される一対のコンタクト層と、前記コンタクト層の一方の上層に形成されるドレイン電極と、前記コンタクト層の他方の上層に形成されるソース電極と、前記活性層の上面及び前記ドレイン電極と前記ソース電極の上面に連続して形成される保護膜とを有する薄膜トランジスタを備える表示装置であって、
   前記活性層は、前記ゲート絶縁膜の上面に形成される第１の半導体層と、該第１の半導体層の上面に形成され、前記凹部が形成される第２の半導体層とからなり、
   前記第２の半導体層のうち、前記凹部が形成されている領域の膜厚は１６０ｎｍ以上であることを特徴とする表示装置。
2. 請求項１に記載の表示装置であって、
   前記第１の半導体は結晶性シリコンで形成され、前記第２の半導体層は非晶質シリコンで形成されることを特徴とする表示装置。
3. 請求項２に記載の表示装置であって、
   前記結晶性シリコンは、微結晶シリコンで形成されることを特徴とする表示装置。
4. 請求項１乃至３の内の何れかに記載の表示装置において、
   前記第２の半導体層は前記凹部を除く領域の膜厚が２００ｎｍ以上であることを特徴とする表示装置。
5. 透明基板上に形成されるゲート電極と、
   ゲート絶縁膜を介して前記ゲート電極の上層に形成される第１の半導体層と、
   前記第１の半導体層の上面に形成され、前記ゲート電極と重畳する領域に凹部が形成される第２の半導体層と、
   少なくとも前記第２の半導体層の上面に、前記凹部を挟んで対向配置される第３の半導体層と第４の半導体層と、
   前記第３の半導体層の上面に形成されるドレイン電極、及び前記第４の半導体層の上面に形成されるソース電極と、
   前記第２の半導体層の上面、及び前記ドレイン電極と前記ソース電極の上面に連続して形成される保護膜とを有し、
   前記第２の半導体層のうち、前記凹部が形成されている領域の膜厚が１６０ｎｍ以上であることを特徴とする表示装置。
6. 請求項５に記載の表示装置であって、
   前記第１の半導体は結晶性シリコンで形成され、前記第２の半導体層は非晶質シリコンで形成され、前記第３の半導体層及び第４の半導体層は非晶質シリコンに不純物が添加されて形成されることを特徴とする表示装置。
7. 請求項６に記載の表示装置であって、
   前記結晶性シリコンは、微結晶シリコンで形成されることを特徴とする表示装置。
8. 請求項５乃至７の内の何れかに記載の表示装置において、
   前記第２の半導体層は前記凹部を除く領域の膜厚が２００ｎｍ以上であることを特徴とする表示装置。

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