WO2020021938A1 - 表示装置 - Google Patents

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WO2020021938A1
WO2020021938A1 PCT/JP2019/025095 JP2019025095W WO2020021938A1 WO 2020021938 A1 WO2020021938 A1 WO 2020021938A1 JP 2019025095 W JP2019025095 W JP 2019025095W WO 2020021938 A1 WO2020021938 A1 WO 2020021938A1
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insulating film
oxide semiconductor
tft
display device
gate electrode
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明紘 花田
創 渡壁
功 鈴村
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株式会社ジャパンディスプレイ
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • the present invention relates to a display device, and more particularly to a display device using a hybrid structure using both a TFT using a polysilicon semiconductor and a TFT using an oxide semiconductor.
  • a TFT substrate in which pixels having pixel electrodes and thin film transistors (TFTs) and the like are formed in a matrix, and a counter substrate facing the TFT substrate are arranged. Liquid crystal is sandwiched between the TFT substrate and the counter substrate. Configuration. An image is formed by controlling the light transmittance of the liquid crystal molecules for each pixel.
  • the organic EL display device forms a color image by arranging a self-emitting organic EL layer and a TFT in each pixel. Since an organic EL display device does not require a backlight, it is advantageous for thinning.
  • the polysilicon semiconductor Since the polysilicon semiconductor has high mobility, it is suitable as a TFT for a driving circuit. On the other hand, an oxide semiconductor has a high OFF resistance. When this is used as a switching TFT in a pixel, an OFF current can be reduced.
  • Patent Documents 1, 2, and 3 disclose a display device using a TFT using an oxide semiconductor and a polysilicon semiconductor.
  • Patent Document 1 describes a configuration in which a phenomenon in which an oxide semiconductor disappears in a through-hole portion when a through-hole is formed in a TFT made of a polysilicon semiconductor and a TFT made of an oxide semiconductor at the same time is described.
  • Patent Document 2 discloses a configuration in which a process using a TFT using an oxide semiconductor and a TFT using a polysilicon semiconductor is reduced in number of process steps by using a bottom gate type TFT as a TFT using an oxide semiconductor. Has been described.
  • Patent Document 3 describes a configuration in which a TFT made of a polysilicon semiconductor and a TFT made of an oxide semiconductor are arranged in a pixel in an organic EL display device.
  • a TFT used for switching a pixel needs to have a small leak current.
  • a TFT using an oxide semiconductor can reduce leakage current.
  • an oxide semiconductor since an oxide semiconductor has low carrier mobility, it may be difficult to form a driver circuit incorporated in a display device using a TFT including the oxide semiconductor.
  • a driver circuit can be formed using a TFT using a polysilicon semiconductor.
  • a polysilicon semiconductor is used as a switching TFT in a pixel, two polysilicon semiconductors are usually used in series because the polysilicon semiconductor has a large leak current.
  • a TFT using a polysilicon semiconductor and a TFT using an oxide semiconductor need to be formed in different layers. Due to process temperature conditions, generally, a TFT using a polysilicon semiconductor is formed first, that is, in a lower layer, and a TFT using an oxide semiconductor is formed later, that is, in an upper layer.
  • the present invention addresses the above-mentioned phenomena and realizes a highly reliable display device using both an oxide semiconductor TFT and a polysilicon semiconductor TFT.
  • the present invention overcomes the above problems, and specific means are as follows.
  • a display device including a substrate on which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are formed, wherein a first insulating film covers the polysilicon semiconductor.
  • a first gate electrode is formed on the first insulating film, and the oxide semiconductor is formed on the first insulating film at a position away from the first gate electrode;
  • a second insulating film is formed to cover the oxide semiconductor, a second gate electrode is formed on the second insulating film, and a third insulating film is formed to cover the second gate electrode
  • a display device including a substrate on which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are formed, wherein a first gate insulating film covers the polysilicon semiconductor. Is formed, a first gate electrode is formed on the first insulating film, and the first insulating film is not present at least in a drain region and a source region of the polysilicon semiconductor.
  • the oxide semiconductor is formed on the first insulating film at a position apart from the first gate electrode; a second insulating film is formed to cover the oxide semiconductor;
  • a display device wherein a second gate electrode is formed thereon, and a third insulating film is formed to cover the second gate electrode.
  • FIG. 3 is a cross-sectional view illustrating a configuration of a TFT when the present invention is not used.
  • FIG. 9 is a cross-sectional view illustrating another configuration of the TFT when the present invention is not used.
  • FIG. 3 is a sectional view of the first embodiment.
  • FIG. 9 is a cross-sectional view of the second embodiment.
  • FIG. 10 is a cross-sectional view of a step in the middle of Example 2.
  • FIG. 8 is a cross-sectional view of a step in the middle of Example 2 following FIG. 7.
  • FIG. 10 is a sectional view of a third embodiment.
  • FIG. 14 is a cross-sectional view of a step in the middle of Example 3.
  • FIG. 11 is a cross-sectional view of an intermediate step of Example 3 following FIG. 10.
  • FIG. 14 is a cross-sectional view of the fourth embodiment.
  • FIG. 15 is a cross-sectional view of a step in the middle of Example 4.
  • FIG. 14 is a cross-sectional view of a step in the middle of Example 4 following FIG. 13. It is sectional drawing of the display area of an organic EL display device.
  • the oxide semiconductor includes IGZO (Indium Galium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnON (Zinc Oxide Nitride), IGO (Indium Galium Oxide), and the like.
  • An oxide semiconductor that is optically transparent and not crystalline is called TAOS (Transparent Amorphous Oxide Semiconductor).
  • TAOS Transparent Amorphous Oxide Semiconductor
  • LTPS Low Temperature Poly-Si
  • CVD Chemical Vapor Deposition
  • a method using both a TFT using an oxide semiconductor and a TFT using a polysilicon semiconductor may be referred to as a hybrid method.
  • a hybrid method a method using both a TFT using an oxide semiconductor and a TFT using a polysilicon semiconductor.
  • FIG. 1 is a plan view of a liquid crystal display device to which the present invention is applied.
  • a TFT substrate 100 and a counter substrate 200 are adhered by a sealant 16, and a liquid crystal layer is sandwiched between the TFT substrate 100 and the counter substrate 200.
  • the display region 14 is formed in a portion where the TFT substrate 100 and the counter substrate 200 overlap.
  • the scanning lines 11 extend in the horizontal direction (x direction) and are arranged in the vertical direction (y direction).
  • the video signal lines 12 extend in the vertical direction and are arranged in the horizontal direction.
  • a region surrounded by the scanning lines 11 and the video signal lines 12 is a pixel 13.
  • the TFT substrate 100 is formed larger than the counter substrate 200, and a portion where the TFT substrate 100 does not overlap with the counter substrate 200 is a terminal region 15.
  • the flexible wiring board 17 is connected to the terminal area 15.
  • the driver IC for driving the liquid crystal display device is mounted on the flexible wiring board 17.
  • a backlight is provided on the back surface of the TFT substrate 100.
  • the liquid crystal display panel forms an image by controlling light from a backlight for each pixel.
  • the flexible wiring board 17 is bent to the back of the backlight to reduce the outer shape of the entire liquid crystal display device.
  • a TFT using an oxide semiconductor with low leakage current is used for the TFT used for the display region 14.
  • a scanning line driving circuit is formed in a frame portion near the sealing material, and a TFT using a polysilicon semiconductor having high mobility and having high mobility is used for the scanning line driving circuit.
  • FIG. 2 is a cross-sectional view of a display area where pixels exist.
  • FIG. 2 shows a liquid crystal display device of a type called FFS (Fringe Field Switching) of IPS (In Plane Switching).
  • FFS Flexible Field Switching
  • IPS In Plane Switching
  • a TFT using the oxide semiconductor 108 is used.
  • a TFT using the oxide semiconductor 108 has a small leak current, and thus is suitable as a switching TFT.
  • the peripheral circuit is formed of a TFT using a polysilicon semiconductor, an insulating layer and the like for this purpose are also formed in the display region, but the figure becomes complicated. To avoid this, these insulating films are omitted in FIG.
  • a light-shielding film 105 is formed of a metal on a TFT substrate 100 formed of a resin such as glass or polyimide.
  • a resin such as glass or polyimide.
  • the light-blocking film 105 is for blocking light so that light from a backlight is not irradiated to a channel portion of a TFT to be formed later.
  • the base film 101 is formed so as to cover the light shielding film 105.
  • the base film 101 prevents the semiconductor layer 108 formed thereon from being contaminated by impurities from a glass substrate or the like.
  • the base film 101 is often formed of a laminated film of a silicon oxide film (hereinafter represented by SiO) and a silicon nitride film (hereinafter represented by SiN). Note that an aluminum oxide film (hereinafter, represented by AlO) may be further laminated.
  • an oxide semiconductor 108 forming a TFT is formed on the base film 101.
  • the thickness of the oxide semiconductor 108 is 10 nm to 100 nm.
  • IGZO is used for the oxide semiconductor 108, for example.
  • a metal film 109 is formed in a portion connected to the through holes 118 and 120. This is for preventing the oxide semiconductor 108 from disappearing when the through holes 118 and 120 are formed.
  • this metal film is referred to as SD metal 109.
  • a gate insulating film 110 is formed of SiO so as to cover the oxide semiconductor 108.
  • the gate insulating film 110 formed of SiO supplies oxygen to the oxide semiconductor 108 to stabilize channel characteristics.
  • a gate electrode 112 is formed to cover the gate insulating film 110.
  • An AlO film 111 is formed between the gate electrode 112 and the gate insulating film 110 to a thickness of about 10 nm. This is for assisting supply of oxygen from the gate insulating film 110 to the oxide semiconductor 108.
  • An interlayer insulating film 113 covering the gate electrode 112 is formed of SiN.
  • the thickness of the interlayer insulating film 113 is, for example, 150 nm to 300 nm.
  • interlayer insulating film 114 is formed of SiO.
  • the thickness of the interlayer insulating film 114 is, for example, 100 to 200 nm.
  • Through holes 118 and 120 are formed through the interlayer insulating film 113, the interlayer insulating film 114, and the gate insulating film 110. This is for connecting the oxide semiconductor 108 to the drain electrode 121 or connecting the oxide semiconductor 108 to the source electrode 122.
  • the drain electrode 121 is connected to the video signal line 12, and the source electrode 122 is connected to the pixel electrode 126 via the through holes 130 and 131.
  • an organic passivation film 123 is formed to cover the drain electrode 121 and the source electrode 122.
  • the organic passivation film 123 is formed of, for example, an acrylic resin or the like.
  • the organic passivation film 123 is formed to be as thick as about 2 to 4 ⁇ m in order to serve as a flattening film and reduce stray capacitance between the video signal line 12 and the common electrode 124.
  • Through holes 130 are formed in the organic passivation film 123 to connect the source electrodes 122 and the pixel electrodes 126.
  • a common electrode 124 is formed on the organic passivation film 123 by a transparent conductive film such as ITO (Indium Tin Oxide).
  • the common electrode 124 is formed in a planar shape.
  • a capacitance insulating film 125 is formed of SiN so as to cover the common electrode 124.
  • the pixel electrode 126 is formed of a transparent conductive film such as ITO (Indium Tin Oxide) covering the capacitor insulating film 125.
  • the pixel electrode 126 is formed in a comb shape.
  • the capacitance insulating film 125 is called as such because it constitutes a pixel capacitance between the common electrode 124 and the pixel electrode 126.
  • An alignment film 127 is formed to cover the pixel electrode 126.
  • the alignment film 127 defines the initial alignment direction of the liquid crystal molecules 301.
  • As the alignment treatment of the alignment film 127 rubbing alignment treatment or optical alignment treatment using polarized ultraviolet light is used. Since IPS does not require a pretilt angle, photo-alignment treatment is advantageous.
  • the counter substrate 200 is arranged with the liquid crystal layer 300 interposed therebetween.
  • a color filter 201 and a black matrix 202 are formed, and an overcoat film 203 is formed thereon.
  • An alignment film 204 is formed on the overcoat film 203. The function and orientation of the alignment film 204 are the same as those of the alignment film 127 on the TFT substrate 100 side.
  • FIG. 3 is a cross-sectional view showing a layer structure of a TFT using an oxide semiconductor 108 and a TFT using a polysilicon semiconductor 102 in a hybrid system when the present invention is not applied.
  • the TFT on the left is a TFT using the polysilicon semiconductor 102
  • the TFT on the right is a TFT using the oxide semiconductor 108.
  • a TFT using a polysilicon semiconductor is formed in a drive circuit and a TFT using an oxide semiconductor is formed in a display region in many cases.
  • the TFT is drawn in parallel for easy understanding. ing. The same applies to the subsequent drawings.
  • FIG. 3 corresponds to the structure below the interlayer insulating film 114 in FIG. 2, but FIG. 3 also shows a TFT made of the polysilicon semiconductor 102, so that the layer structure of FIG. 2 and FIG. It does not correspond. The same applies to the subsequent drawings.
  • a base film 101 is formed on a TFT substrate 100.
  • the configuration of the base film 101 is as described with reference to FIG.
  • a polysilicon semiconductor 102 is formed on a base film 101.
  • the polysilicon semiconductor 102 is obtained by first forming an a-Si semiconductor by CVD, annealing the semiconductor by excimer laser, and converting the semiconductor to polysilicon. This is called LTPS (Low ⁇ Temperature ⁇ Poly-Silicon).
  • the polysilicon semiconductor 102 is patterned, and a first gate insulating film 103 is formed so as to cover the polysilicon semiconductor 102.
  • a gate electrode 104 is formed over the first gate insulating film 103.
  • the gate electrode 104 is formed of, for example, a laminated film of Ti-Al-Ti (titanium-aluminum-titanium) or a MoW alloy. At this time, a light-shielding film of the TFT using the oxide semiconductor 108 is formed at the same time.
  • the first interlayer insulating film 106 is formed of SiN so as to cover the first gate electrode 104 and the light shielding film 105, and the second interlayer insulating film 107 is formed thereon of SiO.
  • the thickness of the first interlayer insulating film 106 is, for example, 150 nm to 300 nm.
  • the thickness of the second interlayer insulating film 107 is, for example, 100 to 200 nm.
  • an oxide semiconductor 108 is formed on the second interlayer insulating film 107 by sputtering and is patterned.
  • An SD metal 109 is formed at the drain and source of the oxide semiconductor 108 in order to prevent the oxide semiconductor 108 from disappearing when the through holes 118 and 120 are formed.
  • the SD metal 109 since the SD metal 109 is in contact with the upper part of the oxide semiconductor 108, it is called a top contact.
  • a second gate insulating film 110 is formed of SiO so as to cover the oxide semiconductor 108 and the SD metal 109.
  • the second gate insulating film 110 is the same as that described for the gate insulating film 110 in FIG.
  • the second gate electrode 112 is formed on the second gate insulating film 110, and the AlO film 111 is formed between the second gate electrode 112 and the second gate insulating film 110.
  • the second gate electrode 112 may have the same structure as the first gate electrode 104.
  • the role, thickness, and the like of the AlO film 111 formed between the second gate electrode 112 and the second gate insulating film 110 are as described in FIG.
  • a third interlayer insulating film 113 is formed to cover the second gate electrode 112, and a fourth interlayer insulating film 114 is formed thereon.
  • the third interlayer insulating film 113 is formed of SiN, and has the same thickness and the like as the first interlayer insulating film 106.
  • the fourth gate insulating film 114 is formed of SiO, and has the same thickness and the like as the second interlayer insulating film 107.
  • the third interlayer insulating film 113 formed of SiN supplies hydrogen to the drain and the source of the oxide semiconductor 108, and prevents the drain and the source from increasing in resistance.
  • through holes 115 to 120 are formed in order to connect the TFT formed with the polysilicon semiconductor 102 or the TFT formed with the oxide semiconductor 108 to a wiring or an electrode.
  • the through holes on the TFT side made of the polysilicon semiconductor 102 are 115, 116 and 117, and the through holes on the TFT side made of the oxide semiconductor 108 are 118, 119 and 120.
  • the through hole needs to penetrate more layers on the polysilicon semiconductor 102 side than on the oxide semiconductor 108 side. Conversely, the oxide semiconductor 108 side is exposed to the etching gas in the through hole for a longer time, or in the case of dry etching, to the etching gas (hereinafter, represented by the etching solution). If the etchant does not have a sufficient selectivity between the insulating film in which the through hole is formed and the SD metal 109, there is a risk that the SD metal 109 or the gate electrode 112 will disappear on the oxide semiconductor 108 side. Occurs.
  • FIG. 4 is a cross-sectional view showing another example of a layer structure of a TFT using an oxide semiconductor 108 and a TFT using a polysilicon semiconductor 102 in a hybrid system when the present invention is not applied. 4 is different from FIG. 3 in that a fourth interlayer insulating film 114 made of SiO is formed to cover the second gate electrode 112, and a third interlayer insulating film 113 made of SiN is formed thereon. That is the point.
  • FIG. 4 When it is not necessary to supply hydrogen from the interlayer insulating film covering the second gate electrode 112 or when it is better not to supply hydrogen, the configuration shown in FIG. 4 is used.
  • the other configuration of FIG. 4 is the same as that of FIG.
  • the order of the third interlayer insulating film 113 and the fourth interlayer insulating film 114 will be described based on the case of FIG. 3, but the present invention can be similarly applied to the case of FIG.
  • FIG. 5 is a sectional view showing Example 1 of the present invention.
  • a light-shielding film 105 is formed on a TFT substrate 100.
  • the light-blocking film 105 can be formed using the same metal as the first gate electrode 104 or the second gate electrode 112. Other configurations of the light shielding film 105 are the same as those described with reference to FIG.
  • the base film 101 is formed so as to cover the light-shielding film 105, and the polysilicon semiconductor 102 is formed thereon.
  • a first gate insulating film 103 is formed to cover the polysilicon semiconductor 102, and a first gate electrode 104 is formed thereon.
  • FIG. 5 is different from FIG. 3 in that an oxide semiconductor 108 is formed over the first gate insulating film 103. That is, there is only one insulating film between the polysilicon semiconductor 102 and the oxide semiconductor 108. On the other hand, in FIG. 3, three insulating films exist between the polysilicon semiconductor 102 and the oxide semiconductor 1. The point that the SD metal 109 is formed as a top contact on both sides of the oxide semiconductor 108 is the same as FIG.
  • a second gate insulating film 110 is formed to cover the oxide semiconductor 108 and the SD metal 109.
  • the configuration of the second gate insulating film 110 is the same as that of FIG.
  • a second gate electrode 112 and an AlO film 111 are formed on the second gate insulating film 110.
  • the configurations of the second gate electrode 112 and the AlO film 111 are the same as those in FIG.
  • 3A third interlayer insulating film 113 made of SiN is formed to cover the second gate electrode 112 and the AlO film 111, and a fourth interlayer insulating film 114 made of SiO is formed thereon. After that, through holes 115 to 120 for connecting the polysilicon semiconductor 102, the oxide semiconductor 108, and a wiring or an electrode are formed.
  • FIG. 5 showing this embodiment is characterized in that the first interlayer insulating film 106 and the second interlayer insulating film 107 in FIG. 3 are not present. Therefore, the difference between the depths of the through holes 115, 116, 117 on the polysilicon semiconductor 108 side and the depths of the through holes 118, 119, 120 on the oxide semiconductor 108 side becomes small. The phenomenon in which the oxide semiconductor 108 or the electrode disappears can be avoided.
  • through holes 115 and 117 on the side of the polysilicon semiconductor 102 are formed in four layers of insulating films, whereas through holes 118 and 120 on the side of the oxide semiconductor 108 are formed in three layers of insulating films. Formed. That is, the difference is only one layer. In contrast, in FIG. 3, this difference is three layers. Further, the through hole 116 on the side of the polysilicon semiconductor 102 is formed for three layers of insulating films, whereas the through hole 119 on the side of the oxide semiconductor 108 is formed for two layers of insulating films. That is, this difference is only one layer. In contrast, in FIG. 3, this difference is three layers.
  • FIG. 6 is a sectional view showing Embodiment 2 of the present invention.
  • FIG. 6 is different from FIG. 5 of the first embodiment in the structure of the TFT using the oxide semiconductor 108.
  • the oxide semiconductor 108 in FIG. 6 is a so-called bottom contact that is in contact with the SD metal 109 at the bottom surface.
  • the configuration shown in FIG. 6 has the following advantages over the configuration shown in FIG.
  • FIG. 7 is a cross-sectional view showing an intermediate step for realizing the configuration of FIG. 7, the structure up to the first gate insulating film 103 is the same as that in FIG.
  • the feature of FIG. 7 is that the SD metal 109 formed on both sides of the oxide semiconductor simultaneously with the first gate electrode 104 is formed on the first gate insulating film 103.
  • a photolithography step for the SD metal 109 is required. That is, in the configuration shown in FIGS. 6 and 7, one photolithography step can be omitted.
  • phosphorus (P) or boron (B) is implanted into the polysilicon semiconductor 102 by ion implantation (I / I), and a drain and a source are formed in the polysilicon semiconductor 102.
  • FIG. 8 is a cross-sectional view showing a configuration in an intermediate step following FIG. 8, an oxide semiconductor 108 is formed over the first gate insulating film 103. At this time, both sides of the oxide semiconductor 108 are formed on the SD metal 109. A second gate insulating film 110 is formed using SiO to cover the oxide semiconductor 108 and the first gate electrode 104.
  • the second gate electrode 112 and the AlO film 111 are formed in a portion corresponding to the channel of the oxide semiconductor 108.
  • the configurations of the second gate electrode 112 and the AlO film 111 are the same as those described with reference to FIG.
  • phosphorus (P) or boron (B) is implanted into the oxide semiconductor 108 by ion implantation (I / I).
  • the ions have a function of imparting conductivity to the oxide semiconductor 108 between the second gate electrode 112 and the SD metal 109 in a plan view. That is, since this region is not in contact with the SD metal 109, the oxide semiconductor 108 remains an insulator, so that conduction is provided by ion implantation.
  • a third interlayer insulating film 113 and a fourth interlayer insulating film 114 are formed, and through holes are formed in the oxide semiconductor 108 and the polysilicon semiconductor 102.
  • the effect of the second embodiment is the same as the effect of the first embodiment.
  • the second embodiment is advantageous in that a photolithography step for patterning the SD metal 109 in the first embodiment can be omitted.
  • FIG. 9 is a sectional view showing Embodiment 3 of the present invention.
  • FIG. 9 differs from FIG. 6 of Embodiment 2 in the structure of the TFT using the oxide semiconductor 108.
  • the SD metal 109 does not exist in the oxide semiconductor 108 in FIG. That is, also in this embodiment, since the first interlayer insulating film 106 and the second interlayer insulating film 107 are not present, as described with reference to FIG. There is only one difference between the number of layers and the number of insulating films through which the through holes on the side of the polysilicon semiconductor 102 penetrate. Therefore, the SD metal 109 can be omitted by using an etching solution having a large etching ratio or a dry etching gas having a large etching ratio.
  • FIG. 10 is a cross-sectional view showing an intermediate step for realizing the configuration of FIG.
  • the configuration up to the first gate insulating film 103 is the same as that of the second embodiment shown in FIG. FIG. 10 differs from FIG. 7 in that SD metal 109 is not formed on first gate insulating film 103.
  • phosphorus (P) or boron (B) is implanted by ion implantation (I / I) to form a drain and a source in the polysilicon semiconductor 102.
  • FIG. 11 is a cross-sectional view showing a configuration in an intermediate step after FIG.
  • an oxide semiconductor 108 is formed over the first gate insulating film 103.
  • a second gate insulating film 110 is formed using SiO to cover the oxide semiconductor 108 and the first gate electrode 104.
  • a second gate electrode 112 and an AlO film 111 are formed in a portion of the oxide semiconductor 108 corresponding to the channel.
  • phosphorus (P) or boron (B) is implanted into the oxide semiconductor 108 by ion implantation (I / I).
  • the ions have a function of giving conductivity to the oxide semiconductor 108 in a portion other than the portion covered with the second gate electrode 112 in a plan view. That is, since the oxide semiconductor 108 in this region remains an insulator, conduction is provided by ion implantation.
  • a third interlayer insulating film 113 and a fourth interlayer insulating film 114 are formed, and through holes are formed in the oxide semiconductor 108 and the polysilicon semiconductor 102.
  • the effects of the third embodiment are the same as the effects of the first and second embodiments.
  • FIG. 12 is a sectional view showing Embodiment 4 of the present invention.
  • a feature of the fourth embodiment is that ion implantation can be performed only once.
  • the TFT formed by the polysilicon semiconductor 108 is a p-channel TFT.
  • FIG. 13 is a cross-sectional view showing an intermediate step for realizing the configuration of FIG.
  • the structure of FIG. 13 is formed by the following steps.
  • a base film 101 is formed on a TFT substrate 100, a polysilicon semiconductor 102 is formed thereon, and a first gate insulating film 103 is formed thereon. All of these three layers are formed by CVD.
  • the oxide semiconductor 108 is formed by sputtering, and the oxide semiconductor 108 is patterned.
  • a metal or an alloy to be the first gate electrode 104 and the SD metal 109 is formed by sputtering or the like, and this metal or alloy is patterned to form the first gate electrode 104 and the SD metal 109. Therefore, in this case, the SD metal 109 becomes a top contact with the oxide semiconductor 108.
  • the first gate insulating film 103 is patterned. The first gate insulating film 103 remains only under the first gate insulating film 104 and under the oxide semiconductor 108 including the SD metal 109, and the other is removed.
  • the second gate insulating film 110 is formed of SiO.
  • a second gate electrode 112 and an AlO layer 111 are formed over the second gate insulating film 110 in a portion corresponding to a channel portion of the oxide semiconductor 108.
  • the second gate electrode 112, the AlO layer 111, and the like are the same as those described with reference to FIG.
  • boron (B) is simultaneously implanted into the polysilicon semiconductor 102 and the oxide semiconductor 108 by ion implantation using the first gate electrode 104 and the second gate electrode 112 as a mask.
  • a drain and a source are formed in the polysilicon semiconductor 102 and the oxide semiconductor 108.
  • the thickness d of the second gate insulating film 110 on the oxide semiconductor 108 and the thickness d of the second gate insulating film 110 on the polysilicon semiconductor 102 are the same. Therefore, boron can be accurately implanted into the oxide semiconductor 108 and the polysilicon semiconductor 102 with the same ion implantation energy.
  • the TFT in the polysilicon semiconductor 102 is limited to a p-channel TFT in which the drain and the source are doped with boron (B).
  • B boron
  • FIG. 14 when phosphorus (P) is doped instead of boron (B), an n-channel type TFT is obtained.
  • P phosphorus
  • B boron
  • an LDD Light Doped Drain
  • a third interlayer insulating film 113 and a fourth interlayer insulating film 114 are formed to cover the second gate electrode 112, and through holes are formed in the TFT made of the polysilicon semiconductor 102 and the TFT made of the oxide semiconductor.
  • the steps of forming the third interlayer insulating film 113, the fourth interlayer insulating film 114, and the through holes 115 to 120 are the same as those described in the first to third embodiments.
  • the number of insulating films penetrated by the through holes 115 and 117 on the polysilicon semiconductor 102 side is 3, and the number of insulating films penetrated by the through holes 118 and 120 on the oxide semiconductor 108 side is also 3, the same number. Therefore, the conditions for forming the through holes on the polysilicon semiconductor 102 side and the oxide semiconductor 108 side can be made more uniform than in the first to third embodiments.
  • the first gate insulating film 103 is removed except under the first gate electrode 104 and under the oxide semiconductor 108 including the SD metal 109. It is only necessary that the polysilicon semiconductor 102 be removed from the drain region and the source region. This is because ion implantation can be performed on the polysilicon semiconductor 102 and the oxide semiconductor 108 under the same conditions.
  • the through hole for the oxide semiconductor 108 is formed on the SD metal 109 connected to the oxide semiconductor 108, but is formed directly on the oxide semiconductor 108 as in the third embodiment. It may be.
  • FIG. 15 is a sectional view of a pixel portion of the organic EL display device.
  • a glass substrate or a resin substrate such as polyimide is used for the TFT substrate 100.
  • 15 is the same as that of the liquid crystal display device in FIG. 2 until the drain electrode 121 and the source electrode 122 are formed from the TFT substrate 100. Therefore, the configuration of the present invention described in the first to fourth embodiments can be applied as it is.
  • An organic passivation film 123 is formed to cover the drain electrode 121 and the source electrode 122, and a through hole 130 is formed in the organic passivation film 123.
  • a lower electrode 150 is formed by a laminated film of a reflective electrode made of a metal or an alloy and an anode made of an oxide conductive film.
  • An organic film such as an acrylic film serving as the bank 160 is formed thereon, and holes are formed in the film.
  • An organic EL film 151 serving as a light emitting layer is formed in the hole.
  • the organic EL film 151 is usually formed by a plurality of films.
  • a cathode 152 is formed to cover the organic EL film 151 and the bank 160.
  • the cathode 152 is formed of a transparent oxide conductive film such as ITO or AZO (Aluminum doped Zinc Oxide) or a metal thin film.
  • a protective film 153 for protecting the organic EL film 151 is formed with SiN or the like.
  • a polarizing plate 155 for preventing reflection is attached on the protective film 153 via the adhesive 154.
  • the protective film 153 may be not only an inorganic film such as SiN but also a transparent organic film such as acryl laminated on the inorganic film.
  • peripheral circuits such as a scanning line driving circuit are formed using TFTs. Therefore, there is a demand that the peripheral driver circuit is formed by the polysilicon semiconductor 102 and the switching TFTs and the like formed in the pixel portion are formed by the oxide semiconductor 108 as in the liquid crystal display device.
  • Embodiments 1 to 4 can be applied to the organic EL display device.
  • it can be used as an optical sensor built in an electronic device such as a display device.

Abstract

表示装置において、同一基板内にＬＴＰＳ ＴＦＴと酸化物半導体 ＴＦＴを形成することを目的とする。このために、次のような構成とする。ポリシリコン半導体１０２を用いた第１のＴＦＴと酸化物半導体１０８を用いた第２のＴＦＴが形成された基板１００を有する表示装置であって、前記ポリシリコン半導体１０２を覆って第１のゲート絶縁膜１０３が形成され、前記第１のゲート絶縁膜１０３の上に第１のゲート電極１０４が形成され、前記第１ゲート絶縁膜１０３の上で前記第１のゲート電極１０４とは離れた位置に前記酸化物半導体１０８が形成され、前記酸化物半導体１０８を覆って第２のゲート絶縁膜１１０が形成され、前記第２のゲート絶縁膜１１０の上に第２のゲート電極１１２が形成され、前記第２のゲート電極１１２を覆って層間絶縁膜１１３が形成されていることを特徴とする表示装置。

Description

表示装置
　本発明は表示装置に係り、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴの両者による、ハイブリッド構造を用いた表示装置に関する。
　液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。一方、有機ＥＬ表示装置は、各画素に自発光する有機ＥＬ層とＴＦＴを配置することによってカラー画像を形成する。有機ＥＬ表示装置はバックライトを必要としないので、薄型化には有利である。
　ポリシリコン半導体は移動度が高いので、駆動回路用ＴＦＴとして適している。一方、酸化物半導体はＯＦＦ抵抗が高く、これを画素内におけるスイッチングＴＦＴとして用いるとＯＦＦ電流を小さくすることが出来る。
　酸化物半導体を用いたＴＦＴとポリシリコン半導体を用いた表示装置を記載したものとして、特許文献１、特許文献２及び特許文献３が挙げられる。特許文献１には、ポリシリコン半導体によるＴＦＴと酸化物半導体によるＴＦＴに同時にスルーホールを形成する場合に、酸化物半導体がスルーホール部分において消失する現象を対策した構成が記載されている。特許文献２には、酸化物半導体を用いたＴＦＴとポリシリコン半導体を用いたＴＦＴを有する表示装置において、酸化物半導体によるＴＦＴをボトムゲートタイプのＴＦＴとすることによって、プロセス工数を低減した構成が記載されている。特許文献３には、有機ＥＬ表示装置において、画素内にポリシリコン半導体によるＴＦＴと酸化物半導体によるＴＦＴを配置した構成が記載されている。
特開２０１７－２０８４７３号公報 特開２０１６－１９４７０３号公報 特表２０１７－５３６６４６号公報
　画素のスイッチングとして用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来る。しかし酸化物半導体はキャリアの移動度が小さいので、表示装置内に内蔵する駆動回路を、酸化物半導体を用いたＴＦＴで形成することは難しい場合がある。
　一方、ポリシリコン半導体で形成したＴＦＴは移動度が大きいので、駆動回路を、ポリシリコン半導体を用いたＴＦＴで形成することが出来る。しかし、ポリシリコン半導体を画素におけるスイッチングＴＦＴとして使用する場合には、ポリシリコン半導体はリーク電流が大きいので、通常は、２個のポリシリコン半導体を直列にして使用する。
　そこで、表示領域における画素のスイッチングＴＦＴとして酸化物半導体を用い、周辺駆動回路のＴＦＴにポリシリコン半導体を用いれば、合理的である。しかし、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴは別な層に形成する必要がある。プロセス温度条件から、一般には、ポリシリコン半導体を用いたＴＦＴが先に、すなわち、下層に形成され、酸化物半導体を用いたＴＦＴが後に、すなわち、上層に形成される。
　一方、ＴＦＴと配線を接続するためのスルーホールは、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴとに同時に形成される。そうすると、スルーホールにおいて、上層に形成された酸化物半導体の電極あるいは酸化物半導体がエッチング液やエッチングガスに晒される時間が長くなる。したがって、酸化物半導体によるＴＦＴのスルーホールにおいて、電極あるいは酸化物半導体が消失する危険がある。
　本発明は、このような現象を対策し、酸化物半導体によるＴＦＴとポリシリコン半導体によるＴＦＴの両方を用いた信頼性の高い表示装置を実現することである。
　本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
　（１）ポリシリコン半導体を用いた第１のＴＦＴと酸化物半導体を用いた第２のＴＦＴが形成された基板を有する表示装置であって、前記ポリシリコン半導体を覆って第１の絶縁膜が形成され、前記第１の絶縁膜の上に第１のゲート電極が形成され、前記第１の絶縁膜の上で前記第１のゲート電極とは離れた位置に前記酸化物半導体が形成され、前記酸化物半導体を覆って第２の絶縁膜が形成され、前記第２の絶縁膜の上に第２のゲート電極が形成され、前記第２のゲート電極を覆って第３の絶縁膜が形成されていることを特徴とする表示装置。
　（２）ポリシリコン半導体を用いた第１のＴＦＴと酸化物半導体を用いた第２のＴＦＴが形成された基板を有する表示装置であって、前記ポリシリコン半導体を覆って第１のゲート絶縁膜が形成され、前記第１の絶縁膜の上に第１のゲート電極が形成され、前記第１の絶縁膜は、少なくとも、前記ポリシリコン半導体のドレイン領域とソース領域には存在せず、前記第１の絶縁膜の上で前記第１のゲート電極とは離れた位置に前記酸化物半導体が形成され、前記酸化物半導体を覆って第２の絶縁膜が形成され、前記第２の絶縁膜の上に第２のゲート電極が形成され、前記第２のゲート電極を覆って第３の絶縁膜が形成されていることを特徴とする表示装置。
液晶表示装置の平面図である。 液晶表示装置の表示領域の断面図である。 本発明を使用しない場合のＴＦＴの構成を示す断面図である。 本発明を使用しない場合のＴＦＴの他の構成を示す断面図である。 実施例１の断面図である。 実施例２の断面図である。 実施例２の途中工程の断面図である。 図７に続く、実施例２の途中工程の断面図である。 実施例３の断面図である。 実施例３の途中工程の断面図である。 図１０に続く、実施例３の途中工程の断面図である。 実施例４の断面図である。 実施例４の途中工程の断面図である。 図１３に続く、実施例４の途中工程の断面図である。 有機ＥＬ表示装置の表示領域の断面図である。
　酸化物半導体には、ＩＧＺＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｏｘｉｄｅ）等がある。酸化物半導体のうち光学的に透明でかつ結晶質でないものはＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれている。以後、本明細書では、酸化物半導体をＴＡＯＳと呼ぶこともある。
　表示装置においては、一般には、ポリシリコン半導体は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって形成したａ-Ｓｉ半導体をエキシマレーザでアニールして形成された、いわゆるＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅａｒｔｕｒｅ　Ｐｏｌｙ－Ｓｉ）が用いられる。以後、本明細書では、ポリシリコン半導体をＬＴＰＳと呼ぶこともある。
　本明細書では、酸化物半導体を用いたＴＦＴとポリシリコン半導体を用いたＴＦＴの両方を用いた方式をハイブリッド方式と呼ぶこともある。以下、実施例によって本発明の内容を詳細に説明する。
　図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がシール材１６によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重なっている部分に表示領域１４が形成されている。
　ＴＦＴ基板１００の表示領域１４には、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２に囲まれた領域が画素１３になっている。ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域１５となっている。端子領域１５にはフレキシブル配線基板１７が接続している。液晶表示装置を駆動するドライバＩＣはフレキシブル配線基板１７に搭載されている。
　液晶は、自らは発光しないので、ＴＦＴ基板１００の背面にバックライトが配置している。液晶表示パネルはバックライトからの光を画素毎に制御することによって画像を形成する。フレキシブル配線基板１７は、バックライトの背面に折り曲げられることによって、液晶表示装置全体としての外形を小さくする。
　本発明の液晶表示装置では、表示領域１４に用いるＴＦＴには、リーク電流の少ない酸化物半導体を用いたＴＦＴが使用されている。また、シール材付近の額縁部分には、例えば、走査線駆動回路が形成されており、走査線駆動回路には、移動度の大きい、ポリシリコン半導体を用いたＴＦＴが使用されている。
　図２は、画素が存在する表示領域の断面図である。図２は、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）の内の、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｔｉｃｈｉｎｇ）と呼ばれる方式の液晶表示装置である。図２では、酸化物半導体１０８を用いたＴＦＴが使用されている。酸化物半導体１０８を用いたＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。
　本発明では、後で説明するように、周辺回路を、ポリシリコン半導体を用いたＴＦＴで構成しているので、このための絶縁層等が表示領域にも形成されるが、図が複雑化することを避けるために、これらの絶縁膜は図２では省略されている。
　図２において、ガラスあるいはポリイミド等に樹脂で形成されたＴＦＴ基板１００の上に遮光膜１０５が金属によって形成されている。この金属は、後で説明するゲート電極等と同じ金属を使用してもよい。遮光膜１０５は、後で形成されるＴＦＴのチャネル部にバックライトからの光が照射されないように遮光するためのものである。
　遮光膜１０５を覆って下地膜１０１が形成されている。下地膜１０１は、その上に形成される半導体層１０８がガラス基板等からの不純物によって汚染されることを防止する。下地膜１０１はシリコン酸化膜（以後ＳｉＯで代表させる）とシリコン窒化膜（以後ＳｉＮで代表させる）の積層膜で形成されることが多い。なお、アルミニウム酸化膜（以後ＡｌＯで代表させる）がさらに積層される場合もある。
　図２において、下地膜１０１の上にＴＦＴを構成する酸化物半導体１０８が形成されている。酸化物半導体１０８の厚さは１０ｎｍ乃至１００ｎｍである。酸化物半導体１０８には例えばＩＧＺＯが使用される。酸化物半導体１０８のソース、ドレイン領域において、スルーホール１１８，１２０と接続する部分には、金属膜１０９が形成されている。スルーホール１１８，１２０を形成するときに、酸化物半導体１０８が消失することを防止するためである。以後この金属膜をＳＤ金属１０９と呼ぶ。
　酸化物半導体１０８を覆ってゲート絶縁膜１１０がＳｉＯによって形成される。ＳｉＯで形成されたゲート絶縁膜１１０は、酸化物半導体１０８に酸素を供給してチャネル特性を安定化させる。ゲート絶縁膜１１０を覆ってゲート電極１１２が形成されるが、ゲート電極１１２とゲート絶縁膜１１０の間にＡｌＯ膜１１１が１０ｎｍ程度の厚さで形成されている。ゲート絶縁膜１１０からの酸化物半導体１０８への酸素の供給を補助するためである。
　ゲート電極１１２を覆って層間絶縁膜１１３がＳｉＮによって形成されている。層間絶縁膜１１３の厚さは、例えば、１５０ｎｍ乃至３００ｎｍである。層間絶縁膜１１３の上に層間絶縁膜１１４がＳｉＯによって形成される。層間絶縁膜１１４の厚さは、例えば、１００乃至２００ｎｍである。
　層間絶縁膜１１３、層間絶縁膜１１４、ゲート絶縁膜１１０を貫通してスルーホール１１８、１２０が形成されている。酸化物半導体１０８とドレイン電極１２１、あるいは、酸化物半導体１０８とソース電極１２２を接続するためである。ドレイン電極１２１は映像信号線１２と接続し、ソース電極１２２はスルーホール１３０及び１３１を介して画素電極１２６と接続する。
　図２において、ドレイン電極１２１及びソース電極１２２を覆って有機パッシベーション膜１２３が形成されている。有機パッシベーション膜１２３は、例えば、アクリル樹脂等で形成される。有機パッシベーション膜１２３は平坦化膜としての役割と、映像信号線１２とコモン電極１２４間の浮遊容量を小さくするために、２乃至４μｍ程度と厚く形成される。ソース電極１２２と画素電極１２６を接続するために、有機パッシベーション膜１２３にスルーホール１３０が形成される。
　有機パッシベーション膜１２３の上にＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透明導電膜によってコモン電極１２４が形成される。コモン電極１２４は平面状に形成される。コモン電極１２４を覆って容量絶縁膜１２５がＳｉＮによって形成されている。容量絶縁膜１２５を覆ってＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透明導電膜によって画素電極１２６が形成されている。画素電極１２６は櫛歯状に形成される。容量絶縁膜１２５は、コモン電極１２４と画素電極１２６との間において、画素容量を構成するので、このように呼ばれる。
　画素電極１２６を覆って配向膜１２７が形成されている。配向膜１２７は液晶分子３０１の初期配向方向を規定する。配向膜１２７の配向処理は、ラビングによる配向処理か偏光紫外線を用いた光配向処理が用いられる。ＩＰＳではプレティルト角は必要ないので、光配向処理が有利である。
　図２において、液晶層３００を挟んで、対向基板２００が配置している。対向基板２００にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、その上にオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上に配向膜２０４が形成されている。配向膜２０４の作用および配向処理は、ＴＦＴ基板１００側の配向膜１２７と同じである。
　図２において、コモン電極１２４と画素電極１２６との間に電圧が印加されると、図２の矢印で示すような電気力線が発生し、液晶分子３０１を回転させて液晶層３００によるバックライトからの光の透過率を制御する。画素毎に光の透過率を制御することによって画像を形成する。
　図３は、本発明を適用しない場合の、ハイブリット方式における酸化物半導体１０８を用いたＴＦＴとポリシリコン半導体１０２を用いたＴＦＴの層構造を示す断面図である。図３において、左側のＴＦＴがポリシリコン半導体１０２を用いたＴＦＴであり、右側のＴＦＴが酸化物半導体１０８を用いたＴＦＴである。実際の製品では、駆動回路にポリシリコン半導体を用いたＴＦＴを形成し、表示領域に酸化物半導体を用いたＴＦＴを形成する場合が多いが、図３では、わかり易くするために、並列して描いている。以後の図も同様である。
　図３は、図２における、層間絶縁膜１１４以下の構成に対応するが、図３では、ポリシリコン半導体１０２によるＴＦＴも記載しているので、図２と図３の層構成は１：１で対応するわけではない。以後の図も同様である。
　図３において、ＴＦＴ基板１００の上に下地膜１０１が形成されている。下地膜１０１の構成は図２で説明したとおりである。下地膜１０１の上にポリシリコン半導体１０２が形成されている。ポリシリコン半導体１０２は、まず、ａ-Ｓｉ半導体をＣＶＤによって形成し、これをエキシマレーザによってアニールして、ポリシリコン化したものである。これはＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ－Ｓｉｌｉｃｏｎ）と呼ばれる。
　その後、ポリシリコン半導体１０２をパターニングし、これを覆って第１ゲート絶縁膜１０３を形成する。第１ゲート絶縁膜１０３の上にゲート電極１０４を形成する。ゲート電極１０４は、例えば、Ｔｉ－Ａｌ－Ｔｉ（チタンーアルミニウムーチタン）の積層膜あるいは、ＭｏＷ合金等によって形成される。この時、同時に酸化物半導体１０８によるＴＦＴの遮光膜を形成する。
　第１ゲート電極１０４及び遮光膜１０５を覆って第１層間絶縁膜１０６がＳｉＮによって形成され、その上に第２層間絶縁膜１０７がＳｉＯによって形成される。第１層間絶縁膜１０６の厚さは、例えば、１５０ｎｍ乃至３００ｎｍである。また、第２層間絶縁膜１０７の厚さは、例えば、１００乃至２００ｎｍである。
　図３において、第２層間絶縁膜１０７の上に酸化物半導体１０８がスパッタリングによって形成され、パターニングされている。酸化物半導体１０８のドレインおよびソースには、スルーホール１１８、１２０を形成するときに、酸化物半導体１０８が消失することを防止するために、ＳＤ金属１０９が形成されている。図３においては、ＳＤ金属１０９は酸化物半導体１０８の上部において接触しているので、トップコンタクトと言われる。
　酸化物半導体１０８及びＳＤ金属１０９を覆って第２ゲート絶縁膜１１０がＳｉＯによって形成される。第２ゲート絶縁膜１１０は、図２におけるゲート絶縁膜１１０において説明したのと同じである。第２ゲート絶縁膜１１０の上に第２ゲート電極１１２が形成されるが、第２ゲート電極１１２と第２ゲート絶縁膜１１０の間にＡｌＯ膜１１１が形成される。第２ゲート電極１１２は、第１ゲート電極１０４と同じ構造でよい。第２ゲート電極１１２と第２ゲート絶縁膜１１０の間に形成されるＡｌＯ膜１１１の役割、厚さ等は、図２において説明したとおりである。
　図３において、第２ゲート電極１１２を覆って、第３層間絶縁膜１１３が形成され、その上に第４層間絶縁膜１１４が形成されている。第３層間絶縁膜１１３はＳｉＮで形成され、厚さ等は第１層間絶縁膜１０６と同じである。第４ゲート絶縁膜１１４はＳｉＯで形成され、厚さ等は第２層間絶縁膜１０７と同じである。ＳｉＮで形成された第３層間絶縁膜１１３は酸化物半導体１０８のドレインおよびソースに水素を供給し、ドレイン及びソースが高抵抗化することを防止する。
　その後、ポリシリコン半導体１０２で形成されたＴＦＴあるいは酸化物半導体１０８で形成されたＴＦＴと、配線、あるいは電極と接続するために、スルーホール１１５乃至１２０が形成される。ポリシリコン半導体１０２によるＴＦＴ側のスルーホールは、１１５、１１６、１１７であり、酸化物半導体１０８によるＴＦＴ側のスルーホールは１１８、１１９、１２０である。
　図３から明らかなように、ポリシリコン半導体１０２側は、酸化物半導体１０８側よりもよりも、スルーホールはより多くの層を貫通する必要がある。逆に言えば、酸化物半導体１０８側は、スルーホールにおいて、より長い時間エッチング液、あるいは、ドライエッチングの場合は、エッチングガスに晒される（以後エッチング液で代表させる）。エッチング液が、スルーホールが形成される絶縁膜とＳＤ金属１０９との間で十分な選択比を有していない場合は、酸化物半導体１０８側において、ＳＤ金属１０９あるいはゲート電極１１２が消失する危険が生ずる。
　図４は、本発明を適用しない場合の、ハイブリット方式における酸化物半導体１０８を用いたＴＦＴとポリシリコン半導体１０２を用いたＴＦＴの層構造の他の例を示す断面図である。図４が図３と異なる点は、ＳｉＯで構成される第４層間絶縁膜１１４が第２ゲート電極１１２を覆って形成され、その上にＳｉＮで形成される第３層間絶縁膜１１３が形成されている点である。
　第２ゲート電極１１２を覆う層間絶縁膜から水素の供給をする必要が無い、あるいは、水素を供給しないほうが良い場合は、図４の構成が使用される。図４の他の構成は図３と同じなので説明を省略する。以後の説明では、第３層間絶縁膜１１３及び第４層間絶縁膜１１４の順番は図３の場合を基準に説明するが、図４の場合も同様に本発明を適用することが出来る。
　図５は本発明の実施例１を示す断面図である。図５において、ＴＦＴ基板１００の上に遮光膜１０５が形成されている。遮光膜１０５は第１ゲート電極１０４あるいは第２ゲート電極１１２と同じ金属で形成することが出来る。遮光膜１０５のその他の構成は図２で説明したのと同じである。
　遮光膜１０５を覆って下地膜１０１が形成され、その上にポリシリコン半導体１０２が形成されている。ポリシリコン半導体１０２を覆って第１ゲート絶縁膜１０３が形成され、その上に第１ゲート電極１０４が形成されている。これらの構成は図３で説明したのと同様である。
　図５が図３と異なる点は、第１ゲート絶縁膜１０３の上に酸化物半導体１０８が形成されていることである。すなわち、ポリシリコン半導体１０２と酸化物半導体１０８の間には、１層の絶縁膜しかない。一方、図３においては、ポリシリコン半導体１０２との酸化物半導体１の間には、３層の絶縁膜が存在している。酸化物半導体１０８の両側にトップコンタクトでＳＤ金属１０９が形成されている点は図３と同じである。
　図５において、酸化物半導体１０８及びＳＤ金属１０９を覆って第２ゲート絶縁膜１１０が形成されている。第２ゲート絶縁膜１１０の構成は図３と同様である。そして、第２ゲート絶縁膜１１０の上に第２ゲート電極１１２及びＡｌＯ膜１１１が形成されている。第２ゲート電極１１２及びＡｌＯ膜１１１の構成は図３と同じである。
　第２ゲート電極１１２及びＡｌＯ膜１１１を覆ってＳｉＮによる第３層間絶縁膜１１３が形成されており、その上にＳｉＯによる第４層間絶縁膜１１４が形成されている。その後、ポリシリコン半導体１０２、酸化物半導体１０８と、配線または電極と接続するためのスルーホール１１５乃至１２０が形成される。
　本実施例を示す図５の特徴は、図３における第１層間絶縁膜１０６と第２層間絶縁膜１０７が存在していないことである。したがって、ポリシリコン半導体１０８側のスルーホール１１５、１１６、１１７の深さと酸化物半導体１０８側のスルーホール１１８，１１９，１２０の深さの差が小さくなり、酸化物半導体１０８側のスルーホールにおいて、酸化物半導体１０８あるいは電極が消失するという現象を回避することが出来る。
　図５において、ポリシリコン半導体１０２側のスルーホール１１５、１１７は４層の絶縁膜に対して形成されているのに対し、酸化物半導体１０８側のスルーホール１１８、１２０は３層の絶縁膜に対して形成される。すなわち、差は１層のみである。これに対して、図３においては、この差は３層である。また、ポリシリコン半導体１０２側のスルーホール１１６は３層の絶縁膜に対して形成されているのに対し、酸化物半導体１０８側のスルーホール１１９は２層の絶縁膜に対して形成される。すなわち、この差は１層のみである。これに対して、図３においては、この差は３層である。
　すなわち、図５においては、スルーホール形成時に、酸化物半導体１０８側において、エッチング液に、より長く晒される時間は、小さくなり、酸化物半導体１０８、あるいは、ＳＤ金属１０９、第２ゲート電極１１２等が消失する危険が小さくなる。したがって、ハイブリッド構成を有する表示装置を安定して製造することが出来る。
　図６は、本発明の実施例２を示す断面図である。図６が実施例１の図５と異なる点は、酸化物半導体１０８を用いたＴＦＴの構成である。図６の酸化物半導体１０８はＳＤ金属１０９と底面で接する、いわゆるボトムコンタクトとなっている。図６に示す構成は、図５に示す構成に対して、以下に示すような利点を持っている。
　図７は図６の構成を実現する途中工程を示す断面図である。図７において、第１ゲート絶縁膜１０３の構成までは、図５と同じである。図７の特徴は、第１ゲート絶縁膜１０３の上に第１ゲート電極１０４と同時に酸化物半導体の両側に形成されるＳＤ金属１０９を形成することである。一方、図５においては、酸化物半導体１０８を形成した後、ＳＤ金属１０９を形成するので、ＳＤ金属１０９のためのフォトリソグラフィ工程が必要になる。つまり、図６及び図７の構成であれば、フォトリソグラフィ工程を１工程省略することが出来る。
　第１ゲート電極１０４及びＳＤ金属１０４を形成した後、リン(Ｐ)あるいはボロン（Ｂ）をポリシリコン半導体１０２にイオンインプランテーション（Ｉ／Ｉ）によって注入し、ポリシリコン半導体１０２にドレイン及びソースを形成する。
　図８は図７に続く途中工程における構成を示す断面図である。図８において、酸化物半導体１０８を、第１ゲート絶縁膜１０３の上に形成する。この時、酸化物半導体１０８の両側は、ＳＤ金属１０９の上に形成される。酸化物半導体１０８及び第１ゲート電極１０４を覆って第２ゲート絶縁膜１１０をＳｉＯによって形成する。
　その後、酸化物半導体１０８のチャネルに対応する部分に第２ゲート電極１１２及びＡｌＯ膜１１１を形成する。第２ゲート電極１１２及びＡｌＯ膜１１１の構成は図３等で説明したのと同様である。
　その後、リン(Ｐ)あるいはボロン（Ｂ）をイオンインプランテーション（Ｉ／Ｉ）によって酸化物半導体１０８に注入する。イオンは平面で視て、第２ゲート電極１１２とＳＤ金属１０９の間において、酸化物半導体１０８に導電性を与える作用を有する。つまり、この領域は、ＳＤ金属１０９と接触していないので、酸化物半導体１０８は絶縁物のままであるので、イオンを注入することによって導通を与える。
　その後、第３層間絶縁膜１１３及び第４層間絶縁膜１１４を形成し、酸化物半導体１０８及びポリシリコン半導体１０２に対してスルーホールを形成する。実施例２の効果は、実施例１の効果と同じである。ただし、実施例２では、実施例１におけるＳＤ金属１０９をパターニングするための、フォトリソグラフィ工程を省略することが出来る点で有利である。
　なお、図７及び図８で説明したイオンインプランテーション工程およびその効果は、実施例１における図５も同様である。
　図９は、本発明の実施例３を示す断面図である。図９が実施例２の図６と異なる点は、酸化物半導体１０８を用いたＴＦＴの構成である。図９の酸化物半導体１０８には、ＳＤ金属１０９は存在していない。すなわち、本実施例においても、第１層間絶縁膜１０６と第２層間絶縁膜１０７は存在していないので、図２で説明したように、酸化物半導体１０８側のスルーホールが貫通する絶縁膜の層数とポリシリコン半導体１０２側のスルーホールが貫通する絶縁膜の層数とは１層しか差がない。したがって、エッチング比の大きなエッチング液、あるいは、エッチング比の大きなドライエッチングのガスを用いることによって、ＳＤ金属１０９を省略することが出来る。
　図１０は図９の構成を実現する途中工程を示す断面図である。図９において、第１ゲート絶縁膜１０３の構成までは、実施例２の図７と同じである。図１０が図７と異なる点は、第１ゲート絶縁膜１０３の上にＳＤ金属１０９が形成されていないことである。第１ゲート電極１０４を形成した後、リン(Ｐ)あるいはボロン（Ｂ）をイオンインプランテーション（Ｉ／Ｉ）によって注入し、ポリシリコン半導体１０２にドレイン及びソースを形成する。
　図１１は図１０の後の、途中工程における構成を示す断面図である。図１１において、酸化物半導体１０８を、第１ゲート絶縁膜１０３の上に形成する。その後、酸化物半導体１０８及び第１ゲート電極１０４を覆って第２ゲート絶縁膜１１０をＳｉＯによって形成する。そして、酸化物半導体１０８のチャネルに対応する部分に第２ゲート電極１１２及びＡｌＯ膜１１１を形成する。
　その後、リン(Ｐ)あるいはボロン（Ｂ）をイオンインプランテーション（Ｉ／Ｉ）によって酸化物半導体１０８に注入する。イオンは平面で視て、第２ゲート電極１１２で覆われている以外の部分において、酸化物半導体１０８に導電性を与える作用を有する。つまり、この領域の酸化物半導体１０８は絶縁物のままであるので、イオンを注入することによって導通を与える。
　その後、第３層間絶縁膜１１３及び第４層間絶縁膜１１４を形成し、酸化物半導体１０８及びポリシリコン半導体１０２に対してスルーホールを形成する。実施例３の効果は、実施例１及び２の効果と同じである。
　図１２は、本発明の実施例４を示す断面図である。実施例４の特徴は、イオンインプランテーションを1回で済ませられることである。また、図１２の構成では、ポリシリコン半導体１０８によって形成されるＴＦＴはｐチャネルＴＦＴである。
　図１３は図１２の構成を実現する途中工程を示す断面図である。図１３の構成は次のような工程で形成される。ＴＦＴ基板１００の上に下地膜１０１を形成し、その上にポリシリコン半導体１０２を形成し、その上に第１ゲート絶縁膜１０３を形成する。これらの３層の膜はいずれもＣＶＤによって形成される。その後酸化物半導体１０８をスパッタリングによって形成し、酸化物半導体１０８をパターニングする。
　その後、第１ゲート電極１０４及びＳＤ金属１０９となる金属あるいは合金をスパッタリング等によって、形成し、この金属あるいは合金をパターニングして、第１ゲート電極１０４及びＳＤ金属１０９とする。したがって、この場合は、ＳＤ金属１０９は酸化物半導体１０８に対してトップコンタクトになる。その後、第１ゲート絶縁膜１０３をパターニングする。第１ゲート絶縁膜１０３は、第１ゲート絶縁膜１０４の下及びＳＤ金属１０９を含む酸化物半導体１０８の下にのみ残存し、他は除去される。
　その後、第２ゲート絶縁膜１１０をＳｉＯによって形成する。第２ゲート絶縁膜１１０の上で、酸化物半導体１０８のチャネル部に相当する部分に第２ゲート電極１１２およびＡｌＯ層１１１を形成する。第２ゲート電極１１２及びＡｌＯ層１１１等は、図５等で説明したのと同様である。
　その後、第１ゲート電極１０４及び第２ゲート電極１１２をマスクにしてボロン（Ｂ）をイオンインプランテーションによってポリシリコン半導体１０２及び酸化物半導体１０８に同時に注入する。これによって、ポリシリコン半導体１０２及び酸化物半導体１０８にドレイン及びソースを形成する。
　図１４では、若干異なって見えるが、酸化物半導体１０８の上の第２ゲート絶縁膜１１０の厚さｄとポリシリコン半導体１０２の上の第２ゲート絶縁膜１１０の厚さｄは同じである。したがって、同じイオンインプランテーションのエネルギーによって正確に酸化物半導体１０８とポリシリコン半導体１０２にボロンを注入することが出来る。
　なお、この構成においては、ポリシリコン半導体１０２におけるＴＦＴは、ドレイン及びソースにボロン（Ｂ）をドープしたような、ｐチャネル方式ＴＦＴに限定となる。図１４において、ボロン（Ｂ）に替えてリン(Ｐ)をドープした場合は、ｎチャネルタイプのＴＦＴとなるが、このプロセスにおいては、ＬＤＤ（Ｌｉｇｈｔ　Ｄｏｐｅｄ　Ｄｒａｉｎ）を形成することが出来ない。したがって、ポリシリコン半導体によるＴＦＴの信頼性を確保することが困難になる。
　その後、第２ゲート電極１１２を覆って第３層間絶縁膜１１３、及び第４層間絶縁膜１１４を形成し、ポリシリコン半導体１０２によるＴＦＴと酸化物半導体１０８によるＴＦＴにスルーホールを形成する。第３層間絶縁膜１１３、第４層間絶縁膜１１４、スルーホール１１５乃至１２０の形成工程は、実施例１乃至３で説明したのと同じである。
　本実施例においては、ポリシリコン半導体１０２側におけるスルーホール１１５、１１７が貫通する絶縁膜の層数は３であり、酸化物半導体１０８側におけるスルーホール１１８、１２０が貫通する絶縁膜の層数も３であり、同数である。したがって、ポリシリコン半導体１０２側と酸化物半導体１０８側におけるスルーホールの形成条件を、実施例１乃至３の場合よりも、より均一にすることが出来る。
　なお、図１２において、第１ゲート絶縁膜１０３は第１ゲート電極１０４の下及びＳＤ金属１０９を含む酸化物半導体１０８の下を除いて除去されているが、本実施例の作用からは、少なくとも、ポリシリコン半導体１０２のドレイン領域及びソース領域から除去されていればよい。ポリシリコン半導体１０２と酸化物半導体１０８に対して同じ条件によってイオンインプランテーションが可能であればよいからである。
　また、図１２において、酸化物半導体１０８に対するスルーホールは、酸化物半導体１０８に接続するＳＤ金属１０９の上に形成されているが、実施例３のように、酸化物半導体１０８の上に直接形成されていてもよい。特に、本実施例では、ポリシリコン半導体１０２側に形成されるスルーホール１１５、１１７が貫通する絶縁膜の層数と酸化物半導体１０８側に形成されるスルーホール１１８、１２０が貫通する絶縁膜の層数が等しいので、実施例３の場合よりもさらに、この構成を実現しやすい。
　実施例１乃至４では、液晶表示装置を例にとって説明した。本発明は有機ＥＬ表示装置についても同様に適用することが出来る。図１５は有機ＥＬ表示装置の画素部の断面図である。図１５において、ＴＦＴ基板１００にはガラス基板あるいはポリイミド等の樹脂基板が使用される。図１５において、ＴＦＴ基板１００からドレイン電極１２１及びソース電極１２２が形成されるまでは、液晶表示装置における図２と同一である。したがって、実施例１乃至４で説明した本発明の構成はそのまま適用することが出来る。
　図１５における有機ＥＬ表示装置のその他の構成は次の通りである。ドレイン電極１２１及びソース電極１２２を覆って有機パッシベーション膜１２３が形成され、この有機パッシベーション膜１２３にスルーホール１３０を形成する。有機パッシベーション膜１２３の上に金属あるいは合金による反射電極と酸化物導電膜によるアノードの積層膜による下部電極１５０を形成する。
　その上にバンク１６０となるアクリル等の有機膜を形成し、この膜にホールを形成する。ホール内に発光層となる有機ＥＬ膜１５１を形成する。有機ＥＬ膜１５１は通常は複数の膜によって形成される。有機ＥＬ膜１５１及びバンク１６０を覆ってカソード１５２を形成する。カソード１５２は、ＩＴＯ、ＡＺＯ（Ａｌｕｍｉｎｉｕｍ　ｄｏｐｅｄ　Ｚｉｎｃ　Ｏｘｉｄｅ）等の透明酸化物導電膜か金属薄膜によって形成される。
　その後、有機ＥＬ膜１５１を保護するための、保護膜１５３をＳｉＮ等によって形成する。その後、反射防止のための偏光板１５５を粘着材１５４を介して保護膜１５３の上に貼り付ける。なお、保護膜１５３は、ＳｉＮ等の無機膜のみでなく、これに積層してアクリル等の透明有機膜が積層される場合もある。
　また、有機ＥＬ表示装置においても、走査線駆動回路等の周辺回路を、ＴＦＴを用いて形成する。したがって、周辺駆動回路をポリシリコン半導体１０２によって形成し、画素部に形成されるスイッチングＴＦＴ等を酸化物半導体１０８によって形成するという要求も、液晶表示装置と同様に存在する。
　このように、有機ＥＬ表示装置においても、実施例１乃至４で説明した本発明の構成を適用することが出来る。
　また、表示装置はじめ電子デバイスにおいて内蔵される光センサとしても用いることができる。
　１１…走査線、　１２…映像信号線、　１３…画素、　１４…表示領域、　１５…端子領域、　１６…シール材、　１７…フレキシブル配線基板、　１００…ＴＦＴ基板、　１０１…下地膜、　１０２…ポリシリコン半導体、　１０３…ゲート絶縁膜、　１０４…ゲート電極、　１０５…遮光膜、　１０６…第１層間絶縁膜、　１０７…第２層間絶縁膜、　１０８…酸化物半導体、　１０９…ＳＤ金属、　１１０…ゲート絶縁膜、　１１１…ＡｌＯ膜、　１１２…ゲート電極、　１１３…第3層間絶縁膜、　１１４…第４層間絶縁膜、　１１５…スルーホール、　１１６…スルーホール、　１１７…スルーホール、　１１８…スルーホール、　１１９…スルーホール、　１２０…スルーホール、　１２１…ドレイン電極、　１２２…ソース電極、　１２３…有機パッシベーション膜、　１２４…コモン電極、　１２５…容量絶縁膜、　１２６…画素電極、　１２７…配向膜、　１３０…スルーホール、　１３１…スルーホール、　１５０…下部電極、　１５１…有機ＥＬ層、　１５２…カソード、　１５３…保護層、　１５４…粘着材、　１５５…偏光板、　１６０…バンク、　２００…対向基板、　２０１…カラーフィルタ、　２０２…ブラックマトリクス、　２０３…オーバーコート膜、　２０４…配向膜、　３００…液晶層、　３０１…液晶分子

Claims (15)

  1. 　ポリシリコン半導体を用いた第１のＴＦＴと酸化物半導体を用いた第２のＴＦＴが形成された基板を有する表示装置であって、
    　前記ポリシリコン半導体を覆って第１の絶縁膜が形成され、前記第１の絶縁膜の上に第１のゲート電極が形成され、
    　前記第１の絶縁膜の上で前記第１のゲート電極と平面視で重ならない位置に前記酸化物半導体が形成され、前記酸化物半導体を覆って第２の絶縁膜が形成され、
    　前記第１のゲート電極と前記酸化物半導体とは、前記第１の絶縁膜と前記第２の絶縁膜の間にあり、前記第１の絶縁膜に接触しており、
    　前記第２の絶縁膜の上に第２のゲート電極が形成され、
    　前記第２のゲート電極を覆って第３の絶縁膜が形成されていることを特徴とする表示装置。
  2. 　前記ポリシリコン半導体に、複数の絶縁膜を貫通して第１のスルーホールが形成され、
    　前記酸化物半導体に、複数の絶縁膜を貫通して第２のスルーホールが形成され、
    　前記第１スルーホールが貫通する絶縁膜の層数と前記第２のスルーホールが貫通する絶縁膜の層数の差は１であることを特徴とする請求項１に記載の表示装置。
  3. 　前記第１のスルーホールは前記ポリシリコン半導体の上に形成され、前記第２のスルーホールは前記酸化物半導体の上に形成されていることを特徴とする請求項２に記載の表示装置。
  4. 　前記第２のスルーホールは、前記酸化物半導体の基板に対向する面と反対側と接触する金属又は合金の上に形成されていることを特徴とする請求項２に記載の表示装置。
  5. 　前記第２のスルーホールは、前記酸化物半導体の基板に対向する面側と接触する金属又は合金の上に形成されていることを特徴とする請求項２に記載の表示装置。
  6. 　前記第１のゲート電極と前記金属または合金は、同じ金属であることを特徴とする請求項５に記載の表示装置。
  7. 　前記第３の絶縁膜は複数の膜の積層膜であることを特徴とする請求項１に記載の表示装置。
  8. 　前記第２のゲート電極と前記酸化物半導体の間にはＡｌＯ膜が存在していることを特徴とする請求項１に記載の表示装置。
  9. 　ポリシリコン半導体を用いた第１のＴＦＴと酸化物半導体を用いた第２のＴＦＴが形成された基板を有する表示装置であって、
    　前記ポリシリコン半導体を覆って第１の絶縁膜が形成され、前記第１の絶縁膜の上に第１のゲート電極が形成され、
    　前記第１の絶縁膜は、少なくとも、前記ポリシリコン半導体のドレイン領域とソース領域には存在せず、
    　前記第１絶縁膜の上で前記第１のゲート電極と平面視で重ならない位置に前記酸化物半導体が形成され、前記酸化物半導体を覆って第２の絶縁膜が形成され、前記第２の絶縁膜の上に第２のゲート電極が形成され、
    　前記第２のゲート電極を覆って第３の絶縁膜が形成されていることを特徴とする表示装置。
  10. 　前記第１のＴＦＴはｐチャネル型のＴＦＴであることを特徴とする請求項９に記載の表示装置。
  11. 　前記ポリシリコン半導体の接続のために、複数の絶縁膜を貫通して第１のスルーホールが形成され、前記酸化物半導体の接続のために、複数の絶縁膜を貫通して第２のスルーホールが形成され、
    　前記第１スルーホールが貫通する絶縁膜の層数と前記第２のスルーホールが貫通する絶縁膜の層数は同じであることを特徴とする請求項９に記載の表示装置。
  12. 　前記第１のスルーホールは前記ポリシリコン半導体の上に形成され、前記第２のスルーホールは前記酸化物半導体の上に形成されていることを特徴とする請求項１１に記載の表示装置。
  13. 　前記第２のスルーホールは、前記酸化物半導体の基板に対向する面と反対側と接触する金属又は合金の上に形成されていることを特徴とする請求項１１に記載の表示装置。
  14. 　前記第２のスルーホールは、前記酸化物半導体の基板に対向する面側と接触する金属又は合金の上に形成されていることを特徴とする請求項１１に記載の表示装置。
  15. 　前記第１のＴＦＴは表示領域に形成され、前記第２のＴＦＴは周辺駆動回路に形成されていることを特徴とする請求項１乃至１４のいずれか１項に記載の表示装置。
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