JP7250558B2 - 表示装置及び半導体装置 - Google Patents

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Description

本発明は、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴの両者による、ハイブリッド構造を用いた表示装置及び半導体装置に関する。
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。一方、有機ＥＬ表示装置は、各画素に自発光する有機ＥＬ層とＴＦＴを配置することによってカラー画像を形成する。有機ＥＬ表示装置はバックライトを必要としないので、薄型化には有利である。
ポリシリコン半導体は移動度が高いので、駆動回路用ＴＦＴとして適している。一方、酸化物半導体はＯＦＦ抵抗が高く、これを画素内におけるスイッチングＴＦＴとして用いるとＯＦＦ電流を小さくすることが出来る。
酸化物半導体を用いたＴＦＴとポリシリコン半導体を用いた表示装置を記載したものとして、特許文献１、特許文献２、特許文献３、特許文献４及び特許文献５が挙げられる。
特開２０１８－７４０７６号公報 特開２０１７－２０８４７３号公報 特開２０１８－４９９１９号公報 特開２０１６－９３０７１号公報 特開２０１６－１９４７０３号公報
画素のスイッチングとして用いられるＴＦＴは、リーク電流が小さいことが必要である。酸化物半導体によるＴＦＴは、リーク電流を小さくすることが出来る。しかし酸化物半導体はキャリアの移動度が小さいので、表示装置内に内蔵する駆動回路を、酸化物半導体を用いたＴＦＴで形成することは難しい場合がある。
一方、ポリシリコン半導体で形成したＴＦＴは移動度が大きいので、駆動回路を、ポリシリコン半導体を用いたＴＦＴで形成することが出来る。しかし、ポリシリコン半導体を画素におけるスイッチングＴＦＴとして使用する場合には、ポリシリコン半導体はリーク電流が大きいので、通常は、２個のポリシリコン半導体ＴＦＴを直列にして使用する。
そこで、表示領域における画素のスイッチングＴＦＴとして酸化物半導体を用い、周辺駆動回路のＴＦＴにポリシリコン半導体を用いれば、合理的である。しかし、ポリシリコン半導体を用いたＴＦＴと酸化物半導体を用いたＴＦＴは別な層に形成する必要がある。プロセス温度条件から、一般には、ポリシリコン半導体を用いたＴＦＴが先に、すなわち、下層に形成され、酸化物半導体を用いたＴＦＴが後に、すなわち、上層に形成される。
ところで、ポリシリコン半導体は表面が酸化されるので、ポリシリコン半導体の上に積層された絶縁膜にスルーホールを形成したあと、スルーホール内を佛酸(ＨＦ)によって洗浄する。このとき、佛酸(ＨＦ)は、酸化物半導体側に形成されたスルーホールにも入り込む。そうすると、酸化物半導体は佛酸(ＨＦ)によって消失してしまう。
これを防止するために、酸化物半導体に直接スルーホールを接続するのではなく、ドレイン金属、あるいは、ソース金属を形成してドレイン金属あるいはソース金属にスルーホールを接続することが行われる。特許文献１乃至５は、その構成を示す例である。
特許文献１乃至４は、ドレイン金属及びソース金属を酸化物半導体の上側に積層した例である。この構成では、ドレイン金属及びソース金属を形成する時に酸化物半導体の表面が汚染され、酸化物半導体によるＴＦＴの特性が安定しなくなる。特許文献５は、ドレイン金属及びソース金属の上に酸化物半導体を積層する例であるが、この場合も、酸化物半導体を形成する前にドレイン金属及びソース金属をパターニングするので、酸化物半導体を形成する表面が汚染されている危険がある。また、膜厚が小さい酸化物半導体をドレイン金属あるいはソース金属の上に乗り上げるので、段切れの危険もある。
本発明は、以上のような問題点を対策し、特性の安定した酸化物半導体によるＴＦＴを形成することを実現するものである。また、酸化物半導体によるＴＦＴとポリシリコン半導体によるＴＦＴの両方を用いた信頼性の高い表示装置あるいは半導体装置を実現することである。
本発明は上記問題を克服するものであり、代表的な具体的手段は次のとおりである。すなわち、酸化物半導体を用いた第１のＴＦＴとポリシリコン半導体を用いた第２のＴＦＴとが形成された基板を有する表示装置であって、前記第１のＴＦＴにおいて、前記酸化物半導体を覆って第１の絶縁膜が形成され、前記第１の絶縁膜に形成された第１のスルーホールを介して第１のドレイン電極が前記酸化物半導体に接続し、前記第１の絶縁膜に形成された第２のスルーホールを介して第１のソース電極が前記酸化物半導体に接続し、前記第１のドレイン電極及び前記第１のソース電極を覆って第２の絶縁膜が形成され、前記第２の絶縁膜に形成された第３のスルーホールを介してドレイン配線が前記第１のドレイン電極に接続し、前記第２の絶縁膜に形成された第４のスルーホールを介してソース配線が前記第１のソース電極に接続していることを特徴とする表示装置である。
液晶表示装置の平面図である。 液晶表示装置の表示領域の断面図である。 本発明を使用しない場合の表示領域の画素構成を示す平面図である。 図３のＡ－Ａ断面図である。 本発明による液晶表示装置の表示領域の断面図である。 本発明による表示領域の画素構成を示す平面図である。 図６のＢ－Ｂ断面図である。 酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴのハイブリッド構成を示す断面図である。 本発明による酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴのハイブリッド構成を示す断面図である。 有機ＥＬ表示装置の表示領域の断面図である。 光センサの断面図である。 光センサの平面図である。
酸化物半導体には、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等がある。本発明では、酸化物半導体の例としてＩＧＺＯを用いた場合について説明する。以後、酸化物半導体を用いたＴＦＴを酸化物半導体ＴＦＴと称する。
表示装置においては、一般には、ポリシリコン半導体は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成したａ-Ｓｉ半導体をエキシマレーザでアニールして形成された、いわゆるＬＴＰＳ（Lｏｗ Ｔｅｍｐｅａｒｔｕｒｅ Ｐｏｌｙ－Ｓｉ）が用いられる。以後、ポリシリコン半導体を用いたＴＦＴをポリシリコン半導体ＴＦＴと称する。
また、本明細書では、酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴの両方を用いた構成をハイブリッド方式と呼ぶこともある。以下、実施例によって本発明の内容を詳細に説明する。
図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がシール材１６によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重なっている部分に表示領域１４が形成されている。
ＴＦＴ基板１００の表示領域１４には、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２に囲まれた領域が画素１３になっている。
ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域１５となっている。端子領域１５にはフレキシブル配線基板１７が接続している。液晶表示装置を駆動するドライバＩＣはフレキシブル配線基板１７に搭載されている。
液晶は、自らは発光しないので、ＴＦＴ基板１００の背面にバックライトが配置している。液晶表示パネルはバックライトからの光を画素毎に制御することによって画像を形成する。フレキシブル配線基板１７は、バックライトの背面に折り曲げられることによって、液晶表示装置全体としての外形を小さくする。
本発明の液晶表示装置では、表示領域１４に用いるＴＦＴには、リーク電流の少ない酸化物半導体ＴＦＴが使用されている。また、シール材付近の額縁部分には、例えば、走査線駆動回路１８が形成されており、走査線駆動回路１８には、移動度の大きい、ポリシリコン半導体ＴＦＴが使用されている。
図２は、画素が存在する表示領域の断面図である。図２は、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）の内の、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｔｉｃｈｉｎｇ）と呼ばれる方式の液晶表示装置である。図２では、酸化物半導体１０９を用いたＴＦＴが使用されている。酸化物半導体１０９を用いたＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。
本発明では、後で説明するように、周辺回路を、ポリシリコン半導体を用いたＴＦＴで構成しているので、このための絶縁層等が表示領域にも形成されている。ポリシリコン半導体ＴＦＴは酸化物半導体ＴＦＴよりも基板１００近くに形成される。ポリシリコン半導体ＴＦＴのゲート絶縁膜１０４は表示領域に延在している。
図２において、ガラスあるいはポリイミド等に樹脂で形成されたＴＦＴ基板１００の上に下地膜１０２が形成されている。下地膜１０２は、その上に形成されるポリシリコン半導体あるいは酸化物半導体がガラス基板等からの不純物によって汚染されることを防止する。下地膜１０２はシリコン酸化膜（以後ＳｉＯで代表させる）とシリコン窒化膜（以後ＳｉＮで代表させる）の積層膜で形成されることが多い。なお、アルミニウム酸化膜（以後ＡｌＯで代表させる）がさらに積層される場合もある。
下地膜１０２の上にポリシリコン半導体ＴＦＴ用のゲート絶縁膜１０４が形成されている。その上に遮光膜１０６が金属によって形成されている。この金属は、後で説明するゲート電極等と同じ金属を使用してもよい。遮光膜１０６は、後で形成されるＴＦＴのチャネル部にバックライトからの光が照射されないように遮光するためのものである。
遮光膜１０６に所定の電位を印加することによって、遮光膜１０６をシールド電極として使用することが出来る。基板１００がポリイミド等の樹脂で形成されると、基板１００が帯電しやすく、これがＴＦＴの特性に影響を及ぼす。遮光膜１０６をシールド電極として使用することによって、基板１００に帯電した電荷の、ＴＦＴへの影響を防止することが出来る。
遮光膜１０６を覆って層間絶縁膜１０８が形成されている。層間絶縁膜１０８はＳｉＯ膜、あるいは、ＳｉＯ膜とＳｉＮ膜の積層膜によって形成される。層間絶縁膜１０８の上にＴＦＴを構成する酸化物半導体１０９が形成されている。酸化物半導体１０９の厚さは１０ｎｍ乃至１００ｎｍである。酸化物半導体１０８のソース、ドレイン領域において、スルーホール１３０，１３１と接続する部分には、ドレイン電極１１０及びソース電極１１１が形成されている。後で、スルーホールを佛酸(ＨＦ)で洗浄する際、この佛酸(ＨＦ)がスルーホール１３０，１３１から入り込んで、酸化物半導体１０９が消失することを防止するためである。実際の装置では、図２に示すように、ドレイン電極１１０及びソース電極１１１は層間絶縁膜１０８上を延在するように形成されている。
酸化物半導体１０９を覆って第２ゲート絶縁膜１１２がＳｉＯによって形成される。ＳｉＯで形成された第２ゲート絶縁膜１１２は、酸化物半導体１０９に酸素を供給してチャネル特性を安定化させる。第２ゲート絶縁膜１１２の上に第２ゲート電極１１４が形成されるが、第２ゲート電極１１４と第２ゲート絶縁膜１１２の間にＡｌＯ膜１１３が１０ｎｍ程度の厚さで形成されている。第２ゲート絶縁膜１１２からの酸化物半導体１０９への酸素の供給を補助するためである。
第２ゲート電極１１４を覆って無機パッシベーション膜１１５がＳｉＯあるいはＳｉＮによって形成されている。無機パッシベーション膜１１５の厚さは、例えば、１５０ｎｍ乃至３００ｎｍである。無機パッシベーション膜１１５はＳｉＯ膜とＳｉＮ膜の２層構造の場合もある。
無機パッシベーション膜１１５、第２ゲート絶縁膜１１２を貫通してスルーホール１３０、１３１が形成されている。酸化物半導体１０９と映像信号線１２（図２等では、映像信号線がドレイン配線となっている）、あるいは、酸化物半導体１０９とソース配線１２２を接続するためである。ソース配線１２２はスルーホール１３５及び１３６を介して画素電極１４３と接続する。
図２において、映像信号線１２及びソース配線１２２を覆って有機パッシベーション膜１４０が形成されている。有機パッシベーション膜１４０は、例えば、アクリル樹脂等で形成される。有機パッシベーション膜１４０は平坦化膜としての役割と、映像信号線１２とコモン電極１４１間の浮遊容量を小さくするために、２乃至４μｍ程度と厚く形成される。ソース配線１２２と画素電極１４３を接続するために、有機パッシベーション膜１４０にスルーホール１３５が形成される。
有機パッシベーション膜１４０の上にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜によってコモン電極１４１が形成される。コモン電極１４１は平面状に、複数の画素に共通して形成される。コモン電極１４１を覆って容量絶縁膜１４２がＳｉＮによって形成されている。容量絶縁膜１４２を覆ってＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜によって画素電極１４３が形成されている。画素電極１４３は櫛歯状に形成される。図３に画素電極１４３の平面形状の例を示す。容量絶縁膜１４２は、コモン電極１４１と画素電極１４３との間において、画素容量を構成する。
画素電極１４３を覆って配向膜１４４が形成されている。配向膜１４４は液晶分子３０１の初期配向方向を規定する。配向膜１４４の配向処理は、ラビングによる配向処理か偏光紫外線を用いた光配向処理が用いられる。ＩＰＳではプレティルト角は必要ないので、光配向処理が有利である。
図２において、液晶層３００を挟んで、対向基板２００が配置している。対向基板２００にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、その上にオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上に配向膜２０４が形成されている。配向膜２０４の作用および配向処理は、ＴＦＴ基板１００側の配向膜１４４と同じである。
図２において、コモン電極１４１と画素電極１４３との間に電圧が印加されると、図２の矢印で示すような電気力線が発生し、液晶分子３０１を回転させて液晶層３００によるバックライトからの光の透過率を制御する。画素毎に光の透過率を制御することによって画像を形成する。
図３は、図２に対応する液晶表示装置の表示領域における画素の平面図である。図３において、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在し、横方向に配列している。走査線１１と映像信号線１２に囲まれた領域に画素電極１４３が形成されている。映像信号線１２と画素電極１４３との間に酸化物半導体ＴＦＴが形成されている。なお、図３では、遮光膜は省略されている。
図３において、ドレイン電極１１０がスルーホール１３０を介して映像信号線１２と接続し、映像信号線１２の下を通り、上隣りの画素に形成される酸化物半導体ＴＦＴの方向に延在する。酸化物半導体１０９がＬ字型に形成され、一方の端はドレイン電極１１０と積層して接続する。
酸化物半導体１０９は走査線１１の下を通過するが、この時、ＴＦＴのチャネルが形成される。図３においては、走査線１１が図２におけるゲート電極１１４の役割を兼ねている。酸化物半導体１０９には、ゲート電極１１４、すなわち、走査線１１直下のチャネル部を除いて、例えば、イオンインプランテーションによって、リン(Ｐ)あるいはボロン（Ｂ）等のイオンがドープされ、導通が与えられている。酸化物半導体１０９の他端はソース電極１１１と積層して接続する。ソース電極１１１は画素電極１４３側に延在し、スルーホール１３１を介してソース配線１２２と接続する。
ソース配線１２２は有機パッシベーション膜１４０に形成されたスルーホール１３５及び容量絶縁膜に形成されたスルーホール１３６を介して画素電極１４３と接続する。画素電極１４３は櫛歯状に形成されている。画素電極１４３の下には、コモン電極１４１が平面状に形成されている。画素電極１４３に電圧が印加されると、図２で説明したように、コモン電極１４１との間に電気力線が発生して液晶分子を回転させ、画素における液晶の透過率を制御する。
このように、酸化物半導体１０９のドレイン領域はドレイン電極１１０によってスルーホール１３０を介して映像信号線１２と接続している。また、酸化物半導体１０９のソース領域はソース電極１１１によってスルーホール１３１を介してソース配線１２２と接続している。したがって、スルーホール１３０、１３１に佛酸(ＨＦ)が侵入しても、佛酸(ＨＦ)は酸化物半導体１０９に接触しないので、酸化物半導体１０９が消失することは無い。
しかしこの構成は、次のような問題点を有している。図４は図３のＡ－Ａ断面図である。図４において、層間絶縁膜１０８の上に酸化物半導体１０９が形成されている。酸化物半導体１０９のドレイン領域にドレイン電極１１０が積層され、ソース領域には、ソース電極１１１が積層されている。酸化物半導体１０９、ドレイン電極１１０、ソース電極１１１を覆って第2ゲート絶縁膜１１２が形成されている。
第2ゲート絶縁膜１１２の上にＡｌＯ膜１１３を介して第２ゲート電極１１４が形成され、これを覆って無機パッシベーション膜１１５が形成されている。酸化物半導体１０９の一方において、無機パッシベーション膜１１５の上を映像信号線１２が延在し、また、酸化物半導体１０９の他方においては、無機パッシベーション膜１１５の上をソース配線１２２が延在している。映像信号線１２とドレイン電極１１０とは、スルーホール１３０を介して接続している。また、ソース電極１１１とソース配線１２２はスルーホール１３１を介して接続している。
図４において、まず、酸化物半導体１０９をスパッタリング等によって層間絶縁膜１０８の上に被着した後、酸化物半導体１０９のパターニングを行う。その後、ドレイン電極１１０及びソース電極１１１となる金属、例えばＴｉをスパッタリング等によって被着する。この時、Ｔｉは酸化物半導体１０９の表面にもスパッタリングされるため、酸化物半導体１０９の表面がＴｉによって汚染される。
その後、Ｔｉをパターニングする。Ｔｉは塩素系のドライエッチングによってパターニングされるが、この時、酸化物半導体１０９もドライエッチングによって損傷を受ける。すなわち、酸化物半導体１０９は、塩素系のドライエッチングによってエッチングされるので、酸化物半導体１０９の表面に凹凸が形成されやすい。
このような酸化物半導体へのダメージは、酸化物半導体ＴＦＴの特性にばらつきを生じさせる。このばらつきは、特にスレッショルド電圧Ｖｔのばらつき等になって現れる。このような現象は、ドレイン電極１１０あるいはソース電極１１１にＭｏＷを使用した場合も同様である。
本発明は、このような、酸化物半導体１０９の特性のばらつきを抑え、特性の安定した酸化物半導体ＴＦＴを形成することが出来る。図５は本発明の構成を示す図である。図５は本発明による液晶表示装置の表示領域の断面図である。図５が図２と異なる点は、酸化物半導体ＴＦＴの部分であり、他は、図２と同じなので、酸化物半導体ＴＦＴの部分のみを説明する。
図５において、層間絶縁膜１０８の上に酸化物半導体１０９が形成されている。酸化物半導体１０９はパターニングされている。酸化物半導体１０９を覆って第2ゲート絶縁膜１１２が形成されている。第２ゲート絶縁膜１１２において、酸化物半導体１０９のドレイン領域に対応してスルーホール１３２を形成し、ソース領域に対応してスルーホール１３３を形成する。そして、スルーホール１３２にドレイン電極１１０を、スルーホール１３３にソース電極１１１を形成する。第2ゲート絶縁膜１１２の上には、ＡｌＯ膜１１３を挟んで第2ゲート電極１１４が形成されている。したがって、ドレイン電極１１０、ソース電極１１１、第２ゲート電極１１４は全て第２ゲート絶縁膜１１２の上に形成されている。ドレイン電極１１０、ソース電極１１１、第２ゲート電極１１４は同じ材料で形成することが出来る。これらの電極を覆って無機パッシベーション膜１１５が形成されている。
無機パッシベーション膜１１５において、スルーホール１３０を形成してドレイン電極１１０とドレイン配線の役割を有する映像信号線１２を接続する。また、無機パッシベーション膜１１５において、スルーホール１３１を形成してソース電極１１１とソース配線１２２を接続する。
ドレイン電極１１０は第２ゲート絶縁膜１１２に形成されたスルーホール１３２を介して酸化物半導体１０９と接続し、ソース電極１１１は第2ゲート絶縁膜１１２に形成されたスルーホール１３３を介して酸化物半導体１０９と接続している。このように、図５が図２と大きく異なる点は、ドレイン電極１１０およびソース電極１１１は、酸化物半導体１０９と同じ層に形成されておらず、スルーホール１３２，１３３を介して酸化物半導体１０９と接続していることである。
図６は、図５に対応する液晶表示装置の表示領域における画素の平面図である。図６が図３と異なる点は、ドレイン電極１１０と酸化物半導体１０９がスルーホール１３２を介して接続していること、及び、ソース電極１１１がスルーホール１３３を介してソース配線１２２と接続していることである。その他の点は図３と同じである。
図７は図６のＢ－Ｂ断面図である。図７が図４と異なる点は、ドレイン電極１１０は、酸化物半導体１０９とは別な層、すなわち、第２ゲート絶縁膜１１２の上に形成され、酸化物半導体１０９とはスルーホール１３２を介して接続していることである。また、ソース電極１１１が酸化物半導体１０９とは別な層、すなわち、第２ゲート絶縁膜１１２の上に形成され、酸化物半導体１０９とはスルーホール１３３を介して接続していることである。
図７の構成では、酸化物半導体１０９とドレイン電極１１０、あるいは酸化物半導体１０９とソース電極１１１とを積層させていない。したがって、ドレイン電極１１０あるいはソース電極１１１を被着する場合の酸化物半導体１０９へのダメージ、及び、ドレイン電極１１０あるいはソース電極１１１をパターニングする場合の酸化物半導体１０９へのダメージは存在しない。
図７における、ドレイン電極１１０と酸化物半導体１０９を接続するためのスルーホール１３２あるいは、ソース電極１１１と酸化物半導体１０９を接続するためのスルーホール１３３は、ポリシリコン半導体ＴＦＴ用のスルーホールを洗浄する際の佛酸(ＨＦ)に晒されない構成となっているので、酸化物半導体が佛酸(ＨＦ)によって消失することはない。したがって、ドレイン電極及びソース電極の形成が、ポリシリコン半導体に対してダメージを与えることが無いので、特性の安定したポリシリコン半導体ＴＦＴを製造することが出来る。
図８及び図９は、同一基板１００に酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴを形成した場合の断面図である。実際の製品では、酸化物半導体ＴＦＴは表示領域に形成され、ポリシリコン半導体ＴＦＴが周辺回路に形成されるので、酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴは離れたところに形成されるが、図８及び図９では、図をわかり易くするために両者を隣接して記載している。
図８は酸化物半導体ＴＦＴに本発明を使用しない場合のハイブリッド構成であり、図９は、酸化物半導体ＴＦＴに本発明を使用する場合のハイブリッド構成である。いずれの場合もポリシリコン半導体ＴＦＴが酸化物半導体ＴＦＴよりも先に、すなわち、基板１００近くに形成される。ポリシリコン半導体１０３の方が酸化物半導体１０９よりも高温プロセスを使用するからである。
まず、図８から説明する。図８において、ガラスあるいはポリイミド等の樹脂で形成されたＴＦＴ基板１００の上に第１遮光膜１０１が形成されている。第1遮光膜１０１の材料は、ゲート電極等と同じ材料でよい。例えば、ＭｏＷ、あるいは、Ｔｉ－Ａｌ－Ｔｉの積層構造である。第1遮光膜１０１はその上に形成されるポリシリコン半導体１０３に対し、バックライトからの光を遮光して、ポリシリコン半導体１０３に光電流が生ずることを防止する。
第１遮光膜１０１の他の重要な役割は、ＴＦＴ基板１００に帯電した電荷の影響からポリシリコン半導体１０３をシールドすることである。特に基板１００がポリイミド等の樹脂で形成されていると、樹脂は帯電しやすいために、第1遮光膜１０１によってシールドする必要がある。このために、第1遮光膜１０１に所定の電位、例えばコモン電圧を印加する。
第1遮光膜１０１を覆って下地膜１０２がＣＶＤ等で形成される。下地膜１０２は例えばＳｉＯ膜とＳｉＮ膜の２層構成となっている。下地膜１０２の上にポリシリコン半導体１０３が形成される。ポリシリコン半導体１０３は、まず、ＣＶＤ等によってａ－Ｓｉ膜を形成し、これにエキシマレーザを照射してポリシリコン半導体１０３に変換したものである。その後、ポリシリコン半導体１０３をパターニングする。
ポリシリコン半導体１０３を覆って第1ゲート絶縁膜１０４をＳｉＮ膜等によって形成する。第1ゲート絶縁膜１０４の上に第１ゲート電極１１４を形成する。第1ゲート電極１１４の材料は、例えば、ＭｏＷ、あるいは、Ｔｉ－Ａｌ－Ｔｉの積層構造である。第1ゲート電極１１４の形成と同時に酸化物半導体１０３のための第2遮光膜１０６を形成する。つまり、第1ゲート電極１０５と第2遮光膜１０６は同じ材料で形成されている。第２遮光膜１０６の構成と役割は図２において説明したとおりである。
第1ゲート電極１０５及び第2遮光膜１０６を覆って層間絶縁膜１０８が形成されている。層間絶縁膜１０８は、例えば２層構造であり、下側がＳｉＮ膜であり、上側がＳｉＯ膜である。この場合、下側のＳｉＮ膜から水素がポリシリコン半導体１０３に供給され、上側のＳｉＯ膜から酸素が酸化物半導体１０９に供給される。
層間絶縁膜１０８の上に酸化物半導体１０９が形成され、酸化物半導体１０９の端部にドレイン電極１１０とソース電極１１１が積層して形成される。酸化物半導体１０９、ドレイン電極１１０及びソース電極１１１の形成方法は図２乃至図４で説明したとおりである。酸化物半導体１０９、ドレイン電極１１０及びソース電極１１１を覆って第2ゲート絶縁膜１０８を形成し、その上にＡｌＯ膜１１３を介して第2ゲート電極１１４を形成する。第2ゲート電極１１４を覆って無機パッシベーション膜１１５を形成する。酸化物半導体１０９から無機パッシベーション膜１１５の形成までの構成及びそれらの膜の役割は図２で説明したとおりである。
その後、無機パッシベーション膜１１５、第２ゲート電極１１４、層間絶縁膜１０８等に、スルーホール、１７１、１７２、１７３、１７４、１３０、１３１、１３４、１３７等が形成され、第１シールド配線１１６、第1ドレイン電極、第１ゲート配線１１８、第１ソース電極１１９、第2ドレイン電極１２０、第２ゲート配線１２１、第２ソース電極１２２、第２シールド配線１２３等が各スルーホール内に形成される。
スルーホール１７２、スルーホール１７４において、ポリシリコン半導体１０３の表面の酸化物を除去するために、佛酸(HF)を使用するが、この佛酸(ＨＦ)は他のスルーホールにも侵入する。図８の構成では、スルーホール１３０、１３１においては、佛酸(HF)はドレイン電極１１０、及びソース電極１１１に接触し、酸化物半導体１０９には接触しないので、酸化物半導体１０９が佛酸(HF)によって消失することを防止することが出来る。
しかしながら、この構成では、酸化物半導体１０９の両側にドレイン電極１１０及びソース電極１１１を形成する際、酸化物半導体１０９が、ドレイン電極１１０及びソース電極１１１のための金属をスパッタリングされる際、及び、ドレイン電極１１０及びソース電極１１１をパターニングする際に、汚染され、酸化物半導体１０９の特性が安定しなくなる。
図９はこの問題を対策した本発明におけるハイブリッド構成の断面図である。図９において、酸化物半導体１０９の形成までは図８と同じである。図９が図８と異なる点は、酸化物半導体１０９をパターニング後、第2ゲート絶縁膜１１２を形成することである。したがって、酸化物半導体１０９は、ドレイン電極１１０およびソース電極１１１を形成するための金属膜の被着、及び、金属膜のパターニングによって汚染されることは無い。
図９において、第２ゲート絶縁膜１１２に、ドレイン電極１１０及びソース電極１１１を形成するためのスルーホール１３２及び１３３を形成する。その後、ドレイン電極１１０、第2ゲート電極１１４、ドレイン電極１１１を第2ゲート絶縁膜１１２の上に形成する。
その後、ドレイン電極１１０、第2ゲート電極１１４、ドレイン電極１１１を覆って無機パッシベーション膜１１５を形成する。その後、無機パッシベーション膜１１５、第2ゲート絶縁膜１１２、層間絶縁膜１０８、第1ゲート絶縁膜等にスルーホール、１７１、１７２、１７３、１７４、１３０、１３１、１３４、１３７を形成し、その後、第1シールド配線１１６、第1ドレイン電極１１７、第1ゲート電極１１８、第1ソース電極１１９、映像信号線１２、第２ゲート配線１２１、第２ソース配線１２２、第２シールド配線１２３等が各スルーホール内に形成される。
スルーホール１７２、スルーホール１７４において、ポリシリコン半導体の表面の酸化物を除去するために、佛酸(HF)を使用するが、図９の構成では、スルーホール１３０、１３１においては、佛酸(HF)はドレイン電極１１０、及びソース電極１１１に接触し、酸化物半導体１０９には接触しないので、酸化物半導体１０９が佛酸(HF)によって消失することを防止することが出来る。また、ドレイン電極１１０およびソース電極１１１は、第2ゲート絶縁膜１１２の上に形成されるので、酸化物半導体は、ドレイン電極１１０及びソース電極１１１を形成する際に汚染されることを免れる。したがって、特性の安定した酸化物半導体ＴＦＴを形成することが出来る。
このように、実施例１によれば、特性の安定した、酸化物半導体ＴＦＴを形成することが出来る。また、特性の安定した、ポリシリコン半導体ＴＦＴ及び、酸化物半導体ＴＦＴを有するハイブリッド構成の液晶表示装置を実現することが出来る。
実施例１では、本発明を液晶表示装置について説明した。しかし、本発明は、液晶表示装置に限らず、有機ＥＬ表示装置にも適用することができる。図１０は有機ＥＬ表示装置の表示領域の断面図である。図１０の構成は、酸化物半導体ＴＦＴを形成し、これを有機パッシベーション膜１４０で覆い、ＴＦＴと下部電極１５０と導通をとるためのスルーホール１３５を形成するまでは、図２に示す液晶表示装置と同様である。
図１０において、有機パッシベーション膜の上にアノードとしての下部電極１５０が形成されている。下部電極１５０の上に、ホールを有するバンク１６０が形成されている。バンク１６０のホール内に発光層としての有機ＥＬ層１５１が形成されている。有機ＥＬ層１５１の上にカソードとしての上部電極１５２が形成されている。上部電極１５２は各画素共通に形成されている。上部電極１５２を覆ってＳｉＮ膜等を有する保護膜１５３が形成されている。保護膜１５３の上に外光の反射を防止するための、円偏光板１５５が粘着剤１５４を介して貼り付けられている。
図１０に示すように、酸化物半導体ＴＦＴ用ドレイン電極１１０、ソース電極１１１を形成するまでは、実施例１で説明した液晶表示装置と同じである。また、ポリシリコン半導体ＴＦＴを有する周辺回路の構成も実施例１で説明したのと同じ構成をとることが出来る。このように、有機ＥＬ表示装置においても本発明を適応することが出来る。
同一基板に酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴを形成したハイブリッド構成は表示装置のみでなく、センサ等の半導体装置にも使用することが出来る。例えば、センサの駆動回路にポリシリコン半導体ＴＦＴを用い、検出領域におけるセンサ素子の制御に酸化物半導体ＴＦＴを用いることが出来る。
センサは多くの種類が存在する。図１１は、有機ＥＬ表示装置と同様な構成を光センサとして使用した場合の例である。すなわち、有機ＥＬ表示装置を発光素子として使用している。図１１においては、図１０で説明した有機ＥＬ表示装置の表示領域（発光素子）において、ＴＦＴ基板１００の下面に受光素子５００を配置している。発光素子の上面においては、粘着材６０１を介して、透明なガラス基板または透明な樹脂基板で形成されたフェースプレート６００を配置している。被測定物７００は、フェースプレート６００の上に載置する。
発光素子において、発光領域は、有機ＥＬ層１５１、下部電極１５０、上部電極１５２で構成される。発光領域の中央部分には、有機ＥＬ層、下部電極、上部電極が存在しないウィンドウ４００となっており、この部分は光が通過することが出来る。なお、下部電極１５０の下層には反射電極が形成され、有機ＥＬ層１５１で発光した光は上方に向かう。
図１１において、有機ＥＬ層１５１から出射した光は被測定物７００で反射して、ウィンドウ４００を通して、ＴＦＴ基板１００の下部に配置した受光素子５００によって受光され、被測定物７００が存在していることを検出する。被測定物７００が存在しない場合は反射光が存在しないので、受光素子５００には電流が流れない。したがって、被測定物７００の存在の有無を測定することが出来る。
図１２は、図１１に示すセンサ素子をマトリクス状に配置した光センサの平面図である。図１２において、両側に配置した走査回路９５から走査線９１が横方向（ｘ方向）に延在している。下側に配置した信号回路９６から信号線９２が縦方向（ｙ方向）に延在し、上側に配置した電源回路９７から電源線９３が下方向（－ｙ方向）に延在している。走査線９１と信号線９２、あるいは、走査線９１と電源線９３で囲まれた領域がセンサ素子９４である。
図１２における走査回路９５、信号回路９６等にはポリシリコン半導体ＴＦＴを用い、各センサ素子９４におけるスイッチングＴＦＴには、酸化物半導体ＴＦＴを用いることが出来る。したがって、このような光センサにおいても、実施例１で説明したようなハイブリッド構成を用いることが出来る。
なお、本実施例における光センサにおいては、単に、被測定物７００の有無のみでなく、被測定物７００からの反射の強度を測定することによって、２次元画像を読み取ることが出来る。また、色毎にセンシングすることによって、カラー画像、あるいは、分光画像を検出することも出来る。センサの分解能は、図１２におけるセンサ素子９４の大きさによって決まるが、必要に応じて複数のセンサ素子９４を纏めて駆動することによって実効的なセンサ素子の大きさを調整することが出来る。
図１０及び図１１の例では、有機ＥＬ表示装置と同様な構成を光センサに応用した例であるが、本発明は、このような構成のみでなく、他の検出方法を用いた光センサにも適用することができる。さらに本発明は、光センサのみでなく、例えば容量センサ等、半導体装置基板を用いた他のセンサにも適用することができる。
以上の実施例では、基板に酸化物半導体ＴＦＴとポリシリコン半導体ＴＦＴの両方を用いた場合について本発明を説明した。本発明は、ポリシリコン半導体のみ、あるいは、酸化物半導体ＴＦＴのみが基板に形成された構成の半導体装置についても適用することができる。つまり、酸化物半導体ＴＦＴにおいて、ポリシリコン半導体にドレイン電極及びソース電極を形成する際、ポリシリコン半導体に直接ドレイン電極及びソース電極を形成するのでなく、ドレイン電極及びソース電極をゲート絶縁膜の上に形成し、さらに、ドレイン配線（または映像信号線）及びソース配線をドレイン電極及びソース電極を覆う絶縁膜の上に形成することによって、安定した特性を有する酸化物半導体ＴＦＴを形成することが出来る。
１１…走査線、 １２…映像信号線、 １３…画素、 １４…表示領域、 １５…端子領域、 １６…シール材、 １７…フレキシブル配線基板、 １１８…走査線駆動回路、 ９０…検出領域、 ９１…走査線、 ９２…信号線、 ９３…電源線、 ９４…センサ素子、 ９５…走査回路、 ９６…信号回路、 ９７…電源回路、 ９９…第１遮光膜、 １００…ＴＦＴ基板、 １０１…第1遮光膜、 １０２…下地膜、 １０３…ポリシリコン半導体、 １０４…第１ゲート絶縁膜、 １０５…第1ゲート電極、 １０６…第2遮光膜、 １０７…接続電極、 １０８…層間絶縁膜、 １０９…酸化物半導体、 １１０…ドレイン電極、 １１１…ソース電極、 １１２…第2ゲート絶縁膜、 １１３…ＡｌＯ膜、 １１４…第2ゲート電極、 １１５…無機パッシベーション膜、 １１６…第1シールド配線、 １１７…第1ドレイン配線極、 １１８…第1ゲート配線、 １１９…第1ソース配線、 １２１…第2ゲート配線、 １２２…第2ソース配線、 １２３…第２シールド配線、 １３０、１３１、１３２、１３３、１３４，１３５、１３６、１３７、１３８、１３９…スルーホール、 １４０…有機パッシベーション膜、１４１…コモン電極、１４２…容量絶縁膜、１４３…画素電極、１４４…配向膜、 １５０…下部電極、 １５１…有機ＥＬ層、 １５２…カソード、 １５３…保護層、 １５４…粘着材、 １５５…偏光板、 １６０…バンク、１６０…バンク、１７１、１７２、１７２、１７４…スルーホール、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ２０４…配向膜、 ３００…液晶層、 ３０１…液晶分子、 ４００…ウィンドウ、 ５００…受光素子、 ６００…フェースプレート、 ６０１…粘着材、 ７００…被測定物

Claims (12)

  1. 酸化物半導体を用いた第１のＴＦＴとポリシリコン半導体を用いた第２のＴＦＴとが形成された基板を有する表示装置であって、
    前記第１のＴＦＴにおいて、前記酸化物半導体を覆って第１の絶縁膜が形成され、前記第１のＴＦＴの第１のゲート電極が前記第１の絶縁膜上に配置され、前記第１の絶縁膜に形成された第１のスルーホールを介して、前記第１のゲート電極と同層に形成された第１のドレイン電極が前記酸化物半導体に接続し、前記第１の絶縁膜に形成された第２のスルーホールを介して、前記ゲート第１の電極と同層に形成された第１のソース電極が前記酸化物半導体に接続し、
    前記第１のドレイン電極及び前記第１のソース電極を覆って第２の絶縁膜が形成され、前記第２の絶縁膜に形成された第３のスルーホールを介して第１のドレイン配線が前記第１のドレイン電極に接続し、前記第２の絶縁膜に形成された第４のスルーホールを介して第１のソース配線が前記第１のソース電極に接続し、
    前記第２のＴＦＴは前記第１のＴＦＴよりも基板の近くに位置し、
    前記第２のＴＦＴは第２のゲート電極、第２のドレイン電極と第２のソース電極を備え、
    前記ポリシリコン半導体を覆って第３の絶縁膜 が配置され、
    前記第３の絶縁膜上に前記第２のゲート電極が配置され、
    前記第２のゲート電極を覆って層間絶縁膜が配置され、
    前記層間絶縁膜は前記第１のＴＦＴと前記第２のＴＦＴの間に配置され、
    第５のスルーホールは前記第１の絶縁膜と前記第２の絶縁膜と前記層間絶縁膜と前記第３の絶縁膜とを貫通し、
    前記第２のドレイン電極が前記第５のスルーホールを介して前記ポリシリコン半導体に接触し、
    第６のスルーホールは前記第１の絶縁膜と前記第２の絶縁膜と前記層間絶縁膜と前記第３の絶縁膜とを貫通し、
    前記第２のソース電極が前記第６のスルーホールを介して前記ポリシリコン半導体に接触し、
    前記第１のドレイン配線と前記第１のソース配線とは前記第２の絶縁膜の上に形成されていることを特徴とする表示装置。
  2. 前記第１のドレイン配線は、映像信号線であることを特徴とする請求項１に記載の表示装置。
  3. 前記第１のソース配線は、画素電極と接続していることを特徴とする請求項１に記載の表示装置。
  4. 前記第１のスルーホールと前記第３のスルーホールは、平面で視て、別な場所に形成され、前記第２のスルーホールと前記第４のスルーホールは、平面で視て、別な場所に形成されていることを特徴とする請求項１に記載の表示装置。
  5. 前記第１のＴＦＴの第１のゲート配線は、走査線と同じ層に形成されていることを特徴とする請求項１に記載の表示装置。
  6. 前記第１のＴＦＴの前記第１のドレイン配線と前記第１のソース配線、及び、前記第２のＴＦＴの前記第２のドレイン電極と前記第２のソース電極は、同じ層に形成されていることを特徴とする請求項１に記載の表示装置。
  7. 前記表示装置は液晶表示装置であることを特徴とする請求項１に記載の表示装置。
  8. 前記表示装置は有機ＥＬ表示装置であることを特徴とする請求項１に記載の表示装置。
  9. 酸化物半導体を用いた第１のＴＦＴとポリシリコン半導体を用いた第２のＴＦＴとが形成された基板を有する半導体装置であって、
    前記第１のＴＦＴにおいて、前記酸化物半導体を覆って第１の絶縁膜が形成され、前記第１のＴＦＴの第１ゲート電極が前記第１絶縁膜上に配置され、前記第１の絶縁膜に形成された第１のスルーホールを介して、前記第１のゲート電極と同層に形成された第１のドレイン電極が前記酸化物半導体に接続し、前記第１の絶縁膜に形成された第２のスルーホールを介して、前記第１のゲート電極と同層に形成された第１のソース電極が前記酸化物半導体に接続し、
    前記第１のドレイン電極及び前記第１のソース電極を覆って第２の絶縁膜が形成され、前記第２の絶縁膜に形成された第３のスルーホールを介して第１のドレイン配線が前記第１のドレイン電極に接続し、前記第２の絶縁膜に形成された第４のスルーホールを介して第１のソース配線が前記第１のソース電極に接続し、
    前記第２のＴＦＴは前記第１のＴＦＴよりも基板の近くに位置し、
    前記第２のＴＦＴは第２のゲート電極、第２のドレイン電極と第２のソース電極を備え、
    前記ポリシリコン半導体を覆って第３の絶縁膜が配置され、
    前記第３の絶縁膜上に前記前記第２のゲート電極が配置され、
    前記第２のゲート電極を覆って層間絶縁膜が配置され、
    前記層間絶縁膜は前記第１のＴＦＴと前記第２のＴＦＴの間に配置され、
    第５のスルーホールは前記第１の絶縁膜と前記第２の絶縁膜と前記層間絶縁膜と前記第３の絶縁膜とを貫通し、
    前記第２のドレイン電極が前記第５のスルホールを介して前記ポリシリコン半導体に接触し、
    第６のスルーホールは前記第１の絶縁膜と前記第２の絶縁膜と前記層間絶縁膜と前記第３の絶縁膜とを貫通し、
    前記第２ソース電極が前記第６のスルーホールを介して前記ポリシリコン半導体に接触し、
    前記第１のドレイン配線と前記第１のソース配線とは第２の絶縁膜の上に形成されていることを特徴とする半導体装置。
  10. 前記第１のスルーホールと前記第３のスルーホールは、平面で視て、別な場所に形成され、前記第２のスルーホールと前記第４のスルーホールは、平面で視て、別な場所に形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のＴＦＴの前記第１のドレイン配線と前記第１のソース配線、及び、前記第２のＴＦＴの前記第２のドレイン電極と前記第２のソース電極は、同じ層に形成されていることを特徴とする請求項９に記載の半導体装置。
  12. 前記第１のＴＦＴの前記第１のドレイン配線と前記第１のソース配線、及び、前記第２のＴＦＴの前記第２のドレイン電極と前記第２のソース電極は、前記第２の絶縁膜の上に形成されていることを特徴とする請求項９に記載の半導体装置。
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