KR20210117389A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

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KR20210117389A
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interlayer insulating
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gate electrode
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서정엽
테츠히로 다나카
윤희원
최신범
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삼성디스플레이 주식회사
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Abstract

표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층의 상기 제1 채널 영역 상에 중첩 배치되고 상기 제1 드레인 영역과 상기 제1 소스 영역의 상면을 노출하는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 중첩 배치된 제1 상부 게이트 전극, 및 상기 제1 상부 게이트 전극 상에 배치되고 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버하는 상부 층간 절연층을 포함하고, 상부 층간 절연층은 상기 제1 상부 게이트 전극 상에 배치된 제1 상부 층간 절연층, 상기 제1 상부 층간 절연층 상에 배치된 제2 상부 층간 절연층, 및 상기 제2 상부 층간 절연층 상에 배치된 제3 상부 층간 절연층을 포함하고, 상기 제1 상부 층간 절연층은 산화 규소를 포함하고, 상기 제2 상부 층간 절연층, 및 상기 제3 상부 층간 절연층은 각각 질화 규소를 포함하며, 상기 제2 상부 층간 절연층의 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING FOR DISPLAY DEVICE}
본 발명은 표시 장치, 및 표시 장치의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에 표시 장치는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 표시 장치(OLED: Organic Light Emitting Display) 및 초소형 발광 다이오드 표시 장치(Micro Light Emitting Diode Display)를 포함한다.
표시 장치는 발광 다이오드, 및 발광 다이오드와 연결된 복수의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 다결정 실리콘막의 채널 영역, 및 소스/드레인 영역을 포함할 수 있다.
박막 트랜지스터가 동작 전압 범위에서 턴-온(turn-on)되면 상기 박막 트랜지스터에 의해 전류가 흐르게 되며, 비동작 전압 범위에서 다시 턴-오프(turn-off)되면 상기 박막 트랜지스터에 의해 전류 흐름이 제어된다.
한편, 박막 트랜지스터의 채널 영역, 및 소스/드레인 영역을 제공하는 다결정 실리콘막의 결정 방향, 결정 크기, 및 결정 결함(Defect) 등에 따라 박막 트랜지스터의 소자 특성이 달라질 수 있다.
본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 소자 특성이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 박막 트랜지스터의 소자 특성이 개선된 표시 장치를 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층의 상기 제1 채널 영역 상에 중첩 배치되고 상기 제1 드레인 영역과 상기 제1 소스 영역의 상면을 노출하는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 중첩 배치된 제1 상부 게이트 전극, 및 상기 제1 상부 게이트 전극 상에 배치되고 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버하는 상부 층간 절연층을 포함하고, 상부 층간 절연층은 상기 제1 상부 게이트 전극 상에 배치된 제1 상부 층간 절연층, 상기 제1 상부 층간 절연층 상에 배치된 제2 상부 층간 절연층, 및 상기 제2 상부 층간 절연층 상에 배치된 제3 상부 층간 절연층을 포함하고, 상기 제1 상부 층간 절연층은 산화 규소를 포함하고, 상기 제2 상부 층간 절연층, 및 상기 제3 상부 층간 절연층은 각각 질화 규소를 포함하며, 상기 제2 상부 층간 절연층의 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작다.
상기 제1 상부 층간 절연층은 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상면과 직접 접할 수 있다.
상기 제2 상부 층간 절연층은 상기 제1 상부 층간 절연층과 상기 제3 상부 층간 절연층 사이에 배치될 수 있다.
상기 제2 상부 층간 절연층은 상기 제1 상부 층간 절연층 상에 직접 배치되고, 상기 제3 상부 층간 절연층은 상기 제2 상부 층간 절연층 상에 직접 배치될 수 있다.
상기 제2 상부 층간 절연층의 수소 농도는 1E+22atoms/cm3이하일 수 있다.
상기 제2 상부 층간 절연층의 두께는 300
Figure pat00001
내지 2000
Figure pat00002
이하일 수 있다.
상기 제1 상부 층간 절연층의 두께는 500
Figure pat00003
내지 3000
Figure pat00004
이하일 수 있다.
상기 상부 층간 절연층 상에 배치되는 제1 소스 전극, 및 제1 드레인 전극을 포함하고, 상기 제1 소스 전극은 상기 상부 층간 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 소스 영역과 연결되고, 상기 제1 드레인 전극은 상기 상부 층간 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 드레인 영역과 연결될 수 있다.
상기 상부 층간 절연층 상에 배치된 제1 연결 전극을 더 포함하고, 상기 연결 전극은 상기 제1 소스 전극과 동일층에 배치되고, 상기 연결 전극은 상기 상부 층간 절연층을 관통하는 제3 콘택홀을 통해 상기 제1 상부 게이트 전극과 연결될 수 있다.
상기 베이스 기판과 상기 산화물 반도체의 사이에 배치된 제1 하부 게이트 전극, 상기 제1 하부 게이트 전극과 상기 산화물 반도체 사이에 배치된 하부 층간 절연층을 더 포함하고 상기 제1 하부 게이트 전극은 상기 제1 상부 게이트 전극과 중첩할 수 있다.
상기 하부 층간 절연층은 상기 제1 하부 게이트 전극과 접하는 제1 하부 층간 절연층, 및 상기 제1 하부 층간 절연층과 상기 산화물 반도체 사이에 배치된 제2 하부 층간 절연층을 포함하고, 상기 제1 하부 층간 절연층은 질화 규소를 포함하고, 상기 제2 하부 층간 절연층은 산화 규소를 포함할 수 있다.
상기 산화물 반도체층, 상기 제1 상부 게이트 전극, 상기 제1 하부 게이트 전극, 상기 제1 소스 전극, 및 상기 제1 드레인 전극은 스위칭 트렌지스터를 구성할 수 있다.
상기 제1 하부 게이트 전극과 동일층에 배치되고 상기 제1 하부 게이트 전극과 이격되어 배치된 커패시터 전극, 상기 커패시터 전극과 상기 베이스 기판 사이에 배치된 상부 게이트 절연층, 및 상기 상부 게이트 절연층과 상기 베이스 기판 사이에 배치된 제2 게이트 전극을 더 포함하고, 상기 제2 게이트 전극은 상기 커패시터 전극과 중첩 배치될 수 있다.
상기 제2 게이트 전극과 상기 베이스 기판 사이에 배치된 하부 게이트 절연층, 상기 하부 게이트 절연층과 상기 베이스 기판 사이에 배치된 다결정 실리콘 반도체층을 더 포함하고, 상기 다결정 실리콘 반도체층은 상기 제2 게이트 전극과 중첩 배치된 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 채널 영역의 타측에 위치한 제2 소스 영역을 포함할 수 있다.
상기 제1 소스 전극과 동일층에 배치된 제2 소스 전극, 및 제2 드레인 전극을 더 포함하고, 상기 제2 소스 전극은 상기 상부 층간 절연층, 상기 하부 층간 절연층, 상기 상부 게이트 절연층, 및 상기 하부 게이트 절연층을 관통하는 제4 콘택홀을 통해 상기 제2 소스 영역과 연결되고, 상기 제2 드레인 영역은 상기 상부 층간 절연층, 상기 하부 층간 절연층, 상기 상부 게이트 절연층, 및 상기 하부 게이트 절연층을 관통하는 제5 콘택홀을 통해 상기 제2 드레인 영역과 연결될 수 있다.
상기 다결정 실리콘 반도체층, 상기 제2 게이트 전극, 상기 커패시터 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극은 구동 트랜지스터를 구성할 수 있다.
상기 하부 층간 절연층은 상기 제1 하부 층간 절연층과 상기 제1 하부 게이트 전극 사이에 배치된 제3 하부 층간 절연층을 더 포함하고, 상기 제3 하부 층간 절연층은 질화 규소를 포함하고, 상기 제3 하부 층간 절연층의 상기 수소 농도는 상기 제1 하부 층간 절연층의 상기 수소 농도보다 작을 수 있다.
상기 하부 층간 절연층은 상기 제1 하부 층간 절연층과 상기 제2 하부 층간 절연층 사이에 배치된 제3 하부 층간 절연층을 더 포함하고, 상기 제3 하부 층간 절연층은 질화 규소를 포함하고, 상기 제3 하부 층간 절연층의 상기 수소 농도는 상기 제1 하부 층간 절연층의 상기 수소 농도보다 작을 수 있다.
상기 상부 층간 절연층은 상기 제2 상부 층간 절연층과 상기 제3 상부 층간 절연층 사이에 배치된 제4 상부 층간 절연층을 더 포함하고, 상기 제4 상부 층간 절연층은 질화 규소를 포함하고, 상기 제4 상부 층간 절연층의 상기 수소 농도는 상기 제2 상부 층간 절연층의 수소 농도와 상기 제3 상부 층간 절연층의 상기 수소 농도의 사이의 값을 가질 수 있다.
상기 상부 층간 절연층은 상기 제3 상부 층간 절연층과 상기 제1 소스 전극 사이에 배치된 제4 상부 층간 절연층을 더 포함하고, 상기 제4 상부 층간 절연층의 상기 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작을 수 있다.
상기 다른 과제를 해결하기 위한 다른 실시예에 다른 표시 장치의 제조 방법은 베이스 기판 상에 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하는 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층의 상기 제1 채널 영역 상에 중첩 배치되고 상기 제1 드레인 영역과 상기 제1 소스 영역의 상면을 노출하는 제1 게이트 절연층을 형성하는 단계, 상기 제1 게이트 절연층 상에 중첩 배치된 제1 상부 게이트 전극을 형성하는 단계, 및 상기 제1 상부 게이트 전극 상에 배치되고 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버하는 상부 층간 절연층을 형성하는 단계를 포함하고, 상기 상부 층간 절연층을 형성하는 단계는 상기 제1 상부 게이트 전극 상에 제1 상부 층간 절연층을 형성하는 단계, 상기 제1 상부 층간 절연층 상에 제2 상부 층간 절연층을 형성하는 단계, 및 상기 제2 상부 층간 절연층 상에 제3 상부 층간 절연층을 형성하는 단계를 포함하고, 상기 제1 상부 층간 절연층은 산화 규소를 포함하고, 상기 제2 상부 층간 절연층, 및 상기 제3 상부 층간 절연층은 각각 질화 규소를 포함하며, 상기 제2 상부 층간 절연층의 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작다.
상기 제1 상부 층간 절연층 내지 상기 제3 상부 층간 절연층은 화학 기상 증착법을 통해 형성되고, 상기 화학 기상 증착 시, 상기 제1 상부 층간 절연층의 암모늄 분자의 유량은 상기 제2 상부 층간 절연층의 암모늄 분자의 유량보다 작을 수 있다.
상기 화학 기상 증착 시, 상기 제1 상부 층간 절연층의 암모늄 분자의 유량은 4000cc 내지 6000cc일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에 의하며 박막 트랜지스터의 소자 특성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 패널의 단면도이다.
도 5는 도 4의 A 영역을 확대한 단면도이다.
도 6은 암모늄 유량에 따른 수소 방출량을 나타내는 그래프이다.
도 7은 수소 농도에 따른 수소 방출량을 나타낸 그래프이다.
도 8은 암모늄 유량에 따른 질소-수소 결합량, 및 규소-수소 결합량을 나타낸 그래프이다.
도 9는 수소 방출량에 따른 전체적인 수소 결합량을 나타낸 그래프이다.
도 10은 암모늄 유량에 따른 질소-수소 결합 비율, 및 규소-수소 결합 비율을 나타낸 그래프이다.
도 11은 암모늄 유량에 따른 굴절률을 나타낸 그래프이다.
도 12는 암모늄 유량에 따른 채널 영역의 변화를 나타낸 그래프이다.
도 13은 질화 규소를 포함하는 층간 절연층의 두께에 따른 문턱 전압을 나타낸 그래프이다.
도 14는 중앙부에서 온도에 따른 이온 전류를 나타낸 그래프이다.
도 15는 주변부에서 온도에 따른 이온 전류를 나타낸 그래프이다.
도 16은 암모늄 유량에 따른 응력을 나타낸 그래프이다.
도 17은 수소 농도에 따른 문턱 전압을 나타낸 그래프이다.
도 18은 수소 농도에 따른 문턱 전압을 나타낸 그래프이다.
도 19는 산화 규소를 포함하는 층간 절연층의 두께에 따른 문턱 전압을 나타낸 그래프이다.
도 20은 산화 규소를 포함하는 층간 절연층의 두께에 따른 이동도, 및 문턱 전압을 나타낸 그래프이다.
도 21은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다.
도 22는 다른 실시예에 따른 표시 패널의 단면도이다.
도 23은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 24는 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 25는 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 26은 또 다른 실시예에 따른 표시 패널의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 제3 방향(DR3) 일측을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 제3 방향(DR3)의 타측을 가리킨다.
표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(SP)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 배선(SL)들, 발광 배선(EL)들, 데이터 배선(DL)들, 및 제1 구동 전압 배선(VDDL)들이 배치될 수 있다. 스캔 배선(SL)들과 발광 배선(ECL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 배선(DL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 제1 구동 전압 배선(VDDL)들은 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성된 제1 구동 전압 배선(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(SP)들 각각은 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 발광 배선(EL)들 중 적어도 하나, 제1 구동 전압 배선(VDDL)들 중 어느 하나에 접속될 수 있다. 도 2에서는 설명의 편의를 위해 서브 화소(SP)들 각각이 2 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 1 개의 발광 배선(EL), 및 제1 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 트랜지스터(T)는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(410), 및 데이터 배선(DL)들에 접속되는 패드(DP)들이 배치될 수 있다. 패드(DP)들 상에는 회로 보드(300)가 부착되므로, 패드(DP)들은 표시 패널(100)의 일 측 가장자리, 예를 들어 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 표시 구동부(200)에 연결될 수 있다. 스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 패드(DP)들로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다. 스캔 구동부(410)의 스캔 신호들에 의해 데이터 전압들이 공급될 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급된다.
발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 표시 구동 회로(320)에 연결될 수 있다. 발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 패드(DP)들로부터 발광 제어 신호를 입력 받을 수 있다. 발광 제어 구동부(420)는 발광 제어 신호에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 배선(EL)들에 순차적으로 출력할 수 있다.
도 2에서는 스캔 구동부(410)가 표시 영역(DA)의 일 측 바깥쪽에 배치되고, 발광 제어 구동부(420)는 표시 영역(DA)의 타 측 바깥쪽에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(410)와 발광 제어 구동부(420) 모두 표시 영역(DA)의 일 측 바깥쪽에만 배치되거나, 표시 영역(DA)의 양 측 바깥쪽에 배치될 수 있다.
표시 구동부(200)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동부(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 데이터 배선(DL)들에 공급한다. 표시 구동부(200)는 제1 스캔 제어 배선(SCL1)들을 통해 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 표시 구동부(200)는 제2 스캔 제어 배선(SCL2)들을 통해 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호를 생성하여 공급한다. 또한, 표시 구동부(200)는 제1 구동 전압 배선(VDDL)에 제1 구동 전압을 공급할 수 있다.
표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동부(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 직접 부착될 수도 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 배선들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 3에서는 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk), 및 제j 데이터 배선(Dj)에 접속된 서브 화소(SP)를 예시하였다.
도 3을 참조하면, 서브 화소(SP)는 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk), 및 제j 데이터 배선(Dj)과 중첩할 수 있다. 또한, 서브 화소(SP)는 제1 구동 전압이 인가되는 제1 구동 전압 배선(VDDL), 초기화 전압이 인가되는 초기화 전압 배선(VIL), 및 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
서브 화소(SP)는 구동 트랜지스터transistor), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 및 제1 커패시터(C1)를 포함한다. 예를 들어, 서브 화소(SP)는 구동 트랜지스터로서 제1 트랜지스터(T1)를 포함하며, 스위치 소자들로서 제2 내지 제7 트랜지스터들(T2, T3, T4, T5, T6, T7)을 포함할 수 있다. 하지만, 본 명세서의 서브 화소(SP)는 도 3에 도시된 바에 한정되지 않는다.
제1 트랜지스터(T1)는 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 게이트 전극에 인가되는 데이터 전압에 따라 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다. 제1 트랜지스터(T1)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 제1 트랜지스터(T1)의 게이트 전극과 제1 소스 전극 간의 전압(Vgs)과 문턱전압(threshold voltage)의 차이의 제곱에 비례한다.
Figure pat00005
수학식 1에서, k'는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 트랜지스터(T1)의 게이트-소스간 전압, Vth는 제1 트랜지스터(T1)의 문턱전압을 의미한다.
발광 소자(EML)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(EML)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EML)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EML)는 초소형 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(EML)의 제1 전극은 제5 트랜지스터(T5)의 제2 전극에 접속되며, 제2 전극은 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 발광 소자(EML)의 애노드 전극과 캐소드 전극 사이에는 기생 용량이 형성될 수 있다.
제2 트랜지스터(T2)는 제b 스캔 배선(Sb)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 소스 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제2 트랜지스터(T2)는 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함할 수 있다. 제2 게이트 전극은 제b 스캔 배선(Sb)에 접속되고, 제2 소스 전극은 제1 트랜지스터(T1)의 제1 소스 전극에 접속되며, 제2 드레인 전극은 데이터 배선(Dj)에 접속될 수 있다.
제3 트랜지스터(T3)는 제a 스캔 배선(Sa)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 게이트 전극과 제1 드레인 전극을 접속시킨다. 즉, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 제1 게이트 전극과 제1 드레인 전극이 접속되므로, 제1 트랜지스터(T1)는 다이오드(diode)로 구동한다. 제3 트랜지스터(T3)는 제3 게이트 전극, 제3 소스 전극, 및 제3 드레인 전극을 포함할 수 있다. 제3 게이트 전극은 제a 스캔 배선(Sa)에 접속되고, 제3 소스 전극은 제1 트랜지스터(T1)의 제1 드레인 전극에 접속되며, 제3 드레인 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속될 수 있다.
제4 트랜지스터(T4)는 제c 스캔 배선(Sc)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 게이트 전극과 초기화 전압 배선(VIL)을 접속시킨다. 그러므로, 제1 트랜지스터(T1)의 제1 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제4 트랜지스터(T4)는 제4 게이트 전극, 제4 소스 전극, 및 제4 드레인 전극을 포함할 수 있다. 제4 게이트 전극은 제c 스캔 배선(Sc)에 접속되고, 제4 소스 전극은 제1 트랜지스터(T1)의 제1 게이트 전극에 접속되며, 제4 드레인 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 드레인 전극과 발광 소자(EML)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(T5)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 드레인 전극과 발광 소자(EML)의 애노드 전극을 접속한다. 제5 트랜지스터(T5)는 제5 게이트 전극, 제5 소스 전극, 및 제5 드레인 전극을 포함할 수 있다. 제5 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제5 소스 전극은 제1 트랜지스터(T1)의 제1 드레인 전극에 접속되며, 제5 드레인 전극은 발광 소자(EML)의 애노드 전극(또는 제1 전극)에 접속된다.
제6 트랜지스터(T6)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 소스 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제6 트랜지스터(T6)는 제6 게이트 전극, 제6 소스 전극, 및 제6 드레인 전극을 포함할 수 있다. 제6 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제6 소스 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제6 드레인 전극은 제1 트랜지스터(T1)의 제1 소스 전극에 접속된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(EML)에 공급될 수 있다.
제7 트랜지스터(T7)는 제b 스캔 배선(Sb)의 스캔 신호에 의해 턴-온되어 발광 소자(EML)의 애노드 전극과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(EML)의 애노드 전극은 초기화 전압으로 방전될 수 있다. 제7 트랜지스터(T7)는 제7 게이트 전극, 제7 소스 전극, 및 제7 드레인 전극을 포함할 수 있다. 제7 게이트 전극은 제b 스캔 배선(Sb)에 접속되고, 제7 소스 전극은 발광 소자(EML)의 애노드 전극(또는 제1 전극)에 접속되며, 제7 드레인 전극은 초기화 전압 배선(VIL)에 접속된다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 제1 드레인 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 제1 드레인 전극에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 각각 반도체층을 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 몇몇은 다결정 실리콘으로 이루어진 반도체층을 포함할 수 있고, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 다른 몇몇은 산화물로 이루어진 반도체층을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)의 반도체층들은 다결정 실리콘으로 이루어지거나 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 제1 트랜지스터(T1), 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)의 반도체층은 다결정 실리콘으로 이루어지고 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층은 산화물로 이루어질 수도 있다. 예를 들어, 구동 트랜지스터의 반도체층은 다결정 실리콘을 포함할 수 있고, 스위칭 트랜지스터의 반도체층은 산화물을 포함할 수 있다. 스위칭 트랜지스터의 반도체층은 스위칭 트랜지스터의 게이트 전극과 중첩하는 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함할 수 있다. 구동 트랜지스터의 반도체층은 구동 트랜지스터의 게이트 전극과 중첩하는 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 제2 채널 영역의 타측에 위치한 제2 소스 영역을 포함할 수 있다.
상기 제1 채널 영역에 비해 상기 제1 소스/드레인 영역에는 다수 캐리어 이온이 포함될 수 있다. 일 실시예에서 상기 다수 캐리어 이온은 산화물 반도체층(145)에 포함된 산소 이온(O2-), 결합되었던 산소 원자가 결합이 깨짐으로써 발생하는 빈 공간(Vacancy, Vo), 및 인접한 층들로부터 유입되는 수소 이온(H-)을 포함할 수 있다. 산소 이온(O2-), 결합되었던 산소 원자가 결합이 깨짐으로써 발생하는 빈 공간(Vacancy, Vo)의 비율 및/또는 농도는 산화물 반도체층(145) 형성 시 미리 결정될 수 있지만, 인접한 층들로부터 유입되는 수소 이온을 제어하는 것은 쉽지 않을 수 있다. 인접한 층들로부터 유입되는 수소 이온의 농도는 스위칭 트랜지스터 등의 소자의 문턱 전압을 높이고, 소자 특성을 저해할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 단면도이다. 도 5는 도 4의 A 영역을 확대한 단면도이다. 도 4에서는 구동 트랜지스터의 단면 구조, 및 스위칭 트랜지스터의 단면 구조를 보여준다.
도 4, 및 도 5를 참조하면, 스위칭 트랜지스터는 산화물 반도체층(145), 제1 상부 게이트 전극(151), 제1 하부 게이트 전극(131), 제1 소스 전극(161), 및 제1 드레인 전극(162)을 포함할 수 있고, 구동 트랜지스터는 다결정 실리콘 반도체층(105), 제2 게이트 전극(121), 제2 소스 전극(164), 및 제2 드레인 전극(165)을 포함할 수 있다.
표시 패널(100)은 순차 적층된 베이스 기판(101), 베이스 기판(101) 상의 배리어층(102), 배리어층(102) 상의 버퍼층(103), 버퍼층(103) 상의 다결정 실리콘 반도체층(105), 다결정 실리콘 반도체층(105) 상의 하부 게이트 절연층(111), 하부 게이트 절연층(111) 상의 제2 게이트 전극(121), 제2 게이트 전극(121) 상의 상부 게이트 절연층(112), 상부 게이트 절연층(112) 상의 제1 하부 게이트 전극(131)과 커패시터 전극(133), 제1 하부 게이트 전극(131)과 커패시터 전극(133) 상의 하부 층간 절연층(113), 하부 층간 절연층(113) 상의 산화물 반도체층(145), 산화물 반도체층(145) 상의 제1 게이트 절연층(114), 제1 게이트 절연층(114) 상의 제1 상부 게이트 전극(151), 제1 상부 게이트 전극(151) 상의 상부 층간 절연층(115), 상부 층간 절연층(115) 상의 제1 소스/드레인 전극(161, 162), 연결 전극(163), 제2 소스/드레인 전극(164, 165), 제1 소스/드레인 전극(161, 162), 제1 연결 전극(163), 제2 소스/드레인 전극(164, 165) 상의 제1 비아층(116), 제1 비아층(116) 상의 제2 연결 전극(171), 제1 연결 전극(171) 상의 제2 비아층(117), 제2 비아층(117) 상의 애노드 전극(181), 애노드 전극(181) 상의 뱅크층(118), 애노드 전극(181) 상의 발광층(182), 발광층(182) 상의 캐소드 전극(183), 캐소드 전극(183) 상의 봉지층(190)을 포함할 수 있다.
베이스 기판(101)은 그 위에 배치되는 각 층들을 지지한다. 유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다. 베이스 기판(101)은 유리, 또는 석영 등의 리지드 물질을 포함할 수 있다.
배리어층(102)은 베이스 기판(101) 상에 배치될 수 있다. 배리어층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(102)은 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(103)은 배리어층(102) 상에 배치될 수 있다. 버퍼층(103)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 버퍼층(103)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(103) 상에는 다결정 실리콘 반도체층(105)이 배치될 수 있다. 다결정 실리콘 반도체층(105)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)　등으로 이루어질 수 있다.　이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
다결정 실리콘 반도체층(105)은 제2 게이트 전극(121)과 두꼐 방향에서 중첩 배치된 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 제2 채널 영역의 타측에 위치한 제2 소스 영역을 포함할 수 있다.
다결정 실리콘 반도체층(105) 상에는 하부 게이트 절연층(111)이 배치될 수 있다. 하부 게이트 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 하부 게이트 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 하부 게이트 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 하부 게이트 절연층(111)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
하부 게이트 절연층(111) 상에는 제1 도전층(120)이 배치될 수 있다. 제1 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 단일막 또는 다층막일 수 있다.
제1 도전층(120)은 제2 게이트 전극(121)을 포함할 수 있다.
제1 도전층(120) 상에는 상부 게이트 절연층(112)이 배치될 수 있다. 상부 게이트 절연층(112)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 상부 게이트 절연층(112)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 상부 게이트 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상부 게이트 절연층(112)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 게이트 절연층(112) 상에는 제2 도전층(130)이 배치될 수 있다. 제2 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(130)은 단일막 또는 다층막일 수 있다.
제2 도전층(130)은 제1 하부 게이트 전극(131), 및 커패시터 전극(133)을 포함할 수 있다. 제1 하부 게이트 전극(131)은 산화물 반도체층(145)의 상기 제1 채널 영역과 두께 방향에서 중첩 배치될 수 있고, 커패시터 전극(133)은 다결정 실리콘 반도체층(105)의 상기 제2 채널 영역과 두께 방향에서 중첩 배치될 수 있다.
제2 도전층(130) 상에는 하부 층간 절연층(113)이 배치될 수 있다. 하부 층간 절연층(113)은 제2 도전층(130) 상에 배치된 제1 하부 층간 절연층(113a), 및 제1 하부 층간 절연층(113a)을 사이에 두고 제2 도전층(130)과 이격된 제2 하부 층간 절연층(113b)을 포함할 수 있다. 제1 하부 층간 절연층(113a)은 제2 하부 층간 절연층(113b)과 제2 도전층(130) 사이에 배치될 수 있다. 제1 하부 층간 절연층(113a)과 제2 하부 층간 절연층(113b)은 서로 접할 수 있다.
제1 하부 층간 절연층(113a)과 제2 하부 층간 절연층(113b)은 서로 다른 물질을 포함할 수 있다. 제1 하부 층간 절연층(113a)은 질화 규소를 포함할 수 있고, 제2 하부 층간 절연층(113b)은 산화 규소를 포함할 수 있다. 제1 하부 층간 절연층(113a)과 제2 하부 층간 절연층(113b)은 각각 화학 기상 증착법을 통해 형성될 수 있다.
일반적으로 질화 규소는 산화 규소 대비, 불순물 침투 방지 기능이 좋을 수 있을 수 있고, 산화 규소를 포함하는 절연층 대비, 질화 규소를 포함하는 절연층이 수소 이온 농도가 높을 수 있다. 이는 산화 규소를 포함하는 절연층을 화학 기상 증착법을 통해 형성할 때의 재료 가스와 질화 규소를 포함하는 절연층을 화학 기상 증착법을 통해 형성할 때의 재료 가스가 서로 상이하기 때문이다. 더욱 구체적으로 설명하면, 질화 규소를 포함하는 절연층을 화학 기상 증착법을 통해 형성할 때의 재료 가스 중 하나로 암모늄 가스가 이용되는데, 암모늄 가스는 질화 규소를 포함하는 절연층의 수소 이온 농도를 증가시키는 원인이 될 수 있다. 반면, 산화 규소를 포함하는 절연층 형성 시에, 암모늄 가스는 이용되지 않을 수 있다.
제1 하부 게이트 전극(131), 및 커패시터 전극(133)은 제2 도전층 물질이 상부 게이트 절연층(112) 상에 전면 증착된 후, 에칭을 통해 형성될 수 있다. 상기 에칭은 드라이 에칭일 수 있고, 드라이 에칭 시, 염화 불소(HF) 등의 에칭 가스가 이용될 수 있다. 드라이 에칭을 통해 제1 하부 게이트 전극(131)이 형성되면, 염화 불소(HF)의 불소 이온(F-)이 제1 하부 게이트 전극(131)의 표면에 잔류할 수 있다. 제1 하부 게이트 전극(131)의 표면에 잔류하는 불소 이온(F-) 등의 불순물은 이후 어닐링 공정시, 상부의 산화물 반도체층(145)로 침투하여 산화물 반도체층(145)의 문턱 전압을 낮추는 등의 소자 불량을 야기할 수 있다.
일 실시예에 따른 하부 층간 절연층(113)은 제1 하부 게이트 전극(131)의 바로 위에 산화 규소 대비, 불순물 침투 방지 기능이 좋은 질화 규소를 포함하는 제1 하부 층간 절연층(113a), 및 제1 하부 층간 절연층(113a) 바로 위에 제1 하부 층간 절연층(113a) 대비 수소 농도가 낮고 산화 규소를 포함하는 제2 하부 층간 절연층(113b)이 순차 적층된 구조를 포함함으로써 제1 하부 게이트 전극(131)으로부터 이동된 불순물이 산화물 반도체층(145)으로 침투하는 것을 방지할뿐만 아니라, 산화물 반도체층(145)에 다수의 수소가 침투하는 것을 방지할 수 있다.
하부 층간 절연층(113) 상에는 산화물 반도체층(145)이 배치될 수 있다. 산화물 반도체층(145)은 산화물을 포함하여 이루어질 수 있다. 상기 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
산화물 반도체층(145) 상에는 제1 게이트 절연층(114)이 배치될 수 있다. 제1 게이트 절연층(114)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 게이트 절연층(114)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 게이트 절연층(114)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
산화물 반도체층(145)의 제1 소스 영역, 및 제1 드레인 영역의 상면의 일부는 각각 제1 게이트 절연층(114)에 의해 노출될 수 있다.
제1 게이트 절연층(114)은 산화물 반도체층(145)의 제1 채널 영역에 두께 방향으로 중첩 배치되고, 제1 소스 영역, 및 제1 드레인 영역과 중첩하지 않도록 배치될 수 있다.
제1 게이트 절연층(114) 상에는 제2 도전층(150)이 배치될 수 있다. 제2 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(150)은 단일막 또는 다층막일 수 있다.
제2 도전층(150)은 제1 상부 게이트 전극(151)을 포함할 수 있다. 제1 상부 게이트 전극(151)은 제1 게이트 절연층(114)과 두께 방향에서 중첩 배치될 수 있다.
일 실시예에서, 스위칭 트랜지스터의 게이트 전극은 제1 상부 게이트 전극(151)과 제1 하부 게이트 전극(131)을 포함하는 더블 게이트 전극일 수 있다. 제1 상부 게이트 전극(151)과 제1 하부 게이트 전극(131)은 전기적으로 연결될 수 있다. 커패시터 전극(133)과 제2 게이트 전극(121)을 포함하는 더블 게이트 전극일 수 있다. 커패시터 전극(133)과 제2 게이트 전극(121)은 상부 게이트 절연층(112)을 개재하여 커패시터를 형성할 수 있다.
제2 도전층(150) 상에는 상부 층간 절연층(115)이 배치될 수 있다. 상부 층간 절연층(115)은 제1 상부 게이트 전극(151), 제1 게이트 절연층(114)의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버할 수 있다.
상부 층간 절연층(115)은 제1 상부 게이트 전극(151) 상에 배치된 제1 상부 층간 절연층(115a), 제1 상부 층간 절연층(115a) 상에 배치된 제2 상부 층간 절연층(115b), 및 제2 상부 층간 절연층(115b) 상에 배치된 제3 상부 층간 절연층(115c)을 포함할 수 있다.
제1 상부 층간 절연층(115a)은 제1 상부 게이트 전극(151), 제1 게이트 절연층(114)의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상면과 직접 접할 수 있고, 제2 상부 층간 절연층(115b)은 제1 상부 층간 절연층(115a) 상에 직접 배치될 수 있고, 제3 상부 층간 절연층(115c)은 제2 상부 층간 절연층(115b) 상에 직접 배치될 수 있다.
제1 상부 층간 절연층(115a)은 산화 규소를 포함할 수 있고, 제2 상부 층간 절연층(115b), 및 제3 상부 층간 절연층(115c)은 각각 질화 규소를 포함할 수 있다.
제1 상부 층간 절연층(115a)의 수소 농도는 제2 상부 층간 절연층(115b) 및 제3 상부 층간 절연층(115c)의 수소 농도보다 각각 작을 수 있다.
일 실시예에 따른 상부 층간 절연층(115)은 제1 상부 게이트 전극(131), 및 산화물 반도체층(145)의 바로 위에 제2 상부 층간 절연층(115b) 및 제3 상부 층간 절연층(115c)의 수소 농도보다 작은 수소 농도를 갖는 제1 상부 층간 절연층(115a)이 배치되고, 산화 규소를 포함하는 제1 상부 층간 절연층(115a) 대비, 불순물 침투 방지 기능이 좋은 질화 규소를 포함하는 상부 층간 절연층(115b, 115c)이 제1 상부 층간 절연층(115a) 상에 배치될 수 있다.
한편, 질화 규소를 포함하는 상부 층간 절연층(115b, 115c)은 상기한 바와 같이 다수의 수소 농도를 가질 수 있는데, 상부 층간 절연층(115b, 115c)의 내부의 다수의 수소 이온은 산화물 반도체층(145)로 이동할 수 있다. 특히, 후술될 제4 도전층(160) 형성 전, 콘택홀(CNT1~CNT5) 형성하고 나서 열을 가하는 어닐링 공정이 수행되는데, 열에 의해 상부 층간 절연층(115b, 115c)의 내부의 다수의 수소 이온은 산화물 반도체층(145)로 이동할 수 있다.
일 실시예에 따른 상부 층간 절연층(115)은 제1 상부 층간 절연층(115a)의 바로 위의 제2 상부 층간 절연층(115b)의 수소 농도를 제2 상부 층간 절연층(115b)의 바로 위의 제3 상부 층간 절연층(115c)의 수소 농도보다 작게 형성함으로써 상부 층간 절연층(115b, 115c)의 내부의 다수의 수소 이온이 산화물 반도체층(145)로 이동하는 것을 최소화할 수 있다.
일 실시예에 따른 제2 상부 층간 절연층(115b)의 수소 농도는 제3 상부 층간 절연층(115c)의 수소 농도보다 작을 수 있다.
예를 들어, 제2 상부 층간 절연층(115b)의 수소 농도는 약 1E+22atoms/cm3이하일 수 있다. 제2 상부 층간 절연층(115b)의 수소 농도가 약 1E+22atoms/cm3이하이면, 제2 상부 층간 절연층(115b)으로부터 산화물 반도체층(145)로 이동되는 수소 이온의 양이 현저히 낮아질 수 있다.
일 실시예에 따른 제2 상부 층간 절연층(115b)과 제3 상부 층간 절연층(115c)의 서로 다른 수소 농도를 갖기 위해, 제2 상부 층간 절연층(115b)과 제3 상부 층간 절연층(115c)은 화학 기상 증착법에 의해 증착될 때, 서로 다른 암모늄 유량에 의해 형성될 수 있다.
예를 들어, 제2 상부 층간 절연층(115b)은 약 4000cc 내지 6000cc의 유량의 암모늄을 통해 형성되고, 제3 상부 층간 절연층(115c)은 약 19000cc이상 유량의 암모늄을 통해 형성될 수 있다.
상부 층간 절연층(115a, 115b)의 제3 방향(DR3) 일측 표면은 산화물 반도체층(145), 제1 게이트 절연층(114), 및 제1 상부 게이트 전극(151)이 형성하는 하부 단차를 컨포말(Conformal)하게 반영할 수 있다. 반면, 제3 상부 층간 절연층(115c)의 제3 방향(DR3) 일측 표면은 평탄할 수 있다.
제1 상부 층간 절연층(115a) 내지 제3 상부 층간 절연층(115c)은 서로 다른 두께를 가질 수 있다.
도 5를 참조하면, 제1 상부 층간 절연층(115a)은 제1 두께(t1)를 갖고, 제2 상부 층간 절연층(115b)은 제2 두께(t2)를 갖고, 제3 상부 층간 절연층(115c)은 제3 두께(t3)를 가질 수 있다.
제1 두께(t1)는 예를 들어, 500
Figure pat00006
내지 3000
Figure pat00007
이하일 수 있다.
제2 두께(t2)와 제3 두께(t3)의 합은 약 2000
Figure pat00008
일 수 있다. 제2 두께(t2)는 예를 들어, 300
Figure pat00009
내지 2000
Figure pat00010
이하일 수 있다. 제2 두께(t2)가 2000
Figure pat00011
인 경우 제3 상부 층간 절연층(115c)은 생략될 수 있다.
상부 층간 절연층(115a, 115b, 115c)의 두께(t1~t3)는 각각 산화물 반도체층(145), 제1 게이트 절연층(114), 및 제1 상부 게이트 전극(151)이 형성하는 하부 단차가 배치되지 않는 영역에서 측정될 수 있다.
상부 층간 절연층(115) 상에는 제4 도전층(160)이 배치될 수 있다. 제4 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(160)은 단일막 또는 다층막일 수 있다.
제4 도전층(160)은 제1 소스/드레인 전극(161, 163), 및 제2 소스/드레인 전극(164, 165)을 포함할 수 있다. 제4 도전층(160)은 제1 연결 전극(163)을 더 포함할 수 있다. 제1 소스/드레인 전극(161, 163)은 상부 층간 절연층(115)을 관통하는 콘택홀(CNT1, CNT2)을 통해 각각 산화물 반도체층(145)의 상기 제1 소스/드레인 영역과 연결되고, 제2 소스/드레인 전극(164, 165)은 상부 층간 절연층(115), 하부 층간 절연층(113), 및 게이트 절연층(111, 112)을 관통하는 콘택홀(CNT4, CNT5)을 통해 각각 다결정 실리콘 반도체층(105)의 상기 제2 소스/드레인 영역과 연결될 수 있다.
제1 연결 전극(163)은 상부 층간 절연층(115)을 관통하는 제3 콘택홀(CNT3)을 통해 제1 상부 게이트 전극(151)과 연결될 수 있다. 제1 연결 전극(163)은 제1 상부 게이트 전극(151)과 전기적으로 연결됨으로써, 제1 상부 게이트 전극(151)의 저항을 낮출 수 있다.
제4 도전층(160) 상에는 제1 비아층(116)이 배치될 수 있다. 제1 비아층(116)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 비아층(116)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 비아층(116) 상에는 제5 도전층(170)이 배치될 수 있다. 제5 도전층(170)은 제2 연결 전극(171)을 포함할 수 있다. 제5 도전층(170)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제5 도전층(170)은 단일막 또는 다층막일 수 있다.
제2 연결 전극(171)은 제1 비아층(116)을 일부 관통하여 제2 드레인 전극(165)의 상면을 노출하는 제6 콘택홀(CNT6)을 통해 제2 드레인 전극(165)과 연결될 수 있다.
제1 비아층(116) 상에는 애노드 전극(181)이 배치될 수 있다. 애노드 전극(181)은 제1 비아층(116)을 관통하는 콘택홀을 통해 제2 연결 전극(171)과 연결될 수 있다.
애노드 전극(181)은 각 서브 화소(도 2의 SP 참조)마다 분리되어 배치될 수 있다.
애노드 전극(181) 상에는 뱅크층(118)이 배치될 수 있다. 뱅크층(118)은 애노드 전극(181)을 부분적으로 노출할 수 있다. 뱅크층(118)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 뱅크층(118)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
애노드 전극(181) 상면 및 뱅크층(118)의 개구부 내에는 유기 발광층(182)이 배치될 수 있다. 유기 발광층(182)과 뱅크층(118) 상에는 캐소드 전극(183)이 배치될 수 있다. 캐소드 전극(183)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
화소 전극(AN0), 유기 발광층(182), 및 캐소드 전극(183)은 유기 발광 소자(180)를 구성할 수 있다.
캐소드 전극(183) 상에는 봉지층(190)이 배치될 수 있다. 봉지층(190)은 유기 발광 소자(180)를 덮을 수 있다. 봉지층(190)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 봉지층(190)은 순차 적층된 제1 봉지 무기막(191), 봉지 유기막(192), 및 제2 봉지 무기막(193)을 포함할 수 있다.
이하, 도 6 내지 도 20의 그래프를 참조하여, 상부 층간 절연층(115)에 대해 자세히 설명한다. 도 6 내지 도 20의 그래프를 설명할 때, 상술된 도 1 내지 도 5가 함께 참조된다.
도 6은 암모늄 유량에 따른 수소 방출량을 나타내는 그래프이다. 도 6의 가로축은 NH3(암모늄) Gas 유량(sccm)을 나타내고, 세로축은 H2(수소) Outgas량(10-5)을 나타낸다.
도 6을 참조하면, 질화 규소를 포함하는 층간 절연층을 화학 기상 증착법을 통해 형성할 때, 암모늄 유량이 0인 경우(NH3 free), 수소 방출량이 가장 작고(약 1.5*10-5), 암모늄 유량이 5000, 19000인 경우 수소 방출량이 커짐(약 2.2*10-5)을 알 수 있다. 즉, 질화 규소를 포함하는 층간 절연층을 화학 기상 증착법을 통해 형성할 때 암모늄 유량이 작을수록 산화물 반도체층(145)의 문턱 전압을 높이는 원인이 되는 수소의 방출량이 작아짐을 알 수 있다.
도 7은 수소 농도에 따른 수소 방출량을 나타낸 그래프이다. 도 7의 가로축은 SIMS H 농도(atoms/cm3)를 나타내고, 도 7의 세로축은 TDS H2 Outgas 량을 나타낸다.
도 7을 참조하면, 질화 규소를 포함하는 층간 절연층의 수소 농도가 커질수록 실제로 수소 방출량이 커짐을 알 수 있다. 예를 들어, 수소 농도가 약 1.5.E-05인 경우 수소 방출량이 약 9E+21이고, 수소 농도가 약 2.E-05인 경우 수소 방출량이 약 1.2E+22임을 알 수 있다.
도 8은 암모늄 유량에 따른 질소-수소 결합량, 및 규소-수소 결합량을 나타낸 그래프이다. 도 8의 가로축은 NH3 Gas 유량(sccm)을 나타내고, 세로축은 각각 FT-IR N-H 결합량(10+22), 및 FT-IR Si-H 결합량(10+22)을 나타낸다.
도 8을 참조하면, 질화 규소를 포함하는 층간 절연층을 화학 기상 증착법을 통해 형성할 때, 암모늄 유량이 커질수록 N-H 결합량이 커지고, Si-H 결합량이 작아지며, 암모늄 유량이 작아질수록 N-H 결합량이 작아지고, Si-H 결합량이 커짐을 알 수 있다. 예를 들어, 암모늄 유량이 0인 경우(NH3 free), N-H 결합량은 약 0.25*10+22이고, Si-H 결합량은 약 1.5*10+22임을 알 수 있고, 암모늄 유량이 약 5000인 경우, N-H 결합량은 약 1.6*10+22이고, Si-H 결합량은 약 0.7*10+22임을 알 수 있고, 암모늄 유량이 19000인 경우, N-H 결합량은 약 1.6*10+22이고, Si-H 결합량은 약 0.75*10+22임을 알 수 있다. 질화 규소를 포함하는 층간 절연층의 N-H 결합량이 클수록 수소의 방출량이 커지므로, 질화 규소를 포함하는 층간 절연층의 화학 기상 증착 공정 시, 사용되는 암모늄 유량을 줄이는 방향을 고려할 수 있다. 한편, 질화 규소를 포함하는 층간 절연층의 Si-H 결합량이 클수록 수소의 방출량이 줄어드는 경향이 있지만, 막질 불량이 발생할 수 있다. 상기 막질 불량은 전류 누설(Current Leakage)을 야기할 수 있다. 나아가, 암모늄 유량을 줄여 Si-H 결합량을 계속 크게하더라도 Si-H 결합력이 상대적으로 N-H 결합력보다 작기 때문에, 수소 방출량이 계속 작이지지 않을 수 있다. 따라서, 제2 층간 절연층(115b)의 화학 기상 증착 공정 시, 약 4000 내지 약 6000의 암모늄 유량이 이용되어, 적절한 N-H 결합량, 및 Si-H 결합량을 가지는 것이 바람직하다.
도 9는 수소 방출량에 따른 전체적인 수소 결합량을 나타낸 그래프이다. 도 9의 가로축은 TDS H2 Outgas(A)를 나타내고, 세로축은 FT-IR Total 수소 결합량(at%)을 나타낸다. 도 9의 네모로 표식된 샘플들은 각기 다른 암모늄 유량을 이용하여 화학 기상 증착 공정을 통해 형성된 SiN base를 나타낼 수 있다.
도 9를 참조하면, 암모늄 유량이 19000으로부터 5000까지 변할수록 수소 결합량이 점차적으로 줄어들고(약 29에서 22), 그에 따라 수소 방출량도 줄어듬(약 1.2E-08에서 4E-09)을 알 수 있다. 암모늄 유량이 5000인 경우, 암모늄이 0인 경우(NH3 Free)보다 오히려 수소 방출량이 작음을 알 수 있다. 이는 도 8에서 상술된 바와 같이 암모늄 유량을 줄여 Si-H 결합량을 계속 크게하더라도 Si-H 결합력이 상대적으로 N-H 결합력보다 작기 때문에, 수소 방출량이 계속 작아지지 않음에 기인할 수 있다. 따라서, 제2 층간 절연층(115b)의 화학 기상 증착 공정 시, 약 4000 내지 약 6000의 암모늄 유량이 이용되어, 수소 방출량을 줄이는 것이 바람직하게 고려될 수 있다.
도 10은 암모늄 유량에 따른 질소-수소 결합 비율, 및 규소-수소 결합 비율을 나타낸 그래프이다. 도 10의 가로축은 NH3 유량(sccm)을 나타내고, 세로축은 N-H(at%), 및 Si-H(at%)을 각각 나타낼 수 있다. 내부가 비워진 원의 표식(이하 제1 표식)은 질화 규소를 포함하는 층간 절연층의 N-H(%)를 나타내고, 내부가 채워진 원의 표식(이하 제2 표식)은 질화 규소를 포함하는 층간 절연층의 Si-H(%)를 나타낼 수 있다.
도 10을 참조하면, 암모늄 유량이 많아질수록 N-H 결합 비율이 커지고, Si-H 결합 비율이 작아지고, 암모늄 유량이 작아질수록 N-H 결합 비율이 작아지고, Si-H 결합 비율이 커짐을 알 수 있다. 도 8은 암모늄 유량에 따른 N-H, 및 Si-H 결합량을 나타낸다면, 도 10은 암모늄 유량에 따른 N-H, 및 Si-H 결합 비율을 나타낸다는 점에서 차이가 있다.
도 11은 암모늄 유량에 따른 굴절률을 나타낸 그래프이다. 도 11의 가로축은 NH3 유량(sccm)을 나타내고, 세로축은 약 632nm에서의 굴절률(n)을 나타낸다. 원의 표식은 질화 규소를 포함하는 층간 절연층의 제1 샘플(암모늄 유량이 5000인 경우의 샘플)을 나타내고, 세모의 표식은 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 약 19000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제2 샘플을 나타낸다.
도 11을 참조하면, 제2 샘플은 약 1.9의 굴절률을 가짐이 확인되고, 암모늄 유량이 0인 경우(NH3 Free), 제1 샘플은 약 2.6의 굴절률을 가짐이 확인되었다. 암모늄 유량이 5000, 10000, 및 19000(제2 샘플과 다른 공정 조건, 예컨대 공정 압력, 및 온도가 상이)인 경우, 제1 샘플은 제2 샘플의 약 1.9의 굴절률과 동일한 수준의 굴절률을 가짐이 확인되었다.
도 12는 암모늄 유량에 따른 채널 영역의 변화를 나타낸 그래프이다. 도 12의 가로축은 NH3 유량(sccm)을 나타내고, 세로축은 TLM 2
Figure pat00012
L(μm)를 나타낸다. 원의 표식은 질화 규소를 포함하는 층간 절연층의 제1 샘플(암모늄 유량이 5000인 경우의 샘플)을 나타내고, 세모의 표식은 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 약 19000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제2 샘플을 나타낸다. 여기서, L은 산화물 반도체층(145)의 길이를 나타낸 것으로, 도 4에서 산화물 반도체층(145)의 상기 제1 채널 영역의 길이를 나타낸다.
Figure pat00013
L이 0이면, 상부의 제1 상부 게이트 전극(151)과 완전히 동일한 길이를 가지는 것이고,
Figure pat00014
L이 양의 값이면, 산화물 반도체층(145)의 상기 제1 채널 영역의 길이가 제1 상부 게이트 전극(151) 길이 대비, 줄어드는 것이고,
Figure pat00015
L이 음의 값이면, 산화물 반도체층(145)의 상기 제1 채널 영역의 길이가 제1 상부 게이트 전극(151) 길이 대비, 늘어나는 것이다.
도 12를 참조하면, 제1 샘플은 암모늄 유량이 작아질수록 대체로 상기 제1 채널 영역의 길이가 늘어나지만(암모늄 유량이 19000인 경우 약 0.3, 암모늄 유량이 10000인 경우 약 0, 암모늄 유량이 약 5000인 경우 약 -0.694), 암모늄 유량이 0인 경우(NH3 Free) 상기 제1 채널 영역의 길이가 오히려 줄어듬(약 -0.41)을 알 수 있다. 제2 샘플은 약 0.937로서, 상기 제1 채널 영역의 길이가 줄어든다는 것이 확인되었다. 따라서, 제2 층간 절연층(115b)을 화학 기상 증착 공정을 통해 형성할 때, 약 5000의 암모늄 유량을 이용하면 상기 제1 채널 영역의 길이를 늘려 상기 제1 소스 영역, 및 상기 제1 드레인 영역 간의 쇼트(Short)를 방지할 수 있다.
도 13은 질화 규소를 포함하는 층간 절연층의 두께에 따른 문턱 전압을 나타낸 그래프이다. 도 13에서 가로축은 하부 SiNx 두께(
Figure pat00016
)를 나타내고, 세로축은 W/L=3/3μm에서 Vth Med(V)를 나타낸다. 채워진 원의 표식은 질화 규소를 포함하는 층간 절연층의 제1 샘플(암모늄 유량이 5000인 경우의 샘플)을 나타내고, 비워진 원의 표식은 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 약 19000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제2 샘플을 나타낸다.
도 13을 참조하면, 제2 샘플은 두께가 커질수록 문턱 전압(Vth)이 작아짐(Negative shift)이 확인되었고, 제1 샘플은 두께가 커질수록 문턱 전압(Vth)이 커짐(Positive shift)이 확인되었다(두께가 0인 경우. 약 -0.7, 두께가 300인 경우, 약 -0.5). 다만, 제1 샘플에서 두께가 300
Figure pat00017
이상(300, 500, 1000)에서는 문턱 전압(Vth) 증가가 거의 없이 일정한 값(-0.5)이 확인되었다. 따라서, 제2 상부 층간 절연층(115b)의 두께가 약 300
Figure pat00018
이상이면, 문턱 전압(Vth) 증가의 실효성을 확보할 수 있음이 확인되었다.
도 14는 중앙부에서 온도에 따른 이온 전류를 나타낸 그래프이다. 도 15는 주변부에서 온도에 따른 이온 전류를 나타낸 그래프이다. 도 14, 및 도 15에서 가로축은 Temperature(온도, °C)를 나타내고, 세로축은 Ion current(이온 전류, A)를 나타낸다. 표식 관점에서, Ref는 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 약 19000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제1 샘플을 나타내고, NH3 Free는 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 0이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제2 샘플을 나타내고, NH3 split1은 질화 규소를 포함하는 층간 절연층으로서 암모늄 유량 5000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제3 샘플을 나타내고, NH3 split2은 질화 규소를 포함하는 층간 절연층으로서 암모늄 유량 10000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제4 샘플을 나타내고, NH3 split3은 질화 규소를 포함하는 층간 절연층으로서 암모늄 유량 15000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제5 샘플을 나타내고, Crack 강건은 질화 규소를 포함하는 층간 절연층으로서 암모늄 유량 19000(샘플 1과 공정 조건 상이, 예컨대 공정 압력, 및 온도)이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제6 샘플을 나타낸다.
도 14, 및 도 15는 샘플들의 중앙부(Center), 및 주변부(Edge)에서 측정된 경우를 각각 나타낸다.
도 14, 및 도 15를 참조하면, 제2 샘플 내지 제5 샘플의 경우, 제1 샘플 대비, 약 600°C이상에서 이온 전류가 크게 줄어듬이 확인되었다. 반면, 제6 샘플은 제1 샘플 대비, 약 600°C 이상에서 이온 전류가 더 커짐이 확인되었다.
도 16은 암모늄 유량에 따른 응력을 나타낸 그래프이다. 도 16의 가로축은 NH3 유량(sccm)을 나타내고, 세로축은 Stress(응력, Mpa)를 나타낸다. 원의 표식은 질화 규소를 포함하는 층간 절연층의 제1 샘플(암모늄 유량이 5000인 경우의 샘플)을 나타내고, 세모의 표식은 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 약 19000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층의 제2 샘플을 나타낸다. 응력이 음의 값으로 갈수록 압축 응력(Compressive stress)값이 커진다. 층간 절연층의 압축 응력이 커질수록 베이스 기판(101)의 휨(Warpage)이 증가되어, 유기물 증착 등의 후속 공정 시, 증착 불량이 발생될 수 있다.
도 16을 참조하면, 제2 샘플의 경우 응력이 약 -100 수준으로 확인되었고, 제1 샘플의 경우 암모늄 유량이 작아질수록(19000으로부터 0) 응력이 작아짐(약 -250~-350, 약-300~-500, 약-500~-700, -820)을 알 수 있다. 이는 암모늄 유량이 작아질수록 층간 절연층 내 Si-H 결합이 많아지는데, Si-H 결합은 응력이 작게하는 원인이 됨을 알 수 있다. 따라서, 상부 층간 절연층(115b, 115c)은 베이스 기판(101)의 휨에 의해 증착 불량이 발생하지 않는 적정한 압축 응력을 가지는 것이 바람직하며, 일 실시예에 따른 상부 층간 절연층(115b, 115c)은 약 5000 유량 이상의 암모늄을 이용하여 증착되는 것이 바람직하게 고려될 수 있다.
도 17은 수소 농도에 따른 문턱 전압을 나타낸 그래프이다. 도 18은 수소 농도에 따른 문턱 전압을 나타낸 그래프이다.
도 17, 및 도 18에서 가로축은 제1 샘플(ILD2 저수소, 질화 규소를 포함하는 층간 절연층으로서 암모늄 유량 5000, 10000, 또는 15000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층(도 4의 115b)), 및 제2 샘플(Ref, 질화 규소를 포함하는 층간 절연층으로서 기존 제품에서 사용되었던 암모늄 유량 약 19000이 이용된 화학 기상 증착 공정을 통해 형성된 층간 절연층)을 나타내고, 세로축은 문턱 전압(Vth(V))을 나타낸다. 도 17은 산화물 반도체층(145)의 폭(W)/길이(L)=2.5/2.5인 경우를 나타내고, 도 18은 산화물 반도체층(145)의 폭(W)/길이(L)=3.0/3.5인 경우를 나타낸다.
도 17, 및 도 18을 참조하면, 제1 샘플이 제2 샘플 대비, 문턱 전압이 커짐(Positive shift)을 알 수 있다. 예를 들어, 도 17에서 제1 샘플은 -0.06이고, 도 18에서 제1 샘플은 0.3인 반면, 도 17에서 제2 샘플은 0.51이고, 도 18에서 제2 샘플은 0.6임이 확인되었다.
도 19는 산화 규소를 포함하는 층간 절연층의 두께에 따른 문턱 전압을 나타낸 그래프이다. 도 19의 가로축은 ILD2 SiOx 두께(
Figure pat00019
)를 나타내고, 세로축은 문턱 전압(Vth(V))을 나타낸다.
도 19를 참조하면, 산화 규소를 포함하는 층간 절연층의 두께가 500
Figure pat00020
이상인 경우, 산화 규소를 포함하는 층간 절연층의 두께가 0
Figure pat00021
인 경우 대비, 문턱 전압이 양의 값을 가지는 것이 확인되었다. 따라서, 일 실시예에 따른 상부 층간 절연층(115)의 제1 상부 층간 절연층(115a)은 두께를 500
Figure pat00022
이상인 수준으로 유지되는 것이 문턱 전압 관점에서 바람직하게 고려될 수 있다.
도 20은 산화 규소를 포함하는 층간 절연층의 두께에 따른 이동도, 및 문턱 전압을 나타낸 그래프이다. 도 20에서 가로축은 ILD2 SiOx 두께(
Figure pat00023
)를 나타내고, 세로축은 각각 문턱 전압(Vth(V))과 이동도(Mobility(cm2/Vs))를 나타낸다.
도 20을 참조하면, 산화 규소를 포함하는 층간 절연층의 두께가 커질수록 이동도는 작아지고, 문턱 전압은 커짐을 알 수 있다. 반면, 산화 규소를 포함하는 층간 절연층의 두께가 작아질수록 이동도는 커지고, 문턱 전압은 작아짐을 알 수 있다. 산화 규소를 포함하는 층간 절연층의 두께가 500
Figure pat00024
이상인 경우 산화 규소를 포함하는 층간 절연층의 두께가 0
Figure pat00025
인 경우 대비, 문턱 전압이 크게 증가(-0.25에서 0.15)됨을 알 수 있다. 따라서, 일 실시예에 따른 상부 층간 절연층(115)의 제1 상부 층간 절연층(115a)은 두께가 500
Figure pat00026
이상인 수준으로 유지되는 것이 문턱 전압 관점에서 바람직하게 고려될 수 있다.
이하, 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 21은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다. 일 실시예에 따른 표시 장치의 제조 방법의 설명은 상술된 도 4, 및 도 5를 참조하여 설명된다.
도 4, 및 도 21을 참조하면, 베이스 기판(101) 상에 산화물 반도체층(145) 형성(S10)한다. 베이스 기판(101) 상에 산화물 반도체층(145)을 형성(S10) 전에, 베이스 기판(101) 상의 배리어층(102), 배리어층(102) 상의 버퍼층(103), 버퍼층(103) 상의 다결정 실리콘 반도체층(105), 다결정 실리콘 반도체층(105) 상의 하부 게이트 절연층(111), 하부 게이트 절연층(111) 상의 제2 게이트 전극(121), 제2 게이트 전극(121) 상의 상부 게이트 절연층(112), 상부 게이트 절연층(112) 상의 제1 하부 게이트 전극(131)과 커패시터 전극(133), 제1 하부 게이트 전극(131)과 커패시터 전극(133) 상의 하부 층간 절연층(113)을 순차 적층하는 단계를 더 포함할 수 있다.
산화물 반도체층(145)은 산화물을 포함하여 이루어질 수 있다. 상기 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
산화물 반도체층(145)의 제1 채널 영역은 하부의 제1 하부 게이트 전극(131)과 중첩하도록 형성될 수 있다.
이어, 산화물 반도체층(145) 상에 제1 게이트 절연층(114)을 형성(S20)한다. 제1 게이트 절연층(114)은 산화물 반도체층(145)의 제1 채널 영역에 두께 방향으로 중첩하고, 제1 소스 영역, 및 제1 드레인 영역과 중첩하지 않도록 형성될 수 있다. 제1 게이트 절연층(114)은 산화물 반도체층(145) 상에 전면 증착되고, 포토 레지스트(Photo resist)를 마스크로 이용하여 노광되고 현상됨으로써 산화물 반도체층(145)의 제1 채널 영역과 중첩하도록 형성될 수 있다.
제1 게이트 절연층(114)의 물질은 도 4에서 상술된 바 중복 설명은 생략하기로 한다.
이어, 제1 게이트 절연층(114) 상에 제1 상부 게이트 전극(151)을 형성(S30)한다.
제1 상부 게이트 전극(151)은 제1 게이트 절연층(114)과 두께 방향에서 중첩하도록 형성될 수 있다. 예를 들어, 제1 게이트 절연층(114) 상에 제1 상부 게이트 전극 물질을 전면 증착한 다음, 포토 레지스터(PR)를 마스크로 이용하여 산화물 반도체층(145)의 제1 채널 영역과 중첩하는 제1 상부 게이트 전극(151)을 형성할 수 있다.
제1 게이트 절연층(114), 및 제1 상부 게이트 전극(151)은 상술된 바와 같이 산화물 반도체층(145)의 제1 채널 영역을 커버하고, 제1 소스 영역 및 제1 드레인 영역의 상면을 각각 노출할 수 있다. 나아가. 제1 게이트 절연층(114)의 측면들, 및 제1 상부 게이트 전극(151)의 측면들, 및 상면은 노출될 수 있다.
제1 상부 게이트 전극 물질에 대해서는 도 4에서 상술된 바 이하 중복 설명은 생략하기로 한다.
이어서, 제1 상부 게이트 전극(151) 상에 상부 층간 절연층(115)을 형성(S40)한다. 상부 층간 절연층(115)은 산화물 반도체층(145)의 제1 소스 영역의 상면, 및 측면과 제1 드레인 영역의 상면, 및 측면, 그리고 제1 게이트 절연층(114)의 측면들, 및 제1 상부 게이트 전극(151)의 측면들, 및 상면을 커버하고 직접 접하도록 형성될 수 있다.
상부 층간 절연층(115)을 형성(S40)은 먼저, 제1 상부 게이트 전극(151) 상에 제1 상부 층간 절연층(115a)을 형성하고, 제1 상부 층간 절연층(115a) 상에 제2 상부 층간 절연층(115b)을 형성하고, 그 다음 제3 상부 층간 절연층(115c)을 형성하는 단계를 포함할 수 있다.
제1 상부 층간 절연층(115a)은 산화물 반도체층(145)의 제1 소스 영역의 상면, 및 측면과 제1 드레인 영역의 상면, 및 측면, 그리고 제1 게이트 절연층(114)의 측면들, 및 제1 상부 게이트 전극(151)의 측면들, 및 상면을 커버하고 직접 접하도록 형성될 수 있다.
제1 상부 층간 절연층(115a)은 산화 규소를 포함할 수 있다.
제1 상부 층간 절연층(115a)은 화학 기상 증착법을 이용하여 형성될 수 있다. 제1 상부 층간 절연층(115a)의 화학 기상 증착 공정은 실란(SiH4), 및 산소(O2)가 이용될 수 있다. 제1 상부 층간 절연층(115a)의 수소 농도는 제2 상부 층간 절연층(115b) 및 제3 상부 층간 절연층(115c)의 수소 농도보다 각각 작을 수 있다.
제1 상부 층간 절연층(115a)의 두께는 약 500
Figure pat00027
이상이 되도록 형성될 수 있다. 도 19의 그래프에서 확인되었듯이, 제1 상부 층간 절연층(115a)의 두께가 약 500
Figure pat00028
이상인 경우, 두께가 0
Figure pat00029
인 경우 대비, 문턱 전압이 양의 값을 가질 수 있다.
제1 상부 층간 절연층(115a) 상에 제2 상부 층간 절연층(115b)을 형성한다.
제2 상부 층간 절연층(115b)은 제1 상부 층간 절연층(115a)과 마찬가지로, 화학 기상 증착법을 이용하여 형성될 수 있다. 제2 상부 층간 절연층(115b)의 화학 기상 증착 공정은 실란(SiH4), 및 암모늄(NH3) 등이 이용될 수 있다.
제2 상부 층간 절연층(115b) 상에 제3 상부 층간 절연층(115c)을 형성한다. 제3 상부 층간 절연층(115c)의 화학 기상 증착 공정은 실란(SiH4), 및 암모늄(NH3) 등이 이용될 수 있다.
제2 상부 층간 절연층(115b), 및 제3 상부 층간 절연층(115c)은 각각 질화 규소를 포함할 수 있다.
일 실시예에 따른 제2 상부 층간 절연층(115b)의 수소 농도는 제3 상부 층간 절연층(115c)의 수소 농도보다 작을 수 있다. 상부 층간 절연층(115b, 115c) 간의 수소 농도 차이는 제2 상부 층간 절연층(115b)을 화학 기상 증착법을 이용하여 형성할 때, 제3 상부 층간 절연층(115c)을 화학 기상 증착법을 이용하여 형성할 때보다 암모늄(NH3) 유량을 더 작게하기 때문이다.
일 실시예에서, 제2 상부 층간 절연층(115b)은 약 4000cc 내지 6000cc의 유량의 암모늄을 통해 형성되고, 제3 상부 층간 절연층(115c)은 약 19000cc이상 유량의 암모늄을 통해 형성될 수 있다.
몇몇 실시예에서, 제2 상부 층간 절연층(115b)은 약 9000cc 내지 11000cc의 유량의 암모늄을 통해 형성되고, 제3 상부 층간 절연층(115c)은 약 19000cc이상 유량의 암모늄을 통해 형성될 수 있다.
몇몇 실시예에서, 제2 상부 층간 절연층(115b)은 약 14000cc 내지 16000cc의 유량의 암모늄을 통해 형성되고, 제3 상부 층간 절연층(115c)은 약 19000cc이상 유량의 암모늄을 통해 형성될 수 있다.
제2 두께(t2)와 제3 두께(t3)의 합은 약 2000
Figure pat00030
일 수 있다. 제2 두께(t2)는 예를 들어, 300
Figure pat00031
내지 2000
Figure pat00032
이하일 수 있다. 제2 두께(t2)가 2000
Figure pat00033
인 경우 제3 상부 층간 절연층(115c)은 생략될 수 있다.
도 13에서 상술된 바와 같이, 제2 상부 층간 절연층(115b)의 두께가 약 300
Figure pat00034
이상이면, 문턱 전압(Vth) 증가의 실효성을 확보할 수 있다.
이어서, 상부 층간 절연층(115)에 콘택홀(CNT1~CNT5)을 형성(S50)한다.
이어서, 제1 소스/드레인 전극(161, 163)을 형성(S60)한다. 제1 소스/드레인 전극(161, 163)을 형성할 때, 제1 연결 전극(162), 제2 소스/드레인 전극(164, 165)을 함께 형성할 수 있다.
제1 소스/드레인 전극(161, 163)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스/드레인 전극(161, 163)은 단일막 또는 다층막일 수 있다.
제1 소스/드레인 전극(161, 163)은 상부 층간 절연층(115)을 관통하는 콘택홀(CNT1, CNT2)을 통해 각각 산화물 반도체층(145)의 상기 제1 소스/드레인 영역과 연결되고, 제2 소스/드레인 전극(164, 165)은 상부 층간 절연층(115), 하부 층간 절연층(113), 및 게이트 절연층(111, 112)을 관통하는 콘택홀(CNT4, CNT5)을 통해 각각 다결정 실리콘 반도체층(105)의 상기 제2 소스/드레인 영역과 연결될 수 있다.
제1 연결 전극(163)은 상부 층간 절연층(115)을 관통하는 제3 콘택홀(CNT3)을 통해 제1 상부 게이트 전극(151)과 연결될 수 있다. 제1 연결 전극(163)은 제1 상부 게이트 전극(151)과 전기적으로 연결됨으로써, 제1 상부 게이트 전극(151)의 저항을 낮출 수 있다. 상술된 소스/드레인 전극(161, 163, 164, 165), 및 제1 연결 전극(163)은 각각 콘택홀(CNT1~CNT5)을 채울 수 있다.
일 실시예에서, 콘택홀(CNT1~CNT5)을 형성(S50)과 제1 소스/드레인 전극(161, 162) 형성(S60) 사이에, 콘택홀(CNT1~CNT5)의 어닐링 공정이 더 수행될 수 있다.
제1 소스/드레인 전극(161, 163)을 형성(S60)한 후, 제1 비아층(116), 제1 비아층(116) 상의 제2 연결 전극(171), 제1 연결 전극(171) 상의 제2 비아층(117), 제2 비아층(117) 상의 애노드 전극(181), 애노드 전극(181) 상의 뱅크층(118), 애노드 전극(181) 상의 발광층(182), 발광층(182) 상의 캐소드 전극(183), 캐소드 전극(183) 상의 봉지층(190)을 순차적으로 형성할 수 있다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 22는 다른 실시예에 따른 표시 패널의 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 패널(100_1)은 상부 층간 절연층(115_1)이 제2 상부 층간 절연층(115b)과 제3 상부 층간 절연층(115c) 사이에 제4 상부 층간 절연층(115d)을 더 포함한다는 점에서, 도 4에 따른 표시 패널(100)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널(100_1)은 상부 층간 절연층(115_1)이 제2 상부 층간 절연층(115b)과 제3 상부 층간 절연층(115c) 사이에 제4 상부 층간 절연층(115d)을 더 포함할 수 있다.
제4 상부 층간 절연층(115d)은 질화 규소를 포함할 수 있다.
제4 상부 층간 절연층(115d)의 수소 농도는 제3 상부 층간 절연층(115c)의 수소 농도보다 더 작을 수 있다.
본 실시예에서, 제4 상부 층간 절연층(115d)의 수소 농도는 제2 상부 층간 절연층(115b)의 수소 농도보다 더 클 수 있다.
본 실시예에서, 제4 상부 층간 절연층(115d)과 제3 상부 층간 절연층(115c)의 서로 다른 수소 농도를 갖기 위해, 제4 상부 층간 절연층(115d)과 제3 상부 층간 절연층(115c)은 화학 기상 증착법에 의해 증착될 때, 서로 다른 암모늄 유량에 의해 형성될 수 있다.
예를 들어, 제4 상부 층간 절연층(115d)은 약 6000cc 초과 약 19000cc 미만의 유량의 암모늄을 통해 형성될 수 있다.
몇몇 실시예에서, 제4 상부 층간 절연층(115d)의 수소 농도는 제2 상부 층간 절연층(115b)의 수소 농도보다 더 작을 수 있다.
예를 들어, 제4 상부 층간 절연층(115d)은 약 4000cc 내지 약 6000cc의 유량의 암모늄을 통해 형성될 수 있고, 제2 상부 층간 절연층(115b)은 약 6000cc 초과 약 19000cc 미만의 유량의 암모늄을 통해 형성될 수 있다.
본 실시예에 의하면, 상부 층간 절연층(115_1)이 제2 상부 층간 절연층(115b)과 제3 상부 층간 절연층(115c) 사이에 제4 상부 층간 절연층(115d)을 더 포함함으로써, 서로 다른 수소 농도를 갖는 제2 상부 층간 절연층(115b)과 제4 상부 층간 절연층(115d)의 적층 구조를 형성할 수 있다. 이로 인해, 두께 방향을 따라 점차적으로 수소 이온의 산화물 반도체(145)로의 침투를 방지할 수 있다.
도 23은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 23을 참조하면, 본 실시예에 따른 표시 패널(100_2)은 상부 층간 절연층(115_2)이 제3 상부 층간 절연층(115c)과 제4 도전층(160) 사이의 제4 상부 층간 절연층(115e)을 더 포함한다는 점에서 도 4에 따른 표시 패널(100)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널(100_2)은 상부 층간 절연층(115_2)이 제3 상부 층간 절연층(115c)과 제4 도전층(160) 사이의 제4 상부 층간 절연층(115e)을 더 포함할 수 있다.
제4 상부 층간 절연층(115e)의 수소 농도는 제3 상부 층간 절연층(115c)의 수소 농도보다 더 작을 수 있다.
제4 상부 층간 절연층(115e)의 수소 농도는 제2 상부 층간 절연층(115b)의 수소 농도와 실질적으로 동일할 수 있다.
몇몇 실시예에서 제4 상부 층간 절연층(115e)의 수소 농도는 제2 상부 층간 절연층(115b)의 수소 농도보다 크고, 제3 상부 층간 절연층(115c)의 수소 농도보다 작을 수 있다.
몇몇 실시예에서 제4 상부 층간 절연층(115e)의 수소 농도는 제2 상부 층간 절연층(115b)의 수소 농도보다 작을 수 있다.
본 실시예에 의하면, 상부 층간 절연층(115_2)이 제3 상부 층간 절연층(115c)과 제4 도전층(160) 사이의 제4 상부 층간 절연층(115e)을 더 포함함으로써, 상부 층간 절연층(115_2)의 상부에서 침투하는 수소 이온을 효과적으로 방지할 수 있게 된다.
도 24는 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 24를 참조하면, 본 실시예에 따른 표시 패널(100_3)은 하부 층간 절연층(113_1)이 제1 하부 층간 절연층(113a)과 상부 게이트 절연층(112), 및 제1 하부 게이트 전극(131) 사이의 제3 하부 층간 절연층(113c)을 더 포함한다는 점에서, 도 4에 따른 표시 패널(100)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널(100_3)은 하부 층간 절연층(113_1)이 제1 하부 층간 절연층(113a)과 상부 게이트 절연층(112), 및 제1 하부 게이트 전극(131) 사이의 제3 하부 층간 절연층(113c)을 더 포함할 수 있다.
본 실시예에서 제3 하부 층간 절연층(113c)의 수소 농도는 제1 하부 층간 절연층(113a)의 수소 농도보다 더 작을 수 있다.
본 실시예에서, 제3 하부 층간 절연층(113c)과 제1 하부 층간 절연층(113a)의 서로 다른 수소 농도를 갖기 위해, 제3 하부 층간 절연층(113c)과 제1 하부 층간 절연층(113a)은 화학 기상 증착법에 의해 증착될 때, 서로 다른 암모늄 유량에 의해 형성될 수 있다.
예를 들어, 제3 하부 층간 절연층(113c)은 약 4000cc 내지 6000cc의 유량의 암모늄을 통해 형성되고, 제1 하부 층간 절연층(113a)은 약 19000cc이상 유량의 암모늄을 통해 형성될 수 있다.
본 실시예에 의하면, 하부 층간 절연층(113_1)이 제1 하부 층간 절연층(113a)과 상부 게이트 절연층(112), 및 제1 하부 게이트 전극(131) 사이의 제3 하부 층간 절연층(113c)을 더 포함함고, 제3 하부 층간 절연층(113c)의 수소 농도는 제1 하부 층간 절연층(113a)의 수소 농도보다 더 작게 형성됨으로써, 하부 층간 절연층(113_1)의 하부로부터 침투하는 수소 이온을 더욱 효과적으로 방지할 수 있다.
도 25는 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 25를 참조하면, 본 실시예에 따른 표시 패널(100_4)은 하부 층간 절연층(113_2)이 제1 하부 층간 절연층(113a)과 제2 하부 층간 절연층(113b) 사이의 제3 하부 층간 절연층(113c_1)을 더 포함한다는 점에서 도 4에 따른 표시 패널(100)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널(100_4)은 하부 층간 절연층(113_2)이 제1 하부 층간 절연층(113a)과 제2 하부 층간 절연층(113b) 사이의 제3 하부 층간 절연층(113c_1)을 더 포함할 수 있다.
본 실시예에서 제3 하부 층간 절연층(113c_1)의 수소 농도는 제1 하부 층간 절연층(113a)의 수소 농도보다 더 작을 수 있다.
본 실시예에서, 제3 하부 층간 절연층(113c_1)과 제1 하부 층간 절연층(113a)의 서로 다른 수소 농도를 갖기 위해, 제3 하부 층간 절연층(113c_1)과 제1 하부 층간 절연층(113a)은 화학 기상 증착법에 의해 증착될 때, 서로 다른 암모늄 유량에 의해 형성될 수 있다.
예를 들어, 제3 하부 층간 절연층(113c_1)은 약 4000cc 내지 6000cc의 유량의 암모늄을 통해 형성되고, 제1 하부 층간 절연층(113a)은 약 19000cc이상 유량의 암모늄을 통해 형성될 수 있다.
본 실시예에 의하면, 하부 층간 절연층(113_2)이 제1 하부 층간 절연층(113a)과 제2 하부 층간 절연층(113b) 사이의 제3 하부 층간 절연층(113c_1)을 더 포함하고, 실시예에서 제3 하부 층간 절연층(113c_1)의 수소 농도는 제1 하부 층간 절연층(113a)의 수소 농도보다 더 작음으로써, 하부 층간 절연층(113_2)의 하부로부터 침투하는 수소 이온을 더욱 효과적으로 방지할 수 있다.
도 26은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 26을 참조하면, 본 실시예에 따른 표시 패널(100_5)은 하부 층간 절연층(113_3)이 도 24에서 상술된 제3 하부 층간 절연층(113c)과 도 25에서 상술된 제3 하부 층간 절연층(113c_1)을 모두 포함한다는 점에서, 도 4에 따른 표시 패널(100)과 상이하다.
그 외 설명은 도 4, 도 24, 및 도 25에서 상술된 바 이하 중복 설명은 생략하기로 한다.
본 실시예에 의하면, 하부 층간 절연층(113_3)이 도 24에서 상술된 제3 하부 층간 절연층(113c)과 도 25에서 상술된 제3 하부 층간 절연층(113c_1)을 모두 포함함으로써, 하부 층간 절연층(113_3)의 하부로부터 침투하는 수소 이온을 더욱 효과적으로 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
101: 베이스 기판

Claims (23)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하는 산화물 반도체층;
    상기 산화물 반도체층의 상기 제1 채널 영역 상에 중첩 배치되고 상기 제1 드레인 영역과 상기 제1 소스 영역의 상면을 노출하는 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 중첩 배치된 제1 상부 게이트 전극; 및
    상기 제1 상부 게이트 전극 상에 배치되고 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버하는 상부 층간 절연층을 포함하고,
    상부 층간 절연층은 상기 제1 상부 게이트 전극 상에 배치된 제1 상부 층간 절연층,
    상기 제1 상부 층간 절연층 상에 배치된 제2 상부 층간 절연층, 및
    상기 제2 상부 층간 절연층 상에 배치된 제3 상부 층간 절연층을 포함하고,
    상기 제1 상부 층간 절연층은 산화 규소를 포함하고,
    상기 제2 상부 층간 절연층, 및 상기 제3 상부 층간 절연층은 각각 질화 규소를 포함하며,
    상기 제2 상부 층간 절연층의 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 상부 층간 절연층은 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상면과 직접 접하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 상부 층간 절연층은 상기 제1 상부 층간 절연층과 상기 제3 상부 층간 절연층 사이에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 상부 층간 절연층은 상기 제1 상부 층간 절연층 상에 직접 배치되고,
    상기 제3 상부 층간 절연층은 상기 제2 상부 층간 절연층 상에 직접 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 상부 층간 절연층의 수소 농도는 1E+22atoms/cm3이하인 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 상부 층간 절연층의 두께는 300
    Figure pat00035
    내지 2000
    Figure pat00036
    이하인 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 상부 층간 절연층의 두께는 500
    Figure pat00037
    내지 3000
    Figure pat00038
    이하인 표시 장치.
  8. 제4 항에 있어서,
    상기 상부 층간 절연층 상에 배치되는 제1 소스 전극, 및 제1 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 상부 층간 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 소스 영역과 연결되고,
    상기 제1 드레인 전극은 상기 상부 층간 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 드레인 영역과 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 상부 층간 절연층 상에 배치된 제1 연결 전극을 더 포함하고,
    상기 연결 전극은 상기 제1 소스 전극과 동일층에 배치되고,
    상기 연결 전극은 상기 상부 층간 절연층을 관통하는 제3 콘택홀을 통해 상기 제1 상부 게이트 전극과 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 베이스 기판과 상기 산화물 반도체의 사이에 배치된 제1 하부 게이트 전극, 상기 제1 하부 게이트 전극과 상기 산화물 반도체 사이에 배치된 하부 층간 절연층을 더 포함하고,
    상기 제1 하부 게이트 전극은 상기 제1 상부 게이트 전극과 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 하부 층간 절연층은 상기 제1 하부 게이트 전극과 접하는 제1 하부 층간 절연층, 및
    상기 제1 하부 층간 절연층과 상기 산화물 반도체 사이에 배치된 제2 하부 층간 절연층을 포함하고,
    상기 제1 하부 층간 절연층은 질화 규소를 포함하고, 상기 제2 하부 층간 절연층은 산화 규소를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 하부 게이트 전극과 동일층에 배치되고 상기 제1 하부 게이트 전극과 이격되어 배치된 커패시터 전극,
    상기 커패시터 전극과 상기 베이스 기판 사이에 배치된 상부 게이트 절연층, 및
    상기 상부 게이트 절연층과 상기 베이스 기판 사이에 배치된 제2 게이트 전극을 더 포함하고,
    상기 제2 게이트 전극은 상기 커패시터 전극과 중첩 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 게이트 전극과 상기 베이스 기판 사이에 배치된 하부 게이트 절연층, 상기 하부 게이트 절연층과 상기 베이스 기판 사이에 배치된 다결정 실리콘 반도체층을 더 포함하고,
    상기 다결정 실리콘 반도체층은 상기 제2 게이트 전극과 중첩 배치된 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 채널 영역의 타측에 위치한 제2 소스 영역을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 소스 전극과 동일층에 배치된 제2 소스 전극, 및 제2 드레인 전극을 더 포함하고,
    상기 제2 소스 전극은 상기 상부 층간 절연층, 상기 하부 층간 절연층, 상기 상부 게이트 절연층, 및 상기 하부 게이트 절연층을 관통하는 제4 콘택홀을 통해 상기 제2 소스 영역과 연결되고,
    상기 제2 드레인 전극은 상기 상부 층간 절연층, 상기 하부 층간 절연층, 상기 상부 게이트 절연층, 및 상기 하부 게이트 절연층을 관통하는 제5 콘택홀을 통해 상기 제2 드레인 영역과 연결된 표시 장치.
  15. 제14 항에 있어서,
    상기 다결정 실리콘 반도체층, 상기 제2 게이트 전극, 상기 커패시터 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극은 구동 트랜지스터를 구성하는 표시 장치.
  16. 제10 항에 있어서,
    상기 하부 층간 절연층은 상기 제1 하부 층간 절연층과 상기 제1 하부 게이트 전극 사이에 배치된 제3 하부 층간 절연층을 더 포함하고,
    상기 제3 하부 층간 절연층은 질화 규소를 포함하고, 상기 제3 하부 층간 절연층의 상기 수소 농도는 상기 제1 하부 층간 절연층의 상기 수소 농도보다 작은 표시 장치.
  17. 제10 항에 있어서,
    상기 하부 층간 절연층은 상기 제1 하부 층간 절연층과 상기 제2 하부 층간 절연층 사이에 배치된 제3 하부 층간 절연층을 더 포함하고,
    상기 제3 하부 층간 절연층은 질화 규소를 포함하고,
    상기 제3 하부 층간 절연층의 상기 수소 농도는 상기 제1 하부 층간 절연층의 상기 수소 농도보다 작은 표시 장치.
  18. 제3 항에 있어서,
    상기 상부 층간 절연층은 상기 제2 상부 층간 절연층과 상기 제3 상부 층간 절연층 사이에 배치된 제4 상부 층간 절연층을 더 포함하고,
    상기 제4 상부 층간 절연층은 질화 규소를 포함하고,
    상기 제4 상부 층간 절연층의 상기 수소 농도는 상기 제2 상부 층간 절연층의 수소 농도와 상기 제3 상부 층간 절연층의 상기 수소 농도의 사이의 값을 갖는 표시 장치.
  19. 제8 항에 있어서,
    상기 상부 층간 절연층은 상기 제3 상부 층간 절연층과 상기 제1 소스 전극 사이에 배치된 제4 상부 층간 절연층을 더 포함하고,
    상기 제4 상부 층간 절연층의 상기 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작은 표시 장치.
  20. 베이스 기판 상에 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층의 상기 제1 채널 영역 상에 중첩 배치되고 상기 제1 드레인 영역과 상기 제1 소스 영역의 상면을 노출하는 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 상에 중첩 배치된 제1 상부 게이트 전극을 형성하는 단계; 및
    상기 제1 상부 게이트 전극 상에 배치되고 상기 제1 상부 게이트 전극, 상기 제1 게이트 절연층의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버하는 상부 층간 절연층을 형성하는 단계를 포함하고,
    상기 상부 층간 절연층을 형성하는 단계는 상기 제1 상부 게이트 전극 상에 제1 상부 층간 절연층을 형성하는 단계,
    상기 제1 상부 층간 절연층 상에 제2 상부 층간 절연층을 형성하는 단계, 및
    상기 제2 상부 층간 절연층 상에 제3 상부 층간 절연층을 형성하는 단계를 포함하고,
    상기 제1 상부 층간 절연층은 산화 규소를 포함하고,
    상기 제2 상부 층간 절연층, 및 상기 제3 상부 층간 절연층은 각각 질화 규소를 포함하며,
    상기 제2 상부 층간 절연층의 수소 농도는 상기 제3 상부 층간 절연층의 상기 수소 농도보다 작은 표시 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 상부 층간 절연층을 형성하는 단계 후에, 상기 제1 상부 층간 절연층, 상기 제2 상부 층간 절연층, 및 상기 제3 상부 층간 절연층을 관통하는 콘택홀을 형성하는 단계가 이루어지는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 콘택홀 형성 후, 상기 콘택홀의 어닐링 공정이 더 진행되는 표시 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 콘택홀의 어닐링 공정 후에, 상기 콘택홀을 채우는 소스/드레인 전극을 형성하는 단계가 이루어지는 표시 장치의 제조 방법.

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