KR20180009859A - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 특성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 반도체층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 반도체층은 기판 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함한다. 게이트 절연막은 반도체층 상에 위치하고, 게이트 전극은 게이트 절연막 상에 위치한다. 층간 절연막은 게이트 전극 상에 위치하고, 소스 전극 및 드레인 전극은 층간 절연막 상에 위치한다. 저농도 도핑 영역은 게이트 전극과 중첩되며, 반도체층 상부 표면에서 하부 표면으로 갈수록 폭이 커진다.
Description
본 발명은 박막트랜지스터의 특성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
상기 표시장치들은 영상을 구현하는 표시패널을 구비하고, 표시패널은 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 표시장치는 박막트랜지스터 어레이 기판을 필수적으로 포함한다. 박막트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차되는 게이트 라인과 데이터 라인 및 복수의 화소에 각각 대응하여, 게이트 라인과 데이터 라인이 교차하는 영역에 배치되는 복수의 박막트랜지스터를 포함하여 이루어진다.
각 박막트랜지스터는 게이트 라인과 연결되는 게이트 전극, 데이터 라인과 연결되는 소스 전극, 드레인전극, 게이트 전극의 전압에 따라 소스 전극과 드레인 전극 사이에 채널(channel)을 형성하는 반도체층을 포함한다. 박막트랜지스터는 n채널(channel)과 p채널에 불순물을 주입하여 형성하는 방식에 의해 NMOS 또는 PMOS로 나누어진다. NMOS는 모빌리티(mobility)가 빠른 특성을 가지지만 강한 전계효과가 발생하는 것을 방지하기 위해 일종의 버퍼 역할을 하는 저농도 도핑 영역(Lightly Doped Drain; LDD)이 구비된다. 반대로 PMOS는 모빌리티가 느려 저농도 도핑 영역을 구비하면 모빌리티가 더 느려지기 때문에 저농도 도핑 영역을 구비하지 않는다.
그러나, PMOS의 박막트랜지스터는 저농도 도핑 영역을 구비하지 않음으로써, 박막트랜지스터의 오프 커런트(Off Current)가 증가하고, 하이 정션 스트레스(high junction stress) 시 모빌리티가 감소되는 문제가 있다. 따라서, PMOS의 박막트랜지스터의 특성을 향상시키기 위한 연구가 계속되고 있다.
본 발명은 박막트랜지스터에 채널 내부 쪽으로 저농도 도핑 영역을 구비하여 온 커런트를 유지하거나 감소되는 것을 방지하고, 오프 커런트가 증가하는 것을 방지할 수 있는 박막트랜지스터 어레이 기판을 제공한다.
또한, 본 발명은 박막트랜지스터의 하이 정션 스트레스와 같은 신뢰성 테스트 후에 모빌리티가 저하되는 것을 방지할 수 있는 박막트랜지스터 어레이 기판을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 반도체층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 반도체층은 기판 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함한다. 게이트 절연막은 반도체층 상에 위치하고, 게이트 전극은 게이트 절연막 상에 위치한다. 층간 절연막은 게이트 전극 상에 위치하고, 소스 전극 및 드레인 전극은 층간 절연막 상에 위치한다. 저농도 도핑 영역은 게이트 전극과 중첩되며, 반도체층 상부 표면에서 하부 표면으로 갈수록 폭이 작아진다.
반도체층 상부 표면에서 저농도 도핑 영역과 소스 영역의 계면으로부터 채널 영역 방향으로 0.66 내지 0.75㎛ 범위 내에서 3족 원소의 도핑농도가 1E15/㎤ 이상이다.
반도체층은 3족 원소가 도핑된다.
또한, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 반도체층을 형성하는 단계, 반도체층 상에 게이트 절연막을 형성하는 단계, 반도체층에 제1 도핑 공정을 실시하는 단계, 게이트 절연막 상에 게이트 전극을 형성하는 단계, 반도체층에 제2 도핑 공정과 제3 도핑 공정을 실시하여, 소스 영역, 드레인 영역 및 반도체층 상부 표면에서 하부로 갈수록 폭이 작아지는 저농도 도핑 영역을 형성하는 단계, 게이트 전극 상에 층간 절연막을 형성하는 단계, 및 층간 절연막 상에 소스 전극과 드레인 전극을 형성하는 단계를 포함한다.
제1 도핑 공정은 채널 도핑이다.
제2 도핑 공정은 불순물의 도핑 농도가 1E14 내지 1E15/㎠이고, 가속에너지는 40 내지 80KeV이다.
제3 도핑 공정은 불순물의 도핑 농도가 제2 도핑 공정과 동일하고, 가속에너지는 20 내지 30KeV이다.
제2 도핑 공정이 제3 도핑 공정보다 먼저 실시되거나, 나중에 실시된다.
상기와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 채널 내부 쪽으로 저농도 도핑 영역을 구비하여 온 커런트를 유지하거나 감소되는 것을 방지하고, 오프 커런트가 증가하는 것을 방지할 수 있다.
또한, 본 발명은 박막트랜지스터의 하이 정션 스트레스와 같은 신뢰성 테스트 후에 모빌리티가 저하되는 것을 방지할 수 있다.
도 1은 본 발명에 따른 박막트랜지스터 어레이 기판를 나타낸 단면도.
도 2는 도 1의 반도체층을 나타낸 단면도.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면.
도 9는 본 발명의 일 실시예에 따른 유기발광표시장치를 나타낸 도면.
도 10은 실시예 1에 따라 제조된 반도체층 표면에서의 소스 영역, 저농도 도핑 영역 및 채널 영역의 거리에 따른 보론의 농도를 측정하여 나타낸 그래프.
도 11은 실시예 2 내지 5, 비교예에 따라 제조된 박막트랜지스터의 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 나타낸 그래프.
도 12는 실시예 2 내지 5, 비교예에 따라 제조된 박막트랜지스터의 하이 정션 스트레스를 가한 후의 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 나타낸 그래프.
도 2는 도 1의 반도체층을 나타낸 단면도.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면.
도 9는 본 발명의 일 실시예에 따른 유기발광표시장치를 나타낸 도면.
도 10은 실시예 1에 따라 제조된 반도체층 표면에서의 소스 영역, 저농도 도핑 영역 및 채널 영역의 거리에 따른 보론의 농도를 측정하여 나타낸 그래프.
도 11은 실시예 2 내지 5, 비교예에 따라 제조된 박막트랜지스터의 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 나타낸 그래프.
도 12는 실시예 2 내지 5, 비교예에 따라 제조된 박막트랜지스터의 하이 정션 스트레스를 가한 후의 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 나타낸 그래프.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 의한 박막트랜지스터 어레이 기판은, 반도체층이 다결정 반도체 물질로 이루어진다. 다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 박막트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광표시장치에서 화소 내 구동 박막트랜지스터로 적용하는 것이 좋다. 그러나 본 발명은 이에 한정되지 않으며 구동 박막트랜지스터 외의 스위칭 박막트랜지스터 등에 사용될 수 있다.
도 1은 본 발명에 따른 박막트랜지스터 어레이 기판를 나타낸 단면도이고, 도 2는 도 1의 반도체층을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(TFTS)은 반도체층(ACT), 게이트 전극(GAT), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
보다 자세하게, 기판(SUB)은 유리, 플라스틱 또는 금속 등으로 이루어질 수 있다. 기판(SUB) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(BUF) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있으며, 본 실시예에서는 다결정 실리콘으로 이루어진 반도체층(ACT)일 수 있다. 반도체층(ACT)은 소스 영역(SOP)과 드레인 영역(DOP), 저농도 도핑 영역(LDD) 및 이들 사이에 채널 영역(CH)을 포함한다. 소스 영역(SOP)과 드레인 영역(DOP)은 불순물이 고농도로 도핑된 영역으로, 박막트랜지스터의 소스 전극과 드레인 전극이 각각 접속되는 영역이다. 저농도 도핑 영역(LDD)은 소스 영역(SOP)과 드레인 영역(DOP)보다 불순물이 저농도로 도핑된 영역으로, 채널 영역(CH)과 소스/드레인 영역(SOP, DOP)의 사이에 위치한다. 채널 영역(CH)은 저농도 도핑 영역(LDD)의 사이에 위치하여 반도체층(ACT)의 캐리어가 이동하는 통로로 작용한다. 본 발명의 반도체층(ACT)은 p형 불순물이 도핑되는 PMOS로, p형 불순물은 5족 원소 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있다.
반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(ACT)의 일정 영역, 즉 채널 영역(CH)과 대응되는 위치에 게이트 전극(GAT)이 위치한다. 게이트 전극(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(GAT) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 상기 층간 절연막(ILD) 및 게이트 절연막(GI)의 일부 영역이 식각되어 반도체층(ACT)의 일부 즉 소스 영역(SOP)과 드레인 영역(DOP)을 노출시키는 콘택홀들(SCH, DCH)이 위치한다. 층간 절연막(ILD) 및 게이트 절연막(GI)을 관통하는 콘택홀들(SCH, DCH)을 통하여 반도체층(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)이 위치한다. 상기 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(ACT), 게이트 전극(GAT), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막트랜지스터 어레이 기판(TFTS)이 구성된다.
한편, 도 1 및 도 2에 도시된 바와 같이, 본 발명의 박막트랜지스터 어레이 기판(TFTS)은 반도체층(ACT)에 소스 영역(SOP)과 드레인 영역(DOP), 저농도 도핑 영역(LDD) 및 이들 사이에 채널 영역(CH)을 포함한다.
특히, 본 발명은 반도체층(ACT)에 3족 원소인 불순물이 도핑된 PMOS형 박막트랜지스터이며, 소스 영역(SOP)과 채널 영역(CH) 사이 및 드레인 영역(DOP)과 채널 영역(CH) 사이에 저농도 도핑 영역(LDD)을 포함한다. 본 발명의 저농도 도핑 영역(LDD)은 게이트 전극(GAT)과 중첩되어 배치되되, 게이트 전극(GAT)에 완전히 중첩된다. 즉, 평면 상에서 볼 때, 게이트 전극(GAT)에 의해 저농도 도핑 영역(LDD)이 완전히 중첩된다는 것이다. 게이트 전극(GAT)의 형성 후에 저농도 도핑 영역(LDD)이 제조되므로써 저농도 도핑 영역(LDD)은 게이트 전극(GAT)과 중첩되어 배치된다. 본 발명은 반도체층(ACT)에 저농도 도핑 영역(LDD)을 구비하여, 저농도 도핑 영역(LDD)이 가지는 박막트랜지스터의 오프 커런트가 증가하는 것을 방지하고, 모빌리티가 저하되는 것을 방지할 수 있는 효과가 있다.
본 발명의 저농도 도핑 영역(LDD)은 반도체층(ACT) 상부 표면에서 하부 표면으로 갈수록 폭이 점점 작아진다. 도 2에 도시된 것처럼, 저농도 도핑 영역(LDD)은 반도체층(ACT)의 상부 표면에서 소스 영역(SOP)과의 계면(SLS)에서부터 채널 영역(CH) 방향으로 이루어지는 제1 폭(W1)을 포함하고, 반도체층(ACT)의 하부 표면에서 소스 영역(SOP)과의 계면(SLS)에서부터 채널 영역(CH) 방향으로 이루어지는 제2 폭(W2)을 포함한다. 여기서, 저농도 도핑 영역(LDD)의 제1 폭(W1)은 제2 폭(W2)보다 크게 이루어진다. 즉, 반도체층(ACT)의 상부 표면에서 하부 표면으로 갈수록 저농도 도핑 영역(LDD)의 폭이 점점 작아진다. 이는 저농도 도핑 영역(LDD)에 도핑되는 불순물의 확산에 의한 것으로, 보다 자세한 것은 제조방법에서 후술하기로 한다.
저농도 도핑 영역(LDD)은 반도체층(ACT)의 상부 표면에서 소스 영역(SOP)에서부터 채널 영역(CH)으로 갈수록 불순물의 도핑 농도가 감소한다. 본 발명의 저농도 도핑 영역(LDD)은 반도체층(ACT) 상부 표면에서 저농도 도핑 영역(LDD)과 소스 영역(SOP)의 계면(SLS)으로부터 채널 영역(CH) 방향으로 0.66 내지 0.75㎛ 범위 내에서 3족 원소의 도핑농도가 1E15/㎤ 이상으로 이루어진다. 즉, 저농도 도핑 영역(LDD)의 제1 폭(W1)이 0.66 내지 0.75㎛ 범위 내에서 3족 원소의 도핑 농도가 1E15/㎤ 이상이라는 것이다. 이와 같은 저농도 도핑 영역(LDD)의 특징은 후술하는 실험예에서 증명될 것이다.
전술한 바와 같이, 본 발명의 박막트랜지스터 어레이 기판은 반도체층에 저농도 도핑 영역을 구비함으로써, 박막트랜지스터의 오프 커런트가 증가하는 것을 방지하고, 모빌리티가 저하되는 것을 방지할 수 있는 이점이 있다.
이하, 전술한 본 발명의 박막트랜지스터 어레이 기판의 제조방법을 설명하기로 한다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면이다.
도 3을 참조하면, 기판(SUB) 상에 버퍼층(BUF)을 형성한다. 버퍼층(BUF)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 화학기상증착법(CVD) 등으로 증착하여 형성된다. 버퍼층(BUF)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층이거나, 이들이 교번하는 다층 구조로 형성할 수도 있다.
이어, 버퍼층(BUF) 상에 반도체층(ACT)을 형성한다. 보다 자세하게 기판(SUB) 상에 비정질 실리콘(a-Si)을 적층한 후, 저온에서 결정화를 실시하여 비정질 실리콘을 다결정 실리콘으로 결정화한다. 저온에서 결정화되는 다결정 실리콘을 LTPS(Low Temperature Poly Silicon)라 하며, 본 발명은 LTPS 반도체층(ACT)을 형성한다. 결정화된 다결정 실리콘을 포토리소그래피법을 이용하여 패터닝하여 반도체층(ACT)을 형성한다.
반도체층(ACT)이 형성된 기판(SUB) 상에 제1 도핑 공정을 실시한다. 제1 도핑 공정은 반도체층(ACT)에 5족 원소 예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 등의 불순물을 주입하는 공정으로, 채널 도핑(channel doping)일 수 있다.
다음, 반도체층(ACT) 상에 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 화학기상증착법(CVD) 등으로 증착하여 형성된다.
이어, 게이트 절연막(GI) 상에 금속층을 형성하고 연속하여 금속층 전면에 포토레지스트를 도포하고 노광 마스크를 이용한 노광한 후 현상하여 포토레지스트 패턴을 형성한다. 이어, 포토레지스트 패턴(PR)을 이용하여 금속층을 식각하여 게이트 전극(GAT)을 형성한다.
다음, 게이트 전극(GAT)을 도핑 블로킹 마스크로 하여 제2 도핑 공정을 실시하여, 채널 영역(CH), 소스 영역(SOP), 드레인 영역(DOP) 및 저농도 도핑 영역(LDD)을 형성한다. 제2 도핑 공정은 불순물인 3족 원소를 고농도로 도핑하는 p+도핑으로, p+도핑을 실시함으로써 반도체층(ACT)의 소스 영역(SOP)과 드레인 영역(DOP)에 각각 고농도의 불순물이 도핑된다. 제2 도핑 공정은 불순물의 도핑 농도가 1E14 내지 1E15/㎠이고, 가속에너지는 40 내지 80KeV 조건에서 실시한다. 특히, 제2 도핑 공정은 가속에너지가 40 내지 80KeV로 크기 때문에, 게이트 전극(GAT)으로 마스킹된 채널 영역(CH)으로 불순물이 확산된다.
보다 자세하게, 도 5를 참조하면, 제2 도핑 공정에 따르면 반도체층(ACT)의 소스 영역(SOP)과 드레인 영역(DOP)에 불순물이 도핑되되 하부에 고농도의 불순물이 분포하고 상부로 갈수록 불순물의 농도가 감소된다. 이는 제2 도핑 공정의 가속에너지가 크기 때문에 반도체층(ACT)의 하부에 고농도의 불순물이 도핑되는 것이다. 또한, 제2 도핑 공정의 가속에너지가 크기 때문에 고농도의 불순물은 소스 영역(SOP)과 드레인 영역(DOP) 뿐만 아니라 채널 영역(CH)으로 확산(diffusion)된다. 이에 따라, 불순물이 채널 영역(CH)으로 확산되어 채널 영역(CH)보다 고농도이면서 소스 영역(SOP)과 드레인 영역(DOP)보다 저농도인 저농도 도핑 영역(LDD)이 형성된다.
본 발명의 저농도 도핑 영역(LDD)은 소스 영역(SOP)과 드레인 영역(DOP)으로부터 불순물이 확산되어 형성됨으로써, 게이트 전극(GAT)과 완전히 중첩되게 형성된다. 또한, 소스 영역(SOP)과 드레인 영역(DOP) 하부에 고농도의 불순물이 분포하고 상부로 갈수록 불순물의 농도가 감소되기 때문에 저농도 도핑 영역(LDD)의 불순물의 농도도 이에 대응된다. 예를 들어, 소스 영역(SOP) 하부의 고농도 불순물이 분포되므로 이로부터 불순물이 확산되어 저농도 도핑 영역(LDD)을 형성한다. 또한 소스 영역(SOP)의 상부의 상대적으로 저농도 불순물이 분포되므로 이로부터 불순물이 확산되어 저농도 도핑 영역(LDD)을 형성한다. 따라서, 저농도 도핑 영역(LDD)은 하부에 고농도 불순물이 분포하고 상부로 갈수록 불순물의 농도가 감소된다.
그리고, 저농도 도핑 영역(LDD)에서 캐리어가 반도체층(ACT)의 상부에서 이동하기 때문에, 저농도 도핑 영역(LDD)의 제1 폭(W1)이 실질적으로 반도체층의 특성에 영향을 미치게 된다. 이를 위해, 본 발명에서 저농도 도핑 영역(LDD)은 반도체층(ACT)의 상부 표면에서의 폭인 제1 폭(W1)이 반도체층(ACT)의 하부 표면에서의 폭인 제2 폭(W2)보다 크게 형성된다. 또한, 저농도 도핑 영역(LDD)은 소스 영역(SOP)과 드레인 영역(DOP)의 불순물의 확산에 의해 형성되므로, 저농도 도핑 영역(LDD)의 폭은 하부로 갈수록 작아지게 형성된다.
또한, 저농도 도핑 영역(LDD)은 반도체층(ACT)의 상부 표면에서 소스 영역(SOP)에서부터 채널 영역(CH)으로 갈수록 불순물의 도핑 농도가 감소한다. 본 발명의 저농도 도핑 영역(LDD)은 반도체층(ACT) 상부 표면에서 저농도 도핑 영역(LDD)과 소스 영역(SOP)의 계면(SLS)으로부터 채널 영역(CH) 방향으로 0.66 내지 0.75㎛ 범위 내에서 3족 원소의 도핑농도가 1E15/㎤ 이상으로 이루어진다. 즉, 저농도 도핑 영역(LDD)의 제1 폭(W1)이 0.66 내지 0.75㎛ 범위 내에서 3족 원소의 도핑 농도가 1E15/㎤ 이상으로 형성된다.
이어, 도 6을 참조하면, 게이트 전극(GAT)을 도핑 블로킹 마스크로 하여 제3 도핑 공정을 실시하여, 소스 영역(SOP)과 드레인 영역(DOP)에 오믹 콘택(ohmin contact)을 형성한다. 제3 도핑 공정은 불순물의 도핑 농도가 상기 제2 도핑 공정과 동일하고, 가속에너지는 20 내지 30KeV 조건에서 실시된다.
도 7에 도시된 것처럼, 제3 도핑 공정은 제2 도핑 공정에 비해 상대적으로 가속에너지가 작음으로써, 소스 영역(SOP)과 드레인 영역(DOP)의 상부에 고농도의 불순물이 도핑되고, 하부로 갈수록 불순물의 농도가 감소된다. 따라서, 소스 영역(SOP)과 드레인 영역(DOP) 상부에 고농도의 불순물을 형성하여 오믹 콘택(ohmic contact)이 형성된다. 또한, 제3 도핑 공정에서도 불순물이 채널 영역(CH)으로 확산될 수 있으나, 제2 도핑 공정에서보다 가속에너지가 작기 때문에 확산 정도가 상대적으로 작기 때문에 제2 도핑 공정에서 형성된 저농도 도핑 영역(LDD)에 큰 영향을 미치지 않는다. 전술한 제1 내지 제3 도핑 공정을 통해, 채널 영역(CH), 소스 영역(SOP), 드레인 영역(DOP) 및 저농도 도핑 영역(LDD)이 형성된 반도체층(ACT)이 제조된다. 본 발명에서는 제2 도핑 공정을 먼저 실시하고 제3 도핑 공정을 실시하였지만, 이에 한정되지 않으며 제3 도핑 공정이 먼저 실시하고 제2 도핑 공정을 실시하여도 무방하다.
다음, 도 8을 참조하면, 스트립(strip)을 진행하여 포토레지스트 패턴(PR)을 제거한 후, 기판(SUB) 상에 층간 절연막(ILD)을 형성한다. 층간 절연막(ILD)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 화학기상증착법(CVD) 등으로 증착하여 형성된다. 이어, 층간 절연막(ILD)과 게이트 절연막(GI)의 일부 영역을 식각하여 반도체층(ACT)의 소스 영역(SOP)을 노출하는 소스 콘택홀(SCH)과 드레인 영역(DOP)을 노출하는 드레인 콘택홀(DCH)을 형성한다.
이어, 층간 절연막(ILD) 상에 금속층을 적층하고 포토리소그래피법을 이용하여 패터닝함으로써 소스 콘택홀(SCH)을 메우는 소스 전극(SE)과 드레인 콘택홀(DCH)을 메우는 드레인 전극(DE)을 형성한다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 형성될 수 있으며, 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 형성될 수 있다. 따라서, 반도체층(ACT), 게이트 전극(GAT), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막트랜지스터 어레이 기판(TFTS)이 제조된다.
상기와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 도핑 공정의 가속에너지를 조절하여 반도체층에 저농도 도핑 영역을 형성할 수 있다. 따라서, 박막트랜지스터의 오프 커런트가 증가하는 것을 방지하고, 모빌리티가 저하되는 것을 방지할 수 있는 이점이 있다.
이하, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치로 유기발광표시장치를 예로 설명한다.
도 9는 본 발명의 일 실시예에 따른 유기발광표시장치를 나타낸 도면이다.
도 9를 참조하면, 전술한 본 발명의 박막트랜지스터 어레이 기판(TFTS) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다. 오버코트층(OC)은 드레인 전극(DE)을 노출시키는 비어홀(VIA)을 포함한다.
오버코트층(OC) 상에 제1 전극(ANO), 발광층(EML) 및 제2 전극(CAT)을 vhg마하는 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 애노드일 수 있으며, 투명도전물질 예를 들어 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등으로 이루어진다. 제1 전극(ANO)은 비어홀(VIA)을 매우며, 박막트랜지스터의 드레인 전극(DE)과 연결된다. 여기서, 유기발광 다이오드(OLED)가 광이 제2 전극(CAT) 방향으로 방출되는 전면 발광 구조인 경우 제1 전극(ANO)은 반사층을 더 포함하여, ITO/반사층의 2층 구조 또는 ITO/반사층/ITO의 3층 구조로 이루어질 수 있다. 반면, 유기발광 다이오드(OLED)가 광이 제1 전극(ANO) 방향으로 방출되는 배면 발광 구조인 경우 제1 전극(ANO)은 투명도전물질로만 이루어질 수 있다.
상기 제1 전극(ANO)을 포함하는 기판(SUB) 상에 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 제1 전극(ANO)의 일부를 노출하여 화소를 정의하는 화소정의막일 수 있다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출하는 개구부(OP)가 구비된다. 뱅크층(BNK)의 개구부(OP)에 의해 노출된 제1 전극(ANO) 상에 발광층(EML)이 위치한다. 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 발광층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다. 발광층(EML)이 형성된 기판(SUB) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명의 유기발광 다이오드(OLED)가 광이 제2 전극(CAT) 방향으로 방출되는 전면 발광 구조인 경우 제2 전극(CAT)은 광이 투과될 수 있을 정도로 얇은 두께로 이루어진다. 반면, 본 발명의 유기발광 다이오드(OLED)가 광이 제1 전극(ANO) 방향으로 방출되는 배면 발광 구조인 경우 제2 전극(CAT)은 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다. 따라서, 본 발명의 일 실시예에 따른 유기발광표시장치가 구성된다.
이하, 전술한 본 발명의 박막트랜지스터의 특성에 대한 실험예를 개시한다. 하기 실험예는 본 특허의 일 실시예일 뿐 본 발명이 이에 한정되지 않는다.
실험 1 :
반도체층의
도핑 농도 측정
<실시예 1>
도 1의 구조를 갖는 박막트랜지스터를 제조하였다. 제1 도핑 공정으로 채널을 도핑하였고, 제2 도핑 공정과 제3 도핑 공정으로 소스 영역, 드레인 영역 및 저농도 도핑 영역을 형성하였다. 제2 도핑 공정의 도핑농도는 8E14㎠이고 가속에너지는 80KeV였고, 제3 도핑 공정의 도핑농도는 동일하며 가속에너지는 30KeV였다. 이때, 불순물은 보론(B)을 이용하였다.
전술한 실시예 1에 따라 제조된 반도체층 표면에서의 소스 영역, 저농도 도핑 영역 및 채널 영역의 거리에 따른 보론의 농도를 측정하여 도 10에 나타내었다.
도 10을 참조하면, 제2 도핑 공정만 수행된 경우, 소스 영역(SOP)의 보론의 도핑 농도는 1E19㎠로 나타났고, 저농도 도핑 영역(LDD)이 시작되는 8.5㎛에서 갈수록 도핑 농도가 감소되어 8.75㎛지점에서는 도핑 농도가 1E16㎠으로 나타났다. 제3 도핑 공정만 수행된 경우, 소스 영역(SOP)의 보론의 도핑 농도는 약 1E20㎠로 나타났고, 저농도 도핑 영역(LDD)이 시작되는 8.5㎛에서 갈수록 도핑 농도가 감소되어 8.66㎛지점에서는 도핑 농도가 1E16㎠으로 나타났다. 제2 도핑 공정과 제3 도핑 공정이 모두 수행된 경우, 소스 영역(SOP)의 보론의 도핑 농도는 1E20㎠로 나타났고, 저농도 도핑 영역(LDD)이 시작되는 8.5㎛에서 갈수록 도핑 농도가 감소되어 8.75㎛지점에서는 도핑 농도가 1E16㎠으로 나타났다.
이 결과를 통해, 소스 영역과 드레인 영역에 고농도의 오믹 콘택을 형성하였고, 저농도 도핑 영역이 형성되었음을 확인할 수 있었다. 특히, 가속에너지를 크게 증가시켜 제2 도핑 공정을 수행함으로써, 가속에너지가 작은 제3 도핑 공정에서 형성된 0.16㎛(8.66-8.5)의 폭보다 더 넓은 0.25㎛의 저농도 도핑 영역의 폭을 형성할 수 있었다.
실험 2 :
박막트랜지스터의
특성 측정
<비교예>
전술한 실시예 1에서 제2 도핑 공정을 실시하지 않고 박막트랜지스터를 제조하였다.
<실시예 2>
전술한 실시예 1와 동일한 공정 조건으로 박막트랜지스터를 제조하였다. 이때, 제2 도핑 공정은 40KeV의 가속에너지로 실시하였다.
<실시예 3>
전술한 실시예 1와 동일한 공정 조건으로 박막트랜지스터를 제조하였다. 이때, 제2 도핑 공정은 50KeV의 가속에너지로 실시하였다.
<실시예 4>
전술한 실시예 1와 동일한 공정 조건으로 박막트랜지스터를 제조하였다. 이때, 제2 도핑 공정은 60KeV의 가속에너지로 실시하였다.
<실시예 5>
전술한 실시예 1와 동일한 공정 조건으로 박막트랜지스터를 제조하였다. 이때, 제2 도핑 공정은 80KeV의 가속에너지로 실시하였다.
전술한 실시예 2 내지 5, 비교예에 따라 제조된 박막트랜지스터에 대해, 소스-드레인 전극에 0.1V와 10V의 전압을 각각 인가하고 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 도 11에 나타내었고, 하이 정션 스트레스를 가한 후의 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 도 12에 나타내었다.
도 11을 참조하면, 실시예 2 내지 5에 따라 제2 도핑 공정의 가속에너지를 40KeV에서 80KeV로 증가시키면 비교예보다 오프 커런트가 감소되었고, 비교예와 동일하게 온 커런트를 유지하였다.
도 12를 참조하면, 비교예에 따라 제조된 박막트랜지스터의 하이 정션 스트레스를 가하기 전(비교예 TB)과 후(비교예 TA)를 보면, 신뢰성 특성이 매우 저하되었다. 또한, 실시예 2 내지 5에 따라 제2 도핑 공정의 가속에너지를 40KeV에서 80KeV로 증가시키면 비교예보다 드레인 전류가 증가(모빌리티가 증가)하여 신뢰성이 개선되었다.
이 결과를 통해, 제2 도핑 공정의 가속에너지를 증가시킬수록 저농도 도핑 영역이 잘 형성되어 오프 커런트를 감소하고 신뢰성을 증가시킬 수 있다.
상기와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 채널 내부 쪽으로 저농도 도핑 영역을 구비하여 온 커런트를 유지하거나 감소되는 것을 방지하고, 오프 커런트가 증가하는 것을 방지할 수 있다. 또한, 본 발명은 박막트랜지스터의 하이 정션 스트레스와 같은 신뢰성 테스트 후에 모빌리티가 저하되는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TFTS : 박막트랜지스터 어레이 기판
SUB : 기판
BUF : 버퍼층 ACT : 반도체층
GI : 게이트 절연막 GAT : 게이트 전극
ILD : 층간 절연막 SE : 소스 전극
DE : 드레인 전극 SOP : 소스 영역
DOP : 드레인 영역 LDD : 저농도 도핑 영역
CH : 채널 영역
BUF : 버퍼층 ACT : 반도체층
GI : 게이트 절연막 GAT : 게이트 전극
ILD : 층간 절연막 SE : 소스 전극
DE : 드레인 전극 SOP : 소스 영역
DOP : 드레인 영역 LDD : 저농도 도핑 영역
CH : 채널 영역
Claims (8)
- 기판;
상기 기판 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층;
상기 반도체층 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 층간 절연막;
상기 층간 절연막 상에 위치하는 소스 전극 및 드레인 전극을 포함하며,
상기 저농도 도핑 영역은 상기 게이트 전극과 중첩되며, 상기 반도체층 상부 표면에서 하부 표면으로 갈수록 폭이 작아지는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 반도체층 상부 표면에서 상기 저농도 도핑 영역과 상기 소스 영역의 계면으로부터 상기 채널 영역 방향으로 0.66 내지 0.75㎛ 범위 내에서 3족 원소의 도핑농도가 1E15/㎤ 이상인 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 반도체층은 3족 원소가 도핑된 박막트랜지스터 어레이 기판.
- 기판 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 게이트 절연막을 형성하는 단계;
상기 반도체층에 제1 도핑 공정을 실시하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 반도체층에 제2 도핑 공정과 제3 도핑 공정을 실시하여, 소스 영역, 드레인 영역 및 상기 반도체층 상부 표면에서 하부로 갈수록 폭이 작아지는 저농도 도핑 영역을 형성하는 단계;
상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및
상기 층간 절연막 상에 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
- 제4 항에 있어서,
상기 제1 도핑 공정은 채널 도핑인 박막트랜지스터 어레이 기판의 제조방법. - 제4 항에 있어서,
상기 제2 도핑 공정은 불순물의 도핑 농도가 1E14 내지 1E15/㎠이고, 가속에너지는 40 내지 80KeV인 박막트랜지스터 어레이 기판의 제조방법.
- 제6 항에 있어서,
상기 제3 도핑 공정은 불순물의 도핑 농도가 상기 제2 도핑 공정과 동일하고, 가속에너지는 20 내지 30KeV인 박막트랜지스터 어레이 기판의 제조방법.
- 제7 항에 있어서,
상기 제2 도핑 공정이 상기 제3 도핑 공정보다 먼저 실시되거나, 나중에 실시되는 박막트랜지스터 어레이 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160091565A KR20180009859A (ko) | 2016-07-19 | 2016-07-19 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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| KR20180009859A true KR20180009859A (ko) | 2018-01-30 |
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ID=61070576
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20180009859A (ko) |
-
2016
- 2016-07-19 KR KR1020160091565A patent/KR20180009859A/ko not_active Application Discontinuation
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