KR102467402B1 - 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법 - Google Patents

실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법 Download PDF

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Abstract

개시된 실리콘 결정화 방법에 따르면, 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층의 상면의 일부와 접촉하는 돌기 억제 마스크를 제공한다. 상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성한다.

Description

실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법{METHOD FOR CRYSTALLIZING SILICON AND METHOD FOR MANUFACTURING A THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 실리콘 결정화 방법에 관한 것으로, 보다 구체적으로는, 레이저를 이용한 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법에 관한 것이다.
박막 트랜지스터를 포함하는 기판은 액정 표시장치, 유기발광 표시장치 등과 같은 표시장치의 각 화소를 동작하기 위한 장치로서 이용되고 있다.
상기 박막 트랜지스터의 채널은 비정질 실리콘, 다결정 실리콘(폴리실리콘), 산화물 반도체 등을 포함할 수 있는데, 최근에는 박막 트랜지스터의 전자 이동도 향상 등을 위하여, 다결정 실리콘의 사용이 늘어나고 있다.
상기 채널이 다결정 실리콘을 포함하는 경우, 대형화가 용이한 저온폴리실리콘(LTPS) 공정이 널리 이용되고 있다. 저온폴리실리콘 공정에 따르면, 기판 상에 비정질 실리콘층을 형성한 후, 레이저 등을 이용하여 실리콘을 결정화한다.
레이저에 의해 용융된 실리콘이 결정화되면서 그레인이 성장하고, 그레인들이 서로 만나는 그레인 경계에서 돌기가 생성된다. 이러한 돌기가 존재하는 경우, 박막 트랜지스터의 구동시 전기장이 부분적으로 집중됨에 따라, 게이트 절연막의 항복(breakdown)이 증가할 수 있다. 또한 계면전하(interface trap charge)의 증가로 인하여, 잔상 불량이 증가할 수 있다.
본 발명의 일 실시예는 실리콘 결정화 방법을 제공한다.
본 발명의 다른 실시예는, 상기 실리콘 결정화 방법을 이용한 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 실리콘 결정화 방법에 따르면, 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층의 상면의 일부와 접촉하는 돌기 억제 마스크를 제공한다. 상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성한다.
일 실시예에서, 상기 돌기 억제 마스크는 실리콘보다 밴드 갭이 높은 물질을 포함한다. 예를 들어, 상기 돌기 억제 마스크는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물 및 금속 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에서, 상기 돌기 억제 마스크는, 평면도 상에서, 매트릭스 형상 또는 와이어 그리드 어레이 형상을 갖는다.
일 실시예에서, 상기 돌기 억제 마스크는, 서로 이격되는 복수의 선형 패턴을 포함하며, 상기 선형 패턴들 간의 피치는 100nm 내지 10,000nm이고, 상기 선형 패턴들의 폭은 10nm 내지 1,000nm이다.
일 실시예에서, 상기 돌기 억제 마스크는 상기 비정질 실리콘층의 상면에 직접 형성된다.
일 실시예에서, 상기 돌기 억제 마스크는, 플레이트 형상의 몸체 및 상기 몸체로부터 돌출되어 상기 비정질 실리콘층의 상면과 접촉하는 돌기 억제 패턴을 포함한다.
일 실시예에서, 상기 다결정 실리콘층의 그레인 경계는 상기 돌기 억제 마스크 아래에 형성된다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법에 따르면, 베이스 기판 위에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층의 상면의 일부와 접촉하는 돌기 억제 마스크를 제공한다. 상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성한다. 상기 돌기 억제 마스크를 제거한다. 상기 다결정 실리콘층을 패터닝하여 다결정 실리콘 패턴을 형성한다. 상기 다결정 실리콘 패턴을 커버하는 절연층을 형성한다. 상기 절연층 위에 게이트 금속층을 형성한다. 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성한다. 상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 소스 영역, 채널 영역 및 드레인 영역을 포함하는 액티브 패턴을 형성한다.
본 발명의 일 실시예에 따르면, 실리콘 결정화 과정에서 돌기의 생성을 방지함으로써, 박막 트랜지스터의 전기적 성질을 개선할 수 있다. 예를 들어, 계면 전하(QIT)를 감소시킴으로써, 잔상 및 신뢰성을 개선할 수 있다. 또한, 전기장의 부분적 집중을 방지하여, 게이트 절연층의 두께를 감소시킬 수 있으므로, 임계전압(Vth)의 산포를 감소시킬 수 있다. 따라서, 임계전압 보상회로의 여유가 증가하여 표시 장치의 화질이 개선될 수 있다.
도 1, 도 2, 도 4 및 도 5는 본 발명의 일 실시예에 따른 실리콘 결정화 방법을 도시한 단면도들이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 실리콘 결정화 방법에 이용되는 돌기 억제 마스크를 도시한 평면도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 실리콘 결정화 방법을 도시한 단면도들이다.
도 8 내지 도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
이하, 본 발명의 예시적인 실시예들에 따른 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명한다.
실리콘 결정화 방법
도 1, 도 2, 도 4 및 도 5는 본 발명의 일 실시예에 따른 실리콘 결정화 방법을 도시한 단면도들이다. 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 실리콘 결정화 방법에 이용되는 돌기 억제 마스크를 도시한 평면도들이다.
도 1을 참조하면, 베이스 기판(10) 위에, 비정질 실리콘층(11)을 형성한다.
예를 들어, 상기 베이스 기판(100)은, 유리, 쿼츠, 플라스틱과 같은 절연성 물질을 포함할 수 있다. 상기 플라스틱은 폴리에틸렌테트라프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르에테르케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등을 포함할 수 있다.
예를 들어, 상기 비정질 실리콘층(11)은, 스퍼터링, 저압화학증착(low-pressure chemical vapor deposition, LPCVD), 플라즈마강화 화학증착(plasma-enhanced chemical vapor deposition, PECVD) 등에 의해 형성될 수 있다. 예를 들어, 상기 비정질 실리콘층(11)의 두께는 약 30nm 내지 약 100nm 일 수 있다.
도 2를 참조하면, 상기 비정질 실리콘층(11) 위에 돌기 억제 마스크(12)를 형성한다.
상기 돌기 억제 마스크(12)는, 상기 비정질 실리콘층(11)의 상면을 부분적으로 커버한다. 예를 들어, 상기 돌기 억제 마스크(12)는, 도 3a에 도시된 것과 같이, 매트릭스 형상을 가질 수 있다. 도 3a를 참조하면, 상기 돌기 억제 마스크(12)는, 상기 비정질 실리콘층(11)의 상면을 노출하는 개구부를 포함할 수 있다. 다른 실시예에서, 도 3b에 도시된 것과 같이, 상기 돌기 억제 마스크(12)는, 일 방향으로 연장되며, 연장 방향에 수직한 방향으로 서로 이격되는 복수의 선형 패턴을 포함하는 와이어 그리드 어레이 형상을 가질 수 있다.
예를 들어, 상기 돌기 억제 마스크(12)는, 실리콘보다 밴드 갭이 큰 물질을 포함할 수 있다. 예를 들어, 상기 돌기 억제 마스크(12)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 금속 산화물은 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 돌기 억제 마스크(12)는 밴드갭 에너지가 높아서, 레이저를 흡수하지 않고 투과시킬 수 있다. 따라서, 레이저가 상기 돌기 억제 마스크(12)를 통하여, 상기 비정질 실리콘층(11)에 조사될 수 있다.
상기 돌기 억제 마스크(12)는, 일 방향으로 연장되거나, 서로 교차하는 선형 패턴들의 어레이를 포함할 수 있다. 예를 들어, 상기 선형 패턴들의 피치(P)는 약 100nm 내지 10,000nm일 수 있으며, 각 선형 패턴들의 폭(W)은 약 10nm 내지 1,000nm일 수 있다. 상기 선형 패턴들의 피치 및 폭은, 실리콘 결정화 공정에 사용되는 레이저의 종류에 따라 달라질 수 있다. 예를 들어, 엑시머 레이저가 사용되는 경우, 상기 선형 패턴들의 피치는 약 300nm 내지 400nm일 수 있다.
일 실시예에서, 상기 돌기 억제 마스크(12)는, 증착 등의 방법을 통하여, 상기 비정질 실리콘층(11)의 상면에 직접 형성될 수 있다.
도 4를 참조하면, 상기 비정질 실리콘층(11)에 레이저를 조사하여, 다결정 실리콘층(13)을 형성한다. 예를 들어, 상기 레이저는 기체 레이저 또는 고체 레이저일 수 있다. 예를 들어, 상기 비정질 실리콘층(11)은 엑시머 레이저 어닐링(Excimer Laser Annealing), 순차 측면 고상화(Sequential Lateral Solidification) 등에 의해 결정화될 수 있다. 일 실시예에서, 상기 비정질 실리콘층(11)은 엑시머 레이저 어닐링에 의해 결정화된다.
상기 비정질 실리콘층(11)에 레이저가 조사되면, 상기 비정질 실리콘층(11)이 용해된 후, 결정 시드로부터 결정이 성장하여 그레인을 형성한다. 상기 비정질 실리콘층(11)에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 낮은 영역을 향하여 그레인이 성장하므로, 냉각 속도가 낮은 영역에서 그레인 경계가 형성된다.
상기 돌기 억제 마스크(12)는, 공기 또는 진공보다 열전도도가 낮으므로, 상기 돌기 억제 마스크(12)에 의해 커버되는 영역은, 노출된 영역보다 냉각 속도가 낮다. 따라서, 상기 돌기 억제 마스크(12)와 중첩되는 영역에서, 그레인 경계(점선으로 표시)가 형성된다.
본 발명의 일 실시예에 따르면, 비정질 실리콘층(11)에 접촉하는 돌기 억제 마스크(12)를 형성하여, 상기 돌기 억제 마스크(12) 하부에 그레인 경계 형성을 유도함으로써, 그레인 경계에서 돌기가 형성되는 것을 방지할 수 있다. 상기 돌기 억제 마스크(12)가 없는 경우, 그레인 경계에서, 돌기가 형성된다.
도 5를 참조하면, 다결정 실리콘층(13)이 형성된 후, 상기 돌기 억제 마스크(12)를 제거한다. 상기 돌기 억제 마스크는 습식 식각 또는 건식 식각 등에 의해 제거될 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 실리콘 결정화 방법을 도시한 단면도들이다.
도 6을 참조하면, 베이스 기판(10) 위에, 비정질 실리콘층(11)을 형성한 후, 상기 비정질 실리콘층(11) 위에 분리 가능한 마스크를 제공한다.
상기 마스크는 투명한 물질, 예를 들어, 유리, 쿼츠 등을 포함할 수 있다. 상기 마스크는 플레이트 형상의 몸체(21) 및 상기 몸체로부터 돌출된 돌기 억제 패턴(22)을 포함한다. 상기 돌기 억제 패턴(22)은, 도 4에서 설명된 돌기 억제 마스크(12)와 실질적으로 동일한 형상을 가질 수 있다.
도 7을 참조하면, 상기 마스크를, 상기 비정질 실리콘층(11)의 상면에 접촉시키고, 상기 마스크를 통하여, 레이저를 조사한다. 상기 레이저에 의해 용융된 실리콘층에서, 상기 돌기 억제 패턴(22)과 접촉한 영역은, 상기 돌기 억제 패턴(22)이 접촉하지 않는 영역보다 낮은 냉각 속도를 갖는다. 따라서, 상기 돌기 억제 패턴(22) 하부에서 그레인 경계가 형성되며, 상기 돌기 억제 패턴(22)에 의해 돌기 형성이 억제되어, 다결정 실리콘층(13)은 평탄한 상면을 가질 수 있다.
상기 돌기 억제 패턴(22)은 실리콘층 상면과 결합하지 않으므로, 상기 마스크를 이동시킴으로써, 상기 다결정 실리콘층(13)으로부터 쉽게 제거될 수 있으며, 재사용이 가능하다.
본 발명의 일 실시예에 따르면, 레이저를 이용하여 저온에서 다결정 실리콘을 형성하는 과정에서 발생하는 돌기를 방지 또는 감소시킬 수 있다. 따라서, 다결정 실리콘을 채널로서 이용하는 박막 트랜지스터의 전기적 성능을 개선할 수 있다.
박막 트랜지스터 기판의 제조 방법
도 8 내지 도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다. 이하에서, 상기 본 발명의 일 실시예에 따른 실리콘 결정화 방법과 중복되는 설명은 생략될 수 있다.
도 8을 참조하면, 베이스 기판(100) 위에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 위에 비정질 실리콘층(120)을 형성한다.
예를 들어, 상기 베이스 기판(100)은, 유리, 쿼츠, 플라스틱과 같은 절연성 물질을 포함할 수 있다.
상기 버퍼층(110)은, 상기 베이스 기판(100)으로부터 발생하는 수분 또는 불순물이 확산되는 것을 방지할 수 있으며, 상기 베이스 기판(100)의 표면을 평탄화할 수 있다. 상기 버퍼층(110)은 유기물질, 무기물질 또는 이들의 적층 구조를 포함할 수 있다. 예를 들어, 상기 버퍼층(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물의 단일층 또는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 버퍼층(110)은 생략될 수도 있다.
도 9를 참조하면, 상기 비정질 실리콘층(120) 위에 돌기 억제 마스크(130)를 형성한다. 상기 돌기 억제 마스크(130)는 상기 비정질 실리콘층(120)의 상면을 부분적으로 커버한다.
예를 들어, 상기 돌기 억제 마스크(130)는 실리콘보다 밴드 갭이 큰 물질을 포함할 수 있다. 예를 들어, 상기 돌기 억제 마스크(12)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 상기 돌기 억제 마스크(130)는 밴드갭 에너지가 높아서, 레이저를 흡수하지 않고 투과시킬 수 있다.
상기 돌기 억제 마스크(130)는, 평면도 상에서, 서로 교차하여 매트릭스 패턴을 형성하는 복수의 선형 패턴을 포함할 수 있다.
도 10을 참조하면, 상기 비정질 실리콘층(120)에 레이저를 조사하여, 비정질 실리콘을 용융한다. 상기 용융된 실리콘은 빠르게 결정화되어, 다결정 실리콘층(122)을 형성한다.
상기 다결정 실리콘층(122)은 복수의 그레인들을 포함한다. 상기 돌기 억제 마스크(130)가 접촉하는 영역에서, 상기 용융된 실리콘의 냉각 속도가 낮아진다. 따라서, 상기 돌기 억제 마스크(130) 하부에서 그레인 경계가 형성되고, 돌기의 발생이 억제될 수 있다. 결과적으로, 상기 다결정 실리콘층(122)은 평탄한 상면을 가질 수 있다.
도 11을 참조하면, 상기 돌기 억제 마스크(130)를 제거한다. 따라서, 상기 다결정 실리콘층(122)의 상면이 전체적으로 노출된다.
도 12를 참조하면, 상기 다결정 실리콘층(122)을 패터닝하여, 다결정 실리콘 패턴(124)을 형성한다. 일 실시예에서, 상기 다결정 실리콘 패턴(124)의 전도성을 조절하기 위하여, 이온 주입 공정 등을 통하여 이온을 도핑할 수 있다. 예를 들어, 상기 다결정 실리콘 패턴(124)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있으며, 일 실시예에서, 보론과 같은 p형 불순물이 도핑될 수 있다.
도 13을 참조하면, 상기 다결정 실리콘 패턴(124)을 커버하는 제1 절연층(140)을 형성한다. 상기 제1 절연층(140)은, 상기 다결정 실리콘 패턴(124)으로부터 형성되는 채널층과, 상기 제1 절연층(140) 위에 형성되는 제1 게이트 전극을 절연하는 제1 게이트 절연층일 수 있다. 예를 들어, 상기 제1 절연층(140)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제1 절연층(140)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
예를 들어, 상기 제1 절연층(140)의 두께는 약 30nm 내지 200nm일 수 있다.
도 14를 참조하면, 상기 제1 절연층(140) 위에 제1 게이트 금속층(150)을 형성하고, 상기 제1 게이트 금속층(150) 위에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 다결정 실리콘 패턴(124)과 중첩할 수 있다.
상기 제1 게이트 금속층(150)은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 제1 게이트 금속층(150)은 몰리브덴/알루미늄/몰리브덴의 3중층, 구리/티타늄 이중층 등을 포함할 수 있다. 또한, 상기 제1 게이트 금속층(150)은 금속층의 상부 및/또는 하부에 배치되는 금속 산화물층을 더 포함할 수 있다. 상기 금속 산화물층은 인듐 주석 산화물, 인듐 아연 산화물, 갈륨 아연 산화물 등을 포함할 수 있다.
상기 포토레지스트 패턴(PR)을 형성하기 위해, 상기 제1 게이트 금속층(150)의 상면에 포토레지스트 조성물이 제공될 수 있다. 상기 포토레지스트 조성물은, 노광된 부분의 용해도가 증가하여, 현상액에 의해 제거될 수 있는 파지티브 타입의 포토레지스트 조성물일 수 있다. 상기 포토레지스트 조성물은 노광 및 현상되어, 상기 포토레지스트 패턴(PR)을 형성한다.
도 15를 참조하면, 상기 포토레지스트 패턴(PR)을 이용하여, 상기 제1 게이트 금속층(150)을 식각하여, 제1 게이트 전극(GE1)을 형성한다. 이에 따라, 상기 제1 절연층(140)의 상면이 부분적으로 노출된다. 상기 제1 게이트 전극(GE1)은, 상기 다결정 실리콘 패턴(120)과 중첩한다.
도 16을 참조하면, 이온 주입 공정을 통하여, 상기 다결정 실리콘 패턴(120)을 부분적으로 도핑함으로써, 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함하는 액티브 패턴(AP)을 형성한다. 상기 이온은 n형 불순물 또는 p형 불순물일 수 있다.
상기 포토레지스트 패턴(PR) 및 상기 제1 게이트 전극(GE1)과 중첩하는 부분은, 도핑되지 않고 잔류하여 상기 채널 영역(CR)을 형성한다. 상기 이온이 도핑된 부분은, 전도성이 증가하여 도체의 성질을 가짐으로써, 상기 소스 영역(SR) 및 드레인 영역(DR)을 형성한다. 상기 채널 영역(CR)은 상기 소스 영역(SR) 상기 드레인 영역(DR) 사이에 배치된다.
다른 실시예에서, 상기 이온 주입 공정은 상기 포토레지스트 패턴(PR)을 제거한 후, 수행될 수도 있다.
또한, 다른 실시예에서, 상기 포토레지스트 패턴(PR)을 제거한 후, 낮은 농도로 불순물을 도핑함으로써, 상기 채널 영역(CR)과 상기 소스 영역(SR) 사이 및 상기 채널 영역(CR)과 상기 드레인 영역(DR) 사이에 저농도 도핑 영역을 형성할 수 있다. 이러한 저농도 도핑 영역은, 상기 액티브 패턴(AP) 내에서 버퍼로서 작용하여, 박막 트랜지스터의 전기적 성질을 개선할 수 있다.
도 17을 참조하면, 상기 제1 게이트 전극(GE1)을 커버하는 제2 절연층(160)을 형성하고, 상기 제2 절연층(160) 위에 제2 게이트 전극(GE2)을 형성한다.
상기 제2 절연층(160)은, 상기 제2 게이트 전극(GE2)을, 상기 제1 게이트 전극(GE1)로부터 절연하기 위한, 제2 게이트 절연층일 수 있다. 예를 들어, 상기 제2 절연층(160)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제2 절연층(160)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
일 실시예에서, 상기 박막 트랜지스터는 더블 게이트 전극을 포함하나, 다른 실시예에서, 상기 제2 게이트 전극(GE2) 및 상기 제2 게이트 절연층은 생략될 수 있다.
도 18을 참조하면, 상기 제2 게이트 전극(GE2) 및 상기 제2 절연층(160)을 커버하는 제3 절연층(170)을 형성한다.
상기 제3 절연층(170)은, 유기 절연층, 무기 절연층 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 제3 절연층(170)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 상기 제3 절연층(170)이 유기 절연층을 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
다음으로, 상기 제3 절연층(170), 상기 제2 절연층(160) 및 상기 제1 절연층(140)을 패터닝하여, 상기 소스 영역(SR) 및 상기 드레인 영역(DR)을 노출하는 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 형성한다.
도 19를 참조하면, 상기 제3 절연층(170) 위에 소스 금속층을 형성하고, 이를 패터닝하여, 상기 소스 영역(SR)과 접촉하는 소스 전극(SE) 및 상기 드레인 영역(DR)과 접촉하는 드레인 전극(DR)을 포함하는 소스 패턴을 형성한다.
상기 소스 금속층은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 소스 금속층은 몰리브덴/알루미늄/몰리브덴의 3중층, 구리/티타늄 이중층 등을 포함할 수 있다. 또한, 상기 소스 금속층은 금속층의 상부 및/또는 하부에 배치되는 금속 산화물층을 더 포함할 수 있다. 상기 금속 산화물층은 인듐 주석 산화물, 인듐 아연 산화물, 갈륨 아연 산화물 등을 포함할 수 있다.
도시되지는 않았으나, 상기 소스 패턴은, 상기 소스 전극(SE)과 전기적으로 연결되는 전원 라인, 데이터 라인 등을 더 포함할 수 있다.
도 20을 참조하면, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 제3 절연층(170)을 커버하는 제4 절연층(180)을 형성한다.
상기 제4 절연층(180)은, 유기 절연층, 무기 절연층 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 제4 절연층(180)은, 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다. 상기 제4 절연층(180)이 유기 절연층을 포함하는 경우, 폴리이미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB), 폴리아미드 등을 포함할 수 있다.
다음으로, 상기 제4 절연층(180)을 패터닝하여, 상기 드레인 전극(DE)을 노출하는 콘택홀을 형성한다.
다음으로, 상기 제4 절연층(180) 위에 제1 전극 금속층을 형성하고, 이를 패터닝하여, 상기 드레인 전극(DR)과 접촉하는 제1 전극(E1)을 형성한다. 상기 제1 전극(E1)은, 상기 박막 트랜지스터 기판을 포함하는 표시 장치의 화소 전극일 수 있다. 상기 제1 전극(E1)은, 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 상기 제1 전극(E1)이 투과 전극으로 형성되는 경우, 상기 제1 전극(E1)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함할 수 있다. 상기 제1 전극(E1)이 반사 전극으로 형성되는 경우, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함할 수 있으며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
도 21을 참조하면, 상기 제4 절연층(180) 위에 화소 절연 패턴(185)을 형성한다. 상기 화소 절연 패턴(185)은 상기 제1 전극(E1)의 적어도 일부를 노출하는 개구부를 갖는다. 예를 들어, 상기 화소 절연 패턴(185)은 유기 절연 물질을 포함할 수 있다.
상기 제1 전극(E1) 위에는 발광층(190)이 형성된다. 상기 발광층(190)은 정공 주입층, 정공 수송층, 유기발광층, 전자 수송층, 전자 주입층 등의 기능층 중 적어도 하나 이상의 층을 단층 또는 다층의 구조로 포함할 수 있다.
상기 발광층(190)은, 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들어, 상기 발광층(190)은 저분자 유기 화합물로서, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있으며, 고분자 유기 화합물로서, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene) 및 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에서, 상기 발광층(190)은 적색, 녹색 또는 청색광을 발광할 수 있다. 다른 실시예에서 상기 발광층(190)이 백색을 발광하는 경우, 상기 발광층(190)은 적색발광층, 녹색발광층, 청색발광층을 포함하는 다층구조를 포함할 수 있거나, 적색, 녹색, 청색 발광물질을 포함하는 단층구조를 포함할 수 있다.
예를 들어, 상기 발광층(190)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
상기 발광층(190) 위에는 제2 전극(E2)이 형성된다. 상기 제2 전극(E2)은 상기 박막 트랜지스터 기판을 포함하는 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(E2)이 투명 전극으로 형성될 경우, 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있으며, 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함하는 보조 전극 또는 버스 전극 라인을 더 포함할 수 있다.
상기 박막 트랜지스터 기판은, 제2 전극(E2) 방향으로 광이 방출되는 전면 발광 타입일 수 있으나, 본 발명은 이에 한정되지 않으며, 배면 발광 타입의 박막 트랜지스터 기판의 제조에도 이용될 수 있다.
또한, 상기 박막 트랜지스터 기판은 유기발광 표시장치를 위하여 사용될 수 있으나, 본 발명은 이에 한정되지 않으며, 액정표시장치용 표시 기판을 제조하는데 사용될 수 있다. 예를 들어, 상기 제1 전극(E1) 위에, 화소 절연 패턴(185), 발광층(190) 및 제2 전극(E2)을 형성하지 않고, 배향막을 형성하여 액정표시장치용 표시 기판을 제조할 수 있다.
또한, 상기 박막 트랜지스터 기판의 박막 트랜지스터는 발광층에 전류를 제공하기 위한 구동 트랜지스터이나, 스위칭 트랜지스터의 제조에도 동일한 결정화 방법이 적용될 수 있다.
또한, 상기 박막 트랜지스터 기판은, 액티브 패턴 위에 게이트 전극이 배치되는 탑 게이트 방식의 박막 트랜지스터를 포함하나, 다른 실시예에서, 액티브 패턴 아래에 게이트 전극이 배치되는 바텀 게이트 방식의 박막 트랜지스터를 포함할 수도 있다.
또한, 일 실시예에서, 비정질 실리콘층의 상면에 직접 돌기 억제 마스크를 형성하였으나, 다른 실시예에서, 도 6 및 도 7에 도시된 것과 같이, 이동에 의해 상기 비정질 실리콘층과 분리될 수 있는, 돌기 억제 마스크를 사용할 수도 있다.
본 발명의 일 실시예에 따르면, 실리콘 결정화 과정에서 돌기의 생성을 방지함으로써, 박막 트랜지스터의 전기적 성질을 개선할 수 있다. 예를 들어, 계면 전하(QIT)를 감소시킴으로써, 잔상 및 신뢰성을 개선할 수 있다. 또한, 전기장의 부분적 집중을 방지하여, 게이트 절연층의 두께를 감소시킬 수 있으므로, 임계전압(Vth)의 산포를 감소시킬 수 있다. 따라서, 임계전압 보상회로의 여유가 증가하여 표시 장치의 화질이 개선될 수 있다.
본 발명의 일 실시예들은 액정표시장치, 유기발광장치와 같은 표시장치의 제조 또는 실리콘을 이용하는 각종 전자장치의 제조에 사용될 수 있다.

Claims (20)

  1. 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 상면의 일부와 접촉하는 돌기 억제 마스크를 제공하는 단계; 및
    상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성하는 단계를 포함하는 실리콘 결정화 방법.
  2. 제1항에 있어서, 상기 돌기 억제 마스크는 실리콘보다 밴드 갭이 높은 물질을 포함하는 것을 특징으로 하는 실리콘 결정화 방법.
  3. 제2항에 있어서, 상기 돌기 억제 마스크는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물 및 금속 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 실리콘 결정화 방법.
  4. 제1항에 있어서, 상기 돌기 억제 마스크는, 평면도 상에서, 매트릭스 형상을 갖는 것을 특징으로 하는 실리콘 결정화 방법.
  5. 제1항에 있어서, 상기 돌기 억제 마스크는, 평면도 상에서, 와이어 그리드 어레이 형상을 갖는 것을 특징으로 하는 실리콘 결정화 방법.
  6. 제1항에 있어서, 상기 돌기 억제 마스크는, 서로 이격되는 복수의 선형 패턴을 포함하며, 상기 선형 패턴들 간의 피치는 100nm 내지 10,000nm 인 것을 특징으로 하는 실리콘 결정화 방법.
  7. 제6항에 있어서, 상기 선형 패턴들의 폭은 10nm 내지 1,000nm인 것을 특징으로 하는 실리콘 결정화 방법.
  8. 제1항에 있어서, 상기 돌기 억제 마스크는 상기 비정질 실리콘층의 상면에 직접 형성되는 것을 특징으로 하는 실리콘 결정화 방법.
  9. 제1항에 있어서, 상기 돌기 억제 마스크는, 플레이트 형상의 몸체 및 상기 몸체로부터 돌출되어 상기 비정질 실리콘층의 상면과 접촉하는 돌기 억제 패턴을 포함하는 것을 특징으로 하는 실리콘 결정화 방법.
  10. 제1 항에 있어서, 상기 다결정 실리콘층의 그레인 경계는 상기 돌기 억제 마스크 아래에 형성되는 것을 특징으로 하는 실리콘 결정화 방법.
  11. 베이스 기판 위에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 상면의 일부와 접촉하는 돌기 억제 마스크를 제공하는 단계; 및
    상기 비정질 실리콘층에 레이저를 조사하여 다결정 실리콘층을 형성하는 단계;
    상기 돌기 억제 마스크를 제거하는 단계;
    상기 다결정 실리콘층을 패터닝하여 다결정 실리콘 패턴을 형성하는 단계;
    상기 다결정 실리콘 패턴을 커버하는 절연층을 형성하는 단계;
    상기 절연층 위에 게이트 금속층을 형성하는 단계;
    상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계; 및
    상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 소스 영역, 채널 영역 및 드레인 영역을 포함하는 액티브 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서, 상기 돌기 억제 마스크는 실리콘보다 밴드 갭이 높은 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제12항에 있어서, 상기 돌기 억제 마스크는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물 및 금속 질화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제11항에 있어서, 상기 돌기 억제 마스크는, 평면도 상에서, 매트릭스 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  15. 제11항에 있어서, 상기 돌기 억제 마스크는, 평면도 상에서, 와이어 그리드 어레이 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  16. 제11항에 있어서, 상기 돌기 억제 마스크는, 서로 이격되는 복수의 선형 패턴을 포함하며, 상기 선형 패턴들 간의 피치는 100nm 내지 10,000nm 인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  17. 제16항에 있어서, 상기 선형 패턴들의 폭은 10nm 내지 1,000nm인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  18. 제11항에 있어서, 상기 돌기 억제 마스크는 상기 비정질 실리콘층의 상면에 직접 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  19. 제11항에 있어서, 상기 돌기 억제 마스크는, 플레이트 형상의 몸체 및 상기 몸체로부터 돌출되어 상기 비정질 실리콘층의 상면과 접촉하는 돌기 억제 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  20. 제11 항에 있어서, 상기 다결정 실리콘층의 그레인 경계는 상기 돌기 억제 마스크 아래에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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JP2004335839A (ja) 2003-05-09 2004-11-25 Nec Corp 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置

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