JP5498177B2 - 薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置 - Google Patents

薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置 Download PDF

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Description

本発明は、薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置に関し、特にゲート電極上に所定厚さの第１絶縁膜を形成してイオンドーピングを行うことで、追加のスペーサ形成なしに、自己整合方式によりオフセット領域を形成することができ、第１絶縁膜の厚さを調節してオフセット領域の幅を容易に調節することができる薄膜トランジスタ及びその製造方法、並びにそれを用いる有機電界発光表示装置（有機発光ダイオード；ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ（ＯＬＥＤ））に関するものである。
一般に、多結晶シリコン層は、高い電界効果移動度と高速動作回路に適用することができ、ＣＭＯＳ回路構成が可能であるという長所を有しており、薄膜トランジスタ用半導体層の用途として一般的に用いられる。このような多結晶シリコン層を用いる薄膜トランジスタは、主にアクティブマトリクス液晶ディスプレイ装置（ＡＭＬＣＤ）の能動素子と有機電界発光ダイオード（ＯＬＥＤ）のスイッチング素子及び駆動素子として用いられる。
多結晶シリコン層を用いる薄膜トランジスタは、多結晶シリコン層の所定領域にイオンをドーピングしてソース／ドレイン領域を形成する。ここで、イオンがドーピングされないチャンネル領域とイオンがドーピングされたドレイン領域との間の境界付近に強い電界が形成されて漏洩電流が発生したり、ホットキャリアが発生したりしてチャンネル方向に移動することで、素子特性が低下するという問題点がある。
この問題点を解決するために、チャンネル領域とソース／ドレイン領域との間に低濃度ドーピング領域を形成するか、またはオフセット領域を形成する方法が提案されている（例えば、特許文献１、２参照。）。特許文献１、２に記載のように、従来のオフセット領域を形成する方法は、ゲート電極側面にスペーサなどを形成してイオンをドーピングすることで形成される。スペーサは、絶縁膜を形成した後、これをパターニングして形成するか、またはゲート電極を陽極酸化させて形成する。しかしながら、この方法でスペーサを形成するためには、パターニングのための追加のマスク及びフォト工程や、陽極酸化工程などが必要となり、工程が複雑化する問題点がある。
大韓民国出願公開第１９９７−００７２４９１号明細書 大韓民国出願公開第２００４−００９８９５８号明細書
本発明は、半導体層内にオフセット領域を形成する際、工程を単純化することができ、オフセット領域の幅の調節が容易な薄膜トランジスタ及びその製造方法、並びにそれを備えた有機電界発光表示装置を提供することにその目的がある。
上記目的を達成するために、本発明は、基板と、前記基板上に位置し、チャンネル領域、イオンを含むソース／ドレイン領域及びオフセット領域を含む半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜と、前記第２絶縁膜上に位置し、前記半導体層のソース／ドレイン領域とそれぞれ電気的に接続されるソース／ドレイン電極とを含み、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え前記ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さいことを特徴とする薄膜トランジスタを提供する。
また、本発明は、基板を提供する工程と、前記基板上に多結晶シリコン膜パターンを形成する工程と、前記多結晶シリコン膜パターン上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上に第１絶縁膜を形成する工程と、前記第１絶縁膜上から前記多結晶シリコン膜パターンにイオンを注入してチャンネル領域、ソース／ドレイン領域、及びオフセット領域を含む半導体層を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記半導体層のソース／ドレイン領域とそれぞれ電気的に接続されるソース／ドレイン電極を形成する工程とを含み、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え前記ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さいことを特徴とする薄膜トランジスタの製造方法を提供する。
また、本発明は、基板と、前記基板上に位置し、チャンネル領域、イオンを含むソース／ドレイン領域、及びオフセット領域を含む半導体層と、半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜と、前記第２絶縁膜上に位置し、前記半導体層のソース／ドレイン領域とそれぞれ電気的に接続されるソース／ドレイン電極と、前記ソース／ドレイン電極に電気的に接続される第１電極と、前記第１電極上に位置し、発光層を含む有機膜層と、前記有機膜層上に位置する第２電極と、を含み、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え前記ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さいことを特徴とする有機電界発光表示装置を提供する。
本発明によれば、ゲート電極上に所定厚さの第１絶縁膜を形成し、イオンドーピングを行うことで、自己整合方式によりオフセット領域を形成することができ、オフセット領域の形成に必要なスペーサを形成するための追加のマスク及びフォト工程などが不要であるため工程を単純化することができる。また第１絶縁膜の厚さを調節してオフセット領域の幅を容易に調節することができる。
本発明の一実施形態に係る薄膜トランジスタを示す断面図である。 本発明の一実施形態に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタを製造する工程を示す断面図である。 本発明の一実施形態に係る有機電界発光表示装置を示す断面図である。
以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。
図１は、本発明の一実施形態に係る薄膜トランジスタの断面図である。
ガラスまたはプラスチックである基板１００を用意する。基板１００上にバッファ層１１０が位置する。バッファ層１１０は、シリコン酸化膜またはシリコン窒化膜の単層またはこれらの複層とすることができる。
バッファ層１１０上に、チャンネル領域１２１、ソース／ドレイン領域１２２、１２３及びオフセット領域１２４を含む半導体層１２０が位置する。半導体層１２０は多結晶シリコン膜からなる。ソース／ドレイン領域１２２、１２３はｎ型またはｐ型イオンを含む。ｐ型イオンは、ホウ素(Ｂ)、アルミニウム(Ａｌ)、ガリウム(Ｇａ)及びインジウム(Ｉｎ)からなる群から選択することができ、ｎ型イオンは、燐（Ｐ)、砒素(Ａｓ)及びアンチモン(Ｓｂ)などからなる群から選択することができる。また、オフセット領域１２４は、イオンがドーピングされていない領域を示すものである。
半導体層１２０上にゲート絶縁膜１３０が位置する。ゲート絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜またはこれらの複層とすることができる。ソース／ドレイン領域１２２、１２３及びオフセット領域１２４上に位置するゲート絶縁膜１３０の厚さは、ゲート電極１４０下部に位置するゲート絶縁膜１３０の厚さよりも薄いことが好ましく、厚さの差が略２００〜３００Åであることが好ましい。ゲート絶縁膜１３０の厚さは５００〜１５００Åとすることができる。チャンネル領域以外に形成されたゲート絶縁膜１３０の厚さが厚すぎると、後続して形成される第１絶縁膜を薄く形成しなければならない。第１絶縁膜を薄く形成することは工程上困難であるため、ゲート絶縁膜１３０の一部をエッチングしてゲート絶縁膜の厚さを上記範囲内に調整した上で、第１絶縁膜が適当な厚さに形成されることが好ましい。
ゲート絶縁膜１３０上にゲート電極１４０が位置する。ゲート電極１４０は半導体層１２０のチャンネル領域１２１に対応して位置する。ゲート電極１４０の端部は、４０度以上９０度未満のテーパ角（ｔａｐｅｒ ａｎｇｌｅ）を有することが好ましい。本発明では、ゲート電極１４０上に第１絶縁膜１５０を形成した後、半導体層１２０にイオンをドーピングすることで半導体層１２０内にオフセット領域１２４が形成される。しかしながら、ゲート電極１４０が４０度未満のテーパ角度である場合にはオフセット領域が自己整合方式(ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ ｍａｎｎｅｒ)により十分に形成されない場合もある。ゲート電極１４０が９０度以上のテーパ角である場合には、ゲート電極１４０上の第１絶縁膜１５０におけるステップカバレッジ特性がよくないため、形成されるオフセット領域の分布が大きくなる。ゲート電極１４０は、アルミニウム(Ａｌ)またはアルミニウム−ネオジム(Ａｌ−Ｎｄ)のようなアルミニウム合金の単層やクロム(Ｃｒ)またはモリブデン(Ｍｏ)合金の上にアルミニウム合金が積層された多重層とすることができる。
ゲート電極１４０上に第１絶縁膜１５０が位置する。第１絶縁膜１５０は、オフセット領域を形成するための絶縁膜である。第１絶縁膜１５０が形成されると、第１絶縁膜１５０及びゲート絶縁膜１３０を介して半導体層１２０にイオンを注入することになるので、第１絶縁膜１５０には半導体層１２０のソース／ドレイン領域１２２、１２３に含まれているイオンと同一イオンが含まれることになる。
ソース／ドレイン領域１２２、１２３上に位置するゲート絶縁膜１３０及び第１絶縁膜１５０の厚さの合計は、０を超えソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さい。ここで、「ソース／ドレイン領域に含まれたイオンの垂直浸透深さ」とは、（ソース／ドレイン領域に含ませる）イオンをドーピングする時にイオンエネルギーによりイオンが浸透する垂直深さを指す。ソース／ドレイン領域１２２、１２３上に位置するゲート絶縁膜１３０及び第１絶縁膜１５０の厚さの合計が、ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さい理由としては、ソース／ドレイン領域にイオンがドーピングされる必要があるからである。換言すれば、ソース／ドレイン領域１２２、１２３上に位置するゲート絶縁膜１３０及び第１絶縁膜１５０の厚さの合計は、ソース／ドレイン領域にイオンがドープされるように設定されるとも言える。更に、オフセット領域１２４を形成するためには本発明による第１絶縁膜１５０及びゲート絶縁膜１３０の厚さの合計を有さなければならないものであって、これはオフセット領域１２４をより好ましく形成するためである。本発明によれば、ゲート電極１４０上に所定厚さの第１絶縁膜１５０を形成し、イオンドーピングを行うことで、自己整合方式によりオフセット領域１２４を形成することができ、オフセット領域１２４の形成に必要なスペーサを形成するための追加のマスク及びフォト工程などが不要であるため工程を単純化することができる。また第１絶縁膜１５０の厚さを調節してオフセット領域１２４の幅を容易に調節することができるためである。
さらに詳しくは、ソース／ドレイン領域１２２、１２３に注入されるイオンがｐ型イオンの場合には、ソース／ドレイン領域１２２、１２３上に位置するゲート絶縁膜１３０及び第１絶縁膜１５０の厚さの合計は、０を超え１７００Å未満であることが好ましい。ソース／ドレイン領域１２２、１２３に注入されるイオンがｎ型イオンの場合には、ソース／ドレイン領域１２２、１２３上に位置するゲート絶縁膜１３０及び第１絶縁膜１５０の厚さの合計は、０を超え１３００Å未満であることが好ましい。第１絶縁膜１５０は、ソース／ドレイン領域１２２、１２３に注入されるイオンが側面に拡散される距離が３００〜４００Åであることを考慮し、最小５００Å以上の厚さを有することが好ましい。第１絶縁膜１５０は、シリコン窒化膜、シリコン酸化膜、またはこれらの二重層とすることができる。
第１絶縁膜１５０上に第２絶縁膜１６０が位置する。第２絶縁膜１６０は、半導体層１２０にイオンが注入された後に形成される絶縁膜であり、第１絶縁膜１５０とは異なって、半導体層１２０のソース／ドレイン領域１２２、１２３に含まれているイオンと異なるイオンを含んでいる。第２絶縁膜１６０は、シリコン窒化膜、シリコン酸化膜、またはそれらの二重層とすることができる。
第２絶縁膜１６０上に、半導体層１２０のソース／ドレイン領域１２２、１２３とそれぞれ電気的に接続されるソース／ドレイン電極１７１、１７２が位置する。ソース／ドレイン電極１７１、１７２は、モリブデン(Ｍｏ)、クロム(Ｃｒ)、タングステン(Ｗ)、アルミニウム−ネオジム(Ａｌ−Ｎｄ)、チタン(Ｔｉ)、モリブデンタングステン(ＭｏＷ)及びアルミニウム(Ａｌ)のうちから選択されるいずれか１つで形成することができる。
図２Ａないし図２Ｂは、本発明の一実施形態に係る薄膜トランジスタを製造する工程の断面図である。
まず、図２Ａに示すように、ガラスまたはプラスチックのような基板２００上にバッファ層２１０を形成する。バッファ層２１０は、化学的気相蒸着(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法または物理的気相蒸着(Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)法を利用してシリコン酸化膜またはシリコン窒化膜のような絶縁膜を用いる単層またはこれらの複層で形成される。このとき、バッファ層２１０は、前記基板２００から発生される水分または不純物の拡散を防止したり、結晶化時に熱の伝達速度を調節したりすることで、非晶質シリコン層の結晶化がよく行われるようにする役割をする。
次いで、バッファ層２１０上に、多結晶シリコン膜を形成し、これをパターニングして多結晶シリコン膜パターン２２０を形成する。多結晶シリコン膜は、非晶質シリコン膜を形成し、非晶質シリコン膜をＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ)工程、ＳＰＣ法(Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、ＥＬＡ法(Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、ＭＩＣ法(Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、ＭＩＬＣ法(Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ)、ＳＬＳ法(Ｓｅｑｕｅｎｔｉａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ)、またはＳＧＳ法(Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ)などのような結晶化法で結晶化して形成することができる。
次いで、多結晶シリコン膜パターン２２０が形成された基板２００上にゲート絶縁膜２３０を形成する。ここで、ゲート絶縁膜２３０は、シリコン酸化膜、シリコン窒化膜またはこれらの二重層とすることができる。ゲート絶縁膜の厚さは５００〜１５００Åとすることができる。
続いて、ゲート絶縁膜２３０上に、アルミニウム(Ａｌ)またはアルミニウム−ネオジム(Ａｌ−Ｎｄ)のようなアルミニウム合金の単層や、クロム(Ｃｒ)またはモリブデン(Ｍｏ)合金の上にアルミニウム合金が積層された多重層をゲート電極用金属層（図示せず）として形成し、フォトエッチング工程によりゲート電極用金属層をエッチングしてゲート電極２４０を形成する。ゲート電極２４０の端部は、４０〜９０度未満のテーパ角を有することが好ましい。ゲート電極２４０が４０度未満のテーパ角を有する場合には、自己整合方式によりオフセット領域が十分に形成されないこともある。ゲート電極２４０が９０度以上のテーパ角を有する場合には、ゲート電極２４０上に第１絶縁膜２５０におけるステップカバレッジ特性がよくないため、形成されるオフセット領域の分布（散布）が大きくなる。なお、ゲート電極２４０を形成する方法は、一般的にゲート電極２４０をテーパ角で形成する方法と等しく、特に制限されるものではない。
ゲート電極用金属層をエッチングしてゲート電極２４０を形成する際、ゲート電極２４０下部以外の領域に位置するゲート絶縁膜２３０の一部をエッチングすることが好ましい。チャンネル領域以外に形成された前記ゲート絶縁膜２３０の厚さが厚すぎると、後続して形成される第１絶縁膜を薄く形成しなければならない。前記第１絶縁膜を薄く形成することは工程上に困難であるため、ゲート絶縁膜２３０の一部をエッチングしてゲート絶縁膜の厚さを調整した上で、第１絶縁膜が適当な厚さに形成されることが好ましい。ゲート電極２４０下部に位置する前記ゲート絶縁膜の厚さとゲート電極２４０下部以外の領域に位置するゲート絶縁膜の厚さとの差は２００〜３００Åとすることができる。
次いで、図２Ｂに示すように、ゲート電極２４０を含む基板２００の全面にかけて第１絶縁膜２５０を形成する。第１絶縁膜２５０は、シリコン窒化膜、シリコン酸化膜またはこれらの多重層とすることができる。次いで、第１絶縁膜２５０上から多結晶シリコン膜パターン２２０にｎ型またはｐ型イオン２６０を注入し、チャンネル領域２２１、ソース／ドレイン領域２２２、２２３、及びオフセット領域２２４を含む半導体層を形成する。ｐ型イオンとしては、ホウ素(Ｂ)、アルミニウム(Ａｌ)、ガリウム(Ｇａ)及びインジウム(Ｉｎ)からなる群から選択することができ、ｎ型イオンとしては、燐(Ｐ)、砒素(Ａｓ)及びアンチモン(Ｓｂ)などからなる群から選択することができる。イオン注入は、５０〜１００ｋｅＶのイオンエネルギーで注入することができ、１×１０１４〜１×１０１６／ｃｍ２のドーズ量を用いて注入することができる。１×１０１４／ｃｍ２未満のドーズ量を注入する場合は、形成されるソース／ドレイン領域の抵抗が大きくてソース／ドレイン領域としての役割を十分に行うことができず、１×１０１６／ｃｍ２を超えるドーズ量を注入した場合は、注入されたイオンが活性化せず、ソース／ドレイン領域を非晶質化させて特性によくない影響を及ぼすことになる。
第１絶縁膜２５０はオフセット領域を形成するための絶縁膜である。第１絶縁膜２５０を形成した後に、第１絶縁膜２５０及びゲート絶縁膜２３０を介して多結晶シリコン膜パターン２２０にイオンが注入されることになるので、第１絶縁膜２５０には、半導体層のソース／ドレイン領域２２２、２２３に含まれているイオンと同一イオンが含まれる。
ソース／ドレイン領域２２２、２２３上に位置するゲート絶縁膜２３０及び第１絶縁膜２５０の厚さの合計は、０を超えソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さい。さらに詳しく説明すると以下のようである。
表１及び表２は、イオンシャワードーピングを用いたイオンドーピング時にイオンエネルギーによってイオンが浸透する垂直深さ及び水平に拡散される距離をシミュレーションした結果である。表１はホウ素イオンの場合であって、表２は燐イオンの場合である。
イオンシャワードーピングを用いてイオンドーピングを行う際に、一般的にイオンエネルギーを１００ｋｅＶ程度まで、好ましくは５０〜１００ｋｅＶで用いるため、表１及び表２に示すように、ソース／ドレイン領域２２２、２２３に注入するイオンがホウ素のようなｐ型イオンの場合には、ソース／ドレイン領域２２２、２２３上に位置する前記ゲート絶縁膜２３０及び第１絶縁膜２５０の厚さの合計は、０を超え１７００Å未満であることが好ましい。ソース／ドレイン領域２２２、２２３に注入されるイオンが燐のようなｎ型イオンの場合には、ソース／ドレイン領域２２２、２２３上に位置する前記ゲート絶縁膜２３０及び第１絶縁膜２５０の厚さの合計は、０を超え１３００Å未満であることが好ましい。第１絶縁膜２５０は、ソース／ドレイン領域２２２、２２３に注入されたイオンが側面に拡散される距離が３００〜４００Åであることを考慮し、最小５００Å以上の厚さを有することが好ましい。
次いで、図２Ｃに示すように、第１絶縁膜２５０上に第２絶縁膜２７０を形成する。第２絶縁膜２７０は、シリコン窒化膜、シリコン酸化膜またはそれらの多重層で形成することができる。第１絶縁膜２５０及び前記第２絶縁膜２７０の厚さの合計は、４０００〜６０００Åに形成することができる。
次いで、ゲート絶縁膜２３０、第１絶縁膜２５０及び第２絶縁膜２７０の所定領域をエッチングして半導体層のソース／ドレイン領域２２２、２２３の所定領域を露出させるコンタクトホール２８０を形成する。次いで、コンタクトホール２８０を介してソース／ドレイン領域２２２、２２３と接続されるソース／ドレイン電極２９１、２９２を形成する。ソース／ドレイン電極２９１、２９２は、モリブデン(Ｍｏ)、クロム(Ｃｒ)、タングステン(Ｗ)、アルミニウム−ネオジム(Ａｌ−Ｎｄ)、チタン(Ｔｉ)、モリブデンタングステン(ＭｏＷ)及びアルミニウム(Ａｌ)のうちから選択されるいずれか１つに形成することができる。
図３は、本発明の一実施形態に係る薄膜トランジスタを含む有機電界発光表示装置の断面図である。
図３に示すように、本発明の図１の実施形態に係る薄膜トランジスタを含む基板１００全面に絶縁膜３００が位置される。絶縁膜３００は、無機膜であるシリコン酸化膜、シリコン窒化膜またはシリゲートオンガラスのうちから選択されるいずれか１つまたは有機膜であるポリイミド(ｐｏｌｙｉｍｉｄｅ)、ベンゾサイクロブチン系樹脂(ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ)またはアクリレート(ａｃｒｙｌａｔｅ)のうちから選択されるいずれか１つに形成することができる。また、無機膜と有機膜との積層構造に形成することもできる。
絶縁膜３００内に、ソースまたはドレイン電極１７１、１７２を露出するビアホール３１０が位置する。絶縁膜３００上にビアホール３１０を介してソースまたはドレイン電極１７１、１７２のうちのいずれか１つと接続される第１電極３２０が位置する。第１電極３２０はアノードまたはカソードとすることができる。第１電極３２０がアノードの場合、アノードは、ＩＴＯ、ＩＺＯまたはＩＴＺＯのうちからいずれか１つからなる透明導電膜に形成することができ、カソードの場合にカソードは、Ｍｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはそれらの合金を用いて形成することができる。
次いで、第１電極３２０上に、第１電極３２０の表面一部を露出させる開口部を有する画素定義膜３３０が位置し、露出された第１電極３２０上に発光層を含む有機膜層３４０が位置する。有機膜層３４０には、正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層及び電子輸送層からなる群から選択される１つまたは複数の層をさらに含むことができる。次いで、有機膜層３４０上に第２電極３５０が位置する。
したがって、本発明では、ゲート電極上に所定厚さの第１絶縁膜を形成してイオンドーピングを行うことで、自己整合方式によるオフセット領域を形成することができ、オフセット領域の形成に必要なスペーサを形成するために追加のマスク及びフォト工程などが不要で、工程を単純化することができる。また第１絶縁膜の厚さを調節してオフセット領域の幅を容易に調節することができる。
１００、２００ 基板、
１１０、２１０ バッファ層、
１２０ 半導体層、
１２１、２２１ チャンネル領域、
１２２、１２３、２２２、２２３ ソース／ドレイン領域、
１２４、２２４ オフセット領域、
１３０、２３０ ゲート絶縁膜、
１４０、２４０ ゲート電極、
１５０、２５０ 第１絶縁膜、
１６０、２７０ 第２絶縁膜、
１７１、１７２、２９１、２９２ ソース／ドレイン電極、
２２０ 多結晶シリコン膜パターン、
２６０ ｎ型またはｐ型イオン、
２８０ コンタクトホール、
３００ 絶縁膜、
３１０ ビアホール、
３２０ 第１電極、
３３０ 画素定義膜、
３４０ 有機膜層、
３５０ 第２電極。

Claims (7)

  1. 基板を提供する工程と、
    前記基板上に多結晶シリコン膜パターンを形成する工程と、
    前記多結晶シリコン膜パターンをカバーするように前記基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極を覆いカバーするように前記基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上から前記多結晶シリコン膜パターンにイオンを注入してチャンネル領域、ソース／ドレイン領域、及びオフセット領域を同時に形成して半導体層を形成する工程と、
    前記第１絶縁膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に前記半導体層のソース／ドレイン領域とそれぞれ電気的に接続されるソース／ドレイン電極を形成する工程と、を含み、
    前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え前記ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さいことを特徴とする薄膜トランジスタの製造方法。
  2. 前記イオンはｐ型イオンであり、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え１７００Å未満であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記イオンはｎ型イオンであり、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え１３００Å未満であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  4. 前記ゲート電極を形成するためのパターニング時に前記ゲート電極下部以外の領域に位置する前記ゲート絶縁膜の所定領域をエッチングすることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5. 前記ゲート電極下部に位置するゲート絶縁膜の厚さと前記ゲート電極下部以外の領域に位置する前記ゲート絶縁膜の厚さとの差が、２００〜３００Åであることを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
  6. 前記ゲート電極の端部は、４０度以上９０度未満のテーパ角を有するように形成することを特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタの製造方法。
  7. 前記第１絶縁膜は、５００Å以上の厚さで形成することを特徴とする請求項１〜６のいずれか１項に記載の薄膜トランジスタの製造方法。
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