JP5301971B2 - 薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置 - Google Patents

薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置 Download PDF

Info

Publication number
JP5301971B2
JP5301971B2 JP2008312551A JP2008312551A JP5301971B2 JP 5301971 B2 JP5301971 B2 JP 5301971B2 JP 2008312551 A JP2008312551 A JP 2008312551A JP 2008312551 A JP2008312551 A JP 2008312551A JP 5301971 B2 JP5301971 B2 JP 5301971B2
Authority
JP
Japan
Prior art keywords
region
insulating film
semiconductor layer
gate insulating
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008312551A
Other languages
English (en)
Other versions
JP2009239252A (ja
Inventor
炳建 朴
晉旭 徐
泰勳 梁
吉遠 李
東▲ヒュン▼ 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2009239252A publication Critical patent/JP2009239252A/ja
Application granted granted Critical
Publication of JP5301971B2 publication Critical patent/JP5301971B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Description

本発明は薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置に係り、さらに詳細には半導体層のチャネル領域と連結するエッジ領域を露出させるゲート絶縁膜を形成して、前記露出したエッジ領域を、ゲート電極とゲート−ボディーコンタクトをするためのボディーコンタクト領域として利用することによって、従来の半導体層でボディーコンタクト領域を別途に延長形成することがなくゲート−ボディーコンタクト薄膜トランジスタを具現することができる薄膜トランジスタ、その製造方法及びこれを利用する有機電界発光表示装置に関する。
一般的に、多結晶シリコン層は高い電界効果移動度と高速動作回路に適用が可能であり、ＣＭＯＳ回路構成が可能であるという長所があって薄膜トランジスタ用半導体層の用途で多く用いられている。このような多結晶シリコン層を利用した薄膜トランジスタは主に能動マトリックス液晶ディスプレイ装置（ＡＭＬＣＤ）のスイッチング素子と能動行列有機電界発光素子（ＡＭＯＬＥＤ）のスイッチング素子及び駆動素子に用いられる。
前記能動マトリックス液晶ディスプレイ装置や能動行列有機電界発光素子のような能動行列平板表示装置に用いられる多結晶シリコン薄膜トランジスタは一般的に島状の半導体層がフローティングされているフローティングボディー多結晶シリコン薄膜トランジスタ（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｐｏｌｙ−Ｓｉ ＴＦＴ）である。前記フローティングボディー多結晶シリコン薄膜トランジスタは大きさが縮小されるに従ってドレイン電流の飽和領域が減少すると同時にドレイン電流が減少する問題点がある。
それでこれを解決するために半導体層とゲート電極が連結されたゲート−ボディーコンタクト薄膜トランジスタ（ｇａｔｅ−ｂｏｄｙ ｃｏｎｔａｃｔ ＴＦＴ）が提案された。前記ゲート−ボディーコンタクト薄膜トランジスタ構造では低いゲート電圧でしきい電圧以下の傾斜（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ）値が改善され、低いゲート電圧で高いドレイン電流を得ることができる。したがって低いゲート電圧でもオン／オフ特性を具現することができるため低消費電力で平板表示装置を駆動することが可能であるという長所がある。
従来にはゲート−ボディーコンタクト薄膜トランジスタを具現するためにボディーコンタクト領域を具備しない既存の半導体層にゲート電極とコンタクトするためのボディーコンタクト領域を別途に延長形成した。しかしこのようにボディーコンタクト領域を別途に延長形成する場合には半導体層及びボディーコンタクト領域が占める面積が広くなって素子の集積化に適切でない問題点がある。
大韓民国出願公開第２００５−００３６６２５号明細書
本発明はゲート−ボディーコンタクト薄膜トランジスタを形成することにおいて、半導体層のエッジ領域をボディーコンタクト領域として利用して、ボディーコンタクト領域を具備しない従来の半導体層領域に別途のボディーコンタクト領域を延長形成することなくゲート−ボディーコンタクト構造を具現することによって、従来のゲート−ボディーコンタクト薄膜トランジスタ構造に比べて素子内で占める面積が減少した薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置を提供することに目的がある。
前記した目的を達成するために本発明は基板と；前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；前記半導体層上に位置し、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；前記ゲート電極上に位置する層間絶縁膜；及び前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を含み、前記ボディーコンタクト領域は前記半導体層のエッジ領域内に形成されたことを特徴とする薄膜トランジスタを提供する。
また本発明は基板を提供して、前記基板上に位置する半導体層を形成して、前記半導体層上に前記半導体層のエッジ領域の一部または全部を露出させるゲート絶縁膜を形成して、前記ゲート絶縁膜上に前記ゲート絶縁膜により露出した前記半導体層のエッジ領域と接するようにゲート電極を形成して、前記ゲート電極上に層間絶縁膜を形成して、前記層間絶縁膜上に前記半導体層のソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を形成することを含むことを特徴とする薄膜トランジスタの製造方法を提供する。
また本発明は基板と；前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；前記半導体層上に位置し、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；前記ゲート電極上に位置する層間絶縁膜と；前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極と；前記ソース／ドレイン電極と電気的に連結された第１電極と；前記第１電極上に位置し、発光層を含む有機膜層；及び前記有機膜層上に位置する第２電極を含み、前記ボディーコンタクト領域は前記半導体層のエッジ領域内に形成されたことを特徴とする有機電界発光表示装置を提供する。
ゲート−ボディーコンタクト薄膜トランジスタを具現することにおいて、半導体層のエッジ領域をボディーコンタクト領域で利用して、ボディーコンタクト領域を具備しない従来の半導体層領域に別途のボディーコンタクト領域を延長形成しないながらゲート−ボディーコンタクト構造を具現することによって、従来のゲート−ボディーコンタクト薄膜トランジスタ構造に比べて素子内で占める面積が減少した薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置を提供することができる。
以下、本発明をさらに具体的に説明するために本発明による好ましい実施形態を添付した図面を参照してさらに詳細に説明する。しかし本発明はここで説明する実施形態に限定されず、他の形態に具体化することができる。
図１Ａないし図５Ｂは本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図１Ａ、図２Ａ、図３Ａ、図４Ａ及び図５Ａは平面図であり、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ及び図５Ｂは図１Ａ、図２Ａ、図３Ａ、図４Ａ及び図５ＡのＡ−Ａ′線による断面構造を示した断面図である。
まず、図１Ａ及び図１Ｂに示したようにガラスまたはプラスチックのような基板１００上にバッファー層１０１を形成する。前記バッファー層１０１は化学的気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または物理的気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して、また、シリコン酸化膜またはシリコン窒化膜のような絶縁膜を利用して単層またはこれらの複層で形成する。この時前記バッファー層１０１は、前記基板１００で発生する水分または不純物の拡散を防止したり、結晶化時の熱の伝達速度を調節することによって、非晶質シリコン層の結晶化を十分に行わせることができるようにする役割を果たす。
続いて、前記バッファー層１０１上に多結晶シリコン層１０２を形成する。前記多結晶シリコン層１０２は非晶質シリコン層をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）工程、ＳＰＣ法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＥＬＡ法（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＭＩＣ法（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＭＩＬＣ法（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、ＳＬＳ法（Ｓｅｑｕｅｎｔｉａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）、またはＳＧＳ法（Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）等のような結晶化法で結晶化して形成することができる。
続いて前記多結晶シリコン層１０２上に絶縁膜１０３を形成する。前記絶縁膜物質１０３はシリコン酸化膜、シリコン窒化膜またはこれらの二重層であることができる。
続いて図２Ａ及び図２Ｂを参照すると、前記多結晶シリコン層１０２及び前記絶縁膜１０３をパターニングする。前記多結晶シリコン層１０２をパターニングして半導体層１０４を形成して、前記絶縁膜１０３が前記半導体層１０４のエッジ領域１０６を露出させるようにパターニングしてゲート絶縁膜１０５を形成する。
ここで、前記半導体層１０４のソース領域（図３Ａの１０７）とドレイン領域（図３Ａの１０８）を結ぶ線と平行する方向を前記半導体層１０４の長さ方向といい、前記ソース領域（図３Ａの１０７）と前記ドレイン領域（図３Ａの１０８）を結ぶ線と垂直な方向を前記半導体層１０４の幅方向といい、露出させようとする前記半導体層１０４のエッジ領域１０６は前記半導体層１０４の幅を決定する端から一定幅ぐらい離れた領域をいう。そして本明細書で長さは半導体層のソース領域とドレイン領域を結ぶ線と平行な方向の距離を言って、幅といえばソース領域とドレイン領域を結ぶ線と垂直な方向の距離を言う。
前記絶縁膜１０３が前記多結晶シリコン層１０２よりオーバーエッチングされるようにエッチング条件を調節して、一回のパターニング工程で前記ゲート絶縁膜１０５が前記半導体層１０４のエッジ領域１０６を露出するように形成することができる。例えば、上部にある前記絶縁膜１０３のＣＤバイアスを下部にある前記多結晶シリコン層１０２のＣＤバイアスより大きくすれば、一回のパターニング工程で前記ゲート絶縁膜１０５が前記半導体層１０４のエッジ領域１０６を露出するように形成することができる。
前記エッジ領域１０６の一方向の幅（ａ）は０μｍより大きく０．１μｍ以下とすることができる。前記幅範囲である場合、既存の半導体層のチャネル領域の面積を大幅に減少させることなく、別途に延長形成されたボディーコンタクト領域がなくてもゲート−ボディーコンタクト薄膜トランジスタ構造を形成するのに好ましい。
続いて図３Ａ及び図３Ｂを参照すると、前記ゲート絶縁膜１０５により露出した前記半導体層１０４のエッジ領域１０６にＮ型またはＰ型不純物を注入する。前記エッジ領域１０６に注入される不純物は前記半導体層１０４のソース／ドレイン領域に注入される不純物とは反対導電型を有する不純物を注入する。このようにすることによって、前記半導体層１０４のソース／ドレイン領域と前記エッジ領域１０６はＰＮＰまたはＮＰＮ形態になって、前記ソースまたはドレイン領域から電流が流れる時、前記エッジ領域を介しては流れることができなくなる。前記不純物でＰ型不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成される群で選択することができて、前記Ｎ型不純物は燐（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）等で構成される群で選択することができる。
続いて前記半導体層１０４のソース／ドレイン領域１０７、１０８が形成される領域に、前記エッジ領域１０６に注入された不純物と反対導電型を有する不純物を注入して、前記半導体層１０４のソース／ドレイン領域１０７、１０８を形成する。前記ソース領域とドレイン領域間に位置する領域のうちで、前記エッジ領域１０６以外の領域がチャネル領域１０９になる。そして前記エッジ領域１０６のうち、前記ソース領域とドレイン領域間に位置して、前記チャネル領域１０９に連結された領域がボディーコンタクト領域１１０になる。
不純物を注入して前記ソース／ドレイン領域１０７、１０８を形成することはソース／ドレイン領域になる領域を露出させるフォトレジストパターンを形成して、前記フォトレジストパターンをマスクとして利用して不純物を注入して形成することもでき、または後続して形成されるゲート電極をマスクとして不純物を注入して形成することもできる。
続いて図４Ａ及び図４Ｂを参照すると、前記ゲート絶縁膜１０５上にゲート電極物質を蒸着して、パターニングして前記半導体層１０４のチャネル領域１０９及びボディーコンタクト領域１１０と重なるようにゲート電極１１１を形成する。前記ゲート電極１１１はアルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金上にアルミニウム合金が積層された多重層であることができる。ここで前記絶縁膜１０３が前記ボディーコンタクト領域１１０を露出するようにパターニングされているので、前記上部に形成されたゲート電極１１１が前記ボディーコンタクト領域１１０と接してゲート−ボディーコンタクト薄膜トランジスタを具現するようになる。本発明では前記ゲート絶縁膜１０５が前記半導体層１０４のエッジ領域１０６を露出するように形成して、前記エッジ領域１０６のうち前記チャネル領域１０９と連結したエッジ領域をボディーコンタクト領域１１０として形成することによって、前記チャネル領域１０９と対応する領域に形成された前記ゲート絶縁膜１０５の幅（ｂ）は、前記チャネル領域１０９及び前記ボディーコンタクト領域１１０の幅の合計より小さい。
一般的に、半導体層は、基板全面にかけて多結晶シリコン層を形成して、前記多結晶シリコン層上にフォトレジスタパターンを形成した後、前記フォトレジスタパターンをマスクとして前記多結晶シリコン層をエッチングすることによって形成されるようになるが、前記多結晶シリコン層をエッチングする時、前記半導体層のエッジ領域部分はエッチング時に用いられるエッチング溶液やプラズマにより損傷を受けるようになる。
また、前記エッジ領域部分のフォトレジストの残留等により前記半導体層の特性が不均一になったり悪くなったりする。これにより、前記半導体層を含む薄膜トランジスタはしきい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）またはＳ−ファクター（ｆａｃｔｏｒ）等のような特性が変化するようになって、薄膜トランジスタの特性を示すＩ−Ｖ曲線でハンプ（ｈｕｍｐ）等が発生する等の問題を起こすようになる。前記したような問題は、前記損傷されたエッジ領域部分がチャネル領域として利用されるために発生するものであるが、本発明では前記エッジ領域のうちチャネル領域と接する領域に前記ソース／ドレイン領域と反対導電型を有する不純物を注入して前記エッジ領域に電流が流れることをできなくして、チャネル領域として利用しないことで、上記の問題を解決することができる。また本発明では前記領域をゲート電極とコンタクトするためのボディーコンタクト領域として利用することによって、別途のボディーコンタクト領域を延長形成することなく、既存の半導体層領域でもゲート−ボディーコンタクト薄膜トランジスタを形成することができる。
続いて図５Ａ及び図５Ｂを参照すると、前記基板１００全面に層間絶縁膜１１２を形成する。前記層間絶縁膜１１２はシリコン窒化膜、シリコン酸化膜またはこれらの多重層でもある。
続いて、前記層間絶縁膜１１２及び前記ゲート絶縁膜１０５をエッチングして前記半導体層１０４のソース／ドレイン領域１０７、１０８を露出させるコンタクトホール１１３を形成する。続いて、前記コンタクトホール１１３を介して前記ソース／ドレイン領域１０７、１０８と連結するソース／ドレイン電極１１４、１１５を形成する。前記ソース／ドレイン電極１１４、１１５はモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）及びアルミニウム（Ａｌ）のうちから選択されるいずれか一つで形成することができる。
図６Ａないし図８Ｂは本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図６Ａ、図７Ａ及び図８Ａは平面図であり、図６Ｂ、図７Ｂ及び図８Ｂは図６Ａ、図７Ａ及び図８ＡのＢ−Ｂ′線による断面構造を示した断面図である。下記で特別に言及する場合を除いては前記実施形態で言及したことを参照する。
まず、図６Ａ及び図６Ｂに示したように基板６００上にバッファー層６０１を形成する。続いて、前記バッファー層６０１上に多結晶シリコン層６０２を形成する。
続いて図７Ａ及び図７Ｂを参照すると、前記第１実施形態とは違い前記多結晶シリコン層６０２だけを先にパターニングして半導体層６０３を形成する。
続いて前記基板６００全面に絶縁膜を蒸着して、前記絶縁膜が前記半導体層６０３のエッジ領域を露出させるようにパターニングしてゲート絶縁膜６０４を形成する。ここで前記ゲート絶縁膜６０４は前記半導体層６０３のエッジ領域のうち少なくとも前記半導体層６０３のチャネルが形成される領域と連結するエッジ領域６０８が露出するようにしなげればならず、前記チャネル領域に連結されるエッジ領域のうち少なくとも一方向の領域６０８を露出させるようにパターニングする。露出する前記エッジ領域６０８の長さ（ｃ）は前記チャネル領域の長さと同じであるかチャネル領域の長さより大きくすることができる。
続いて前記ゲート絶縁膜６０４により露出した前記半導体層６０３のエッジ領域６０８にＮ型またはＰ型不純物を注入する。続いて前記半導体層６０３のソース／ドレイン領域が形成される領域に前記エッジ領域６０８に注入された不純物と反対導電型を有する不純物を注入して、前記半導体層６０３のソース／ドレイン領域６０５、６０６を形成して、チャネル領域６０７とボディーコンタクト領域６０８を定義する。
続いて図８Ａ及び図８Ｂを参照すると、前記ゲート絶縁膜６０４上にゲート電極物質を蒸着し、パターニングして前記半導体層６０３のチャネル領域６０７及びボディーコンタクト領域６０８と重なるようにゲート電極６０９を形成する。前記ゲート電極６０９が、前記パターニングされたゲート絶縁膜６０４により露出した前記ボディーコンタクト領域６０８と接してゲート−ボディーコンタクト薄膜トランジスタを具現するようになる。
続いて前記基板全面に層間絶縁膜６１０を形成する。続いて前記層間絶縁膜６１０及び前記ゲート絶縁膜６０４をエッチングして前記半導体層６０３のソース／ドレイン領域６０５、６０６を露出させるコンタクトホール６１１を形成する。続いて、前記コンタクトホール６１１を介して前記ソース／ドレイン領域６０５、６０６と連結するソース／ドレイン電極６１２、６１３を形成する。
本発明の実施形態３では不純物が注入された前記半導体層のエッジ領域を利用して前記半導体層内の結晶化誘導金属をゲッタリングする工程を説明する。前記実施形態１及び２で前記半導体層を形成する多結晶シリコン層が、結晶化誘導金属を利用するＭＩＣ法、ＭＩＬＣ法、またはＳＧＳ法（Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）等を利用して結晶化した場合に、前記半導体層内に残存する結晶化誘導金属をゲッタリングするためである。
前記ゲッタリング工程は前記実施形態１及び２で前記エッジ領域に不純物、特にＮ型不純物が注入された後に熱処理工程を行うことによって、前記半導体層、特にチャネルが形成される領域に残存する結晶化誘導金属を前記エッジ領域にゲッタリングすることを言う。
本発明による実施形態では前記エッジ領域が前記チャネル領域と接するように形成されているので、前記エッジ領域を利用して前記ゲッタリング工程を行う場合、前記チャネル領域に存在する結晶化誘導金属が前記エッジ領域に移動するべき距離が短いので、ゲッタリング効率が著しく高くなる。
前記熱処理工程は４５０℃ないし９００℃の温度範囲で３０秒以上１０時間以下の時間の間行なう。熱処理温度を４５０℃未満とする場合には半導体層１０４、６０３に残存する結晶化誘導金属が十分に除去されにくい場合があり、前記熱処理温度を９００℃超過する場合には高温により基板の変形が生じることがある。また、熱処理時間を３０秒未満とする場合には半導体層１０４、６０３に残存する結晶化誘導金属が十分に除去されにくい場合があり、前記熱処理時間が１０時間超過する場合には長時間の熱処理による基板の変形問題と薄膜トランジスタの生産費用及び収率の問題が生じることがある。
図９は本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
図９を参照すると、前記本発明の図５Ｂの実施形態による薄膜トランジスタを含む前記基板１００全面に絶縁膜１１６を形成する。前記絶縁膜１１６は無機膜であるシリコン酸化膜、シリコン窒化膜またはシリコンオンガラスの中から選択されるいずれか一つまたは有機膜であるポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）またはアクリレート（ａｃｒｙｌａｔｅ）のうちから選択されるいずれか一つで形成することができる。また前記無機膜と前記有機膜の積層構造で形成されることもできる。
前記絶縁膜１１６をエッチングして前記ソースまたはドレイン電極１１４、１１５を露出させるビアホール１１７を形成する。前記ビアホール１１７を介して前記ソースまたはドレイン電極１１４、１１５のうちいずれか一つと連結される第１電極１１８を形成する。前記第１電極１１８はアノードまたはカソードで形成することができる。前記第１電極１１８がアノードである場合、前記アノードはＩＴＯ、ＩＺＯまたはＩＴＺＯのうちからいずれか一つで構成された透明導電膜で形成することができ、カソードである場合、前記カソードはＭｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金を用いて形成することができる。
続いて、前記第１電極１１８上に前記第１電極１１８の表面一部を露出させる開口部を有する画素定義膜１１９を形成して、前記露出した第１電極１１８上に発光層を含む有機膜層１２０を形成する。前記有機膜層１２０には正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層及び電子輸送層で構成される群から選択される一つまたは複数の層をさらに含むことができる。続いて、前記有機膜層１２０上に第２電極１２１を形成する。これで本発明の一実施形態による有機電界発光表示装置を完成する。
本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図１Ａ平面図であり、図１Ｂは図１ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図１Ａ平面図であり、図１Ｂは図１ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図２Ａは平面図であり、図２Ｂは図２ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図２Ａは平面図であり、図２Ｂは図２ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図３Ａは平面図であり、図３Ｂは図３ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図３Ａは平面図であり、図３Ｂは図３ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図４Ａは平面図であり、図４Ｂは図４ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図４Ａは平面図であり、図４Ｂは図４ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図５Ａは平面図であり、図５Ｂは図５ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第１実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図５Ａは平面図であり、図５Ｂは図５ＡのＡ−Ａ′線による断面構造を示した断面図である。 本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図６Ａは平面図であり、図６Ｂは図６ＡのＢ−Ｂ′線による断面構造を示した断面図である。 本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図６Ａは平面図であり、図６Ｂは図６ＡのＢ−Ｂ′線による断面構造を示した断面図である。 本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図７Ａは平面図であり、図７Ｂは図７ＡのＢ−Ｂ′線による断面構造を示した断面図である。 本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図７Ａは平面図であり、図７Ｂは図７ＡのＢ−Ｂ′線による断面構造を示した断面図である。 本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図８Ａは平面図であり、図８Ｂは図８ＡのＢ−Ｂ′線による断面構造を示した断面図である。 本発明の第２実施形態による薄膜トランジスタの製造工程の平面図及び断面図である。図８Ａは平面図であり、図８Ｂは図８ＡのＢ−Ｂ′線による断面構造を示した断面図である。 本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
符号の説明
１０４、６０３ 半導体層
１０６ エッジ領域
１１０、６０８ ボディーコンタクト領域
１０９、６０７ チャネル領域
１０７、１０８、６０５、６０６ ソース／ドレイン領域
１０５、６０４ ゲート絶縁膜
１１１、６０９ ゲート電極
１１２、６１０ 層間絶縁膜
１１４、１１５、６１２、６１３ ソース／ドレイン電極
１１８ 第１電極
１２０ 有機膜層
１２１ 第２電極

Claims (15)

  1. 基板と；
    前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；
    前記半導体層における前記チャネル領域の上面を覆い、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；
    前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；
    前記ゲート電極上に位置する層間絶縁膜；及び
    前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を含み、
    前記ボディーコンタクト領域は前記半導体層のエッジ領域内において前記チャネル領域と連結して形成され、かつ前記ゲート絶縁膜により露出した露出面を有し、
    前記ボディーコンタクト領域には前記ソース／ドレイン領域と反対型の不純物であるＮ型不純物を含み、
    前記半導体層は結晶化誘導金属を利用して結晶化した多結晶シリコン層で形成され、
    前記ゲート絶縁膜は前記ボディーコンタクト領域以外の前記半導体層のエッジ領域の一部または全部をさらに露出させ、
    前記ゲート絶縁膜により露出した前記半導体層のエッジ領域は前記ソース／ドレイン領域と反対型の不純物を含み、
    前記露出面は、前記チャネル領域の前記上面に連なる露出端面と、前記露出端面に対して起立する露出側面と、を有し、
    前記ゲート電極は、前記露出端面及び前記露出側面において、前記ボディーコンタクト領域と接していることを特徴とする薄膜トランジスタ。
  2. 前記チャネル領域と対応する領域に形成された前記ゲート絶縁膜の幅は前記チャネル領域の幅及び前記ボディーコンタクト領域の幅の合計より小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記ボディーコンタクト領域の一方向の幅は０より大きく０．１μｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 前記ゲート絶縁膜によって露出されたエッジ領域は前記チャネル領域の長さと同じであるか大きいことを特徴とする請求項１に記載の薄膜トランジスタ。
  5. 請求項１に記載の薄膜トランジスタの製造方法であって、
    基板を提供して、
    前記基板上に位置する半導体層を形成して、
    前記半導体層上に前記半導体層のエッジ領域の一部または全部を露出させるゲート絶縁膜を形成して、
    前記ゲート絶縁膜上に前記ゲート絶縁膜により露出した前記半導体層のエッジ領域と接するようにゲート電極を形成して、
    前記ゲート電極上に層間絶縁膜を形成して、
    前記層間絶縁膜上に前記半導体層のソース／ドレイン領域と電気的に連結されるソース／ドレイン電極を形成することを含むことを特徴とする薄膜トランジスタの製造方法。
  6. 前記ゲート絶縁膜により露出した前記半導体層のエッジ領域は前記半導体層のチャネル領域と連結したエッジ領域を含むことを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
  7. 請求項６において、
    前記ゲート絶縁膜により露出されて、前記半導体層のチャネル領域と連結したエッジ領域の一方向の幅が０より大きく０．１μｍ以下になるように前記ゲート絶縁膜を形成することを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
  8. 前記ゲート絶縁膜をマスクとして、前記ゲート絶縁膜により露出した前記半導体層のエッジ領域に前記半導体層のソース／ドレイン領域と反対型の不純物を注入する工程をさらに含むことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
  9. 前記半導体層及び前記ゲート絶縁膜を形成することは
    多結晶シリコン層を形成して、
    前記多結晶シリコン層上に絶縁膜を蒸着して、
    前記多結晶シリコン層及び前記絶縁膜を一度のパターニング工程で前記半導体層及び前記ゲート絶縁膜を形成することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
  10. 前記多結晶シリコン層及び前記絶縁膜を一度のパターニング工程ですることは
    前記絶縁膜のＣＤバイアスを前記多結晶シリコン層のＣＤバイアスより大きくすることを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記半導体層を結晶化誘導金属を利用して結晶化した多結晶シリコン層に形成して、
    前記ゲート絶縁膜をマスクとして前記ゲート絶縁膜により露出した前記半導体層のエッジ領域にＮ型不純物を注入して、
    前記基板を熱処理して前記半導体層内に残存する前記結晶化誘導金属を前記Ｎ型不純物が注入された領域にゲッタリングすることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
  12. 前記熱処理は４５０℃ないし９００℃の温度で３０秒ないし１０時間の間行うことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
  13. 基板と；
    前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディーコンタクト領域を含む半導体層と；
    前記半導体層における前記チャネル領域の上面を覆い、前記ボディーコンタクト領域を露出させるゲート絶縁膜と；
    前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出した前記ボディーコンタクト領域と接するゲート電極と；
    前記ゲート電極上に位置する層間絶縁膜と；
    前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に連結されるソース／ドレイン電極と；
    前記ソース／ドレイン電極と電気的に連結された第１電極と；
    前記第１電極上に位置し、発光層を含む有機膜層；及び
    前記有機膜層上に位置する第２電極を含み、
    前記ボディーコンタクト領域は前記半導体層のエッジ領域内において前記チャネル領域と連結して形成され、かつ前記ゲート絶縁膜により露出した露出面を有し、
    前記ボディーコンタクト領域には前記ソース／ドレイン領域と反対型の不純物であるＮ型不純物を含み、
    前記半導体層は結晶化誘導金属を利用して結晶化した多結晶シリコン層で形成され、
    前記ゲート絶縁膜は前記ボディーコンタクト領域以外の前記半導体層のエッジ領域の一部または全部をさらに露出させ、
    前記ゲート絶縁膜により露出した前記半導体層のエッジ領域は前記ソース／ドレイン領域と反対型の不純物を含み、
    前記露出面は、前記チャネル領域の前記上面に連なる露出端面と、前記露出端面に対して起立する露出側面と、を有し、
    前記ゲート電極は、前記露出端面及び前記露出側面において、前記ボディーコンタクト領域と接していることを特徴とする有機電界発光表示装置。
  14. 前記チャネル領域と対応する領域に形成された前記ゲート絶縁膜の幅は前記チャネル領域の幅及び前記ボディーコンタクト領域の幅の合計より小さいことを特徴とする請求項１３に記載の有機電界発光表示装置。
  15. 前記ボディーコンタクト領域の一方向の幅は０より大きく０．１μｍ以下であることを特徴とする請求項１３に記載の有機電界発光表示装置。
JP2008312551A 2008-03-27 2008-12-08 薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置 Active JP5301971B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080028324A KR100982310B1 (ko) 2008-03-27 2008-03-27 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR10-2008-0028324 2008-03-27

Publications (2)

Publication Number Publication Date
JP2009239252A JP2009239252A (ja) 2009-10-15
JP5301971B2 true JP5301971B2 (ja) 2013-09-25

Family

ID=40973276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008312551A Active JP5301971B2 (ja) 2008-03-27 2008-12-08 薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置

Country Status (5)

Country Link
US (2) US8101952B2 (ja)
EP (1) EP2107613B1 (ja)
JP (1) JP5301971B2 (ja)
KR (1) KR100982310B1 (ja)
CN (1) CN101546782B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
KR101880721B1 (ko) * 2011-06-21 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 유기 발광 디스플레이 장치의 제조 방법, 및 상기 방법에 의해 제조된 유기 발광 디스플레이 장치
KR102114343B1 (ko) * 2013-11-06 2020-05-22 삼성전자주식회사 센싱 픽셀 및 이를 포함하는 이미지 센서
CN104733537B (zh) * 2013-12-24 2018-05-22 昆山国显光电有限公司 薄膜晶体管和制造方法及其有机发光二极管显示装置
US10453876B2 (en) * 2015-04-20 2019-10-22 Sakai Display Products Corporation Method for manufacturing thin film transistor and display panel
CN105977305A (zh) * 2016-06-17 2016-09-28 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板
CN109216395B (zh) * 2017-07-06 2023-08-04 乐金显示有限公司 发光结构、发光晶体管及其制造方法
CN110993695B (zh) * 2019-11-11 2023-01-24 深圳市华星光电半导体显示技术有限公司 Gsd tft器件及其制作方法

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3465209A (en) * 1966-07-07 1969-09-02 Rca Corp Semiconductor devices and methods of manufacture thereof
JPS62104173A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP3122177B2 (ja) 1991-08-09 2001-01-09 旭硝子株式会社 薄膜トランジスタとその製造方法
JPH06151859A (ja) * 1992-09-15 1994-05-31 Canon Inc 半導体装置
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JPH07176753A (ja) * 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
JP3403807B2 (ja) 1994-06-02 2003-05-06 松下電器産業株式会社 薄膜トランジスタおよび液晶表示装置
JP2738315B2 (ja) * 1994-11-22 1998-04-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH08255907A (ja) 1995-01-18 1996-10-01 Canon Inc 絶縁ゲート型トランジスタ及びその製造方法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP3744980B2 (ja) 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
US5631815A (en) 1995-12-12 1997-05-20 Cross; James D. High voltage power supply
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
US6746905B1 (en) * 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
JPH1012882A (ja) 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JPH10150204A (ja) * 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3545583B2 (ja) 1996-12-26 2004-07-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3942683B2 (ja) * 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) * 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3717634B2 (ja) 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11111992A (ja) 1997-09-30 1999-04-23 Toshiba Corp 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法
JPH11261075A (ja) 1998-03-13 1999-09-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
KR19990075412A (ko) 1998-03-20 1999-10-15 윤종용 박막 트랜지스터 및 그 제조 방법
US6331476B1 (en) 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
TW454260B (en) * 1998-06-30 2001-09-11 Matsushita Electric Ind Co Ltd Thin film transistor and manufacturing method thereof
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP4030193B2 (ja) 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4376331B2 (ja) 1998-08-07 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100482462B1 (ko) 1998-12-23 2005-09-02 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법
US6380007B1 (en) * 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4531177B2 (ja) 1998-12-28 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100303711B1 (ko) 1999-01-28 2001-09-26 장 진 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및
CN1296643A (zh) 1999-03-10 2001-05-23 松下电器产业株式会社 薄膜晶体管、液晶面板和它们的制造方法
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4270719B2 (ja) * 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
JP4437570B2 (ja) * 1999-07-12 2010-03-24 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JP2001102169A (ja) * 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
TWI301907B (en) * 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
JP2001319878A (ja) 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
JP2002093745A (ja) 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
TW546846B (en) 2001-05-30 2003-08-11 Matsushita Electric Ind Co Ltd Thin film transistor and method for manufacturing the same
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
JP2003007719A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100662493B1 (ko) * 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법
US6952023B2 (en) * 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4650656B2 (ja) * 2001-07-19 2011-03-16 ソニー株式会社 薄膜半導体装置の製造方法および表示装置の製造方法
JP2003075870A (ja) 2001-09-06 2003-03-12 Toshiba Corp 平面表示装置およびその製造方法
JP2003100633A (ja) 2001-09-25 2003-04-04 Sharp Corp 半導体装置の製造方法および半導体装置
JP3600229B2 (ja) 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
JP2003188098A (ja) 2001-12-13 2003-07-04 Sharp Corp 半導体装置およびその製造方法
KR100452445B1 (ko) 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US20030155572A1 (en) 2002-02-19 2003-08-21 Min-Koo Han Thin film transistor and method for manufacturing thereof
KR100488958B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
KR100488959B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP2003298059A (ja) 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP4115153B2 (ja) 2002-04-08 2008-07-09 シャープ株式会社 半導体装置の製造方法
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP2004022845A (ja) 2002-06-17 2004-01-22 Sharp Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
KR100469624B1 (ko) 2003-03-18 2005-02-02 네오폴리((주)) 결정질 활성층을 포함하는 박막트랜지스터의 제조 방법 및반도체 장치
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
JP2005057240A (ja) * 2003-07-23 2005-03-03 Seiko Epson Corp 薄膜半導体素子、及び薄膜半導体素子の製造方法
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법
KR100501706B1 (ko) 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
US7202143B1 (en) * 2003-10-23 2007-04-10 The Board Of Trustees Of The University Of Arkansas Low temperature production of large-grain polycrystalline semiconductors
DE10351195B4 (de) 2003-10-30 2013-08-29 Samsung Display Co., Ltd. Substrat zum Tintenstrahldrucken und Verfahren zu dessen Herstellung
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611225B1 (ko) 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
KR100611224B1 (ko) * 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR100623247B1 (ko) 2003-12-22 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100595456B1 (ko) * 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
JP4437404B2 (ja) 2004-01-08 2010-03-24 シャープ株式会社 半導体装置とその製造方法
KR100654022B1 (ko) 2004-05-04 2006-12-04 네오폴리((주)) 금속유도측면결정화법을 이용한 박막 트랜지스터 제조방법
KR200357656Y1 (ko) 2004-05-19 2004-07-31 한국해양연구원 오탁방지장치
JP2006049823A (ja) 2004-06-28 2006-02-16 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
TW200601566A (en) * 2004-06-28 2006-01-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor apparatus and manufacturing method thereof
KR100656495B1 (ko) * 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US20060040438A1 (en) * 2004-08-17 2006-02-23 Jiong-Ping Lu Method for improving the thermal stability of silicide
KR200369779Y1 (ko) 2004-08-18 2004-12-16 서성탁 트랩을 이용한 하수관로의 악취역류차단 및 해충유입 방지장치
KR100611766B1 (ko) 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR200373075Y1 (ko) 2004-10-12 2005-01-15 장한규 빨래판
KR200373076Y1 (ko) 2004-10-12 2005-01-15 황금수 톱밥제조기용 칼날고정장치 및 그 칼날
US7575959B2 (en) 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR200384738Y1 (ko) 2005-03-02 2005-05-17 박현우 주황색의 불꽃을 내는 양초
KR20060099694A (ko) 2005-03-14 2006-09-20 삼성전자주식회사 게터링사이트층을 구비하는 반도체 기판 및 그 형성 방법
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
KR100741976B1 (ko) * 2005-08-25 2007-07-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
JP5386064B2 (ja) 2006-02-17 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5670005B2 (ja) * 2006-03-06 2015-02-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
KR100770268B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
KR101362955B1 (ko) * 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP4481284B2 (ja) 2006-09-20 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100878284B1 (ko) * 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
KR100846985B1 (ko) * 2007-04-06 2008-07-17 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101383409B1 (ko) * 2007-06-08 2014-04-18 엘지디스플레이 주식회사 표시장치
KR100848341B1 (ko) 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Also Published As

Publication number Publication date
KR20090103009A (ko) 2009-10-01
US8436360B2 (en) 2013-05-07
CN101546782B (zh) 2011-01-12
US20090242895A1 (en) 2009-10-01
KR100982310B1 (ko) 2010-09-15
US8101952B2 (en) 2012-01-24
EP2107613A1 (en) 2009-10-07
JP2009239252A (ja) 2009-10-15
CN101546782A (zh) 2009-09-30
US20120088340A1 (en) 2012-04-12
EP2107613B1 (en) 2011-05-18

Similar Documents

Publication Publication Date Title
JP5301971B2 (ja) 薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置
KR100982311B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100882909B1 (ko) 박막트랜지스터, 그의 제조 방법, 이를 포함하는유기전계발광표시장치, 및 그의 제조 방법
TWI580021B (zh) 有機發光二極體顯示器及製造其之方法
JP5498177B2 (ja) 薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置
KR101002666B1 (ko) 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
CN101826555B (zh) 薄膜晶体管、制造方法及有机发光二极管显示装置
WO2013118233A1 (ja) 薄膜半導体装置の製造方法及び薄膜半導体装置
WO2017070868A1 (zh) N型tft的制作方法
KR20100078863A (ko) 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치
KR101094302B1 (ko) 유기전계발광표시장치 및 그의 제조방법
US7821007B2 (en) Thin film transistor and flat panel display device
US20210036163A1 (en) Thin film transistor and production method therefor
US20130015453A1 (en) Display device, thin-film transistor used for display device, and method of manufacturing thin-film transistor
JPWO2013118234A1 (ja) 薄膜半導体装置の製造方法及び薄膜半導体装置
JP5687448B2 (ja) 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法
KR101049806B1 (ko) 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120612

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20121003

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130306

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130620

R150 Certificate of patent or registration of utility model

Ref document number: 5301971

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250