KR101094302B1 - 유기전계발광표시장치 및 그의 제조방법 - Google Patents

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Abstract

유기전계발광표시장치는, 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 제 1 반도체층 및 제 2 반도체층; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층 및 제 2 반도체층에 각각 대응되게 위치하는 게이트 전극; 상기 게이트 전극과 절연되며, 상기 제 1 반도체층 및 제 2 반도체층과 각각 연결되는 소스/드레인 전극; 상기 기판 전면에 걸쳐 위치하는 절연막; 상기 제 1 반도체층의 소스/드레인 전극과 연결되는 제 1 전극; 및 상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하며, 상기 제 1 반도체층의 소스/드레인 영역에 대응하는 버퍼층은 금속촉매를 포함한다.

Description

유기전계발광표시장치 및 그의 제조방법{Organic light emitting display device and the fabricating method of the same}
본 발명은 구동 박막트랜지스터와 스위칭 박막트랜지스터를 포함하는 유기전계발광표시장치 및 그의 제조방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은, 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있다.
고상 결정화법(Solid Phase Crystallization)으로 형성한 다결정 실리콘층은 균일한 크기의 결정을 갖는 실리콘층을 형성할 수 있으나, 결정의 크기가 작다.
그리고 금속촉매를 이용한 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법, 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등은 결정이 큰 다결정 실리콘층을 형성할 수 있다.
그러나, 상기의 고상 결정화법 의해 형성한 다결정 실리콘층은 누설전류(Ioff), 구동전류(Ion) 특성이 모두 낮고, 금속촉매에 의해 결정화한 다결정 실리콘층은 누설전류(Ioff), 구동전류(Ion) 특성이 모두 높은 특성을 가지고 있어, 한가지 방법으로 형성한 박막트랜지스터를 구비한 유기전계발광표시장치에 있어서, 구동 박막트랜지스터나 스위칭 박막트랜지스터 각각의 최적조건을 맞추어 소자를 생산하는 것에 어려움이 있으므로, 이에 대한 개발이 필요하다.
본 발명은 구동 박막트랜지스터 및 스위칭 박막트랜지스터의 각각의 특성에 최적화된 다결정 실리콘층을 구비하는 유기전계발광표시 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 유기전계발광표시장치는, 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판과, 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 제 1 반도체층 및 제 2 반도체층과, 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층 및 제 2 반도체층에 각각 대응되게 위치하는 게이트 전극과, 상기 게이트 전극과 절연되며, 상기 제 1 반도체층 및 제 2 반도체층과 각각 연결되는 소스/드레인 전극과, 상기 기판 전면에 걸쳐 위치하는 절연막과, 상기 제 1 반도체층의 소스/드레인 전극과 연결되는 제 1 전극; 및 상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하며, 상기 제 1 반도체층의 소스/드레인 영역에 대응하는 버퍼층은 금속촉매를 포함한다.
또한, 본 발명의 다른 실시예에 따른 유기전계발광표시장치는, 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판과, 상기 기판의 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역 상에 각각 위치하는 게이트 전극과, 상기 기판 전면에 걸쳐 위치하는 버퍼층과, 상기 버퍼층 상에 위치하는 제 1 반도체층 및 제 2 반도체층과, 상기 제 1 반도체층 및 제 2 반도체층 상에 각각 위치하는 식각 저지층과, 상기 제 1 반도체층 및 제 2 반도체층과 각각 연결되는 소스/드레인 전극; 상기 기판 전면에 걸쳐 위치하는 절연막과, 상기 제 1 반도체층의 소스/드레인 전극과 연결되는 제 1 전극과, 및 상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하며, 상기 제 1 반도체층의 소스/드레인 영역에 대응하는 버퍼층은 금속촉매를 포함한다.
또한, 본 발명의 또 다른 실시예는 상기한 유기전계발광표시장치의 제조방법을 제공한다.
본 발명은 구동 박막트랜지스터는 금속촉매에 의해 결정화한 실리콘층으로 반도체층을 구성하고, 스위칭 박막트랜지스터는 고상결정화법에 의한 열처리에 의해 결정화한 실리콘층으로 반도체층을 구성하게 함으로써, 각각의 박막트랜지스터에 적합한 특성을 갖도록 소자를 형성함으로써, 소자 특성이 향상된 유기전계발광표시장치를 생산할 수 있는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 유기전계발광표시장치에 관한 도면이다.
도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 유기전계발광표시장치에 관한 도면이다.
도 3a 내지 도 3e는 본 발명의 제 3 실시예에 따른 유기전계발광표시장치에 관한 도면이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
(제 1 실시예)
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 유기전계발광표시장치에 관한 도면이다.
먼저, 도 1a를 참조하면, 제1 박막트랜지스터 영역(a)과 제 2 박막트랜지스터 영역(b)를 포함하는 기판(100)을 제공하고, 상기 기판(100)은 유리 또는 플라스틱과 같은 물질로 형성한다. 그 후에, 상기 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 그리고 상기 버퍼층(110)은 500Å ~ 10000 Å 으로 형성하며, 바람직하게는 1000 Å ~ 5000 Å 으로 형성하는데, 그 이유는 이후, 버퍼층을 식각하는 것을 고려하며 버퍼층으로서의 기능을 잘할 수 있도록 형성하기 위해서이다.
그리고 나서, 도 1b를 참조하면, 상기 버퍼층(110) 상부에 금속 촉매를 증착하여 금속 촉매층(115)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(115)은 상기 버퍼층(110) 상에 1011 내지 1015 atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015 atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아지고 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.
그 후에, 상기 기판(100)을 열처리(H)하여 상기 금속촉매층(115)의 금속촉매를 상기 버퍼층(110)으로 확산시킨 후, 상기 금속촉매층(115)를 제거한다.
이 때, 상기 열처리(H) 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매(A)를 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealing) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
그리고 나서, 도 1c를 참조하면, 상기 버퍼층을 제 1박막트랜지스터(a)영역에 위치한 부분을 남겨두고 표면을 에칭하여 식각한다. 이 때, 상기 에칭하는 버퍼층은100 Å ~ 2000 Å 이며. 바람직하게는 100Å ~ 1000 Å 로써, 상기 버퍼층에 확산된 금속촉매가 모여있는 버퍼층의 윗부분을 식각하는 것이며, 상기 제 1 박막트랜지스터 영역(a)의 일부에는 금속촉매가 확산된 부분(110a)이 남아 있게 된다. 상기 식각 후 남아있는 버퍼층의 두께는 금속촉매가 확산된 부분이 있는 곳을 제외하면 400 Å 내지 9900 Å 이며, 버퍼층로서의 기능을 하기에도 적합하다.
그리고 나서, 상기 기판(100) 전면에 걸쳐 비정질 실리콘층(120a)를 형성한다.
그 후에, 상기 비정질 실리콘층(120a)이 형성되어 있는 기판(100) 전체를 열처리 하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한다. 이때, 열처리는 FERTA(Field Enhanced Rapid Thermal Annealing)법 등의 고상결정화법에서 이용하는 열처리 방법을 사용한다.
이 때, 상기 제 1 박막트랜지스터 영역(a)의 버퍼층의 금속촉매영역(110a) 상에 위치하는 비정질 실리콘층(120a)은 상기 금속촉매 영역(110a)의 금속촉매가 비정질 실리콘층과 버퍼층의 접촉계면에서 시드를 형성하고, 열처리에 의해 결정화는 되는 것으로써, 금속촉매에 의해 결정화가 된다.
그리고 제 2 박막트랜지스터 영역(b)의 비정질 실리콘층(120a)은 고상결정화법에 의해 결정화된다.
그 후에, 도 1d를 참조하면, 상기 결정화된 비정질 실리콘층(120a)을 상기 제 1 박막트랜지스터 영역(a)에 위치하는 제 1 반도체층(120) 및 제 2 박막트랜지스터 영역(b)에 위치하는 제 2 반도체층(121)으로 패터닝한다.
이 때, 상기 제 1 반도체층(120)은 하부에 버퍼층의 금속촉매영역(110a)은 상기 제 1 반도체층(120)의 소스/드레인 영역이 될 부분에 대응하도록 포함하고 있으며, 상기 버퍼층의 금속촉매에 의해 상기 제 1 반도체층은 상기 버퍼층의 금속촉매에 의해 결정화된 것이다. 그리고 상기 제 2 반도체층은 고상결정화법에 의해 결정화된 반도체층이며, 이로써, 상기 제 1 반도체층과 제 2 반도체층은 결정성이 다른 다결정 실리콘층으로 이루어져 있는 것을 알 수 있다.
그리고 나서, 도 1e를 참조하면, 상기 기판 전면에 걸쳐, 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
그 후에, 상기 게이트 절연막(130) 상에 위치하며, 상기 제 1 반도체층(120) 및 제 2 반도체층(121)에 각각 대응하는 게이트 전극(140,141)을 형성한다. 이 때, 상기 게이트 전극(140,141)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)으로 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 형성한다.
그 후에, 도 1f를 참조하면, 상기 기판(100) 전면에 걸쳐 층간절연막(150)을 형성하고, 상기 제1 반도체층(120) 및 제 2 반도체층(121)에 각각 대응하는 소스/드레인 전극(160a, 160b, 161a, 161b)을 형성한다. 이 때, 상기 소스/드레인 전극(160a, 160b, 161a, 161b)은 몰리브덴(Mo), 텅스텐(W), 몰리브덴텅스텐(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성할 수 있다.
그리고 나서, 도 1g를 참조하면, 상기 기판(100) 전면에 걸쳐 위치하는 절연막(170)을 형성하고, 상기 제 1 반도체층(120)과 연결되는 소스/드레인 전극(160a,160b)와 전기적으로 연결되는 제 1 전극(180)을 형성한다. 이 때, 상기 절연막(170)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층 등의 무기막이나, 평탄화막으로 통상적으로 사용되는 유기계 물질로서 벤조사이클로부텐(Benzo Cyclo Butene;BCB), 폴리이미드(polyimide;PI), 폴리아마이드(poly amaide;PA), 아크릴 수지 및 페놀수지로 이루어진 군에서 선택되는 1종의 물질 등으로 형성할 수 있다. 그리고 상기 제 1 전극(180)은 ITO, IZO 및 이들의 혼합막과 같은 투명도전막이나, Ag, Al 및 이들의 합금과 같은 반사막으로 형성할 수 있다.
그 후에, 도 1h를 참조하면, 상기 제 1 전극(180) 상에 위치하며, 상기 제 1 전극(180)의 화소를 정의하는 화소정의막(185)를 형성한다.
그리고 나서, 상기 제 1 전극(180)상에 유기발광층을 포함하는 유기막층(190)을 형성하고, 상기 기판(100) 전면에 걸쳐 위치하는 제 2 전극(195)를 형성하여 본 발명의 제 1 실시예에 따른 유기전계발광표시장치를 완성한다.
(제 2 실시예)
제 2a 내지 도 2g는 본 발명의 제 2 실시예에 따른 유기전계발광표시장치에 관한 도면이다.
제 2 실시예는 제 1실시예와 비교하였을 때, 제 1 실시예는 탑 게이트 구조의 박막트랜지스터를 형성하고, 제 2 실시예는 탑 게이트 코플래너 구조의 박막트랜지스터를 구비하는 것만 상이할 뿐, 다른공정은 모두 제 1 실시예와 동일하게 적용한다. 따라서, 동일한 공정은 반복을 피하기 위하여 생략한다.
먼저 도 2a를 참조하면, 제 1 박막트랜지스터 영역(a) 제 2 박막트랜지스터 영역(b)를 구비하는 기판(200)을 제공하고, 상기 기판(200) 상에 버퍼층(210)을 형성한다. 이때, 상기 버퍼층(210)은 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다.
그리고 나서, 상기 버퍼층(210) 상에 금속촉매층(215)를 형성한 후 열처리(H)하여, 상기 금속촉매층(215)의 금속촉매를 버퍼층(210)으로 확산시킨 후, 상기 금속촉매층(215)은 제거한다. 상기 금속촉매층(215)의 금속촉매를 버퍼층(210)으로 확산시키는 방법은 제 1 실시예와 동일하므로 자세한 설명은 생략한다.
그 후에, 도 2c를 참조하면, 제 1 실시예와 동일하게 상기 버퍼층(210)의 일부를 식각하여, 제 1 박막트랜지스터 영역(a)에는 금속촉매영역(110a)이 일부 포함되도록 버퍼층(210)의 일부를 식각하며, 제 2 박막트랜지스터 영역(b)에는 금속촉매가 많이 모여있는 부분의 버퍼층(210)의 표면을 식각하도록 하여 형성한다.
그리고 나서, 상기 버퍼층(210) 전면에 걸쳐 비정질 실리콘층(220a)를 형성한다. 그리고 나서, 상기 기판(200)을 제 1 실시예와 동일한 방법으로 고상결정화법에 사용하는 열처리 방법으로 열처리하여, 상기 비정질 실리콘층(220a)을 결정화한다.
이 때, 상기 제 1 박막트랜지스터 영역(a) 상의 비정질실리콘층(220a)는 하부의 금속촉매영역(210a)의 금속촉매가 비정질 실리콘층과 만나는 곳에서 형성된 시드로부터 결정화가 시작되어 금속촉매에 의한 결정화가 이루어 지며, 제 2 박막트랜지스터 영역(b) 상의 비정질실리콘층(220a)는 고상결정화법에 의해 결정화가 이루어진다.
그 후에, 도 2d를 참조하면, 상기 결정화된 비정질 실리콘층(220a)을 패터닝하여, 상기 제 1 박막트랜지스터 영역(a) 상에 위치하는 제 1 반도체층(220)을 포함하며, 상기 제 2 박막트랜지스터 영역(b) 상에 위치하는 제 2 반도체층(221)을 형성한다. 이때, 상기 금속촉매영역(210a)은 상기 제 1 반도체층(220)의 소스/드레인 영역(220a, 220b)에 대응되게 위치하도록 패터닝한다.
그리고 나서, 상기 제 1 반도체층(220) 및 제 2 반도체층(221) 상에 식각저지층(225)을 형성하고, 상기 기판(200) 전면에 걸쳐 위치하는 콘택층막(230a)를 형성한다. 상기 콘택층막(230a)는 n+ 도핑된 비정질 실리콘층 등으로 형성하며, 이후, 반도체층과 소스/드레인 전극의 전기적인 콘택을 도와주는 역할을 한다.
그 후에, 도 2e를 참조하면, 상기 콘택층막(230a) 상에 위치하며, 상기 제 1 반도체층(220) 및 제 2 반도체층(221)과 전기적으로 연결되는 소스/드레인 전극(240a, 240b, 241a, 241b)를 형성한다. 이 때, 상기 소스/드레인 전극(240a, l240b, 241a, 241b)을 형성하면서, 상기 콘택층막(230a)도 동시 패터닝하여, 소스/드레인 전극(240a, 240b, 241a, 241b)과 각각의 반도체층 사이에 위치하는 콘택층(230)으로 형성한다.
그리고 나서, 도 2f를 참조하면, 상기 기판 전면에 걸쳐 게이트 절연막(243)을 형성하고 난 후, 상기 제 1 반도체층(220) 및 제 2 반도체층(221)에 각각 대응되는 게이트 전극(245,246)을 형성한다.
그 후에 기판(200) 전면에 걸쳐 절연막(250)을 형성하고, 상기 절연막(250) 상에 상기 제 1 반도체층(220) 과 전기적으로 연결되는 소스/드레인 전극(240a,240b)와 연결되는 제 1 전극(260)을 형성한다.
이때, 상기 게이트 절연막(243), 절연막(250) 및 제 1 전극(260)은 상기 제 1 실시예에 기재한 바와 동일하게 형성한다.
그리고 나서, 도 2h를 참조하면, 상기 제 1 전극(260) 상에 화소를 정의 하는 화소정의막(270)을 형성하고, 상기 제 1 전극(260)상에 위치하는 유기발광층을 포함하는 유기막층(280)을 형성한다.
그 후에, 기판(200) 전면에 걸쳐 제 2 전극(290)을 형성하여, 본원발명에 따른 유기전계발광표시장치를 완성한다.
(제 3 실시예)
도 3e 내지 도 3e는 본원발명의 제 3 실시예에 따른 유기전계발광표시장치에 관한 도면이다.
제 3 실시예는 제 1 실시예와 비교하였을 때, 제 1 실시예는 탑 게이트 구조의 박막트랜지스터를 형성하는 것을 포함하며, 제 3 실시예는 바텀 게이트 구조의 박막트랜지스터를 형성하는 것을 포함하는 것만 상이할 뿐, 그 외의 공정은 제 1 실시예에 기재한 바와 동일하게 적용하므로, 동일한 설명은 반복을 피하기 위하여 생략한다.
먼저, 도 3e를 참조하면, 제 1 박막트랜지스터 영역(a) 및 제 2 박막트랜지스터 영역(b)을 포함하는 기판(300)을 제공하고, 상기 기판(300)의 제 1 박막트랜지스터 영역(a) 및 제 2 박막트랜지스터 영역(b) 상에 각각 대응하는 게이트 전극(310,311)을 형성한다.
그리고 나서, 상기 기판(300) 상기 제 1 실시예와 동일한 방법으로 금속촉매가 확산된 부분인 금속촉매영역(320a)를 포함하는 게이트 절연막(320)을 형성한다. 상기 게이트 절연막(320)은 게이트 절연막(320) 상에 금속촉매층(미도시)을 형성한 후, 금속촉매를 게이트 절연막 상에 확산시킨 후, 금속촉매영역(320a)을 남겨두고 나머지는 표면을 식각하여 형성한다. 상기 금속촉매영역(320a)는 제 1 박막트랜지스터 영역(a)에 위치한다.
그리고 나서, 도 3b 를 참조하면, 상기 기판(300) 전면에 걸쳐, 비정질 실리콘층(330a)를 형성하며, 상기 기판(300)을 고상결정화법에 사용하는 열처리방법으로 열처리 한다. 이때, 제 1 박막트랜지스터 영역(A)에 위치하는 하부에 금속촉매영역(320a)를 포함하는 비정질 실리콘층(330a)은 상기 금속촉매영역(320a)의 금속촉매가 상기 비정질 실리콘층(330a)과 만나 시드가 되어 결정을 성장시켜 금속촉매에 의한 결정화가 이루어지며, 제 2 박막트랜지스터 영역(b) 상의 비정질 실리콘층(330a)는 고상결정화법에 의해 결정화하여 다결정 실리콘층을 형성한다.
그 후에, 도 3c를 참조하면, 상기 결정화된 다결정 실리콘층(330b) 상에 상기 제 1 박막트랜지스터 영역(a) 및 제 2 박막트랜지스터 영역(b)의 게이트 전극에 각각 대응되는 식각저지층(340,341)을 형성한다.
그리고 나서, 상기 기판(300) 전면에 걸쳐 콘택층(350) 및 소스/드레인 전극용 금속막(360a)를 순차적으로 적층한다.
그 후에, 도 3d를 참조하면, 상기 콘택층(350) 및 상기 소스/드레인 전극용 금속막(360a)를 동시에 패터닝하여, 상기 식각저지층의 일부를 노출시키는 콘택층(350) 및 소스/드레인 전극(360a, 360b, 361a, 361b)를 형성한다.
그 후에, 상기 기판(300) 전면에 걸쳐 절연막(370)을 형성하고, 상기 제 1 반도체층(330)과 전기적으로 연결되는 소스/드레인 전극(360a, 360b)와 연결되는 제 1 전극(370)을 형성한다.
이때, 상기 게이트 전극(310,311), 소스/드레인 전극(240a, 240b, 241a, 241b) 및 제 1 전극(370)은 상기 제 1 실시예에 기재된 물질과 동일하게 적용하여 형성하도록 한다.
그리고 나서, 상기 제 1 전극(370) 상에 화소를 정의하는 화소정의막(375)를 형성하고, 상기 제 1 전극(370) 상에 위치하는 유기발광층을 포함하는 유기막층(380)을 형성한다.
그 후에, 상기 기판(300) 전면에 걸쳐 제 2 전극(380)을 형성하여, 본 발명의 제 3 실시예에 따른 유기전계발광표시장치를 완성한다.
상기에 기재한 제 1 실시예, 제 2 실시예 및 제 3 실시예에 기재된 제 1 박막트랜지스터 영역은 구동 박막트랜지스터 영역으로써, 세개의 실시예에 기재된 제 1 반도체층은 모두 금속촉매에 의해 결정화된 다결정 실리콘층으로 형성되어, 구동능력을 필요로 하는 구동 박막트랜지스터 영역을 구성하기에 적합하다. 또한, 제 2 박막트랜지스터 영역은 스위칭 박막트랜지스터 영역으로써, 고상결정화법에 의해 결정화된 제 2 반도체층을 구비함으로써, 그 기능에 적합하도록 형성하였다.
100: 기판 110: 버퍼층 115: 금속 촉매층
120a: 비정질 실리콘층 120: 제1반도체층 121: 제2반도체층
130: 게이트 절연막 140,141: 게이트 전극 170: 절연막
180: 제1전극

Claims (35)

  1. 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 제 1 반도체층 및 제 2 반도체층;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층 및 제 2 반도체층에 각각 대응되게 위치하는 게이트 전극;
    상기 게이트 전극과 절연되며, 상기 제 1 반도체층 및 제 2 반도체층과 각각 연결되는 소스/드레인 전극;
    상기 기판 전면에 걸쳐 위치하는 절연막;
    상기 제 1 반도체층의 소스/드레인 전극과 연결되는 제 1 전극; 및
    상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하며, 상기 제 1 반도체층의 소스/드레인 영역에 대응하는 버퍼층은 금속촉매를 포함하는 유기전계발광표시장치.
  2. 제 1항에 있어서,
    상기 제 1 반도체층은 구동 박막트랜지스터의 반도체층인 유기전계발광표시장치.
  3. 제 1항에 있어서,
    상기 제 1 반도체층은 금속촉매에 의해 결정화된 다결정 실리콘층으로 이루어진 유기전계발광표시장치.
  4. 제 1항에 있어서,
    상기 제 2 반도체층은 고상결정화법에 의해 결정화된 다결정 실리콘층으로 이루어진 유기전계발광표시장치.
  5. 제 1항에 있어서,
    상기 금속촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 포함하는 유기전계발광표시장치.
  6. 제 1항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층과 버퍼층 사이에 실리콘 산화막, 실리콘 질화막 또는 이들의 2중층 중 어느 하나를 더 포함하는 유기전계발광표시장치.
  7. 제 1항에 있어서,
    상기 버퍼층의 두께는 400 Å 내지 9900 Å 인 유기전계발광표시장치.
  8. 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판을 제공하고,
    상기 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 제 1 반도체층 및 제 2 반도체층을 형성하고,
    상기 제 1 반도체층 및 제 2 반도체층 상에 식각저지층을 형성하고,
    상기 제 1 반도체층 및 제 2 반도체층과 전기적으로 연결되는 소스/드레인 전극을 각각 형성하고,
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 위치하며, 상기 반도체층에 대응되는 게이트 전극을 형성하고,
    상기 기판 전면에 걸쳐 절연막을 형성하고,
    상기 제 1 반도체층과 전기적으로 연결되는 소스/드레인 전극과 연결되는 제 1 전극을 형성하고,
    상기 제 1 전극 상에 위치하며, 유기발광층을 포함하는 유기막층 및 제 2 전극을 형성하는 것을 포함하며, 상기 제 1반도체층의 하부에 위치하는 버퍼층에는 금속촉매를 포함하는 유기전계발광표시장치의 제조방법.
  9. 제 8항에 있어서,
    상기 버퍼층에 금속촉매를 포함하도록 형성하는 것은
    상기 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 금속촉매층을 형성하고,
    상기 기판을 열처리하여, 상기 금속촉매층의 금속촉매를 상기 버퍼층으로 확산시키고,
    상기 금속촉매층을 제거하여 형성하는 유기전계발광표시장치의 제조방법.
  10. 제8항에 있어서,
    상기 버퍼층의 금속촉매를 포함하는 금속촉매영역은 상기 제 1 반도체층에 대응되는 부분인 유기전계발광표시장치의 제조방법.
  11. 제 8항에 있어서,
    상기 제 1 반도체층을 금속촉매에 의해 결정화된 다결정 실리콘층을 패터닝하여 형성하는 유기전계발광표시장치의 제조방법.
  12. 제 8항에 있어서,
    상기 제 2 반도체층을 고상결정화법에 의해 결정화된 다결정 실리콘층을 패터닝하여 형성하는 유기전계발광표시장치의 제조방법.
  13. 제 10항에 있어서,
    상기 버퍼층에 금속촉매 확산 후, 상기 기판의 제 1 박막트랜지스터 영역의 금속촉매영역만을 제외하고 상기 버퍼층의 표면을 식각하는 단계를 더 포함하는 유기전계발광표시장치의 제조방법.
  14. 제 13항에 있어서,
    상기 표면을 100 Å ~ 2000Å 으로 식각하는 하는 유기전계발광표시장치의 제조방법.
  15. 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 제 1 반도체층 및 제 2 반도체층;
    상기 제 1 반도체층 및 제 2 반도체층 상에 위치하는 식각저지층;
    상기 제 1 반도체층 및 제 2 반도체층과 각각 연결되는 소스/드레인 전극;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층 및 제 2 반도체층에 각각 대응되게 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 절연막;
    상기 제 1 반도체층의 소스/드레인 전극과 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하며, 상기 제 1 반도체층의 소스/드레인 영역에 대응하는 버퍼층은 금속촉매를 포함하는 하는 유기전계발광표시장치.
  16. 제 15항에 있어서,
    상기 제 1 반도체층은 구동 박막트랜지스터의 반도체층인 유기전계발광표시장치.
  17. 제 15항에 있어서,
    상기 제 1 반도체층은 금속촉매에 의해 결정화된 다결정 실리콘층으로 이루어진 유기전계발광표시장치.
  18. 제 15항에 있어서,
    상기 제 2 반도체층은 고상결정화법에 의해 결정화된 다결정 실리콘층으로 이루어진 유기전계발광표시장치.
  19. 제 15항에 있어서,
    상기 금속촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 포함하는 유기전계발광표시장치.
  20. 제 15항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층과 버퍼층 사이에 실리콘 산화막, 실리콘 질화막 또는 이들의 2중층 중 어느 하나를 더 포함하는 유기전계발광표시장치.
  21. 제 15항에 있어서,
    상기 버퍼층의 두께는 400Å 내지 9900 Å 인 것을 특징으로 하는 유기전계발광표시장치.
  22. 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판;
    상기 기판의 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역 상에 각각 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 제 1 반도체층 및 제 2 반도체층;
    상기 제 1 반도체층 및 제 2 반도체층 상에 각각 위치하는 식각 저지층;
    상기 제 1 반도체층 및 제 2 반도체층과 각각 연결되는 소스/드레인 전극;
    상기 기판 전면에 걸쳐 위치하는 절연막;
    상기 제 1 반도체층의 소스/드레인 전극과 연결되는 제 1 전극; 및
    상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하며, 상기 제 1 반도체층의 소스/드레인 영역에 대응하는 게이트 절연막은 금속촉매를 포함하는 유기전계발광표시장치.
  23. 제 22항에 있어서,
    상기 제 1 반도체층은 구동 박막트랜지스터의 반도체층인 유기전계발광표시장치.
  24. 제 22항에 있어서,
    상기 제 1 반도체층은 금속촉매에 의해 결정화된 다결정 실리콘층으로 이루어진 유기전계발광표시장치.
  25. 제 22항에 있어서,
    상기 제 2 반도체층은 고상결정화법에 의해 결정화된 다결정 실리콘층으로 이루어진 유기전계발광표시장치.
  26. 제 22항에 있어서,
    상기 금속촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 포함하는 유기전계발광표시장치.
  27. 제 22항에 있어서,
    상기 제 1 반도체층은 금속촉매를 포함하는 유기전계발광표시장치.
  28. 제 22항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층과 버퍼층 사이에 실리콘 산화막, 실리콘 질화막 또는 이들의 2중층 중 어느 하나를 더 포함하는 유기전계발광표시장치.
  29. 제 22항에 있어서,
    상기 버퍼층의 두께는 400 Å 내지 9900 Å 인 유기전계발광표시장치.
  30. 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역을 구비하는 기판을 제공하고,
    상기 기판 상의 제 1 박막트랜지스터 영역 및 제 2 박막트랜지스터 영역 상에 각각 위치하는 게이트 전극을 형성하고,
    상기 기판 전면에 걸쳐 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 제 1 반도체층 및 제 2 반도체층을 형성하고,
    상기 제 1 반도체층 및 제 2 반도체층 상에 식각저지층을 형성하고,
    상기 제 1 반도체층 및 제 2 반도체층과 전기적으로 연결되는 소스/드레인 전극을 각각 형성하고,
    상기 기판 전면에 걸쳐 절연막을 형성하고,
    상기 제 1 반도체층과 전기적으로 연결되는 소스/드레인 전극과 연결되는 제 1 전극을 형성하고,
    상기 제 1 전극 상에 위치하며, 유기발광층을 포함하는 유기막층 및 제 2 전극을 형성하는 것을 포함하며, 상기 제 1반도체층의 하부에 위치하는 게이트 절연막에는 금속촉매를 포함하도록 형성하는 유기전계발광표시장치의 제조방법.
  31. 제 30항에 있어서,
    상기 게이트 절연막에 금속촉매를 포함하도록 형성하는 것은
    상기 기판 상에 버퍼층을 형성하고,
    상기 게이트 절연막 상에 금속촉매층을 형성하고,
    상기 기판을 열처리하여, 상기 금속촉매층의 금속촉매를 상기 게이트 절연막으로 확산시키고,
    상기 금속촉매층은 제거하여 형성하는 유기전계발광표시장치의 제조방법.
  32. 제30항에 있어서,
    상기 게이트 절연막의 금속촉매를 포함하는 금속촉매영역은 상기 제 1 반도체층에 대응되는 부분인 유기전계발광표시장치의 제조방법.
  33. 제 30항에 있어서,
    상기 제 1 반도체층은 금속촉매에 의해 결정화된 다결정 실리콘층을 패터닝하여 형성하는 유기전계발광표시장치의 제조방법.
  34. 제 30항에 있어서,
    상기 제 2 반도체층을 고상결정화법에 의해 결정화된 다결정 실리콘층을 패터닝하여 형성하는 유기전계발광표시장치의 제조방법.
  35. 제 32항에 있어서,
    상기 게이트 절연막에 금속촉매 확산 후, 상기 기판의 제 1 박막트랜지스터 영역의 금속촉매영역만을 제외하고 상기 게이트 절연막의 표면을 식각하는 단계를 더 포함하는 유기전계발광표시장치의 제조방법.
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