WO2013118233A1 - 薄膜半導体装置の製造方法及び薄膜半導体装置 - Google Patents
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Abstract
Description
従来のチャネル保護型の薄膜半導体装置では、チャネル保護層に正の固定電荷が存在する。塗布で形成されたチャネル保護層においては、CVDにより形成されたチャネル保護層と比較して、特に正の固定電荷が多い。このため、この固定電荷によってチャネル層(結晶シリコン薄膜)にバックチャネルが形成される。
(薄膜半導体装置の構成)
まず、本発明の実施の形態に係る薄膜半導体装置100の構成について、図1を用いて説明する。図1は、本発明の実施の形態に係る薄膜半導体装置100の構成を示す概略図である。同図における(a)は上面図、(b)は(a)のA-A’線における断面図である。
次に、本発明の実施の形態に係る薄膜半導体装置100の製造方法について、図2~図10を用いて説明する。図2~図10は、本発明の実施の形態に係る薄膜半導体装置の製造方法の一工程を示す概略図である。各図における(a)は上面図、(b)は(a)のA-A’線における断面図である。
次に、本発明の一態様に係る実施の形態1の変形例について説明する。本変形例に係る薄膜半導体装置が、実施の形態1に係る薄膜半導体装置と異なる点は、薄膜半導体装置が半導体層の上に真性半導体層を備えていない点である。例えば、薄膜半導体装置のチャネル保護層が無機材料により形成されている場合には、バックチャネルの影響が少ないため、アモルファスシリコン膜の形成を省略することができる。
次に、本発明の一態様に係る実施の形態2について説明する。本実施の形態に係る薄膜半導体装置が実施の形態1に係る薄膜半導体装置と異なる点は、実施の形態1に係る薄膜半導体装置の真性半導体層が複数の真性半導体膜で構成されている点である。本実施の形態では、真性半導体層が第1の真性半導体膜及び第2の真性半導体膜で構成されている薄膜半導体装置を例として説明する。
21 アクティブマトリクス基板
22 画素
23 画素回路
24 陽極
25 有機EL層
26 陰極
27 ソース線
28 ゲート線
31 駆動トランジスタ
32 スイッチングトランジスタ
33 有機EL素子
34 コンデンサ
35 電源線
100、150、200 薄膜半導体装置
100a、100b、150a、150b、200a、200b 薄膜トランジスタ部
110 基板
111a、111b ゲート電極
112 ゲート絶縁膜
113 結晶シリコン薄膜
113a、113b 半導体膜
114 アモルファスシリコン膜
114a、114b 真性半導体層
115 チャネル保護層形成用膜
115a、115b チャネル保護層
116、117 コンタクト層用膜
116a、116b、117a、117b、117c コンタクト層
120a、120c ソース電極
120b、120d ドレイン電極
213a、213b 半導体層
214 第1のアモルファスシリコン膜
214a、214b 第1の真性半導体膜
215 第2のアモルファスシリコン膜
215a、215b 第2の真性半導体膜
Claims (19)
- 2つの薄膜トランジスタ部を有する薄膜半導体装置の製造方法であって、
基板を準備する工程と、
前記基板上に2つのゲート電極を形成する工程と、
前記基板及び前記2つのゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記2つのゲート電極のそれぞれと前記ゲート絶縁膜を介して対向する領域をチャネル領域とする半導体層を形成する工程と、
それぞれの前記チャネル領域の上方に、塗布法により形成されるチャネル保護層を互いに離間して形成する工程と、
前記チャネル保護層をマスクとして前記半導体層をエッチングする工程と、
一方の前記チャネル保護層上、及び前記一方のチャネル保護層の下方に位置する前記半導体層の側面の一部に、第1導電型を有する第1のコンタクト層を形成する工程と、
他方の前記チャネル保護層上、及び前記他方のチャネル保護層の下方に位置する前記半導体層の側面の一部に、前記第1導電型と異なる第2導電型を有する第2のコンタクト層を形成する工程と、
前記第1のコンタクト層及び前記第2のコンタクト層上の一部にそれぞれソース電極を形成するとともに、前記ソース電極と対向するように前記第1のコンタクト層及び前記第2のコンタクト層上の他の一部にそれぞれドレイン電極を形成する工程と、を含む、
薄膜半導体装置の製造方法。 - 前記第1のコンタクト層及び前記第2のコンタクト層の平均結晶粒径は、前記チャネル領域の平均結晶粒径よりも小さい、
請求項1に記載の薄膜半導体装置の製造方法。 - 前記半導体層は、半導体膜と、非結晶質の真性半導体層とを備え、
前記半導体層を形成する工程において、
少なくとも前記半導体膜のチャネル領域上に、前記真性半導体層を形成する工程を含み、
前記半導体膜及び前記真性半導体層のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
前記真性半導体層を形成する工程において、ECP<EC1を満たすように前記真性半導体層を形成する、
請求項1に記載の薄膜半導体装置の製造方法。 - 前記真性半導体層を形成する工程において、前記真性半導体層として、前記半導体膜上に第1の真性半導体膜と、前記第1の真性半導体膜上に第2の真性半導体膜とを形成し、
前記第1の真性半導体膜及び前記第2の真性半導体膜は、アモルファスシリコン膜によって形成される、
請求項3に記載の薄膜半導体装置の製造方法。 - 前記真性半導体層を形成する工程において、前記第1の真性半導体膜と前記第2の真性半導体膜とを同一の真空装置内で連続して形成するとともに、前記第1の真性半導体膜の結晶化率が前記第2の真性半導体膜の結晶化率よりも大きくなるように、前記第1の真性半導体膜と前記第2の真性半導体膜とを形成する、
請求項4に記載の薄膜半導体装置の製造方法。 - 前記第2のコンタクト層を形成する工程において、
前記他方のチャネル保護層上と、前記他方のチャネル保護層の下方に位置する前記半導体層の側面の一部と、前記第1のコンタクト層の上方とに、前記第2のコンタクト層を形成する工程と、
前記第1のコンタクト層の上方に形成された前記第2のコンタクト層を除去する工程と、
を有する、
請求項1に記載の薄膜半導体装置の製造方法。 - 前記第1のコンタクト層を形成する工程において、前記第1のコンタクト層の膜厚を、前記第2のコンタクト層の膜厚よりも厚く形成する、
請求項6に記載の薄膜半導体装置の製造方法。 - 前記半導体層のチャネル方向の長さと前記チャネル保護層のチャネル方向の長さが等しい、
請求項1に記載の薄膜半導体装置の製造方法。 - 2つの薄膜トランジスタ部を有する薄膜半導体装置であって、
前記2つの薄膜トランジスタ部のそれぞれは、
ゲート電極と、
前記ゲート電極上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を介して前記ゲート電極と対向する領域をチャネル領域とする半導体層と、
前記チャネル領域上に位置するチャネル保護層と、
前記チャネル領域の側面の一部に接して形成されたコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記コンタクト層上に前記ソース電極と対向して形成されたドレイン電極とを備え、
前記2つの薄膜トランジスタ部の一方の前記コンタクト層と前記2つのトランジスタ部の他方の前記コンタクト層とは、互いに異なる導電型を有する、
薄膜半導体装置。 - 前記コンタクト層の平均結晶粒径は、前記チャネル領域の平均結晶粒径よりも小さい、
請求項9に記載の薄膜半導体装置。 - 前記2つの薄膜トランジスタ部のそれぞれは、前記半導体層の上方にチャネル保護層を有し、
前記チャネル保護層のチャネル方向の長さと、前記半導体層の前記チャネル方向の長さとは、同じ長さである、
請求項9に記載の薄膜半導体装置。 - 前記半導体層は、
半導体膜と、
前記半導体膜と前記チャネル保護層との間に形成された非結晶質の真性半導体層とで構成される、
請求項11に記載の薄膜半導体装置。 - 前記半導体膜は、結晶質シリコンで構成され、
前記真性半導体層は、アモルファスシリコンで構成されている、
請求項12に記載の薄膜半導体装置。 - 前記半導体膜及び前記真性半導体層のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
ECP<EC1である、
請求項13に記載の薄膜半導体装置。 - 前記真性半導体層は、前記半導体膜上に形成された第1の真性半導体膜と、前記第1の真性半導体膜上に形成された第2の真性半導体膜とで構成され、
前記第1の真性半導体膜と前記第2の真性半導体膜とは、電子親和力が異なる、
請求項12~14のいずれか1項に記載の薄膜半導体装置。 - 前記第1の真性半導体膜と前記第2の真性半導体膜とは、シリコンを主成分とし、バンドギャップがそれぞれ異なる、
請求項15に記載の薄膜半導体装置。 - 前記第1の真性半導体膜及び前記第2の真性半導体膜は、それぞれアモルファスシリコン膜である、
請求項15または16に記載の薄膜半導体装置。 - 前記第1の真性半導体膜の結晶化率は、前記第2の真性半導体膜の結晶化率よりも大きい、
請求項15~17のいずれか1項に記載の薄膜半導体装置。 - 前記半導体膜のコンダクションバンドの下端のエネルギー準位ECPと前記第1の真性半導体膜のコンダクションバンドの下端のエネルギー準位EC1とは、前記半導体膜と前記第1の真性半導体膜との接合部分でスパイクが発生しないように調整されている、
請求項15に記載の薄膜半導体装置。
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