WO2013061381A1 - 薄膜半導体装置及び薄膜半導体装置の製造方法 - Google Patents

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有宣 鐘ヶ江
孝啓 川島
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パナソニック株式会社
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a thin film semiconductor device, and more particularly to a thin film semiconductor device used in a pixel circuit of a display device.
  • Organic EL displays are current-driven display devices, unlike voltage-driven liquid crystal displays. For this reason, development of a thin film transistor (TFT: Thin Film Transistor) having excellent characteristics as a drive circuit for an active matrix display device has been urgently required.
  • the thin film transistor is used as a switching element for selecting a pixel, a driving transistor for driving the pixel, or the like.
  • a pixel circuit 900 illustrated in FIG. 11 includes a substrate 910 and a semiconductor element portion and a capacitor portion formed over the substrate 910.
  • the semiconductor element portion includes a gate electrode 921, a gate insulating film 930, a crystalline silicon layer 941, an amorphous silicon layer 951, a channel protective layer 960, a pair of contact layers 971 and 972, a source electrode 981, and a drain electrode.
  • 982 is a bottom-gate thin film transistor formed by stacking 982 on a substrate 910.
  • the capacitor includes a first capacitor electrode 922, a gate insulating film 930 functioning as a dielectric layer, a first silicon layer 942, a second silicon layer 952, a third silicon layer 973, a second capacitor electrode 983, Are stacked on a substrate 910.
  • the above-described semiconductor element portion is a channel protection type (etching stopper type) thin film transistor having a channel protection layer 960 in order to protect the crystalline silicon layer 941 functioning as a channel layer from etching treatment.
  • the channel protection type thin film transistor can prevent damage to the channel layer due to the etching process, and suppress increase in characteristic variation in the substrate 910. Can do. Further, the channel protection type thin film transistor can make the channel layer thinner. As a result, the parasitic resistance component can be reduced and the on-characteristics can be improved, which is advantageous for high definition.
  • the channel protective layer 960 is selectively formed at a position overlapping with the channel region of the crystalline silicon layer 941, for example, by patterning an organic material.
  • the gate electrode 921 is used as a mask and exposure is performed from the back surface side (the lower side in FIG. 11)
  • the first capacitor electrode 922 serves as a mask and the organic material remains in the capacitor portion. Therefore, in order to pattern the channel protective layer 960, it is necessary to expose from the upper surface side (the upper side in FIG. 11). Then, as shown in FIG.
  • the crystalline silicon layer 941, the amorphous silicon layer 951, and the contact layers 971 and 972 are formed by etching using the source electrode 981 and the drain electrode 982 as a mask.
  • the second capacitor electrode 983 formed of the same material as the source electrode 981 and the drain electrode 982 is used as a mask, and the first to third silicon layers 942, 952, and 973 remain in the capacitor portion.
  • the capacitor portion becomes a MIS (Metal-Insulator-Semiconductor), which causes a problem that the capacitance value changes depending on the voltage.
  • the present invention has been made in view of the above problems, and provides a thin film semiconductor device including a semiconductor element portion with a small parasitic capacitance and a MIM (Metal-Insulator-Metal) type capacitor portion. For the purpose.
  • MIM Metal-Insulator-Metal
  • a thin film semiconductor device includes a substrate, and a semiconductor element portion and a capacitor portion which are formed on the substrate so as to be separated from each other.
  • the semiconductor element portion includes a light-shielding gate electrode formed on the substrate, a first insulating layer formed on the gate electrode, a channel layer formed on the first insulating layer, and the channel A second insulating layer formed on the layer; and a source electrode and a drain electrode formed on the second insulating layer.
  • the capacitor section includes a first capacitor electrode formed on the substrate with a transparent conductive material, a dielectric layer formed on the first capacitor electrode with the same material as the first insulating layer, And a second capacitor electrode formed on the dielectric layer with the same conductive material as at least one of the source electrode and the drain electrode. Then, the gate electrode, the channel layer, and the second insulating layer are stacked so that the outline contours coincide when viewed from above.
  • a thin film semiconductor device including a semiconductor element portion having a small parasitic capacitance and an MIM type capacitor portion.
  • FIG. 1 is a view showing a thin film semiconductor array substrate.
  • FIG. 2 is a perspective view of the organic EL display according to the embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of the pixel circuit.
  • FIG. 4 is a plan view showing the configuration of the thin film semiconductor device according to the embodiment.
  • FIG. 5 is a cross-sectional view taken along line A in FIG.
  • FIG. 6A is a diagram showing the positional relationship of each component in the gate wiring layer.
  • FIG. 6B is a diagram showing a positional relationship between the second gate electrode and the crystalline silicon layer.
  • FIG. 6C is a diagram illustrating a positional relationship among the second gate electrode, the crystalline silicon layer, and the amorphous silicon layer.
  • FIG. 1 is a view showing a thin film semiconductor array substrate.
  • FIG. 2 is a perspective view of the organic EL display according to the embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of the pixel circuit.
  • FIG. 6D is a diagram illustrating a positional relationship among the second gate electrode, the crystalline silicon layer, the amorphous silicon layer, and the channel protective layer.
  • FIG. 7A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 7B is a cross-sectional view schematically showing a gate electrode / first capacitor electrode formation step in the method of manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 7C is a cross-sectional view schematically showing a state in which the gate electrode and the first capacitor electrode are formed in the method for manufacturing the thin film semiconductor device according to the embodiment.
  • FIG. 7A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 7B is a cross-sectional view schematically showing a gate electrode / first capacitor electrode formation step in the method of manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 7D is a cross-sectional view schematically showing a gate insulating film forming step in the method for manufacturing the thin film semiconductor device according to the embodiment.
  • FIG. 7E is a cross-sectional view schematically showing a crystalline silicon thin film forming step in the method for manufacturing the thin film semiconductor device according to the embodiment.
  • FIG. 7F is a cross-sectional view schematically showing an amorphous silicon thin film forming step in the method for manufacturing the thin film semiconductor device according to the embodiment.
  • FIG. 7G is a cross-sectional view schematically showing an insulating film forming step in the method for manufacturing the thin film semiconductor device according to the embodiment.
  • FIG. 7H is a cross-sectional view schematically showing a channel protective layer forming step in the method for manufacturing the thin film semiconductor device according to the embodiment.
  • FIG. 7I is a cross-sectional view schematically showing a crystalline silicon layer / amorphous silicon layer forming step in the method of manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 7J is a cross-sectional view schematically showing a contact layer thin film forming step in the method of manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 7K is a cross-sectional view schematically showing a source electrode / drain electrode formation step in the method of manufacturing a thin film semiconductor device according to the embodiment.
  • FIG. 8 is a cross-sectional view illustrating a configuration of a thin film semiconductor device according to the first modification.
  • FIG. 9 is a plan view showing a configuration of a thin film semiconductor device according to the second modification.
  • FIG. 10 is a diagram illustrating the positional relationship of each component in the gate wiring layer of the thin film semiconductor device according to the first modification.
  • FIG. 11 is a cross-sectional view showing a configuration of a conventional pixel circuit.
  • a thin film semiconductor device includes a substrate, and a semiconductor element portion and a capacitor portion which are formed on the substrate so as to be separated from each other.
  • the semiconductor element portion includes a light-shielding gate electrode formed on the substrate, a first insulating layer formed on the gate electrode, a channel layer formed on the first insulating layer, and the channel A second insulating layer formed on the layer; and a source electrode and a drain electrode formed on the second insulating layer.
  • the capacitor section includes a first capacitor electrode formed on the substrate with a transparent conductive material, a dielectric layer formed on the first capacitor electrode with the same material as the first insulating layer, And a second capacitor electrode formed on the dielectric layer with the same conductive material as at least one of the source electrode and the drain electrode. Then, the gate electrode, the channel layer, and the second insulating layer are stacked so that the outline contours coincide when viewed from above.
  • the outer contour lines of the gate electrode and the channel protective layer match when viewed from above.
  • the gate electrode, the source electrode, and the drain electrode do not overlap in the left and right regions of the channel protective layer, the parasitic capacitance in this region can be reduced.
  • the semiconductor layer interposed between the first capacitor electrode and the second capacitor electrode is not interposed, an MIM type capacitor can be formed.
  • the gate electrode may include a first gate electrode formed of the transparent conductive material and a second gate electrode formed of the light-shielding conductive material on the first gate electrode.
  • the semiconductor element portion includes a contact layer interposed between the second insulating layer and the source electrode and between the second insulating layer and the drain electrode and in contact with a side surface of the channel layer. May be.
  • the capacitor section may further include an intermediate layer formed of the same material as the contact layer between the dielectric layer and the second capacitor electrode.
  • the channel layer may be formed of a crystalline silicon thin film.
  • the semiconductor element portion may include an amorphous intrinsic silicon thin film on the channel layer.
  • the second gate electrode, the channel layer, the non-crystalline intrinsic silicon thin film, and the second insulating layer may be laminated so that outlines thereof coincide when viewed from above.
  • the second insulating layer may be formed of an organic material.
  • a method for manufacturing a thin film semiconductor device includes a first step of preparing a substrate, a gate electrode formed on the substrate with a light-shielding conductive material, and a position separated from the gate electrode.
  • a seventh step of forming Including In the fifth step, after the second insulating layer is formed on the semiconductor layer, the second insulating layer is formed from the surface of the substrate opposite to the surface on which the gate electrode and the first capacitor electrode are formed. In contrast, an exposure step of exposing the second insulating layer with light using the gate electrode as a mask and a developing step of developing the second insulating layer, the first position of the second insulating layer overlapping the gate electrode.
  • the second insulating layer is removed, leaving two insulating layers and overlapping the first capacitor electrode.
  • the semiconductor layer is formed as the channel layer at a position overlapping the gate electrode by etching the semiconductor layer using the second insulating layer left at the position overlapping the gate electrode as a mask.
  • the gate electrode, the channel layer, and the second insulating layer coincide with each other when viewed from above by removing the semiconductor layer from the position that is left and overlapping with the first capacitor electrode. Formed as follows.
  • the gate electrode As in the above method, by forming the gate electrode with a light-shielding conductive material and exposing the second insulating layer from the back side of the substrate, the outer contour of the second insulating layer becomes the outer contour of the gate electrode. Self-aligned to match.
  • the semiconductor layer can be removed from between the first and second capacitor electrodes by etching the semiconductor layer using the second insulating layer as a mask. That is, according to the above method, the thin film semiconductor device having the above configuration can be obtained relatively easily.
  • the gate electrode may be composed of a first gate electrode and a second gate electrode formed on the first gate electrode.
  • the first gate electrode and the first capacitor electrode are simultaneously formed on the substrate with the transparent conductive material, and the light-shielding conductive material is formed on the first gate electrode. Forming the second gate electrode with a material.
  • the semiconductor layer may have a thickness that transmits the light.
  • the thickness of the semiconductor layer may be 30 nm or more and 200 nm or less.
  • the semiconductor layer may be formed by laminating a crystalline silicon layer and an amorphous silicon layer.
  • the amorphous silicon layer may have a thickness of 50 nm or less.
  • the amorphous intrinsic silicon thin film has a high light absorption rate in the exposure process, and if it is too thick, the exposure amount necessary for the second insulating layer does not reach and exposure may be insufficient. There is. Alternatively, there is a concern that a long exposure process is required to obtain a necessary exposure amount, and productivity is significantly reduced.
  • the thickness of the amorphous intrinsic silicon thin film can be set to 50 nm or more if the amount of light used in the exposure process is increased.
  • the gate electrode includes a first gate electrode integrally formed with the first capacitor electrode with the transparent conductive material, and a second gate electrode formed with the light-shielding conductive material on the first gate electrode. And may be configured. In the second step, the first gate electrode, the second gate electrode, and the first capacitor electrode may be simultaneously formed using a halftone mask.
  • the first gate electrode, the second gate electrode, and the first capacitor electrode can be formed in one process.
  • FIG. 1 is a view showing a thin film semiconductor array substrate 1.
  • FIG. 2 is a perspective view of an organic EL display 10 which is an example of the display device according to the embodiment of the present invention.
  • the thin-film semiconductor array substrate 1 is composed of a plurality (two in FIG. 1) of organic EL displays 10.
  • the organic EL display 10 includes a thin film transistor array device 20, an interlayer insulating film (planarization film) 11 (not shown in FIG. 2), an anode (lower electrode) 12, an organic EL, from the lower layer. It is a laminated structure of a layer (organic light emitting layer) 13 and a transparent cathode (upper electrode) 14. Further, a hole transport layer (not shown) is laminated between the anode 12 and the organic EL layer 13, and an electron transport layer (not shown) is laminated between the organic EL layer 13 and the transparent cathode 14.
  • the thin film transistor array device 20 a plurality of pixels 100 are arranged in a matrix (matrix). Each pixel 100 is driven by a pixel circuit 30 provided therein.
  • the thin film transistor array device 20 includes a plurality of gate wirings 21 arranged in a row, a plurality of source wirings (signal wirings) 22 arranged in a row so as to intersect the gate wirings 21, and parallel to the source wirings 22. And a plurality of power supply wires 23 (not shown in FIG. 2).
  • the gate wiring 21 connects a gate electrode 41 (not shown in FIG. 2) of a thin film transistor operating as a switching element included in each pixel circuit 30 for each row.
  • the source line 22 connects a source electrode 42 (not shown in FIG. 2) of a thin film transistor operating as a switching element included in each pixel circuit 30 for each column.
  • the power supply wiring 23 connects a drain electrode 52 (not shown in FIG. 2) of a thin film transistor that operates as a driving element included in each pixel circuit 30 for each column.
  • FIGS. 3 is a circuit diagram of the pixel circuit 30 included in the pixel 100.
  • FIG. 4 is a plan view showing the configuration of the pixel 100.
  • the pixel circuit 30 includes a first transistor 40 that operates as a switch element, a second transistor 50 that operates as a drive element, and a capacitor 60 that stores data to be displayed in a corresponding pixel. Consists of.
  • the first transistor 40 includes a gate electrode 41 connected to the gate wiring 21, a source electrode 42 connected to the source wiring 22, and a drain electrode 43 connected to the capacitor 60 and the gate electrode 51 of the second transistor 50. It consists of. When a voltage is applied to the connected gate wiring 21 and source wiring 22, the first transistor 40 stores the voltage value applied to the source wiring 22 in the capacitor 60 as display data.
  • the second transistor 50 includes a gate electrode 51, a drain electrode 52 connected to the power supply wiring 23 and the capacitor 60, and a source electrode 53.
  • the second transistor 50 supplies a current corresponding to the voltage value held by the capacitor 60 from the power supply wiring 23 to the anode 12 through the source electrode 53.
  • the organic EL display 10 having the above configuration employs an active matrix system in which display control is performed for each pixel 100 located at the intersection of the gate wiring 21 and the source wiring 22.
  • the drain electrode 43 of the first transistor 40 and the gate electrode 51 of the second transistor 50 are electrically connected through a contact hole 70.
  • the source electrode 53 of the second transistor is electrically connected to the anode 12 (not shown in FIG. 4) via the relay electrode 80.
  • the gate wiring 21 and the gate electrodes 41 and 51 are each formed by laminating two kinds of metals.
  • the gate wiring 21 is configured by laminating a first gate wiring 21a and a second gate wiring 21b.
  • the gate electrode 41 is configured by laminating a first gate electrode 41a and a second gate electrode 41b.
  • the gate electrode 51 is formed by laminating a first gate electrode 51a and a second gate electrode 51b.
  • FIG. 5 is a cross-sectional view taken along line A in FIG. 6A to 6D are diagrams for explaining the positional relationship of each component when the pixel 100 is viewed from above. Note that the configuration of the first transistor 40 is the same as that of the second transistor 50, and therefore the second transistor 50 will be mainly described.
  • the second transistor (semiconductor element portion) 50 and the capacitor (capacitance portion) 60 are formed on the common substrate 110 so as to be separated from each other.
  • the second transistor 50 includes a gate electrode 51, a gate insulating film (first insulating layer) 120, a crystalline silicon layer 54, an amorphous silicon layer 55, a channel protective layer 131, and a pair of electrodes on a substrate 110.
  • This is a bottom-gate thin film transistor in which the contact layers 141 and 142, the source electrode 53, and the drain electrode 52 are stacked in this order.
  • the capacitor 60 is formed by stacking a first capacitor electrode 61, a gate insulating film 120 functioning as a dielectric layer, a silicon layer 143, and a second capacitor electrode 62 in this order on a substrate 110.
  • the substrate 110 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, and high heat resistant glass.
  • a silicon nitride film (SiN x ), silicon oxide (SiO y ), or silicon is formed on the substrate 110 in order to prevent impurities such as sodium and phosphorus contained in the glass substrate from entering the crystalline silicon layer 54.
  • An undercoat layer made of an oxynitride film (SiO y N x ) or the like may be formed.
  • the undercoat layer may play a role of mitigating the influence of heat on the substrate 110 in a high-temperature heat treatment process such as laser annealing.
  • the film thickness of the undercoat layer can be, for example, about 100 nm to 2000 nm.
  • the gate electrode 51 and the first capacitor electrode 61 are patterned in a predetermined shape on the substrate 110. More specifically, the gate electrode 51 is a stacked structure of a first gate electrode 51a patterned on the substrate 110 and a second gate electrode 51b patterned on the first gate electrode 51a. The first capacitor electrode 61 is patterned on the substrate 110 with the same material as the first gate electrode 51a.
  • the first gate wiring 21a and the first gate electrode 41a of the first transistor 40 are formed as a continuous single pattern, and the second transistor 50
  • the first gate electrode 51a and the first capacitor electrode 61 are formed as a continuous single pattern.
  • the second gate line 21b is formed on the first gate line 21a
  • the second gate electrode 41b is formed on the first gate electrode 41a of the first transistor 40
  • the second gate electrode 41a is formed on the first gate electrode 51a of the second transistor 50.
  • the two gate electrodes 51b are formed as separate and independent patterns.
  • the first gate electrode 51a and the first capacitor electrode 61 are formed of a transparent conductive material.
  • the transparent conductive material is not particularly limited, for example, ITO (Indium Tin Oxide), can be used SnO 2, In 2 O 3, ZnO and the like.
  • the second gate electrode 51b is formed of a light-shielding conductive material.
  • the light-shielding conductive material are not particularly limited.
  • molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), chromium (Cr), and molybdenum tungsten ( MoW) or the like can be used.
  • the film thickness of the gate electrode 51 can be about 20 to 500 nm, for example.
  • the gate insulating film (first insulating layer) 120 is formed on the entire surface of the substrate 110 so as to cover the gate electrode 51 and the first capacitor electrode 61. That is, the gate insulating film 120 functions as a gate insulating film in the region of the second transistor 50 and functions as a dielectric layer in the region of the capacitor 60.
  • the gate insulating film 120 is, for example, a single layer film of silicon oxide (SiO y ), silicon nitride (SiN x ), silicon oxynitride film (SiO y N x ), aluminum oxide (AlO z ), or tantalum oxide (TaO w ). Or it can comprise by these laminated films.
  • the film thickness of the gate insulating film 120 can be, for example, 50 nm to 300 nm.
  • the channel region of the second transistor 50 is formed in the crystalline silicon layer 54, it is preferable to use silicon oxide for the gate insulating film 120. Silicon oxide is suitable for improving the interface state between the crystalline silicon layer 54 and the gate insulating film 120, thereby improving the threshold voltage characteristics of the second transistor 50.
  • the crystalline silicon layer (channel layer) 54 is a semiconductor film patterned at a position overlapping with the gate electrode 51 on the gate insulating film 120, and is a region in which the movement of carriers is controlled by the voltage of the gate electrode 51. It has a predetermined channel region.
  • the channel length of the second transistor 50 is defined as the width of the channel protective layer 131.
  • the second gate electrode 51b of the second transistor 50 and the crystalline silicon layer 54 are stacked so that the outer contour lines coincide when viewed from above.
  • “the outer contour lines match” means that the second gate electrode 51b and the crystalline silicon layer 54 have the same shape (the same shape and area), and the second gate electrode 51b and the crystalline silicon layer 54 And are arranged without being displaced in the horizontal direction.
  • the second gate electrode 41b of the first transistor 40 and the crystalline silicon layer 44 are stacked so that the outer contour lines match when viewed from above.
  • the crystalline silicon layer 54 is a crystalline silicon thin film having a crystalline structure, and is made of a microcrystalline silicon thin film or a polycrystalline silicon thin film.
  • the crystalline silicon layer 54 can be formed by crystallizing amorphous amorphous silicon (amorphous silicon), for example.
  • the crystalline silicon layer 54 can be a silicon thin film having a mixed crystal structure of amorphous silicon (non-crystalline silicon) and crystalline silicon. In this case, in order to obtain excellent on characteristics, it is preferable to increase the ratio of crystalline silicon in at least the channel region.
  • the total film thickness of the crystalline silicon layer 54 and the amorphous silicon layer 55 can be set to, for example, about 30 nm to 200 nm (the degree to which exposure light from the back surface described later is transmitted).
  • the principal plane orientation of the silicon crystal contained in the crystalline silicon layer 54 is preferably [100]. Thereby, the crystalline silicon layer 54 having excellent crystallinity can be formed.
  • the average crystal grain size of crystalline silicon in the crystalline silicon layer 54 is about 5 nm to 1000 nm, and the crystalline silicon layer 54 has a polycrystal having an average crystal grain size of 100 nm or more as described above, or an average crystal grain size. Microcrystals called microcrystals ( ⁇ c) having a diameter of 10 nm to 100 nm are also included.
  • the amorphous silicon layer (back channel layer) 55 is patterned on the crystalline silicon layer 54.
  • the second gate electrode 51b, the crystalline silicon layer 54, and the amorphous silicon layer 55 of the second transistor 50 have the same outline when viewed from above. Laminated so that.
  • the second gate electrode 41b, the crystalline silicon layer 44, and the non-crystalline silicon layer 45 of the first transistor 40 are stacked so that their outlines match when viewed from above.
  • the amorphous silicon layer 55 is formed of, for example, an amorphous silicon film (intrinsic amorphous silicon) that is not intentionally doped with impurities.
  • the amorphous silicon layer 55 has a higher localized level density (trap density) than the crystalline silicon layer 54. That is, the electric field shielding can be performed by offsetting the positive fixed charges of the channel protective layer 131 by the charge density of the negative carriers of the amorphous silicon layer 55. Accordingly, the formation of a back channel can be suppressed and the leakage current at the time of OFF can be suppressed, so that the off characteristics of the second transistor 50 are improved.
  • the film thickness of the amorphous silicon layer 55 is desirably 50 nm or less.
  • the channel protective layer (second insulating layer) 131 is patterned at a position overlapping the channel region on the amorphous silicon layer 55.
  • the second gate electrode 51b, the crystalline silicon layer 54, the amorphous silicon layer 55, and the channel protective layer 131 of the second transistor 50 are viewed from above.
  • the outer contour lines are stacked so that they match.
  • the second gate electrode 41b, the crystalline silicon layer 44, the non-crystalline silicon layer 45, and the channel protective layer 132 of the first transistor 40 are stacked so that their outlines match when viewed from above.
  • the channel protective layer 131 functions as a channel etching stopper (CES) layer that protects a semiconductor layer including the channel region (the crystalline silicon layer 54 and the amorphous silicon layer 55). That is, the channel protective layer 131 has a function of preventing the crystalline silicon layer 54 and the amorphous silicon layer 55 from being etched during the etching process when forming the pair of contact layers 141 and 142.
  • CES channel etching stopper
  • the channel protective layer 131 As a material for forming the channel protective layer 131, for example, an organic material mainly containing an organic material containing silicon, oxygen, and carbon can be used.
  • the channel protective layer 131 in this embodiment can be formed by patterning and solidifying a photosensitive coating type organic material.
  • the organic material constituting the channel protective layer 131 includes, for example, an organic resin material, a surfactant, a solvent, and a photosensitizer.
  • an organic resin material a photosensitive or non-photosensitive organic resin material composed of one or more of polyimide, acrylic, polyamide, polyimide amide, resist, benzocyclobutene, and the like can be used.
  • the surfactant a surfactant made of a silicon compound such as siloxane can be used.
  • the solvent an organic solvent such as propylene glycol monomethyl ether acetate or 1,4-dioxane can be used.
  • a positive photosensitizer such as naphthoquinone diazite can be used. Note that the photosensitive agent contains not only carbon but also sulfur.
  • the above organic material can be formed using a coating method such as a spin coating method.
  • a coating method such as a spin coating method.
  • the channel protective layer 131 can be formed not only by a coating method but also by other methods such as a droplet discharge method.
  • an organic material having a predetermined shape can be selectively formed by using a printing method that can form a predetermined pattern such as screen printing or offset printing.
  • the film thickness of the channel protective layer 131 can be, for example, 300 nm to 1000 nm.
  • the lower limit of the thickness of the channel protective layer 131 is determined in consideration of a margin due to etching and suppression of the influence of fixed charges in the channel protective layer 131.
  • the upper limit of the thickness of the channel protective layer 131 is determined in consideration of suppressing a decrease in process reliability due to an increase in steps with the contact layers 141 and 142, the source electrode 53, and the drain electrode 52.
  • the pair of contact layers 141 and 142 are patterned so as to cover the channel protective layer 131, the amorphous silicon layer 55, and the crystalline silicon layer 54. Further, the contact layer 141 and the contact layer 142 are disposed to face each other with a predetermined interval. Further, the contact layer 141 extends to the position of the capacitor 60.
  • the contact layer 141 includes a part of the upper surface of the channel protective layer 131, a side surface on one side (left side in FIG. 5) of the channel protective layer 131, and one side (left side in FIG. 5) of the amorphous silicon layer 55. ) And the side surface on one side of the crystalline silicon layer 54 (left side in FIG. 5). Contact layer 141 is in contact with one side surface of crystalline silicon layer 54.
  • the contact layer 142 includes a part of the upper surface of the channel protective layer 131, a side surface on the other side (right side in FIG. 5) of the channel protective layer 131, a side surface on the other side (right side in FIG. 5) of the amorphous silicon layer 55, In addition, it is formed so as to straddle the side surface on the other side (right side in FIG. 5) of the crystalline silicon layer 54, and further extends over the gate insulating film 120 to the position of the capacitor 60. Contact layer 142 is in contact with the other side surface of crystalline silicon layer 54.
  • the contact layers 141 and 142 are amorphous semiconductor films containing impurities at a high concentration, and are n + layers containing impurities at a high concentration of 1 ⁇ 10 19 [atm / cm 3 ] or more. More specifically, the contact layers 141 and 142 can be formed of an n-type semiconductor film obtained by doping amorphous silicon with phosphorus (P) as an impurity.
  • the film thickness of the contact layers 141 and 142 can be set to, for example, 5 nm to 100 nm.
  • the contact layers 141 and 142 may be composed of two layers, a lower-layer low-concentration electric field relaxation layer (n ⁇ layer) and an upper-layer high-concentration contact layer (n + layer).
  • the low concentration electric field relaxation layer is doped with phosphorus of about 1 ⁇ 10 17 [atm / cm 3 ].
  • the two layers can be formed continuously in a CVD (Chemical Vapor Deposition) apparatus.
  • the source electrode 53 and the drain electrode 52 are patterned at positions overlapping with the channel regions on the contact layers 141 and 142 and the gate insulating film 120. Further, the source electrode 53 and the drain electrode are arranged to face each other with a predetermined interval.
  • the source electrode 53 includes a part of the upper surface of the channel protective layer 131, one side surface of the channel protective layer 131, one side surface of the amorphous silicon layer 55, and a crystal on the contact layer 141. It is formed so as to straddle one side surface of the silicon layer 54.
  • the drain electrode 52 is formed on the contact layer 142 with a part of the upper surface of the channel protective layer 131, the other side surface of the channel protective layer 131, the other side surface of the amorphous silicon layer 55, and the crystalline silicon layer 54. It is formed so as to straddle the other side surface and the capacitor 60.
  • the portion of the drain electrode 52 that overlaps the first capacitor electrode 61 functions as the second capacitor electrode 62.
  • the second capacitor electrode 62 is made of the same material as at least one of the source electrode 53 and the drain electrode 52 and is formed at a position overlapping the first capacitor electrode 61 on the contact layer 142. In the present embodiment, as shown in FIG. 4, a part of the power supply wiring 23 functions as the second capacitor electrode 62.
  • the source electrode 53, the drain electrode 52, and the second capacitor electrode 62 can have a single layer structure or a multilayer structure such as a conductive material and an alloy thereof.
  • a conductive material and an alloy thereof is composed of aluminum (Al), molybdenum (Mo), tungsten (W), copper (Cu), titanium (Ti), chromium (Cr), or the like.
  • the source electrode 53, the drain electrode 52, and the second capacitor electrode 62 are formed by a three-layer structure of MoW / Al / MoW.
  • the film thicknesses of the source electrode 53, the drain electrode 52, and the second capacitor electrode 62 can be, for example, about 100 nm to 500 nm.
  • the second gate electrode 51b and the channel protective layer 131 have the same outline when viewed from above.
  • the left and right end portions of the lower surface of the channel protective layer 131 are positioned on the extension lines of the left and right side surfaces of the second gate electrode 51b.
  • the gate electrode 51, the source electrode 53, and the drain electrode 52 do not overlap in the left and right regions of the channel protection layer 131, the parasitic capacitance in this region can be reduced.
  • the channel protective layer 131 has a tapered shape in which the cross-sectional area decreases from the lower surface toward the upper surface, so that at least the outer contour of the lower surface of the channel protective layer 131 is the second gate electrode 51b.
  • the outline contour lines of the crystalline silicon layer 54 and the amorphous silicon layer 55 may be matched.
  • the silicon layer interposed between the first capacitor electrode 61 and the second capacitor electrode 62 is only the contact layer 142. Since the presence or absence of the contact layer 142 having a thickness of about 5 nm to 100 nm has almost no effect on the function of the capacitor 60, the capacitor 60 can be regarded as a substantially MIM type capacitor.
  • 7A to 7K are cross-sectional views schematically showing the configuration of each step in the method of manufacturing a thin film semiconductor device according to the embodiment of the present invention.
  • a substrate 110 is prepared. Before forming the gate electrode 51 and the first capacitor electrode 61, an undercoat layer made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be formed on the substrate 110 by plasma CVD or the like. .
  • a gate electrode 51 and a first capacitor electrode 61 having a predetermined shape are formed on the substrate 110.
  • a method for forming the first gate electrode 51a, the second gate electrode 51b, and the first capacitor electrode 61 at the same time one process is described, but the present invention is not limited to this, and the first gate electrode 51a, the second gate electrode 51b, and the first capacitor electrode 61 may be formed one by one. .
  • a transparent conductive material 61M constituting the first gate electrode 51a and the first capacitor electrode 61 is formed on the entire upper surface of the substrate 110 by sputtering.
  • a light-shielding conductive material 51M constituting the second gate electrode 51b is formed by sputtering over the entire upper surface of the transparent conductive material 61M.
  • a mask 90 is formed on the light-shielding conductive material 51M by using a photolithography method.
  • the thickness of the region where both the transparent conductive material 61M and the light-shielding conductive material 51M are left is relatively thick, and the thickness of the region where only the transparent conductive material 61M is left is relatively thin. It is a halftone mask.
  • the light-shielding conductive material 51M and the transparent conductive material 61M are patterned using a wet etching method.
  • a wet etching method can be performed using, for example, a chemical solution in which phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed in a predetermined composition.
  • a gate insulating film 120 is formed over the entire upper surface of the substrate 110 so as to cover the gate electrode 51 and the first capacitor electrode 61.
  • the gate insulating film 120 made of silicon oxide is formed by plasma CVD or the like.
  • silicon oxide can be formed by introducing silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) at a predetermined concentration ratio.
  • a crystalline silicon thin film 54 ⁇ / b> M that becomes the crystalline silicon layer 54 is formed over the entire upper surface of the gate insulating film 120.
  • an amorphous silicon thin film made of amorphous silicon is formed by plasma CVD or the like, and after dehydrogenation annealing treatment, the amorphous silicon thin film is annealed to be crystallized. Can be formed.
  • the amorphous silicon thin film can be formed, for example, by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • the amorphous silicon thin film is crystallized by laser annealing using an excimer laser.
  • a laser annealing method using a pulse laser having a wavelength of about 370 to 900 nm, a wavelength of A laser annealing method using a continuous wave laser of about 370 to 900 nm or an annealing method by rapid thermal processing (RTP) may be used.
  • the crystalline silicon thin film 54M may be formed by a method such as direct growth by CVD.
  • hydrogen plasma treatment is performed on the silicon atoms of the crystalline silicon thin film 54M by performing hydrogen plasma treatment on the crystalline silicon thin film 54M.
  • hydrogen plasma is generated by radio frequency (RF) power using a gas containing hydrogen gas such as H 2 , H 2 / argon (Ar), etc. as a raw material, and the crystalline silicon thin film 54M is irradiated with the hydrogen plasma. Is done.
  • RF radio frequency
  • a gas containing hydrogen gas such as H 2 , H 2 / argon (Ar), etc.
  • an amorphous silicon thin film 55M to be the amorphous silicon layer 55 is formed over the entire upper surface of the crystalline silicon thin film 54M.
  • the amorphous silicon thin film 55M can be formed, for example, by depositing amorphous silicon (amorphous silicon) by plasma CVD or the like and performing a dehydrogenation annealing process.
  • the amorphous silicon thin film 55M has a high absorption rate with respect to light in an exposure process described later. For this reason, if the thickness of the amorphous silicon thin film 55M is excessively increased, the exposure of the insulating film 131M may be insufficient. Alternatively, there is a concern that a long exposure time is required to obtain a necessary exposure amount, and productivity is significantly reduced. Therefore, the thickness of the amorphous silicon thin film 55M is desirably 50 nm or less. However, if the amount of light used in the exposure process is increased, the thickness of the amorphous silicon thin film 55M can be 50 nm or more.
  • an insulating film 131M to be the channel protective layer 131 is formed over the entire upper surface of the amorphous silicon thin film 55M.
  • an organic material constituting the channel protective layer 131 is applied on the amorphous silicon thin film 55M by a predetermined coating method, and spin coating or slit coating is performed on the entire upper surface of the amorphous silicon thin film 55M.
  • An insulating film 131M is formed.
  • the film thickness of the organic material can be controlled by the viscosity of the organic material and the coating conditions (rotation speed, blade speed, etc.). Note that as a material of the insulating film 131M, a photosensitive coating organic material containing silicon, oxygen, and carbon can be used.
  • the insulating film 131M is pre-baked at a temperature of about 110 ° C. for about 60 seconds to pre-fire the insulating film 131M. Thereby, the solvent contained in the insulating film 131M is vaporized.
  • the second gate electrode 51b is used as a mask to irradiate light that exposes the insulating film 131M from the back surface side (the surface opposite to the surface on which the gate electrode 51 and the first capacitor electrode 61 are formed).
  • the film 131M is exposed.
  • a channel protective layer 131 having a predetermined shape is formed in a region overlapping with the second gate electrode 51b as shown in FIG. 7H.
  • post-baking is performed on the patterned channel protection layer 131 at a temperature of 280 ° C. to 300 ° C. for about 1 hour, and the channel protection layer 131 is finally baked and solidified. Thereby, a part of the organic component is vaporized and decomposed, and the channel protective layer 131 with improved film quality can be formed.
  • the second gate electrode 51b formed of a light-shielding conductive material as a mask by exposing the insulating film 131M using the second gate electrode 51b formed of a light-shielding conductive material as a mask, the outer contour lines of the second gate electrode 51b and the lower surface of the channel protective layer 131 coincide with each other. Thus, self-alignment is performed. Thereby, since the second gate electrode 51b does not overlap the source electrode 53 and the drain electrode 52 in the left and right regions of the channel protective layer 131, the parasitic capacitance generated in this region can be reduced. On the other hand, since the first capacitor electrode 61 formed of a transparent conductive material transmits exposure light, the insulating film 131M at the position of the capacitor 60 is removed.
  • the back surface exposure for self-alignment of the channel protective layer 131 and the front surface exposure for removing the insulating film 131M at the position of the capacitor 60 It is necessary to do.
  • the first capacitor electrode 61 is formed of a transparent conductive material as in the present embodiment, it can be realized by one back exposure. That is, it is possible to greatly reduce the number of manufacturing steps as compared with the prior art.
  • the channel protective layer 131 becomes slightly smaller than a desired size. That is, the outer contour line on the lower surface of the channel protective layer 131 recedes inside the outer contour line on the upper surface of the gate electrode 51. Since the crystalline silicon layer 54 and the amorphous silicon layer 55 are formed using the channel protective layer 131 as a mask as will be described later, the inner side of the outline of the second gate electrode 51b is the same as the channel protective layer 131. Treatment to. Therefore, in the present specification, errors within 0.5 ⁇ m that occur during the manufacturing process are included in the range of “the outline contours match”.
  • the outer contour lines of the crystalline silicon layer 54 and the amorphous silicon layer 55 coincide with the outer contour lines of the lower surface of the channel protective layer 131.
  • contact layers 141 and 142 formed in a process described later can be brought into direct contact with the side surface of the crystalline silicon layer 54.
  • the high resistance non-crystalline silicon layer 55 is not included in the current path between the source electrode 53 and the drain electrode 52 and the crystalline silicon layer 54, so that the on-resistance can be reduced.
  • the crystalline silicon thin film 54M and the amorphous silicon thin film 55M at the position of the capacitor 60 can be removed.
  • the contact layer 141 is formed so as to cover the upper surface and both side surfaces of the channel protective layer 131, both side surfaces of the crystalline silicon layer 54 and the amorphous silicon layer 55, and the upper surface of the gate insulating film 120. , 142 to form a contact layer thin film 141M.
  • the contact layer thin film 141M made of amorphous silicon doped with an impurity of a pentavalent element such as phosphorus is formed by plasma CVD.
  • the contact layer thin film 141M may be composed of two layers, a lower-layer low-concentration electric field relaxation layer and an upper-layer high-concentration contact layer.
  • the low-concentration electric field relaxation layer can be formed by doping about 1 ⁇ 10 17 [atm / cm 3 ] phosphorus.
  • the two layers can be formed continuously in, for example, a CVC apparatus.
  • the source electrode 53, the drain electrode 52, and the second capacitor electrode 62 are patterned on the contact layer thin film 141M.
  • a source / drain metal film to be the source electrode 53, the drain electrode 52, and the second capacitor electrode 62 is formed by sputtering, for example.
  • a resist patterned in a predetermined shape is formed on the source / drain metal film, and wet etching is performed to pattern the source / drain metal film.
  • the contact layer thin film 141M functions as an etching stopper.
  • a source electrode 53, a drain electrode 52, and a second capacitor electrode 62 having a predetermined shape can be formed as shown in FIG. 7K.
  • the contact layer thin film 141M is formed by performing dry etching using the source electrode 53 and the drain electrode 52 as a mask. Note that a chlorine-based gas may be used for dry etching.
  • a pair of contact layers 141 and 142 are formed under the source electrode 53 and the drain electrode 52, and a silicon layer 143 is formed under the second capacitor electrode 62.
  • the thin film semiconductor device according to the embodiment of the present invention as shown in FIG. 5 can be manufactured.
  • the interlayer insulating film 11 is formed on the source electrode 53 and the drain electrode 52. Thereafter, a through hole (not shown) penetrating the interlayer insulating film 11 is formed by photolithography and etching. This through hole becomes a contact hole (not shown) for connecting the anode 12 and the relay electrode 80 later.
  • the bank 15 is formed at a position corresponding to the boundary of each pixel 100 on the interlayer insulating film 11. Further, the anode 12 is formed for each pixel 100 in the opening of the bank 15 on the interlayer insulating film 11. At this time, the material constituting the anode 12 is filled in the through hole, and a contact hole is formed. The anode 12 and the relay electrode 80 are electrically connected through this contact hole.
  • the material of the anode 12 is, for example, a conductive metal such as molybdenum, aluminum, gold, silver, or copper, or an alloy thereof, an organic conductive material such as PEDOT: PSS, zinc oxide, or lead-doped indium oxide. Material. A film made of these materials is formed by a vacuum evaporation method, an electron beam evaporation method, an RF sputtering method, a printing method, or the like, and an electrode pattern is formed.
  • the organic EL layer 13 is formed for each pixel 100 in the opening of the bank 15 on the anode 12.
  • the organic EL layer 13 is formed by laminating layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • copper phthalocyanine is used as the hole injection layer
  • ⁇ -NPD Bis [N- (1-Naphthyl) -N-phenyl] benzidine
  • Alq 3 tris (8-hydroxyquinoline
  • aluminum an oxazole derivative as the electron transport layer
  • Alq 3 as the electron injection layer. Note that these materials are merely examples, and other materials may be used.
  • the transparent cathode 14 is a transparent electrode that is continuously formed on the organic EL layer 13.
  • the material of the transparent cathode 14 is, for example, ITO, SnO 2 , In 2 O 3 , ZnO, or a combination thereof.
  • FIG. 8 corresponds to FIG.
  • description of a common point with said embodiment is abbreviate
  • the thin film semiconductor device shown in FIG. 8 is different from FIG. 5 in that the gate electrode 51 of the second transistor 50 is composed only of a light-shielding conductive material.
  • the thin film semiconductor device shown in FIG. 8 can be manufactured by patterning one of the gate electrode 51 and the first capacitor electrode 61 and then patterning the other. As described above, although the number of manufacturing steps is increased from that of the above-described embodiment, the pattern corresponding to the first gate electrode 51a in FIG. 5 is not necessary, so that the second transistor 50 can be thinned.
  • the pixel 100 ′ shown in FIG. 9 is different from FIG. 4 in that the gate wiring 21 ′ is formed in a layer different from the gate electrodes 41 and 51. That is, in the pixel 100 ′ illustrated in FIG. 9, a passivation film (not illustrated) is formed on the source electrode 53 and the drain electrode 52 illustrated in FIG. 5, and the gate wiring 21 ′ is formed on the passivation film.
  • the gate wiring 21 ′ is connected to the gate electrode 41 through a contact hole 71 that communicates the gate insulating film 120 and the passivation film.
  • a pattern corresponding to the first gate wiring 21 a in FIG. 4 is not required in the same layer as the first gate electrodes 41 a and 51 a and the first capacitor electrode 61.
  • the material for forming the gate electrodes 41 and 51 is the temperature in the laser crystallization process of the channel layer (about 600 ° C.). ) Needs high heat resistance. However, since a material having high heat resistance generally has high resistance, when the gate wiring 21 is formed of the same material as that of the gate electrodes 41 and 51 as shown in FIG. 4, the wiring resistance becomes high.
  • the gate wiring 21 ′ and the gate electrodes 41, 51 are made of materials suitable for each by forming the gate wiring 21 ′ in a layer above the gate electrodes 41, 51. Can do. That is, the gate wiring 21 'may be formed of a low resistance material, and the gate electrodes 41 and 51 may be formed of a high heat resistant material.
  • a parasitic capacitance is generated at the intersection of the gate wiring 21, the source wiring 22, and the power supply wiring 23.
  • the thickness of the passivation film can be freely set as compared with the gate insulating film 120.
  • the parasitic capacitance can be reduced by arranging the gate wiring 21, the source wiring 22, and the power supply wiring 23 above and below the passivation film.
  • the present invention is advantageously used for a thin film semiconductor device used for a pixel circuit or the like in a display device.

Abstract

　薄膜半導体装置は、遮光性のゲート電極（５１）と、第１絶縁層（１２０）と、チャネル層（５４）と、第２絶縁層（１３１）と、ソース電極（５３）及びドレイン電極（５２）とを備える半導体素子部（５０）と、透明導電性材料で形成された第１容量電極（６１）と、誘電体層（１２０）と、第２容量電極（６２）とを備える容量部（６０）とで構成され、ゲート電極（５１）、チャネル層（５４）、および第２絶縁層（１３１）は、上面視したときに外形輪郭線が一致するように積層される。

Description

薄膜半導体装置及び薄膜半導体装置の製造方法
　本発明は、薄膜半導体装置に関し、特に、表示装置の画素回路に用いられる薄膜半導体装置に関するものである。
　近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ　ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。
　有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスである。このことから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている。薄膜トランジスタは、画素を選択するスイッチング素子、或いは画素を駆動する駆動トランジスタ等として用いられる。
　図１１を参照して、従来の画素回路の構成を説明する。図１１に示される画素回路９００は、基板９１０と、基板９１０上に形成される半導体素子部及び容量部とで構成される。半導体素子部は、ゲート電極９２１と、ゲート絶縁膜９３０と、結晶シリコン層９４１と、非結晶シリコン層９５１と、チャネル保護層９６０と、一対のコンタクト層９７１、９７２と、ソース電極９８１及びドレイン電極９８２とを、基板９１０上に積層して構成されるボトムゲート型の薄膜トランジスタである。容量部は、第１容量電極９２２と、誘電体層として機能するゲート絶縁膜９３０と、第１シリコン層９４２と、第２シリコン層９５２と、第３シリコン層９７３と、第２容量電極９８３とを、基板９１０上に積層して構成される。
　上記の半導体素子部は、チャネル層として機能する結晶シリコン層９４１をエッチング処理から保護するために、チャネル保護層９６０を有するチャネル保護型（エッチングストッパ型）の薄膜トランジスタである。チャネル保護型の薄膜トランジスタは、例えば、特許文献１、２に開示されているように、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板９１０内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタの方がチャネル層を薄膜化することができる。その結果、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。
特開２００１－１１９０２９号公報 特開昭６４－００４０７１号公報
　上記構成の画素回路９００において、チャネル保護層９６０は、例えば、有機材料をパターニングすることによって、結晶シリコン層９４１のチャネル領域に重畳する位置に選択的に形成される。このとき、ゲート電極９２１をマスクとして裏面側（図１１の下側）から露光すると、第１容量電極９２２がマスクとなって容量部にも有機材料が残留してしまう。そこで、チャネル保護層９６０をパターニングするためには、上面側（図１１の上側）から露光する必要がある。そうすると、図１１に示されるように、チャネル保護層９６０の幅がゲート電極９２１より狭くなるので、チャネル保護層９６０の左右の領域（図１１の楕円で囲った領域）に寄生容量が生じ、高精細化を困難にするという課題を生じる。
　また、結晶シリコン層９４１、非結晶シリコン層９５１、及びコンタクト層９７１、９７２は、ソース電極９８１及びドレイン電極９８２をマスクとしてエッチングすることによって形成される。このとき、ソース電極９８１及びドレイン電極９８２と同一材料で形成される第２容量電極９８３がマスクとなって、容量部にも第１～第３シリコン層９４２、９５２、９７３が残留する。その結果、容量部がＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）となり、電圧によって容量値が変化するという課題を生じる。
　そこで、本発明は、上記の課題に鑑みてなされたものであり、寄生容量の少ない半導体素子部と、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）型の容量部とで構成される薄膜半導体装置を提供することを目的とする。
　本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える。前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第１絶縁層と、前記第１絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第２絶縁層と、前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備える。前記容量部は、透明導電性材料で前記基板上に形成された第１容量電極と、前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第２容量電極とを備える。そして、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される。
　本発明によれば、寄生容量の少ない半導体素子部と、ＭＩＭ型の容量部とで構成される薄膜半導体装置を得ることができる。
図１は、薄膜半導体アレイ基板を示す図である。 図２は、実施の形態に係る有機ＥＬディスプレイの斜視図である。 図３は、画素回路の回路構成を示す図である。 図４は、実施の形態に係る薄膜半導体装置の構成を示す平面図である。 図５は、図４の線分Ａにおける断面図である。 図６Ａは、ゲート配線層における各構成要素の位置関係を示す図である。 図６Ｂは、第２ゲート電極と結晶シリコン層との位置関係を示す図である。 図６Ｃは、第２ゲート電極と結晶シリコン層と非結晶シリコン層との位置関係を示す図である。 図６Ｄは、第２ゲート電極と結晶シリコン層と非結晶シリコン層とチャネル保護層との位置関係を示す図である。 図７Ａは、実施の形態に係る薄膜半導体装置の製造方法における基板準備工程を模式的に示した断面図である。 図７Ｂは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート電極／第１容量電極形成工程を模式的に示した断面図である。 図７Ｃは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート電極及び第１容量電極が形成された状態を模式的に示した断面図である。 図７Ｄは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図７Ｅは、実施の形態に係る薄膜半導体装置の製造方法における結晶シリコン薄膜形成工程を模式的に示した断面図である。 図７Ｆは、実施の形態に係る薄膜半導体装置の製造方法における非結晶シリコン薄膜形成工程を模式的に示した断面図である。 図７Ｇは、実施の形態に係る薄膜半導体装置の製造方法における絶縁膜形成工程を模式的に示した断面図である。 図７Ｈは、実施の形態に係る薄膜半導体装置の製造方法におけるチャネル保護層形成工程を模式的に示した断面図である。 図７Ｉは、実施の形態に係る薄膜半導体装置の製造方法における結晶シリコン層／非結晶シリコン層形成工程を模式的に示した断面図である。 図７Ｊは、実施の形態に係る薄膜半導体装置の製造方法におけるコンタクト層用薄膜形成工程を模式的に示した断面図である。 図７Ｋは、実施の形態に係る薄膜半導体装置の製造方法におけるソース電極／ドレイン電極形成工程を模式的に示した断面図である。 図８は、変形例１に係る薄膜半導体装置の構成を示す断面図である。 図９は、変形例２に係る薄膜半導体装置の構成を示す平面図である。 図１０は、変形例１に係る薄膜半導体装置のゲート配線層における各構成要素の位置関係を示す図である。 図１１は、従来の画素回路の構成を示す断面図である。
　本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える。前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第１絶縁層と、前記第１絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第２絶縁層と、前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備える。前記容量部は、透明導電性材料で前記基板上に形成された第１容量電極と、前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第２容量電極とを備える。そして、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される。
　上記構成によれば、上面視したときにゲート電極とチャネル保護層との外形輪郭線が一致する。これにより、チャネル保護層の左右の領域でゲート電極とソース電極及びドレイン電極とが重畳しないので、この領域の寄生容量を削減することができる。また、第１容量電極と第２容量電極との間に介在する半導体層が介在しないので、ＭＩＭ型の容量部を形成することができる。
　一例として、前記ゲート電極は、前記透明導電性材料で形成された第１ゲート電極と、遮光性導電性材料で前記第１ゲート電極上に形成された第２ゲート電極とで構成されてもよい。
　さらに、前記半導体素子部は、前記第２絶縁層と前記ソース電極との間、及び前記第２絶縁層と前記ドレイン電極との間に介在し、前記チャネル層の側面とコンタクトするコンタクト層を備えてもよい。
　さらに、前記容量部は、さらに、前記誘電体層と前記第２容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備えてもよい。
　また、前記チャネル層は、結晶性シリコン薄膜で形成されてもよい。
　さらに、前記半導体素子部は、前記チャネル層上に非結晶性の真性シリコン薄膜を備えてもよい。
　また、前記第２ゲート電極、前記チャネル層、前記非結晶性の真性シリコン薄膜、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層されてもよい。
　また、前記第２絶縁層は、有機材料で形成されてもよい。
　本発明の一形態に係る薄膜半導体装置の製造方法は、基板を準備する第１工程と、前記基板上に、遮光性導電性材料でゲート電極を形成すると共に、前記ゲート電極と離間した位置に透明導電性材料で第１容量電極を形成する第２工程と、前記ゲート電極上および前記第１容量電極上に、第１絶縁層を形成する第３工程と、前記第１絶縁層上に半導体層を形成する第４工程と、前記半導体層上に、第２絶縁層を形成する第５工程と、前記半導体層をエッチングすることにより、前記ゲート電極に重畳する位置にチャネル層を形成する第６工程と、前記第２絶縁層上の前記チャネル層に重畳する位置にソース電極及びドレイン電極を形成すると共に、前記第１絶縁層上の前記第１容量電極に重畳する位置に第２容量電極を形成する第７工程とを含む。前記第５工程では、前記半導体層上に前記第２絶縁層を形成した後に、前記基板の前記ゲート電極および前記第１容量電極が形成された面と反対側の面から、前記第２絶縁層に対して前記ゲート電極をマスクに用いて前記第２絶縁層を感光させる光で露光する露光工程と、前記第２絶縁層を現像する現像工程とによって、前記ゲート電極に重畳する位置の前記第２絶縁層を残し、且つ前記第１容量電極に重畳する位置の前記第２絶縁層を除去する。前記第６工程では、前記ゲート電極に重畳する位置に残された前記第２絶縁層をマスクとして前記半導体層をエッチングする工程によって、前記半導体層を前記ゲート電極に重畳する位置の前記チャネル層として残し、且つ前記第１容量電極に重畳する位置からは前記半導体層を除去することにより、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように形成される。
　上記方法のように、ゲート電極を遮光性導電性材料で形成し、且つ基板の裏面側から第２絶縁層を露光することにより、第２絶縁層の外形輪郭線がゲート電極の外形輪郭線に一致するようにセルフアライメントされる。また、第２絶縁層をマスクとして半導体層をエッチングすることにより、第１及び第２容量電極の間から半導体層を除去することができる。すなわち、上記方法によれば、比較的容易に上記構成の薄膜半導体装置を得ることができる。
　また、前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極上に形成される第２ゲート電極とで構成されてもよい。そして、前記第２工程は、前記基板上に、前記透明導電性材料で前記第１ゲート電極と前記第１容量電極とを同時に形成する工程と、前記第１ゲート電極上に、遮光性導電性材料で前記第２ゲート電極を形成する工程とを含んでもよい。
　また、前記半導体層は、前記光を透過する厚みであってもよい。
　また、前記半導体層の厚みは、３０ｎｍ以上、２００ｎｍ以下であってもよい。
　また、前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成されてもよい。そして、前記非結晶シリコン層の厚みは、５０nm以下であってもよい。
　非結晶性の真性シリコン薄膜は、露光工程での光に対しての吸収率が高く、厚くしすぎると、第２絶縁層に必要な露光量が届かず、露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光工程が必要になってしまい、生産性を著しく落としてしまう懸念がある。但し、非結晶性の真性シリコン薄膜の厚みは、露光工程で用いる光の光量を強くすれば５０ｎｍ以上とすることもできる。
　また、前記ゲート電極は、前記透明導電性材料で前記第１容量電極と一体形成される第１ゲート電極と、前記第１ゲート電極上に前記遮光性導電性材料で形成される第２ゲート電極とで構成されてもよい。そして、前記第２工程では、ハーフトーンマスクを用いて前記第１ゲート電極、前記第２ゲート電極、及び前記第１容量電極を同時に形成してもよい。
　上記構成によれば、第１ゲート電極、第２ゲート電極、及び第１容量電極を１プロセスで形成することができる。
　以下、図面を参照して、本発明に係る薄膜半導体装置及びその製造方法を説明する。なお、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。すなわち、以下の実施の形態は、本発明のより好ましい形態を説明するものである。また、各図は模式図であり、必ずしも厳密に図示したものではない。
　（実施の形態）
　図１及び図２を参照して、本発明の実施の形態に係る有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ（有機ＥＬ表示パネル）１０及び画像表示装置用の薄膜トランジスタアレイ装置（以下、単に「薄膜トランジスタアレイ装置」と表記する）２０を説明する。なお、図１は、薄膜半導体アレイ基板１を示す図である。図２は、本発明の実施の形態に係る表示装置の一例である有機ＥＬディスプレイ１０の斜視図である。
　まず、薄膜半導体アレイ基板１は、図１に示されるように、複数（図１では２個）の有機ＥＬディスプレイ１０で構成されている。また、有機ＥＬディスプレイ１０は、図２に示されるように、下層より、薄膜トランジスタアレイ装置２０、層間絶縁膜（平坦化膜）１１（図２では図示省略）、陽極（下部電極）１２、有機ＥＬ層（有機発光層）１３、及び透明陰極（上部電極）１４の積層構造体である。また、陽極１２及び有機ＥＬ層１３の間には正孔輸送層（図示省略）が、有機ＥＬ層１３及び透明陰極１４の間には電子輸送層（図示省略）が積層される。
　薄膜トランジスタアレイ装置２０には、複数の画素１００が行列状（マトリックス状）に配置されている。各画素１００は、それぞれに設けられた画素回路３０によって駆動される。また、薄膜トランジスタアレイ装置２０は、行状に配置される複数のゲート配線２１と、ゲート配線２１と交差するように列状に配置される複数のソース配線（信号配線）２２と、ソース配線２２に平行に延びる複数の電源配線２３（図２では図示省略）とを備える。
　このゲート配線２１は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極４１（図２では図示省略）を行毎に接続する。ソース配線２２は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのソース電極４２（図２では図示省略）を列毎に接続する。電源配線２３は、画素回路３０のそれぞれに含まれる駆動素子として動作する薄膜トランジスタのドレイン電極５２（図２では図示省略）を列毎に接続する。
　次に、図３及び図４を参照して、画素１００の構造を説明する。なお、図３は、画素１００に含まれる画素回路３０の回路図である。図４は、画素１００の構成を示す平面図である。
　画素回路３０は、図３に示されるように、スイッチ素子として動作する第１のトランジスタ４０と、駆動素子として動作する第２のトランジスタ５０と、対応する画素に表示するデータを記憶するキャパシタ６０とで構成される。
　第１のトランジスタ４０は、ゲート配線２１に接続されるゲート電極４１と、ソース配線２２に接続されるソース電極４２と、キャパシタ６０及び第２のトランジスタ５０のゲート電極５１に接続されるドレイン電極４３とで構成される。この第１のトランジスタ４０は、接続されたゲート配線２１及びソース配線２２に電圧が印加されると、当該ソース配線２２に印加された電圧値を表示データとしてキャパシタ６０に保存する。
　第２のトランジスタ５０は、ゲート電極５１と、電源配線２３及びキャパシタ６０に接続されるドレイン電極５２と、ソース電極５３とで構成される。この第２のトランジスタ５０は、キャパシタ６０が保持している電圧値に対応する電流を電源配線２３からソース電極５３を通じて陽極１２に供給する。
　すなわち、上記構成の有機ＥＬディスプレイ１０は、ゲート配線２１とソース配線２２との交点に位置する画素１００毎に表示制御を行うアクティブマトリックス方式を採用している。
　なお、図４に示されるように、第１のトランジスタ４０のドレイン電極４３と、第２のトランジスタ５０のゲート電極５１とは、コンタクトホール７０を介して電気的に接続されている。また、第２のトランジスタのソース電極５３は、中継電極８０を介して陽極１２（図４では図示省略）に電気的に接続されている。
　さらに、図４に示されるように、ゲート配線２１、及びゲート電極４１、５１は、それぞれ２種類の金属を積層して構成される。具体的には、ゲート配線２１は、第１ゲート配線２１ａと第２ゲート配線２１ｂとを積層して構成されている。ゲート電極４１は、第１ゲート電極４１ａと第２ゲート電極４１ｂとを積層して構成されている。ゲート電極５１は、第１ゲート電極５１ａと第２ゲート電極５１ｂとを積層して構成されている。
　次に、図５及び図６Ａ～図６Ｄを参照して、第２のトランジスタ５０及びキャパシタ６０の詳細な構成を説明する。図５は、図４の線分Ａにおける断面図である。図６Ａ～図６Ｄは、画素１００を上面視したときの各構成要素の位置関係を説明するための図である。なお、第１のトランジスタ４０の構成は、第２のトランジスタ５０と共通するので、第２のトランジスタ５０を中心に説明する。
　まず、図５に示されるように、第２のトランジスタ（半導体素子部）５０とキャパシタ（容量部）６０とは、共通の基板１１０上に互いに離間して形成されている。第２のトランジスタ５０は、基板１１０上に、ゲート電極５１と、ゲート絶縁膜（第１絶縁層）１２０と、結晶シリコン層５４と、非結晶シリコン層５５と、チャネル保護層１３１と、一対のコンタクト層１４１、１４２と、ソース電極５３及びドレイン電極５２とを、この順に積層して構成されるボトムゲート型の薄膜トランジスタである。キャパシタ６０は、基板１１０上に、第１容量電極６１と、誘電体層として機能するゲート絶縁膜１２０と、シリコン層１４３と、第２容量電極６２とを、この順に積層して構成される。
　基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン層５４に侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ～２０００ｎｍ程度とすることができる。
　ゲート電極５１及び第１容量電極６１は、基板１１０上に所定形状でパターン形成される。より具体的には、ゲート電極５１は、基板１１０上にパターン形成される第１ゲート電極５１ａと、第１ゲート電極５１ａ上にパターン形成される第２ゲート電極５１ｂとの積層構造体である。また、第１容量電極６１は、第１ゲート電極５１ａと同一の材料で基板１１０上にパターン形成される。
　本実施の形態においては、図６Ａに示されるように、第１ゲート配線２１ａと第１のトランジスタ４０の第１ゲート電極４１ａとが連続した単一のパターンとして形成され、第２のトランジスタ５０の第１ゲート電極５１ａと第１容量電極６１とが連続した単一のパターンとして形成される。そして、第１ゲート配線２１ａ上に第２ゲート配線２１ｂが、第１のトランジスタ４０の第１ゲート電極４１ａ上に第２ゲート電極４１ｂが、第２のトランジスタ５０の第１ゲート電極５１ａ上に第２ゲート電極５１ｂが、それぞれ別個独立したパターンとして形成される。
　第１ゲート電極５１ａ及び第１容量電極６１は、透明導電性材料で形成される。透明導電性材料の具体例は特に限定されないが、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＳｎＯ２、Ｉｎ２Ｏ３、ＺｎＯ等を用いることができる。
　一方、第２ゲート電極５１ｂは、遮光性導電性材料で形成される。遮光性導電性材料の具体例は特に限定されないが、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極５１の膜厚は、例えば２０～５００ｎｍ程度とすることができる。
　ゲート絶縁膜（第１絶縁層）１２０は、ゲート電極５１及び第１容量電極６１を覆うように、基板１１０上の全面に形成される。すなわち、ゲート絶縁膜１２０は、第２のトランジスタ５０の領域ではゲート絶縁膜として機能し、キャパシタ６０の領域では誘電体層として機能する。
　ゲート絶縁膜１２０は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜１２０の膜厚は、例えば５０ｎｍ～３００ｎｍとすることができる。
　なお、本実施の形態では、第２のトランジスタ５０のチャネル領域を結晶シリコン層５４に形成しているので、ゲート絶縁膜１２０に酸化シリコンを用いることが好ましい。酸化シリコンは、結晶シリコン層５４とゲート絶縁膜１２０との界面状態を良好にするのに適しており、これによって第２のトランジスタ５０の閾値電圧特性が向上する。
　結晶シリコン層（チャネル層）５４は、ゲート絶縁膜１２０上のゲート電極５１に重畳する位置にパターン形成される半導体膜であって、ゲート電極５１の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。第２のトランジスタ５０のチャネル長は、チャネル保護層１３１の幅として定義される。
　本実施の形態においては、図６Ｂに示されるように、第２のトランジスタ５０の第２ゲート電極５１ｂと結晶シリコン層５４とは、上面視したときに外形輪郭線が一致するように積層される。ここで、「外形輪郭線が一致する」とは、第２ゲート電極５１ｂと結晶シリコン層５４とが同一形状（形及び面積が同一）であって、且つ第２ゲート電極５１ｂと結晶シリコン層５４とが水平方向にズレることなく配置されていることを指す。同様に、第１のトランジスタ４０の第２ゲート電極４１ｂと結晶シリコン層４４とは、上面視したときに外形輪郭線が一致するように積層される。
　結晶シリコン層５４は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン層５４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、結晶シリコン層５４は、アモルファスシリコン（非結晶シリコン）と結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくともチャネル領域の結晶性シリコンの割合を多くするのが好ましい。結晶シリコン層５４と非結晶シリコン層５５とを合わせた膜厚は、例えば、３０ｎｍ～２００ｎｍ程度（後述する裏面からの露光光が透過する程度）とすることができる。なお、結晶シリコン層５４に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れた結晶シリコン層５４を形成することができる。
　なお、結晶シリコン層５４における結晶シリコンの平均結晶粒径は、５ｎｍ～１０００ｎｍ程度であり、結晶シリコン層５４には、上記のような平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ～１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶も含まれる。
　非結晶シリコン層（バックチャネル層）５５は、結晶シリコン層５４上にパターン形成される。本実施の形態においては、図６Ｃに示されるように、第２のトランジスタ５０の第２ゲート電極５１ｂと結晶シリコン層５４と非結晶シリコン層５５とは、上面視したときに外形輪郭線が一致するように積層される。同様に、第１のトランジスタ４０の第２ゲート電極４１ｂと結晶シリコン層４４と非結晶シリコン層４５とは、上面視したときに外形輪郭線が一致するように積層される。
　非結晶シリコン層５５は、例えば、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。この非結晶シリコン層５５は、局在準位密度（トラップ密度）が結晶シリコン層５４より高い。すなわち、非結晶シリコン層５５の負キャリアの電荷密度によってチャネル保護層１３１の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、第２のトランジスタ５０のオフ特性が向上する。なお、非結晶シリコン層５５の膜厚は、５０ｎｍ以下とするのが望ましい。
　チャネル保護層（第２絶縁層）１３１は、非結晶シリコン層５５上のチャネル領域に重畳する位置にパターン形成される。本実施の形態においては、図６Ｄに示されるように、第２のトランジスタ５０の第２ゲート電極５１ｂと結晶シリコン層５４と非結晶シリコン層５５とチャネル保護層１３１とは、上面視したときに外形輪郭線が一致するように積層される。同様に、第１のトランジスタ４０の第２ゲート電極４１ｂと結晶シリコン層４４と非結晶シリコン層４５とチャネル保護層１３２とは、上面視したときに外形輪郭線が一致するように積層される。
　チャネル保護層１３１は、チャネル領域を含む半導体層（結晶シリコン層５４、非結晶シリコン層５５）を保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、チャネル保護層１３１は、一対のコンタクト層１４１、１４２を形成するときのエッチング処理時において、結晶シリコン層５４及び非結晶シリコン層５５がエッチングされることを防止する機能を有する。
　チャネル保護層１３１を形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態におけるチャネル保護層１３１は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
　また、チャネル保護層１３１を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４－ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
　チャネル保護層１３１を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層１３１の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
　チャネル保護層１３１の膜厚は、例えば、３００ｎｍ～１０００ｎｍとすることができる。チャネル保護層１３１の膜厚の下限は、エッチングによるマージン及びチャネル保護層１３１中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１３１の膜厚の上限は、コンタクト層１４１、１４２やソース電極５３及びドレイン電極５２との段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。
　一対のコンタクト層１４１、１４２は、チャネル保護層１３１、非結晶シリコン層５５、及び結晶シリコン層５４を覆うようにパターン形成される。また、コンタクト層１４１とコンタクト層１４２とは、互いに所定の間隔をあけて対向配置される。さらに、コンタクト層１４１は、キャパシタ６０の位置にまで延在している。
　より具体的には、コンタクト層１４１は、チャネル保護層１３１の上面の一部、チャネル保護層１３１の一方側（図５の左側）の側面、非結晶シリコン層５５の一方側（図５の左側）の側面、及び結晶シリコン層５４の一方側（図５の左側）の側面に跨るように形成されている。そして、コンタクト層１４１は、結晶シリコン層５４の一方側の側面とコンタクトしている。
　また、コンタクト層１４２は、チャネル保護層１３１の上面の一部、チャネル保護層１３１の他方側（図５の右側）の側面、非結晶シリコン層５５の他方側（図５の右側）の側面、及び結晶シリコン層５４の他方側（図５の右側）の側面に跨るように形成され、さらに、ゲート絶縁膜１２０上をキャパシタ６０の位置にまで延在している。そして、コンタクト層１４２は、結晶シリコン層５４の他方側の側面とコンタクトしている。
　コンタクト層１４１、１４２は、不純物を高濃度に含む非晶質半導体膜であり、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。より具体的には、コンタクト層１４１、１４２は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。また、コンタクト層１４１、１４２の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
　なお、コンタクト層１４１、１４２は、下層の低濃度の電界緩和層（ｎ－層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には、１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
　ソース電極５３及びドレイン電極５２は、コンタクト層１４１、１４２及びゲート絶縁膜１２０上のチャネル領域に重畳する位置にパターン形成される。また、ソース電極５３とドレイン電極とは、互いに所定の間隔をあけて対向配置される。
　より具体的には、ソース電極５３は、コンタクト層１４１上に、チャネル保護層１３１の上面の一部、チャネル保護層１３１の一方側の側面、非結晶シリコン層５５の一方側の側面、及び結晶シリコン層５４の一方側の側面に跨るように形成されている。同様に、ドレイン電極５２は、コンタクト層１４２上に、チャネル保護層１３１の上面の一部、チャネル保護層１３１の他方側の側面、非結晶シリコン層５５の他方側の側面、結晶シリコン層５４の他方側の側面、及びキャパシタ６０に跨るように形成されている。なお、ドレイン電極５２の第１容量電極６１に重畳する部分は、第２容量電極６２として機能する。
　第２容量電極６２は、ソース電極５３及びドレイン電極５２の少なくとも一方と同一材料で、コンタクト層１４２上の第１容量電極６１に重畳する位置に形成される。なお、本実施の形態においては、図４に示されるように、電源配線２３の一部が第２容量電極６２として機能する。
　本実施の形態において、ソース電極５３、ドレイン電極５２、及び第２容量電極６２は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極５３、ドレイン電極５２、及び第２容量電極６２は、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極５３、ドレイン電極５２、及び第２容量電極６２の膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とすることができる。
　上記構成の第２のトランジスタ５０によれば、図６Ａ～図６Ｄを用いて説明したように、第２ゲート電極５１ｂとチャネル保護層１３１とは、上面視したときに外形輪郭線が一致する。これにより、図５に示される断面において、チャネル保護層１３１の下面の左右の端部が、第２ゲート電極５１ｂの左右の側面の延長線上に位置することになる。その結果、チャネル保護層１３１の左右の領域でゲート電極５１とソース電極５３及びドレイン電極５２とが重畳しないので、この領域の寄生容量を削減することができる。なお、図５に示されるチャネル保護層１３１は、下面から上面に向かって断面積が小さくなるテーパ形状となっているので、少なくともチャネル保護層１３１の下面の外形輪郭線が、第２ゲート電極５１ｂ、結晶シリコン層５４、及び非結晶シリコン層５５の外形輪郭線に一致すればよい。
　また、上記構成のキャパシタ６０によれば、第１容量電極６１と第２容量電極６２との間に介在するシリコン層がコンタクト層１４２のみとなる。膜厚５ｎｍ～１００ｎｍ程度のコンタクト層１４２の有無はキャパシタ６０の機能にほとんど影響がないので、キャパシタ６０は、実質的にＭＩＭ型の容量部とみなすことができる。
　次に、図７Ａ～図７Ｋを参照して、本発明の実施の形態に係る薄膜半導体装置の製造方法を説明する。図７Ａ～図７Ｋは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
　まず、図７Ａに示されるように、基板１１０を準備する。なお、ゲート電極５１及び第１容量電極６１を形成する前に、プラズマＣＶＤ等によって基板１１０上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
　次に、図７Ｂ及び図７Ｃに示されるように、基板１１０上に、所定形状のゲート電極５１及び第１容量電極６１を形成する。ここでは、第１ゲート電極５１ａ、第２ゲート電極５１ｂ、及び第１容量電極６１を同時（１プロセス）に形成する方法を説明するが、これに限定されず、一層ずつ順に形成してもよい。
　まず、図７Ｂに示されるように、基板１１０の上面全域に、第１ゲート電極５１ａ及び第１容量電極６１を構成する透明導電性材料６１Ｍをスパッタによって成膜する。次に、透明導電性材料６１Ｍの上面全域に、第２ゲート電極５１ｂを構成する遮光性導電性材料５１Ｍをスパッタによって成膜する。
　次に、フォトリソグラフィ法を用いて、遮光性導電性材料５１Ｍ上にマスク９０を形成する。ここで形成されるマスク９０は、透明導電性材料６１Ｍ及び遮光性導電性材料５１Ｍの両方を残す領域の厚みが相対的に厚く、透明導電性材料６１Ｍのみを残す領域の厚みが相対的に薄いハーフトーンマスクである。
　そして、ウェットエッチング法を用いて、遮光性導電性材料５１Ｍ及び透明導電性材料６１Ｍをパターニングする。これにより、図７Ｃに示されるように、所定形状のゲート電極５１及び第１容量電極６１を形成することができる。なお、ウェットエッチングには、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
　次に、図７Ｄに示されるように、ゲート電極５１及び第１容量電極６１を覆うように、基板１１０の上面全域にゲート絶縁膜１２０を形成する。例えば、酸化シリコンからなるゲート絶縁膜１２０をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
　次に、図７Ｅに示されるように、ゲート絶縁膜１２０の上面全域に、結晶シリコン層５４となる結晶シリコン薄膜５４Ｍを形成する。結晶シリコン薄膜５４Ｍは、例えば、アモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることによって形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０～９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０～９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって結晶シリコン薄膜５４Ｍを成膜してもよい。
　その後、結晶シリコン薄膜５４Ｍに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜５４Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜５４Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶シリコン薄膜５４Ｍの結晶欠陥密度が低減して結晶性が向上する。
　次に、図７Ｆに示されるように、結晶シリコン薄膜５４Ｍの上面全域に、非結晶シリコン層５５となる非結晶シリコン薄膜５５Ｍを形成する。非結晶シリコン薄膜５５Ｍは、例えば、アモルファスシリコン（非晶質シリコン）をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行うことにより形成することができる。
　非結晶シリコン薄膜５５Ｍは、後述の露光工程での光に対しての吸収率が高い。そのため、非結晶シリコン薄膜５５Ｍの膜厚を厚くしすぎると、絶縁膜１３１Ｍの露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光が必要になってしまい、生産性を著しく落としてしまう懸念がある。そこで、非結晶シリコン薄膜５５Ｍの厚みは、望ましくは５０ｎｍ以下である。但し、露光工程で用いる光の光量を強くすれば、非結晶シリコン薄膜５５Ｍの厚みは、５０ｎｍ以上とすることもできる。
　次に、図７Ｇに示されるように、非結晶シリコン薄膜５５Ｍの上面全域に、チャネル保護層１３１となる絶縁膜１３１Ｍを形成する。具体的には、まず、所定の塗布方式によってチャネル保護層１３１を構成する有機材料を非結晶シリコン薄膜５５Ｍ上に塗布し、スピンコートやスリットコートを行うことによって非結晶シリコン薄膜５５Ｍの上面全域に絶縁膜１３１Ｍを成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜１３１Ｍの材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。
　次に、絶縁膜１３１Ｍに対して約１１０℃の温度で約６０秒間のプリベークを行って、絶縁膜１３１Ｍを仮焼成する。これにより、絶縁膜１３１Ｍに含まれる溶剤が気化する。その後、第２ゲート電極５１ｂをマスクとして基板１１０の裏面（ゲート電極５１及び第１容量電極６１が形成されている面の反対側の面）側から絶縁膜１３１Ｍを感光させる光を照射し、絶縁膜１３１Ｍを露光させる。そして、露光された絶縁膜１３１Ｍをパターニングすることによって、図７Ｈに示されるように、第２ゲート電極５１ｂに重畳する領域に所定形状のチャネル保護層１３１を形成する。
　次に、パターン形成されたチャネル保護層１３１に対して２８０℃～３００℃の温度で約１時間のポストベークを行ってチャネル保護層１３１を本焼成して固化する。これにより、有機成分の一部が気化及び分解して、膜質が改善されたチャネル保護層１３１を形成することができる。
　このように、遮光性導電性材料で形成された第２ゲート電極５１ｂをマスクとして絶縁膜１３１Ｍを露光することにより、第２ゲート電極５１ｂとチャネル保護層１３１の下面との外形輪郭線が一致するように、セルフアライメントされる。これにより、チャネル保護層１３１の左右の領域で第２ゲート電極５１ｂとソース電極５３及びドレイン電極５２とが重畳しないので、この領域に生じる寄生容量を削減することができる。一方、透明導電性材料で形成された第１容量電極６１は露光光を透過するので、キャパシタ６０の位置の絶縁膜１３１Ｍは除去される。
　なお、従来の製造方法で上記構成の薄膜半導体装置を得ようとすれば、チャネル保護層１３１のセルフアライメントのための裏面露光と、キャパシタ６０の位置の絶縁膜１３１Ｍの除去するための表面露光とを行なう必要がある。それに対して、本実施の形態のように、第１容量電極６１を透明導電性材料で形成すれば、１回の裏面露光で実現することができる。すなわち、従来より製造工程を大幅に削減することが可能となる。
　なお、絶縁膜１３１Ｍをパターニングすると、チャネル保護層１３１は、所望の大きさより若干小さくなる。すなわち、チャネル保護層１３１の下面の外形輪郭線は、ゲート電極５１の上面の外形輪郭線の内側に後退している。また、結晶シリコン層５４及び非結晶シリコン層５５は、後述するようにチャネル保護層１３１をマスクとして形成されるので、チャネル保護層１３１と同じように、第２ゲート電極５１ｂの外形輪郭線の内側に後退する。そこで、本明細書では、製造プロセス中に生じる０．５μｍ以内の誤差は、「外形輪郭線が一致する」の範囲内に含めるものとする。
　次に、チャネル保護層１３１をマスクとして、結晶シリコン薄膜５４Ｍ及び非結晶シリコン薄膜５５Ｍにドライエッチングを施す。これにより、図７Ｉに示されるように、ゲート電極５１に重畳する位置に、結晶シリコン層５４及び非結晶シリコン層５５を同時に形成する。
　チャネル保護層１３１をマスクとして用いることにより、結晶シリコン層５４及び非結晶シリコン層５５の外形輪郭線がチャネル保護層１３１の下面の外形輪郭線に一致する。これにより、後述の工程で形成されるコンタクト層１４１、１４２を結晶シリコン層５４の側面と直接コンタクトさせることができる。その結果、ソース電極５３及びドレイン電極５２と結晶シリコン層５４との間の電流パスに、高抵抗の非結晶シリコン層５５が含まれなくなるので、オン抵抗を低減することができる。また、キャパシタ６０の位置の結晶シリコン薄膜５４Ｍ及び非結晶シリコン薄膜５５Ｍを除去することができる。
　次に、図７Ｊに示されるように、チャネル保護層１３１の上面及び両側面、結晶シリコン層５４及び非結晶シリコン層５５の両側面、及びゲート絶縁膜１２０の上面を覆うように、コンタクト層１４１、１４２となるコンタクト層用薄膜１４１Ｍを形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用薄膜１４１Ｍを成膜する。
　なお、コンタクト層用薄膜１４１Ｍは、下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層は、例えばＣＶＣ装置において連続的に形成することが可能である。
　次に、コンタクト層用薄膜１４１Ｍ上に、ソース電極５３、ドレイン電極５２、及び第２容量電極６２をパターン形成する。この場合、まず、ソース電極５３、ドレイン電極５２、及び第２容量電極６２となるソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用薄膜１４１Ｍがエッチングストッパとして機能する。その後、レジストを除去することにより、図７Ｋに示されるように、所定形状のソース電極５３、ドレイン電極５２、及び第２容量電極６２を形成することができる。
　次に、ソース電極５３及びドレイン電極５２をマスクとしてドライエッチングを施すことにより、コンタクト層用薄膜１４１Ｍを形成する。なお、ドライエッチングには、塩素系ガスを用いるとよい。
　この工程で、ソース電極５３及びドレイン電極５２の下に一対のコンタクト層１４１、１４２が形成され、第２容量電極６２の下にシリコン層１４３が形成される。このようにして、図５に示されるような本発明の実施の形態に係る薄膜半導体装置を製造することができる。
　続いて、図示は省略するが、本実施の形態に係る有機ＥＬディスプレイ１０を製造する方法を説明する。具体的には、上記の薄膜トランジスタアレイ装置２０上に層間絶縁膜１１、バンク１５、陽極１２、有機ＥＬ層１３、及び透明陰極１４を、この順に積層する方法を説明する。
　まず、ソース電極５３及びドレイン電極５２上に、層間絶縁膜１１を形成する。その後、フォトリソグラフィ法、エッチング法により、層間絶縁膜１１を貫通する貫通孔（図示省略）を形成する。この貫通孔は、後に陽極１２と中継電極８０とを接続するコンタクトホール（図示省略）となる。
　次に、バンク１５は、層間絶縁膜１１上の各画素１００の境界に対応する位置に形成される。さらに、陽極１２は、層間絶縁膜１１上で、バンク１５の開口部内に画素１００毎に形成される。このとき、陽極１２を構成する材料が貫通孔に充填され、コンタクトホールが形成される。このコンタクトホールを介して、陽極１２と中継電極８０とが電気的に接続される。
　陽極１２の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
　有機ＥＬ層１３は、陽極１２上で、バンク１５の開口部内に画素１００毎に形成される。この有機ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα－ＮＰＤ（Ｂｉｓ［Ｎ－（１－Ｎａｐｈｔｈｙｌ）－Ｎ－Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８－ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
　透明陰極１４は、有機ＥＬ層１３上に連続的に形成される透過性を有する電極である。透明陰極１４の材料は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
　（変形例１）
　次に、図８を参照して、上記の実施の形態の変形例１を説明する。図８は、図５に対応する図である。なお、上記の実施の形態との共通点の説明は省略し、相違点を中心に説明する。
　図８に示される薄膜半導体装置は、第２のトランジスタ５０のゲート電極５１が遮光性導電性材料のみで構成されている点が図５と異なる。図８に示される薄膜半導体装置は、ゲート電極５１及び第１容量電極６１の一方をパターニングした後、他方をパターニングすることによって製造することができる。このように、製造工程は、上記の実施の形態より増加するものの、図５の第１ゲート電極５１ａに相当するパターンが不要となるので、第２のトランジスタ５０を薄膜化することができる。
　（変形例２）
　次に、図９及び図１０を参照して、上記の実施の形態の変形例２を説明する。図９及び図１０は、それぞれ図４及び図６Ａに対応する図である。なお、上記の実施の形態との共通点の説明は省略し、相違点を中心に説明する。
　図９に示される画素１００’は、ゲート電極４１、５１と異なる層にゲート配線２１’が形成されている点で図４と相違する。すなわち、図９に示される画素１００’は、図５に示されるソース電極５３及びドレイン電極５２上にパッシベーション膜（図示省略）を形成し、パッシベーション膜上にゲート配線２１’を形成している。そして、ゲート配線２１’は、ゲート絶縁膜１２０及びパッシベーション膜を連通するコンタクトホール７１を介してゲート電極４１に接続される。その結果、図１０に示されるように、第１ゲート電極４１ａ、５１ａ及び第１容量電極６１と同じ層に図４の第１ゲート配線２１ａに相当するパターンが不要となる。
　ボトムゲート型の薄膜トランジスタは、チャネル層より先にゲート電極４１、５１を形成する必要があるので、ゲート電極４１、５１を形成する材料は、チャネル層のレーザ結晶化工程での温度（６００℃程度）に絶え得る高い耐熱性が必要である。しかしながら、一般的に耐熱性の高い材料は高抵抗であるので、図４に示されるように、ゲート電極４１、５１と同じ材料でゲート配線２１を形成すると、配線抵抗が高くなる。
　そこで、図９に示されるように、ゲート配線２１’をゲート電極４１、５１より上の層に形成することにより、ゲート配線２１’及びゲート電極４１、５１をそれぞれに適した材料で構成することができる。すなわち、ゲート配線２１’を低抵抗な材料で形成し、ゲート電極４１、５１を高耐熱性の材料で形成すればよい。
　また、ゲート配線２１とソース配線２２及び電源配線２３との交差部分には、寄生容量が生じる。ここで、パッシベーション膜はゲート絶縁膜１２０と比較して、膜厚を自由に設定することができる。そこで、ゲート配線２１とソース配線２２及び電源配線２３とを、当該パッシベーション膜の上下に配置することにより、寄生容量を低減することができる。
　以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
　本発明は、表示装置に画素回路等に用いられる薄膜半導体装置に有利に利用される。
　１　　薄膜半導体アレイ基板
　１０　有機ＥＬディスプレイ
　１１　層間絶縁膜
　１２　陽極
　１３　有機ＥＬ層
　１４　透明陰極
　１５　バンク
　２０　薄膜トランジスタアレイ装置
　２１，２１’　ゲート配線
　２１ａ　第１ゲート配線
　２１ｂ　第２ゲート配線
　２２　ソース配線
　２３　電源配線
　３０，９００　画素回路
　４０　第１のトランジスタ
　４１，５１，９２１　ゲート電極
　４１ａ，５１ａ　第１ゲート電極
　４１ｂ，５１ｂ　第２ゲート電極
　４２，５３，９８１　ソース電極
　４３，５２，９８２　ドレイン電極
　４４，５４，９４１　結晶シリコン層
　４５，５５，９５１　非結晶シリコン層
　５０　第２のトランジスタ
　５１Ｍ　遮光性導電性材料
　５４Ｍ　結晶シリコン薄膜
　５５Ｍ　非結晶シリコン薄膜
　６０　キャパシタ
　６１，９２２　第１容量電極
　６１Ｍ　透明導電性材料
　６２，９８３　第２容量電極
　９０　マスク
　１００，１００’　画素
　１１０，９１０　基板
　１２０，９３０　ゲート絶縁膜
　１３１，１３２，９６０　チャネル保護層
　１３１Ｍ　絶縁膜
　１４１，１４２，９７１，９７２　コンタクト層
　１４１Ｍ　コンタクト層用薄膜
　１４３　シリコン層
　９４２　第１シリコン層
　９５２　第２シリコン層
　９７３　第３シリコン層

Claims (14)

  1. 　基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える薄膜半導体装置であって、
    　前記半導体素子部は、
    　前記基板上に形成された遮光性のゲート電極と、
    　前記ゲート電極上に形成された第１絶縁層と、
    　前記第１絶縁層上に形成されたチャネル層と、
    　前記チャネル層上に形成された第２絶縁層と、
    　前記第２絶縁層上に形成されたソース電極及びドレイン電極とを備え、
    　前記容量部は、
    　透明導電性材料で前記基板上に形成された第１容量電極と、
    　前記第１絶縁層と同一の材料で、前記第１容量電極上に形成された誘電体層と、
    　前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第２容量電極とを備え、
    　前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される
    　薄膜半導体装置。
  2. 　前記ゲート電極は、
    　前記透明導電性材料で形成された第１ゲート電極と、
    　遮光性導電性材料で前記第１ゲート電極上に形成された第２ゲート電極とで構成される
    　請求項１に記載の薄膜半導体装置。
  3. 　前記半導体素子部は、さらに、前記第２絶縁層と前記ソース電極との間、及び前記第２絶縁層と前記ドレイン電極との間に介在し、前記チャネル層の側面とコンタクトするコンタクト層を備える
    　請求項１又は２に記載の薄膜半導体装置。
  4. 　前記容量部は、さらに、前記誘電体層と前記第２容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備える
    　請求項３に記載の薄膜半導体装置。
  5. 　前記チャネル層は、結晶性シリコン薄膜で形成されている
    　請求項１～４のいずれか１項に記載の薄膜半導体装置。
  6. 　前記半導体素子部は、さらに、前記チャネル層上に非結晶性の真性シリコン薄膜を備える
    　請求項１～５のいずれか１項に記載の薄膜半導体装置。
  7. 　前記第２ゲート電極、前記チャネル層、前記非結晶性の真性シリコン薄膜、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように積層される
    　請求項６に記載の薄膜半導体装置。
  8. 　前記第２絶縁層は、有機材料で形成される
    　請求項１～７のいずれか１項に記載の薄膜半導体装置。
  9. 　基板を準備する第１工程と、
    　前記基板上に、遮光性導電性材料でゲート電極を形成すると共に、前記ゲート電極と離間した位置に透明導電性材料で第１容量電極を形成する第２工程と、
    　前記ゲート電極上および前記第１容量電極上に、第１絶縁層を形成する第３工程と、
    　前記第１絶縁層上に半導体層を形成する第４工程と、
    　前記半導体層上に、第２絶縁層を形成する第５工程と、
    　前記半導体層をエッチングすることにより、前記ゲート電極に重畳する位置にチャネル層を形成する第６工程と、
    　前記第２絶縁層上の前記チャネル層に重畳する位置にソース電極及びドレイン電極を形成すると共に、前記第１絶縁層上の前記第１容量電極に重畳する位置に第２容量電極を形成する第７工程とを含み、
    　前記第５工程では、前記半導体層上に前記第２絶縁層を形成した後に、前記基板の前記ゲート電極および前記第１容量電極が形成された面と反対側の面から、前記第２絶縁層に対して前記ゲート電極をマスクに用いて前記第２絶縁層を感光させる光で露光する露光工程と、前記第２絶縁層を現像する現像工程とによって、前記ゲート電極に重畳する位置の前記第２絶縁層を残し、且つ前記第１容量電極に重畳する位置の前記第２絶縁層を除去し、
    　前記第６工程では、前記ゲート電極に重畳する位置に残された前記第２絶縁層をマスクとして前記半導体層をエッチングする工程によって、前記半導体層を前記ゲート電極に重畳する位置の前記チャネル層として残し、且つ前記第１容量電極に重畳する位置からは前記半導体層を除去することにより、前記ゲート電極、前記チャネル層、および前記第２絶縁層は、上面視したときに外形輪郭線が一致するように形成される
    　薄膜半導体装置の製造方法。
  10. 　前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極上に形成される第２ゲート電極とで構成され、
    　前記第２工程は、
    　前記基板上に、前記透明導電性材料で前記第１ゲート電極と前記第１容量電極とを同時に形成する工程と、
    　前記第１ゲート電極上に、遮光性導電性材料で前記第２ゲート電極を形成する工程とを含む
    　請求項９に記載の薄膜半導体装置の製造方法。
  11. 　前記半導体層は、前記光を透過する厚みである
    　請求項９又は１０に記載の薄膜半導体装置の製造方法。
  12. 　前記半導体層の厚みは、３０ｎｍ以上、２００ｎｍ以下である
    　請求項１１に記載の薄膜半導体装置の製造方法。
  13. 　前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成され、
    　前記非結晶シリコン層の厚みは、５０ｎｍ以下である
    　請求項１１又は１２に記載の薄膜半導体装置の製造方法。
  14. 　前記ゲート電極は、前記透明導電性材料で前記第１容量電極と一体形成される第１ゲート電極と、前記第１ゲート電極上に前記遮光性導電性材料で形成される第２ゲート電極とで構成され、
    　前記第２工程では、ハーフトーンマスクを用いて前記第１ゲート電極、前記第２ゲート電極、及び前記第１容量電極を同時に形成する
    　請求項９～１３のいずれか１項に記載の薄膜半導体装置の製造方法。
     
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ENP Entry into the national phase

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