KR101846589B1 - 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 - Google Patents

박막 반도체 장치 및 박막 반도체 장치의 제조 방법 Download PDF

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Abstract

박막 반도체 장치는, 차광성의 게이트 전극(51)과, 제1 절연층(120)과, 채널층(54)과, 제2 절연층(131)과, 소스 전극(53) 및 드레인 전극(52)을 구비하는 반도체 소자부(50)와, 투명 도전성 재료로 형성된 제1 용량 전극(61)과, 유전체층(120)과, 제2 용량 전극(62)을 구비하는 용량부(60)로 구성되고, 게이트 전극(51), 채널층(54), 및 제2 절연층(131)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다.

Description

박막 반도체 장치 및 박막 반도체 장치의 제조 방법 {THIN FILM SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THIN FILM SEMICONDUCTOR DEVICE}
본 발명은, 박막 반도체 장치에 관한 것이며, 특히, 표시장치의 화소 회로에 이용되는 박막 반도체 장치에 관한 것이다.
근년, 액정 디스플레이로 바뀌는 차세대 플랫 패널 디스플레이의 하나로서 유기 재료의 EL(Electro　luminescence)를 이용한 유기 EL 디스플레이가 주목을 받고 있다.
유기 EL 디스플레이는, 전압 구동형의 액정 디스플레이와 상이하며, 전류 구동형의 디스플레이 디바이스이다. 이로부터, 액티브 매트릭스 방식의 표시장치의 구동 회로로서 우수한 특성을 갖는 박막 트랜지스터(TFT:Thin　Film　Transistor)의 개발이 촉구되고 있다. 박막 트랜지스터는, 화소를 선택하는 스위칭 소자, 혹은 화소를 구동하는 구동 트랜지스터 등으로 이용된다.
도 11을 참조하여, 종래의 화소 회로의 구성을 설명한다. 도 11에 나타난 화소 회로(900)는, 기판(910)과, 기판(910) 상에 형성되는 반도체 소자부 및 용량부로 구성된다. 반도체 소자부는, 게이트 전극(921)과, 게이트 절연막(930)과, 결정 실리콘층(941)과, 비결정 실리콘층(951)과, 채널 보호층(960)과, 한 쌍의 컨택트층(971, 972)과, 소스 전극(981) 및 드레인 전극(982)을, 기판(910) 상에 적층하여 구성되는 보텀 게이트형의 박막 트랜지스터이다. 용량부는, 제1 용량 전극(922)과, 유전체층으로서 기능하는 게이트 절연막(930)과, 제1 실리콘층(942)과, 제2 실리콘층(952)과, 제3 실리콘층(973)과, 제2 용량 전극(983)을, 기판(910) 상에 적층하여 구성된다.
상기 반도체 소자부는, 채널층으로서 기능하는 결정 실리콘층(941)을 에칭 처리로부터 보호하기 위해서, 채널 보호층(960)을 갖는 채널 보호형(에칭 스토퍼형)의 박막 트랜지스터이다. 채널 보호형의 박막 트랜지스터는, 예를 들면, 특허 문헌 1, 2에 개시되어 있는 바와 같이, 에칭 처리에 의한 채널층으로의 데미지를 막을 수 있어, 기판(910) 내에서 특성 불균일이 증대하는 것을 억제할 수 있다. 또, 채널 보호형의 박막 트랜지스터가 채널층을 박막화할 수 있다. 그 결과, 기생 저항 성분을 저감하여 온 특성을 향상시킬 수 있으므로, 고정밀화에는 유리하다.
일본국 특허 공개 2001-119029호 공보 일본국 특허 공개 소 64-004071호 공보
상기 구성의 화소 회로(900)에 있어서, 채널 보호층(960)은, 예를 들면, 유기 재료를 패터닝함으로써, 결정 실리콘층(941)의 채널 영역에 중첩하는 위치에 선택적으로 형성된다. 이 때, 게이트 전극(921)을 마스크로 하여 이면측(도 11의 하측)에서부터 노광하면, 제1 용량 전극(922)이 마스크가 되어 용량부에도 유기 재료가 잔류해 버린다. 그래서, 채널 보호층(960)을 패터닝하기 위해서는, 상면측(도 11의 상측)에서부터 노광할 필요가 있다. 그렇게 하면, 도 11에 나타난 바와 같이, 채널 보호층(960)의 폭이 게이트 전극(921)보다 좁아지므로, 채널 보호층(960)의 좌우의 영역(도 11의 타원으로 둘러싼 영역)에 기생 용량이 발생해, 고정밀화를 곤란하게 한다는 문제점을 일으킨다.
또, 결정 실리콘층(941), 비결정 실리콘층(951), 및 컨택트층(971, 972)은, 소스 전극(981) 및 드레인 전극(982)을 마스크로 하여 에칭함으로써 형성된다. 이 때, 소스 전극(981) 및 드레인 전극(982)과 동일 재료로 형성되는 제2 용량 전극(983)이 마스크가 되어, 용량부에도 제1~제3 실리콘층(942, 952, 973)이 잔류한다. 그 결과, 용량부가 MIS(Metal-Insulator-Semiconductor)가 되어, 전압에 의해 용량값이 변화한다는 문제점을 일으킨다.
그래서, 본 발명은, 상기 문제점을 감안하여 이루어진 것이며, 기생 용량이 적은 반도체 소자부와, MIM(Metal-Insulator-Metal)형의 용량부로 구성되는 박막 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 한 형태에 따른 박막 반도체 장치는, 기판과, 상기 기판 상에 서로 이격하여 형성되는 반도체 소자부 및 용량부를 구비한다. 상기 반도체 소자부는, 상기 기판 상에 형성된 차광성의 게이트 전극과, 상기 게이트 전극 상에 형성된 제1 절연층과, 상기 제1 절연층 상에 형성된 채널층과, 상기 채널층 상에 형성된 제2 절연층과, 상기 제2 절연층 상에 형성된 소스 전극 및 드레인 전극을 구비한다. 상기 용량부는, 투명 도전성 재료로 상기 기판 상에 형성된 제1 용량 전극과, 상기 제1 절연층과 동일한 재료로, 상기 제1 용량 전극 상에 형성된 유전체층과, 상기 소스 전극 및 상기 드레인 전극의 적어도 한쪽과 동일한 도전성 재료로, 상기 유전체층 상에 형성된 제2 용량 전극을 구비한다. 그리고, 상기 게이트 전극, 상기 채널층, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다.
본 발명에 의하면, 기생 용량이 적은 반도체 소자부와 MIM형의 용량부로 구성되는 박막 반도체 장치를 얻을 수 있다.
도 1은, 박막 반도체 어레이 기판을 나타내는 도면이다.
도 2는, 실시형태에 따른 유기 EL 디스플레이의 사시도이다.
도 3은, 화소 회로의 회로 구성을 나타내는 도면이다.
도 4는, 실시형태에 따른 박막 반도체 장치의 구성을 나타내는 평면도이다.
도 5는, 도 4의 선분(A)에 있어서의 단면도이다.
도 6a는, 게이트 배선층에 있어서의 각 구성 요소의 위치 관계를 나타내는 도면이다.
도 6b는, 제2 게이트 전극과 결정 실리콘층의 위치 관계를 나타내는 도면이다.
도 6c는, 제2 게이트 전극과 결정 실리콘층과 비결정 실리콘층의 위치 관계를 나타내는 도면이다.
도 6d는, 제2 게이트 전극과 결정 실리콘층과 비결정 실리콘층과 채널 보호층의 위치 관계를 나타내는 도면이다.
도 7a는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 기판 준비 공정을 모식적으로 나타낸 단면도이다.
도 7b는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 게이트 전극/제1 용량 전극 형성 공정을 모식적으로 나타낸 단면도이다.
도 7c는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 게이트 전극 및 제1 용량 전극이 형성된 상태를 모식적으로 나타낸 단면도이다.
도 7d는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 게이트 절연막 형성 공정을 모식적으로 나타낸 단면도이다.
도 7e는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 결정 실리콘 박막 형성 공정을 모식적으로 나타낸 단면도이다.
도 7f는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 비결정 실리콘 박막 형성 공정을 모식적으로 나타낸 단면도이다.
도 7g는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 절연막형성 공정을 모식적으로 나타낸 단면도이다.
도 7h는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 채널 보호층 형성 공정을 모식적으로 나타낸 단면도이다.
도 7i는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 결정 실리콘층/비결정 실리콘층 형성 공정을 모식적으로 나타낸 단면도이다.
도 7j는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 컨택트층용 박막 형성 공정을 모식적으로 나타낸 단면도이다.
도 7k는, 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 소스 전극/드레인 전극 형성 공정을 모식적으로 나타낸 단면도이다.
도 8은, 변형예 1에 따른 박막 반도체 장치의 구성을 나타내는 단면도이다.
도 9는, 변형예 2에 따른 박막 반도체 장치의 구성을 나타내는 평면도이다.
도 10은, 변형예 1에 따른 박막 반도체 장치의 게이트 배선층에 있어서의 각 구성 요소의 위치 관계를 나타내는 도면이다.
도 11은, 종래의 화소 회로의 구성을 나타내는 단면도이다.
본 발명의 한 형태에 따른 박막 반도체 장치는, 기판과 상기 기판 상에 서로 이격하여 형성되는 반도체 소자부 및 용량부를 구비한다. 상기 반도체 소자부는, 상기 기판 상에 형성된 차광성의 게이트 전극과, 상기 게이트 전극 상에 형성된 제1 절연층과, 상기 제1 절연층 상에 형성된 채널층과, 상기 채널층 상에 형성된 제2 절연층과, 상기 제2 절연층 상에 형성된 소스 전극 및 드레인 전극을 구비한다. 상기 용량부는, 투명 도전성 재료로 상기 기판 상에 형성된 제1 용량 전극과, 상기 제1 절연층과 동일한 재료로, 상기 제1 용량 전극 상에 형성된 유전체층과, 상기 소스 전극 및 상기 드레인 전극의 적어도 한쪽과 동일한 도전성 재료로, 상기 유전체층 상에 형성된 제2 용량 전극을 구비한다. 그리고, 상기 게이트 전극, 상기 채널층, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다.
상기 구성에 의하면, 상면에서 봤을 때에 게이트 전극과 채널 보호층의 외형 윤곽선이 일치한다. 이에 의해, 채널 보호층의 좌우 영역에서 게이트 전극과 소스 전극 및 드레인 전극이 중첩하지 않으므로, 이 영역의 기생 용량을 삭감할 수 있다. 또, 제1 용량 전극과 제2 용량 전극 사이에 개재하는 반도체층이 개재하지 않으므로, MIM형의 용량부를 형성할 수 있다.
일례로서, 상기 게이트 전극은, 상기 투명 도전성 재료로 형성된 제1 게이트 전극과, 차광성 도전성 재료로 상기 제1 게이트 전극 상에 형성된 제2 게이트 전극으로 구성되어도 된다.
상기 반도체 소자부는, 상기 제2 절연층과 상기 소스 전극 사이, 및 상기 제2 절연층과 상기 드레인 전극 사이에 개재하고, 상기 채널층의 측면과 컨택트하는 컨택트층을 더 구비해도 된다.
또한, 상기 용량부는, 상기 유전체층과 상기 제2 용량 전극 사이에, 상기 컨택트층과 같은 재료로 형성된 중간층을 더 구비해도 된다.
또, 상기 채널층은, 결정성 실리콘 박막으로 형성되어도 된다.
상기 반도체 소자부는, 상기 채널층 상에 비결정성의 진성 실리콘 박막을 더 구비해도 된다.
또, 상기 제2 게이트 전극, 상기 채널층, 상기 비결정성의 진성 실리콘 박막, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층되어도 된다.
또, 상기 제2 절연층은 유기 재료로 형성되어도 된다.
본 발명의 한 형태에 따른 박막 반도체 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에, 차광성 도전성 재료로 게이트 전극을 형성함과 더불어, 상기 게이트 전극과 이격한 위치에 투명 도전성 재료로 제1 용량 전극을 형성하는 제2 공정과, 상기 게이트 전극 상 및 상기 제1 용량 전극 상에, 제1 절연층을 형성하는 제3 공정과, 상기 제1 절연층 상에 반도체층을 형성하는 제4 공정과, 상기 반도체층 상에, 제2 절연층을 형성하는 제5 공정과, 상기 반도체층을 에칭함으로써, 상기 게이트 전극에 중첩하는 위치에 채널층을 형성하는 제6 공정과, 상기 제2 절연층 상의 상기 채널층에 중첩하는 위치에 소스 전극 및 드레인 전극을 형성함과 더불어, 상기 제1 절연층 상의 상기 제1 용량 전극에 중첩하는 위치에 제2 용량 전극을 형성하는 제7 공정을 포함한다. 상기 제5 공정에서는, 상기 반도체층 상에 상기 제2 절연층을 형성한 후에, 상기 기판의 상기 게이트 전극 및 상기 제1 용량 전극이 형성된 면과 반대측 면으로부터, 상기 제2 절연층에 대해 상기 게이트 전극을 마스크로 이용하여 상기 제2 절연층을 감광시키는 광으로 노광하는 노광 공정과, 상기 제2 절연층을 현상하는 현상 공정에 의해, 상기 게이트 전극에 중첩하는 위치의 상기 제2 절연층을 남기고, 또한 상기 제1 용량 전극에 중첩하는 위치의 상기 제2 절연층을 제거한다. 상기 제6 공정에서는, 상기 게이트 전극에 중첩하는 위치에 남겨진 상기 제2 절연층을 마스크로 하여 상기 반도체층을 에칭하는 공정에 의해, 상기 반도체층을 상기 게이트 전극에 중첩하는 위치의 상기 채널층으로서 남기고, 또한 상기 제1 용량 전극에 중첩하는 위치부터는 상기 반도체층을 제거함으로써, 상기 게이트 전극, 상기 채널층, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 형성된다.
상기 방법과 같이, 게이트 전극을 차광성 도전성 재료로 형성하고, 또한 기판의 이면측부터 제2 절연층을 노광함으로써, 제2 절연층의 외형 윤곽선이 게이트 전극의 외형 윤곽선에 일치하도록 셀프 얼라인먼트된다. 또, 제2 절연층을 마스크로 하여 반도체층을 에칭함으로써, 제1 및 제2 용량 전극 사이에서부터 반도체층을 제거할 수 있다. 즉, 상기 방법에 의하면, 비교적 용이하게 상기 구성의 박막 반도체 장치를 얻을 수 있다.
또, 상기 게이트 전극은, 제1 게이트 전극과, 상기 제1 게이트 전극 상에 형성되는 제2 게이트 전극으로 구성되어도 된다. 그리고, 상기 제2 공정은, 상기 기판 상에, 상기 투명 도전성 재료로 상기 제1 게이트 전극과 상기 제1 용량 전극을 동시에 형성하는 공정과, 상기 제1 게이트 전극 상에, 차광성 도전성 재료로 상기 제2 게이트 전극을 형성하는 공정을 포함해도 된다.
또, 상기 반도체층은, 상기 광을 투과하는 두께여도 된다.
또, 상기 반도체층의 두께는, 30nm 이상, 200nm 이하여도 된다.
또, 상기 반도체층은, 결정 실리콘층과 비결정 실리콘층을 적층하여 형성되어도 된다. 그리고, 상기 비결정 실리콘층의 두께는, 50nm 이하여도 된다.
비결정성의 진성 실리콘 박막은, 노광 공정에서의 광에 대한 흡수율이 높고, 너무 두껍게 하면, 제2 절연층에 필요한 노광량이 이르지 않아, 노광이 불충분하게 되어 버릴 우려가 있다. 혹은, 필요한 노광량을 얻기 위해서 장시간의 노광 공정이 필요하게 되어, 생산성을 현저하게 떨어뜨릴 염려가 있다. 단, 비결정성의 진성 실리콘 박막의 두께는, 노광 공정에서 이용하는 광의 광량을 강하게 하면 50nm 이상으로 할 수도 있다.
또, 상기 게이트 전극은, 상기 투명 도전성 재료로 상기 제1 용량 전극과 일체 형성되는 제1 게이트 전극과, 상기 제1 게이트 전극 상에 상기 차광성 도전성 재료로 형성되는 제2 게이트 전극으로 구성되어도 된다. 그리고, 상기 제2 공정에서는, 하프톤 마스크를 이용하여 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제1 용량 전극을 동시에 형성해도 된다.
상기 구성에 의하면, 제1 게이트 전극, 제2 게이트 전극, 및 제1 용량 전극을 1프로세스로 형성할 수 있다.
이하, 도면을 참조하여, 본 발명에 따른 박막 반도체 장치 및 그 제조 방법을 설명한다. 또한, 본 발명은, 청구범위의 기재에 의거하여 특정된다. 따라서, 이하의 실시형태에 있어서의 구성 요소 중, 청구항에 기재되어 있지 않은 구성 요소는, 본 발명의 과제를 달성하는데 반드시 필요하지는 않다. 즉, 이하의 실시형태는, 본 발명의 보다 바람직한 형태를 설명하는 것이다. 또, 각 도면은 모식도이며, 반드시 엄밀하게 도시한 것이라고는 할 수 없다.
(실시형태)
도 1 및 도 2를 참조하여, 본 발명의 실시형태에 따른 유기 EL(Electro　Luminescence) 디스플레이(유기 EL표시 패널)(10) 및 화상 표시장치용 박막 트랜지스터 어레이 장치(이하, 단순히 「박막 트랜지스터 어레이 장치」라고 표기함)(20)를 설명한다. 또한, 도 1은, 박막 반도체 어레이 기판(1)을 나타내는 도면이다. 도 2는, 본 발명의 실시형태에 따른 표시장치의 일례인 유기 EL 디스플레이(10)의 사시도이다.
우선, 박막 반도체 어레이 기판(1)은, 도 1에 나타난 바와 같이, 복수(도 1에서는 2개)의 유기 EL 디스플레이(10)로 구성되어 있다. 또, 유기 EL 디스플레이(10)는, 도 2에 나타난 바와 같이, 하층에서부터, 박막 트랜지스터 어레이 장치(20), 층간 절연막(평탄화막)(11)(도 2에서는 도시 생략), 양극(하부 전극)(12), 유기 EL층(유기 발광층)(13), 및 투명 음극(상부 전극)(14)의 적층 구조체이다. 또, 양극(12) 및 유기 EL층(13) 사이에는 정공 수송층(도시생략)이, 유기 EL층(13)및 투명 음극(14) 사이에는 전자 수송층(도시생략)이 적층된다.
박막 트랜지스터 어레이 장치(20)에는, 복수의 화소(100)가 행렬형상(매트릭스형상)으로 배치되어 있다. 각 화소(100)는, 각각 설치된 화소 회로(30)에 의해 구동된다. 또, 박막 트랜지스터 어레이 장치(20)는, 행형상으로 배치되는 복수의 게이트 배선(21)과, 게이트 배선(21)과 교차하도록 열형상으로 배치되는 복수의 소스 배선(신호 배선)(22)과, 소스 배선(22)에 평행하게 연장되는 복수의 전원 배선(23)(도 2에서는 도시생략)을 구비한다.
이 게이트 배선(21)은, 화소 회로(30)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터의 게이트 전극(41)(도 2에서는 도시생략)을 행마다 접속한다. 소스 배선(22)은, 화소 회로(30)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터의 소스 전극(42)(도 2에서는 도시생략)을 열마다 접속한다. 전원 배선(23)은, 화소 회로(30)의 각각에 포함되는 구동 소자로서 동작하는 박막 트랜지스터의 드레인 전극(52)(도 2에서는 도시생략)을 열마다 접속한다.
다음에, 도 3 및 도 4를 참조하여, 화소(100)의 구조를 설명한다. 또한, 도 3은, 화소(100)에 포함되는 화소 회로(30)의 회로도이다. 도 4는, 화소(100)의 구성을 나타내는 평면도이다.
화소 회로(30)는, 도 3에 나타난 바와 같이, 스위치 소자로서 동작하는 제1의 트랜지스터(40)와, 구동 소자로서 동작하는 제2의 트랜지스터(50)와, 대응하는 화소에 표시하는 데이터를 기억하는 커패시터(60)로 구성된다.
제1의 트랜지스터(40)는, 게이트 배선(21)에 접속되는 게이트 전극(41)과, 소스 배선(22)에 접속되는 소스 전극(42)과, 커패시터(60) 및 제2의 트랜지스터(50)의 게이트 전극(51)에 접속되는 드레인 전극(43)으로 구성된다. 이 제1의 트랜지스터(40)는, 접속된 게이트 배선(21) 및 소스 배선(22)에 전압이 인가되면, 당해 소스 배선(22)에 인가된 전압값을 표시 데이터로서 커패시터(60)에 보존한다.
제2의 트랜지스터(50)는, 게이트 전극(51)과, 전원 배선(23) 및 커패시터(60)에 접속되는 드레인 전극(52)과, 소스 전극(53)으로 구성된다. 이 제2의 트랜지스터(50)는, 커패시터(60)가 유지하고 있는 전압값에 대응하는 전류를 전원 배선(23)으로부터 소스 전극(53)을 통해서 양극(12)에 공급한다.
즉, 상기 구성의 유기 EL 디스플레이(10)는, 게이트 배선(21)과 소스 배선(22)의 교점에 위치하는 화소(100)마다 표시 제어를 행하는 액티브 매트릭스 방식을 채용하고 있다.
또한, 도 4에 나타난 바와 같이, 제1의 트랜지스터(40)의 드레인 전극(43)과, 제2의 트랜지스터(50)의 게이트 전극(51)은, 컨택트홀(70)을 통해 전기적으로 접속되어 있다. 또, 제2의 트랜지스터의 소스 전극(53)은, 중계 전극(80)을 통해 양극(12)(도 4에서는 도시생략)에 전기적으로 접속되어 있다.
또한, 도 4에 나타난 바와 같이, 게이트 배선(21), 및 게이트 전극(41, 51)은, 각각 2종류의 금속을 적층하여 구성된다. 구체적으로는, 게이트 배선(21)은, 제1 게이트 배선(21a)과 제2 게이트 배선(21b)을 적층하여 구성되어 있다. 게이트 전극(41)은, 제1 게이트 전극(41a)과 제2 게이트 전극(41b)을 적층하여 구성되어 있다. 게이트 전극(51)은, 제1 게이트 전극(51a)과 제2 게이트 전극(51b)을 적층하여 구성되어 있다.
다음에, 도 5 및 도 6a~도 6d를 참조하여, 제2의 트랜지스터(50) 및 커패시터(60)의 상세한 구성을 설명한다. 도 5는, 도 4의 선분(A)에 있어서의 단면도이다. 도 6a~도 6d는, 화소(100)를 상면에서 봤을 때의 각 구성 요소의 위치 관계를 설명하기 위한 도면이다. 또한, 제1의 트랜지스터(40)의 구성은, 제2의 트랜지스터(50)와 공통되므로, 제2의 트랜지스터(50)를 중심으로 설명한다.
우선, 도 5에 나타난 바와 같이, 제2의 트랜지스터(반도체 소자부)(50)와 커패시터(용량부)(60)는, 공통의 기판(110) 상에 서로 이격하여 형성되어 있다. 제2의 트랜지스터(50)는, 기판(110) 상에, 게이트 전극(51)과, 게이트 절연막(제1 절연층)(120)과, 결정 실리콘층(54)과, 비결정 실리콘층(55)과, 채널 보호층(131)과, 한 쌍의 컨택트층(141, 142)과, 소스 전극(53) 및 드레인 전극(52)을, 이 순서대로 적층하여 구성되는 보텀 게이트형의 박막 트랜지스터이다. 커패시터(60)는, 기판(110) 상에, 제1 용량 전극(61)과, 유전체층으로서 기능하는 게이트 절연막(120)과, 실리콘층(143)과, 제2 용량 전극(62)을, 이 순서대로 적층하여 구성된다.
기판(110)은, 예를 들면, 석영 유리, 무알칼리 유리, 고내열성 유리 등의 유리 재료로 이루어지는 유리 기판이다. 또한, 유리 기판 중에 포함되는 나트륨이나 인 등의 불순물이 결정 실리콘층(54)에 침입하는 것을 방지하기 위해서, 기판(110)상에 실리콘 질화막(SiNx), 산화 실리콘(SiOy) 또는 실리콘산 질화막(SiOyNx) 등으로 이루어지는 언더코트 층을 형성해도 된다. 또, 언더코트층은, 레이저 어닐 등의 고온 열처리 프로세스에 있어서, 기판(110)에 대한 열의 영향을 완화시키는 역할을 맡는 경우도 있다. 언더코트층의 막 두께는, 예를 들면 100nm~2000nm 정도로 할 수 있다.
게이트 전극(51) 및 제1 용량 전극(61)은, 기판(110) 상에 소정 형상으로 패턴 형성된다. 보다 구체적으로는, 게이트 전극(51)은, 기판(110) 상에 패턴 형성되는 제1 게이트 전극(51a)과, 제1 게이트 전극(51a) 상에 패턴 형성되는 제2 게이트 전극(51b)의 적층 구조체이다. 또, 제1 용량 전극(61)은, 제1 게이트 전극(51a)과 동일한 재료로 기판(110) 상에 패턴 형성된다.
본 실시형태에 있어서는, 도 6a에 나타난 바와 같이, 제1 게이트 배선(21a)과 제1의 트랜지스터(40)의 제1 게이트 전극(41a)이 연속한 단일 패턴으로서 형성되고, 제2의 트랜지스터(50)의 제1 게이트 전극(51a)과 제1 용량 전극(61)이 연속한 단일 패턴으로서 형성된다. 그리고, 제1 게이트 배선(21a) 상에 제2 게이트 배선(21b)이, 제1의 트랜지스터(40)의 제1 게이트 전극(41a) 상에 제2 게이트 전극(41b)이, 제2의 트랜지스터(50)의 제1 게이트 전극(51a) 상에 제2 게이트 전극(51b)이, 각각 별개 독립적인 패턴으로서 형성된다.
제1 게이트 전극(51a) 및 제1 용량 전극(61)은, 투명 도전성 재료로 형성된다. 투명 도전성 재료의 구체적인 예는 특별히 한정되지 않지만, 예를 들면, ITO(Indium　Tin　Oxide), SnO2, In2O3, ZnO 등을 이용할 수 있다.
한편, 제2 게이트 전극(51b)은, 차광성 도전성 재료로 형성된다. 차광성 도전성 재료의 구체적인 예는 특별히 한정되지 않지만, 예를 들면, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti), 크롬(Cr), 및 몰리브덴 텅스텐(MoW) 등을 이용할 수 있다. 게이트 전극(51)의 막 두께는, 예를 들면 20~500nm 정도로 할 수 있다.
게이트 절연막(제1 절연층)(120)은, 게이트 전극(51) 및 제1 용량 전극(61)을 덮도록, 기판(110) 상의 전체면에 형성된다. 즉, 게이트 절연막(120)은, 제2의 트랜지스터(50)의 영역에서는 게이트 절연막으로서 기능하고, 커패시터(60)의 영역에서는 유전체층으로서 기능한다.
게이트 절연막(120)은, 예를 들면, 산화 실리콘(SiOy), 질화 실리콘(SiNx), 실리콘산 질화막(SiOyNx), 산화 알류미늄(AlOz) 또는 산화 탄탈(TaOw)의 단층막 또는 이들의 적층막에 의해 구성할 수 있다. 게이트 절연막(120)의 막 두께는, 예를 들면 50nm~300nm로 할 수 있다.
또한, 본 실시형태에서는, 제2의 트랜지스터(50)의 채널 영역을 결정 실리콘층(54)에 형성하고 있으므로, 게이트 절연막(120)에 산화 실리콘을 이용하는 것이 바람직하다. 산화 실리콘은, 결정 실리콘층(54)과 게이트 절연막(120)의 계면상태를 양호하게 하는데 적합하며, 이에 의해 제2의 트랜지스터(50)의 역치 전압 특성이 향상된다.
결정 실리콘층(채널층)(54)은, 게이트 절연막(120) 상의 게이트 전극(51)에 중첩하는 위치에 패턴 형성되는 반도체막으로서, 게이트 전극(51)의 전압에 의해 캐리어의 이동이 제어되는 영역인 소정의 채널 영역을 갖는다. 제2의 트랜지스터(50)의 채널 길이는, 채널 보호층(131)의 폭으로서 정의된다.
본 실시형태에서는, 도 6b에 나타난 바와 같이, 제2의 트랜지스터(50)의 제2 게이트 전극(51b)과 결정 실리콘층(54)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다. 여기서, 「외형 윤곽선이 일치한다」라는 것은, 제2 게이트 전극(51b)과 결정 실리콘층(54)이 동일 형상(형태 및 면적이 동일)이며, 또한 제2 게이트 전극(51b)과 결정 실리콘층(54)이 수평 방향으로 어긋나지 않게 배치되어 있는 것을 가리킨다. 동일하게, 제1의 트랜지스터(40)의 제2 게이트 전극(41b)과 결정 실리콘층(44)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다.
결정 실리콘층(54)은, 결정성의 조직 구조를 갖는 결정성 실리콘 박막으로서, 미결정 실리콘 박막 또는 다결정 실리콘 박막으로 이루어진다. 결정 실리콘층(54)은, 예를 들면, 비결정성의 비정질 실리콘(아몰퍼스 실리콘)을 결정화함으로써 형성할 수 있다. 또, 결정 실리콘층(54)은, 아몰퍼스 실리콘(비결정 실리콘)과 결정성 실리콘의 혼정 구조를 갖는 실리콘 박막으로 할 수 있다. 이 경우에, 우수한 온 특성을 얻기 위해서, 적어도 채널 영역의 결정성 실리콘의 비율을 크게 하는 것이 바람직하다. 결정 실리콘층(54)과 비결정 실리콘층(55)을 합친 막 두께는, 예를 들면, 30nm~200nm 정도(후술하는 이면으로부터의 노광광이 투과하는 정도)로 할 수 있다. 또한, 결정 실리콘층(54)에 포함되는 실리콘 결정의 주면(主面)방위는［100］인 것이 바람직하다. 이에 의해, 결정성이 우수한 결정 실리콘층(54)을 형성할 수 있다.
또한, 결정 실리콘층(54)에 있어서의 결정 실리콘의 평균 결정 입경은, 5nm~1000nm 정도이며, 결정 실리콘층(54)에는, 상기와 같은 평균 결정 입경이 100nm 이상의 다결정, 혹은, 평균 결정 입경이 10nm~100nm의 마이크로 크리스탈(μc)이라고 칭해지는 미결정도 포함된다.
비결정 실리콘층(백 채널층)(55)은, 결정 실리콘층(54) 상에 패턴 형성된다. 본 실시형태에 있어서는, 도 6c에 나타난 바와 같이, 제2의 트랜지스터(50)의 제2 게이트 전극(51b)과 결정 실리콘층(54)과 비결정 실리콘층(55)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다. 동일하게, 제1의 트랜지스터(40)의 제2 게이트 전극(41b)과 결정 실리콘층(44)과 비결정 실리콘층(45)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다.
비결정 실리콘층(55)은, 예를 들면, 의도적으로 불순물의 도핑을 행하지 않은 아몰퍼스 실리콘막(진성 아몰퍼스 실리콘)에 의해 형성되어 있다. 이 비결정 실리콘층(55)은, 국재 준위 밀도(트랩 밀도)가 결정 실리콘층(54)보다 높다. 즉, 비결정 실리콘층(55)의 음의 캐리어의 전하 밀도에 의해 채널 보호층(131)의 양의 고정 전하를 상쇄하여 전계 차폐를 행할 수 있다. 이에 의해, 백 채널의 형성을 억제할 수 있어, 오프시의 리크 전류를 억제할 수 있으므로, 제2의 트랜지스터(50)의 오프 특성이 향상한다. 또한, 비결정 실리콘층(55)의 막 두께는, 50nm 이하로 하는 것이 바람직하다.
채널 보호층(제2 절연층)(131)은, 비결정 실리콘층(55) 상의 채널 영역에 중첩하는 위치에 패턴 형성된다. 본 실시형태에서는, 도 6d에 나타난 바와 같이, 제2의 트랜지스터(50)의 제2 게이트 전극(51b)과 결정 실리콘층(54)과 비결정 실리콘층(55)과 채널 보호층(131)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다. 동일하게, 제1의 트랜지스터(40)의 제2 게이트 전극(41b)과 결정 실리콘층(44)과 비결정 실리콘층(45)과 채널 보호층(132)은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층된다.
채널 보호층(131)은, 채널 영역을 포함하는 반도체층(결정 실리콘층(54), 비결정 실리콘층(55))을 보호하는 채널 에칭 스토퍼(CES)층으로서 기능한다. 즉, 채널 보호층(131)은, 한 쌍의 컨택트층(141, 142)을 형성할 때의 에칭 처리시에, 결정 실리콘층(54) 및 비결정 실리콘층(55)이 에칭되는 것을 방지하는 기능을 갖는다.
채널 보호층(131)을 형성하는 재료에는, 예를 들면, 실리콘, 산소 및 카본을 포함하는 유기 재료를 주로 함유하는 유기 재료를 이용할 수 있다. 본 실시형태에서의 채널 보호층(131)은, 감광성 도포형의 유기 재료를 패터닝 및 고체화함으로써 형성할 수 있다.
또, 채널 보호층(131)을 구성하는 유기 재료에는, 예를 들면, 유기 수지 재료, 계면 활성제, 용매 및 감광제가 포함된다. 유기 수지 재료로는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트 또는 벤조시크로브텐 등 중에서 1종 또는 복수종으로 이루어지는 감광성 또는 비감광성의 유기 수지 재료를 이용할 수 있다. 계면 활성제로는, 실록산 등의 실리콘 화합물로 이루어지는 계면 활성제를 이용할 수 있다. 용매로는, 프로필렌글리콜모노메틸에테르아세테이트 또는 1, 4-디옥산 등의 유기용매를 이용할 수 있다. 또, 감광제로는, 나프토퀴논디아지드 등의 포지티브형 감광제를 이용할 수 있다. 또한, 감광제에는, 탄소뿐만 아니라 유황도 포함되어 있다.
채널 보호층(131)을 형성하는 경우, 상기 유기 재료를 스핀 코트법 등의 도포법을 이용하여 형성할 수 있다. 또한, 채널 보호층(131)의 형성에는, 도포법뿐 아니라, 액적 토출법 등 그 외의 방법을 이용할 수도 있다. 예를 들면, 스크린 인쇄나 오프셋 인쇄 등의 소정의 패턴을 형성할 수 있는 인쇄법 등을 이용함으로써, 소정 형상의 유기 재료를 선택적으로 형성할 수도 있다.
채널 보호층(131)의 막 두께는, 예를 들면, 300nm~1000nm로 할 수 있다. 채널 보호층(131)의 막 두께의 하한은, 에칭에 의한 마진 및 채널 보호층(131) 중의 고정 전하의 영향을 억제하는 것 등을 고려해서 결정된다. 또, 채널 보호층(131)의 막 두께의 상한은, 컨택트층(141, 142)이나 소스 전극(53) 및 드레인 전극(52)과의 단차의 증대에 수반하는 프로세스 신뢰성의 저하를 억제하는 것을 고려하여 결정된다.
한 쌍의 컨택트층(141, 142)은, 채널 보호층(131), 비결정 실리콘층(55), 및 결정 실리콘층(54)을 덮도록 패턴 형성된다. 또, 컨택트층(141)과 컨택트층(142)은, 서로 소정의 간격을 두고 대향 배치된다. 또한, 컨택트층(141)은, 커패시터(60)의 위치에까지 연장되어 있다.
보다 구체적으로는, 컨택트층(141)은, 채널 보호층(131)의 상면의 일부, 채널 보호층(131)의 일방측(도 5의 좌측)의 측면, 비결정 실리콘층(55)의 일방측(도 5의 좌측)의 측면, 및 결정 실리콘층(54)의 일방측(도 5의 좌측)의 측면에 걸치도록 형성되어 있다. 그리고, 컨택트층(141)은, 결정 실리콘층(54)의 일방측의 측면과 컨택트하고 있다.
또, 컨택트층(142)은, 채널 보호층(131)의 상면의 일부, 채널 보호층(131)의 타방측(도 5의 우측)의 측면, 비결정 실리콘층(55)의 타방측(도 5의 우측)의 측면, 및 결정 실리콘층(54)의 타방측(도 5의 우측)의 측면에 걸치도록 형성되고, 또한, 게이트 절연막(120) 상을 커패시터(60)의 위치에까지 연장되어 있다. 그리고, 컨택트층(142)은, 결정 실리콘층(54)의 타방측의 측면과 컨택트하고 있다.
컨택트층(141, 142)은, 불순물을 고농도로 포함하는 비정질 반도체막이며, 1×1019［atm/cm3］ 이상의 고농도의 불순물을 포함하는 n＋층이다. 보다 구체적으로는, 컨택트층(141, 142)은, 아몰퍼스 실리콘에 불순물로서 인(P)을 도핑한 n형 반도체막에 의해 구성할 수 있다. 또, 컨택트층(141, 142)의 막 두께는, 예를 들면 5nm~100nm로 할 수 있다.
또한, 컨택트층(141, 142)은, 하층의 저농도의 전계 완화층(n-층)과 상층의 고농도의 컨택트층(n＋층)의 2층으로 구성되어도 된다. 저농도의 전계 완화층에는, 1×1017［atm/cm3］정도의 인이 도핑되어 있다. 상기 2층은, CVD(Chemical　Vapor　Deposition) 장치에 있어서 연속적으로 형성하는 것이 가능하다.
소스 전극(53) 및 드레인 전극(52)은, 컨택트층(141, 142) 및 게이트 절연막(120) 상의 채널 영역에 중첩하는 위치에 패턴 형성된다. 또, 소스 전극(53)과 드레인 전극은, 서로 소정의 간격을 두고 대향 배치된다.
보다 구체적으로는, 소스 전극(53)은, 컨택트층(141) 상에, 채널 보호층(131)의 상면의 일부, 채널 보호층(131)의 일방측의 측면, 비결정 실리콘층(55)의 일방측의 측면, 및 결정 실리콘층(54)의 일방측의 측면에 걸치도록 형성되어 있다. 동일하게, 드레인 전극(52)은, 컨택트층(142) 상에, 채널 보호층(131)의 상면의 일부, 채널 보호층(131)의 타방측의 측면, 비결정 실리콘층(55)의 타방측의 측면, 결정 실리콘층(54)의 타방측의 측면, 및 커패시터(60)에 걸치도록 형성되어 있다. 또한, 드레인 전극(52)의 제1 용량 전극(61)에 중첩하는 부분은, 제2 용량 전극(62)으로서 기능한다.
제2 용량 전극(62)은, 소스 전극(53) 및 드레인 전극(52)의 적어도 한쪽과 동일 재료로, 컨택트층(142) 상의 제1 용량 전극(61)에 중첩하는 위치에 형성된다. 또한, 본 실시형태에 있어서는, 도 4에 나타난 바와 같이, 전원 배선(23)의 일부가 제2 용량 전극(62)으로서 기능한다.
본 실시형태에 있어서, 소스 전극(53), 드레인 전극(52), 및 제2 용량 전극(62)은, 도전성 재료 및 그 합금 등의 단층 구조 또는 다층 구조로 할 수 있다. 예를 들면, 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 티탄(Ti) 및 크롬(Cr) 등에 의해 구성된다. 본 실시형태에서는, 소스 전극(53), 드레인 전극(52), 및 제2 용량 전극(62)은, MoW/Al/MoW의 3층 구조에 의해 형성되어 있다. 소스 전극(53), 드레인 전극(52), 및 제2 용량 전극(62)의 막 두께는, 예를 들면, 100nm~500nm 정도로 할 수 있다.
상기 구성의 제2의 트랜지스터(50)에 의하면, 도 6a~도 6d를 이용하여 설명한 바와 같이, 제2 게이트 전극(51b)과 채널 보호층(131)은, 상면에서 봤을 때에 외형 윤곽선이 일치한다. 이에 의해, 도 5에 나타나는 단면에 있어서, 채널 보호층(131)의 하면의 좌우의 단부가, 제2 게이트 전극(51b)의 좌우의 측면의 연장선 상에 위치하게 된다. 그 결과, 채널 보호층(131)의 좌우의 영역에서 게이트 전극(51)과 소스 전극(53) 및 드레인 전극(52)이 중첩하지 않으므로, 이 영역의 기생 용량을 삭감할 수 있다. 또한, 도 5에 나타나는 채널 보호층(131)은, 하면에서 상면을 향해 단면적이 작아지는 테이퍼 형상으로 되어 있으므로, 적어도 채널 보호층(131)의 하면의 외형 윤곽선이, 제2 게이트 전극(51b), 결정 실리콘층(54), 및 비결정 실리콘층(55)의 외형 윤곽선에 일치하면 된다.
또, 상기 구성의 커패시터(60)에 의하면, 제1 용량 전극(61)과 제2 용량 전극(62) 사이에 개재하는 실리콘층이 컨택트층(142)만이 된다. 막 두께 5nm~100nm 정도의 컨택트층(142)의 유무는 커패시터(60)의 기능에 거의 영향이 없기 때문에, 커패시터(60)는, 실질적으로 MIM형의 용량부로 간주할 수 있다.
다음에, 도 7a~도 7k를 참조하여, 본 발명의 실시형태에 따른 박막 반도체 장치의 제조 방법을 설명한다. 도 7a~도 7k는, 본 발명의 실시형태에 따른 박막 반도체 장치의 제조 방법에 있어서의 각 공정의 구성을 모식적으로 나타낸 단면도이다.
우선, 도 7a에 나타난 바와 같이, 기판(110)을 준비한다. 또한, 게이트 전극(51) 및 제1 용량 전극(61)을 형성하기 전에, 플라즈마 CVD 등에 의해 기판(110) 상에 실리콘 질화막, 실리콘 산화막, 및 실리콘산 질화막 등으로 이루어지는 언더코트층을 형성해도 된다.
다음에, 도 7b 및 도 7c에 나타난 바와 같이, 기판(110) 상에, 소정 형상의 게이트 전극(51) 및 제1 용량 전극(61)을 형성한다. 여기에서는, 제1 게이트 전극(51a), 제2 게이트 전극(51b), 및 제1 용량 전극(61)을 동시(1프로세스)에 형성하는 방법을 설명하지만, 이에 한정되지 않고, 한층씩 순서대로 형성해도 된다.
우선, 도 7b에 나타난 바와 같이, 기판(110)의 상면 전역에, 제1 게이트 전극(51a) 및 제1 용량 전극(61)을 구성하는 투명 도전성 재료(61M)를 스패터에 의해 성막한다. 다음에, 투명 도전성 재료(61M)의 상면 전역에, 제2 게이트 전극(51b)을 구성하는 차광성 도전성 재료(51M)를 스패터에 의해 성막한다.
다음에, 포토리소그래피법을 이용하여, 차광성 도전성 재료(51M) 상에 마스크(90)를 형성한다. 여기서 형성되는 마스크(90)는, 투명 도전성 재료(61M) 및 차광성 도전성 재료(51M) 양쪽 모두를 남기는 영역의 두께가 상대적으로 두껍고, 투명 도전성 재료(61M)만을 남기는 영역의 두께가 상대적으로 얇은 하프톤 마스크이다.
그리고, 습식 에칭법을 이용하여, 차광성 도전성 재료(51M) 및 투명 도전성 재료(61M)를 패터닝한다. 이에 의해, 도 7c에 나타난 바와 같이, 소정 형상의 게이트 전극(51) 및 제1 용량 전극(61)을 형성할 수 있다. 또한, 웨트 에칭에는, 예를 들면, 인산(HPO4), 질산(HNO3), 아세트산(CH3COOH) 및 물을 소정의 배합으로 혼합한 약액을 이용하여 행할 수 있다.
다음에, 도 7d에 나타난 바와 같이, 게이트 전극(51) 및 제1 용량 전극(61)을 덮도록, 기판(110)의 상면 전역에 게이트 절연막(120)을 형성한다. 예를 들면, 산화 실리콘으로 이루어지는 게이트 절연막(120)을 플라즈마 CVD 등에 의해 성막한다. 산화 실리콘은, 예를 들면, 실란가스(SiH4)와 아산화 질소 가스(N2O)를 소정의 농도비로 도입함으로써 성막할 수 있다.
다음에, 도 7e에 나타난 바와 같이, 게이트 절연막(120)의 상면 전역에, 결정 실리콘층(54)이 되는 결정 실리콘 박막(54M)을 형성한다. 결정 실리콘 박막(54M)은, 예를 들면, 아몰퍼스 실리콘(비정질 실리콘)으로 이루어지는 비결정 실리콘 박막을 플라즈마 CVD 등에 의해 성막하고, 탈수소 어닐 처리를 행한 후에, 비결정 실리콘 박막을 어닐링하여 결정화시킴으로써 형성할 수 있다. 또한, 비결정 실리콘 박막은, 예를 들면, 실란가스(SiH4)와 수소 가스(H2)를 소정의 농도비로 도입함으로써 성막할 수 있다.
또한, 본 실시형태에서는, 엑시머 레이저를 이용한 레이저 어닐에 의해 비결정 실리콘 박막을 결정화시켰는데, 결정화의 방법으로는, 파장 370~900nm 정도의 펄스 레이저를 이용한 레이저 어닐법, 파장 370~900nm 정도의 연속 발진 레이저를 이용한 레이저 어닐법, 또는 급속 열처리(RTP)에 의한 어닐법을 이용해도 상관없다. 또, 비결정 실리콘 박막을 결정화하는 것이 아니라, CVD에 의한 직접 성장 등의 방법에 의해 결정 실리콘 박막(54M)을 성막해도 된다.
그 후에, 결정 실리콘 박막(54M)에 대해 수소 플라즈마 처리를 행함으로써, 결정 실리콘 박막(54M)의 실리콘 원자에 대해 수소화 처리를 행한다. 수소 플라즈마 처리는, 예를 들면 H2, H2/아르곤(Ar) 등의 수소 가스를 포함하는 가스를 원료로하여 고주파(RF) 전력에 의해 수소 플라즈마를 발생시켜, 당해 수소 플라즈마를 결정 실리콘 박막(54M)에 조사함으로써 행해진다. 이 수소 플라즈마 처리에 의해, 실리콘 원자의 단글링 본드(결함)가 수소 종단되어, 결정 실리콘 박막(54M)의 결정 결함 밀도가 저감하여 결정성이 향상한다.
다음에, 도 7f에 나타난 바와 같이, 결정 실리콘 박막(54M)의 상면 전역에, 비결정 실리콘층(55)이 되는 비결정 실리콘 박막(55M)을 형성한다. 비결정 실리콘 박막(55M)은, 예를 들면, 아몰퍼스 실리콘(비정질 실리콘)을 플라즈마 CVD 등에 의해 성막하고, 탈수소어닐 처리를 행함으로써 형성할 수 있다.
비결정 실리콘 박막(55M)은, 후술하는 노광 공정에서의 광에 대한 흡수율이 높다. 그 때문에, 비결정 실리콘 박막(55M)의 막 두께를 너무 두껍게 하면, 절연막(131M)의 노광이 불충분하게 되어 버릴 우려가 있다. 혹은, 필요한 노광량을 얻기 위해서 장시간의 노광이 필요하게 되어, 생산성을 현저하게 떨어뜨릴 우려가 있다. 그래서, 비결정 실리콘 박막(55M)의 두께는, 바람직하게는 50nm 이하이다. 단, 노광 공정에서 이용하는 광의 광량을 강하게 하면, 비결정 실리콘 박막(55M)의 두께는, 50nm 이상으로 할 수도 있다.
다음에, 도 7g에 나타난 바와 같이, 비결정 실리콘 박막(55M)의 상면 전역에, 채널 보호층(131)이 되는 절연막(131M)을 형성한다. 구체적으로는, 우선, 소정의 도포 방식에 의해 채널 보호층(131)을 구성하는 유기 재료를 비결정 실리콘 박막(55M) 상에 도포하고, 스핀 코트나 슬릿 코트를 행함으로써 비결정 실리콘 박막(55M)의 상면 전역에 절연막(131M)을 성막한다. 유기 재료의 막 두께는, 유기 재료의 점도나 코팅 조건(회전수, 브레이드의 속도 등)으로 제어할 수 있다. 또한, 절연막(131M)의 재료로는, 실리콘, 산소 및 카본을 포함하는 감광성 도포형의 유기 재료를 이용할 수 있다.
다음에, 절연막(131M)에 대해 약 110℃의 온도에서 약 60초간 프리베이크를 행하여, 절연막(131M)을 가소성한다. 이에 의해, 절연막(131M)에 포함되는 용제가 기화한다. 그 후, 제2 게이트 전극(51b)을 마스크로 하여 기판(110)의 이면(게이트 전극(51) 및 제1 용량 전극(61)이 형성되어 있는 면의 반대측 면)측으로부터 절연막(131M)을 감광시키는 광을 조사하여, 절연막(131M)을 노광시킨다. 그리고, 노광된 절연막(131M)을 패터닝함으로써, 도 7h에 나타난 바와 같이, 제2 게이트 전극(51b)에 중첩하는 영역에 소정 형상의 채널 보호층(131)을 형성한다.
다음에, 패턴 형성된 채널 보호층(131)에 대해 280℃~300℃의 온도에서 약 1시간 포스트 베이크를 행하여 채널 보호층(131)을 본소성하여 고체화한다. 이에 의해, 유기 성분의 일부가 기화 및 분해되어, 막질이 개선된 채널 보호층(131)을 형성할 수 있다.
이와 같이, 차광성 도전성 재료로 형성된 제2 게이트 전극(51b)을 마스크로 하여 절연막(131M)을 노광함으로써, 제2 게이트 전극(51b)과 채널 보호층(131)의 하면의 외형 윤곽선이 일치하도록, 셀프 얼라인먼트 된다. 이에 의해, 채널 보호층(131)의 좌우 영역에서 제2 게이트 전극(51b)과 소스 전극(53) 및 드레인 전극(52)이 중첩하지 않기 때문에, 이 영역에 생기는 기생 용량을 삭감할 수 있다. 한편, 투명 도전성 재료로 형성된 제1 용량 전극(61)은 노광광을 투과하므로, 커패시터(60) 위치의 절연막(131M)은 제거된다.
또한, 종래의 제조 방법으로 상기 구성의 박막 반도체 장치를 얻으려고 하면, 채널 보호층(131)의 셀프 얼라인먼트를 위한 이면 노광과, 커패시터(60) 위치의 절연막(131M)을 제거하기 위한 표면 노광을 행할 필요가 있다. 이에 반해, 본 실시형태와 같이, 제1 용량 전극(61)을 투명 도전성 재료로 형성하면, 1회의 이면 노광으로 실현될 수 있다. 즉, 종래보다 제조 공정을 큰 폭으로 삭감하는 것이 가능해진다.
또한, 절연막(131M)을 패터닝하면, 채널 보호층(131)은, 원하는 크기보다 약간 작아진다. 즉, 채널 보호층(131)의 하면의 외형 윤곽선은, 게이트 전극(51)의 상면의 외형 윤곽선의 내측으로 후퇴하고 있다. 또, 결정 실리콘층(54) 및 비결정 실리콘층(55)은, 후술하는 바와 같이 채널 보호층(131)을 마스크로 하여 형성되므로, 채널 보호층(131)과 같이, 제2 게이트 전극(51b)의 외형 윤곽선의 내측으로 후퇴한다. 여기서, 본 명세서에서는, 제조 프로세스 중에 발생하는 0.5μm 이내의 오차는, 「외형 윤곽선이 일치하는」 범위 내에 포함하는 것으로 한다.
다음에, 채널 보호층(131)을 마스크로 하여, 결정 실리콘 박막(54M) 및 비결정 실리콘 박막(55M)에 드라이 에칭을 실시한다. 이에 의해, 도 7i에 나타난 바와 같이, 게이트 전극(51)에 중첩하는 위치에, 결정 실리콘층(54) 및 비결정 실리콘층(55)을 동시에 형성한다.
채널 보호층(131)을 마스크로 하여 이용함으로써, 결정 실리콘층(54) 및 비결정 실리콘층(55)의 외형 윤곽선이 채널 보호층(131)의 하면의 외형 윤곽선에 일치한다. 이에 의해, 후술하는 공정에서 형성되는 컨택트층(141, 142)을 결정 실리콘층(54)의 측면과 직접 컨택트시킬 수 있다. 그 결과, 소스 전극(53) 및 드레인 전극(52)과 결정 실리콘층(54) 사이의 전류 패스에, 고저항의 비결정 실리콘층(55)이 포함되지 않게 되므로, 온 저항을 저감할 수 있다. 또, 커패시터(60) 위치의 결정 실리콘 박막(54M) 및 비결정 실리콘 박막(55M)을 제거할 수 있다.
다음에, 도 7j에 나타난 바와 같이, 채널 보호층(131)의 상면 및 양측면, 결정 실리콘층(54) 및 비결정 실리콘층(55)의 양측면, 및 게이트 절연막(120)의 상면을 덮도록, 컨택트층(141, 142)이 되는 컨택트층용 박막(141M)을 형성한다. 예를 들면, 플라즈마 CVD에 의해, 인 등의 5가원소의 불순물을 도프한 아몰퍼스 실리콘으로 이루어지는 컨택트층용 박막(141M)을 성막한다.
또한, 컨택트층용 박막(141M)은, 하층의 저농도의 전계 완화층과 상층의 고농도의 컨택트층의 2층으로 구성되어도 된다. 저농도의 전계 완화층은 1×1017［atm/cm3］정도의 인을 도핑함으로써 형성할 수 있다. 상기 2층은, 예를 들면 CVC 장치에 있어서 연속적으로 형성하는 것이 가능하다.
다음에, 컨택트층용 박막(141M) 상에, 소스 전극(53), 드레인 전극(52), 및 제2 용량 전극(62)을 패턴 형성한다. 이 경우, 우선, 소스 전극(53), 드레인 전극(52), 및 제2 용량 전극(62)이 되는 소스 드레인 금속막을, 예를 들면 스패터에 의해 성막한다. 그 후, 소스 드레인 금속막 상에 소정 형상으로 패터닝된 레지스트를 형성하고, 웨트 에칭을 실시함으로써 소스 드레인 금속막을 패터닝한다. 이 때, 컨택트층용 박막(141M)이 에칭 스토퍼로서 기능한다. 그 후, 레지스트를 제거함으로써, 도 7k에 나타난 바와 같이, 소정 형상의 소스 전극(53), 드레인 전극(52), 및 제2 용량 전극(62)을 형성할 수 있다.
다음에, 소스 전극(53) 및 드레인 전극(52)을 마스크로 하여 드라이 에칭을 실시함으로써, 컨택트층용 박막(141M)을 형성한다. 또한, 드라이 에칭에는, 염소계 가스를 이용하면 된다.
이 공정에서, 소스 전극(53) 및 드레인 전극(52) 아래에 한 쌍의 컨택트층(141, 142)이 형성되고, 제2 용량 전극(62) 아래에 실리콘층(143)이 형성된다. 이와 같이 하여, 도 5에 나타난 바와 같은 본 발명의 실시형태에 따른 박막 반도체 장치를 제조할 수 있다.
계속해서, 도시는 생략하지만, 본 실시형태에 따른 유기 EL 디스플레이(10)를 제조하는 방법을 설명한다. 구체적으로는, 상기의 박막 트랜지스터 어레이 장치(20) 상에 층간 절연막(11), 뱅크(15), 양극(12), 유기 EL층(13), 및 투명 음극(14)을, 이 순서대로 적층하는 방법을 설명한다.
　우선, 소스 전극(53) 및 드레인 전극(52) 상에, 층간 절연막(11)을 형성한다. 그 후, 포토리소그래피법, 에칭법에 의해, 층간 절연막(11)을 관통하는 관통 구멍(도시생략)을 형성한다. 이 관통 구멍은, 나중에 양극(12)과 중계 전극(80)을 접속하는 컨택트홀(도시생략)이 된다.
다음에, 뱅크(15)는, 층간 절연막(11) 상의 각 화소(100)의 경계에 대응하는 위치에 형성된다. 또한, 양극(12)은, 층간 절연막(11) 상에서, 뱅크(15)의 개구부 내에 화소(100)마다 형성된다. 이 때, 양극(12)을 구성하는 재료가 관통 구멍에 충전되고, 컨택트홀이 형성된다. 이 컨택트홀을 통해, 양극(12)과 중계 전극(80)이 전기적으로 접속된다.
양극(12)의 재료는, 예를 들면, 몰리브덴, 알루미늄, 금, 은, 구리 등의 도전성 금속 혹은 이들의 합금, PEDOT:PSS 등의 유기 도전성 재료, 산화 아연, 또는, 납첨가 산화 인듐 중 어느 하나의 재료이다. 이들 재료로 이루어지는 막을 진공 증착법, 전자빔 증착법, RF스패터법, 또는, 인쇄법 등에 의해 제작하여, 전극 패턴을 형성한다.
유기 EL층(13)은, 양극(12) 상에서, 뱅크(15)의 개구부 내에 화소(100)마다 형성된다. 이 유기 EL층(13)은, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층 등의 각 층이 적층되어 구성된다. 예를 들면, 정공 주입층으로서 구리 프타로시아닌을, 정공 수송층으로서 α-NPD(Bis［N-(1-Naphthyl)-N-Phenyl］benzidine)를, 발광층으로서 Alq3(tris(8-hydroxyquinoline)aluminum)를, 전자 수송층으로서 옥사졸 유도체를, 전자 주입층으로서 Alq3를 이용할 수 있다. 또한, 이들 재료는, 어디까지나 일례이며 다른 재료를 이용해도 된다.
투명 음극(14)은, 유기 EL층(13) 상에 연속적으로 형성되는 투과성을 갖는 전극이다. 투명 음극(14)의 재료는, 예를 들면, ITO, SnO2, In2O3, ZnO 또는 이들의 조합 등이다.
(변형예 1)
다음에, 도 8을 참조하여, 상기 실시형태의 변형예 1을 설명한다. 도 8은, 도 5에 대응하는 도면이다. 또한, 상기 실시형태와의 공통점에 대한 설명은 생략하고, 차이점을 중심으로 설명한다.
도 8에 나타난 박막 반도체 장치는, 제2의 트랜지스터(50)의 게이트 전극(51)이 차광성 도전성 재료만으로 구성되어 있는 점이 도 5와 상이하다. 도 8에 나타난 박막 반도체 장치는, 게이트 전극(51) 및 제1 용량 전극(61)의 한쪽을 패터닝한 후, 다른쪽을 패터닝함으로써 제조할 수 있다. 이와 같이, 제조 공정은, 상기 실시형태보다 증가하나, 도 5의 제1 게이트 전극(51a)에 상당하는 패턴이 불필요해지므로, 제2의 트랜지스터(50)를 박막화할 수 있다.
(변형예 2)
다음에, 도 9 및 도 10을 참조하여, 상기 실시형태의 변형예 2를 설명한다. 도 9 및 도 10은, 각각 도 4 및 도 6a에 대응하는 도면이다. 또한, 상기 실시형태와의 공통점의 설명은 생략하고, 차이점을 중심으로 설명한다.
도 9에 나타나는 화소(100＇)는, 게이트 전극(41, 51)과 상이한 층에 게이트 배선(21＇)이 형성되어 있는 점에서 도 4와 상위하다. 즉, 도 9에 나타난 화소(100＇)는, 도 5에 나타난 소스 전극(53) 및 드레인 전극(52) 상에 패시베이션막(도시 생략)을 형성하고, 패시베이션막 상에 게이트 배선(21＇)을 형성하고 있다. 그리고, 게이트 배선(21＇)은, 게이트 절연막(120) 및 패시베이션막을 연통하는 컨택트홀(71)을 통해 게이트 전극(41)에 접속된다. 그 결과, 도 10에 나타난 바와 같이, 제1 게이트 전극(41a, 51a) 및 제1 용량 전극(61)과 같은 층에 도 4의 제1 게이트 배선(21a)에 상당하는 패턴이 불필요해진다.
보텀 게이트형의 박막 트랜지스터는, 채널층보다 먼저 게이트 전극(41, 51)을 형성할 필요가 있으므로, 게이트 전극(41, 51)을 형성하는 재료는, 채널층의 레이저 결정화 공정에서의 온도(600℃ 정도)에 견딜 수 있는 높은 내열성이 필요하다. 그러나, 일반적으로 내열성이 높은 재료는 고저항이므로, 도 4에 나타난 바와 같이, 게이트 전극(41, 51)과 같은 재료로 게이트 배선(21)을 형성하면, 배선 저항이 높아진다.
그래서, 도 9에 나타난 바와 같이, 게이트 배선(21＇)을 게이트 전극(41, 51)보다 위의 층에 형성함으로써, 게이트 배선(21＇) 및 게이트 전극(41, 51)을 각각 적합한 재료로 구성할 수 있다. 즉, 게이트 배선(21＇)을 저저항의 재료로 형성하고, 게이트 전극(41, 51)을 고내열성의 재료로 형성하면 된다.
또, 게이트 배선(21)과 소스 배선(22) 및 전원 배선(23)의 교차 부분에는, 기생 용량이 생긴다. 여기서, 패시베이션막은 게이트 절연막(120)에 비해, 막 두께를 자유롭게 설정할 수 있다. 그래서, 게이트 배선(21)과 소스 배선(22) 및 전원 배선(23)을, 당해 패시베이션막의 상하에 배치함으로써, 기생 용량을 저감할 수 있다.
이상, 도면을 참조하여 이 발명의 실시형태를 설명했는데, 이 발명은, 도시한 실시형태의 것으로 한정되지 않는다. 도시한 실시형태에 대해, 이 발명과 동일한 범위 내에서, 혹은 균등한 범위 내에서, 여러 가지 수정이나 변형을 가하는 것이 가능하다.
본 발명은, 표시장치에 화소 회로 등에 이용되는 박막 반도체 장치에 유리하게 이용된다.
1:박막 반도체 어레이 기판
10:유기 EL 디스플레이
11:층간 절연막
12:양극
13:유기 EL층
14:투명 음극
15:뱅크
20:박막 트랜지스터 어레이 장치
21, 21＇:게이트 배선
21a:제1 게이트 배선
21b:제2 게이트 배선
22:소스 배선
23:전원 배선
30, 900:화소 회로
40:제1의 트랜지스터
41, 51, 921:게이트 전극
41a, 51a:제1 게이트 전극
41b, 51b:제2 게이트 전극
42, 53, 981:소스 전극
43, 52, 982:드레인 전극
44, 54, 941:결정 실리콘층
45, 55, 951:비결정 실리콘층
50:제2의 트랜지스터
51M:차광성 도전성 재료
54M:결정 실리콘 박막
55M:비결정 실리콘 박막
60:커패시터
61, 922:제1 용량 전극
61M:투명 도전성 재료
62, 983:제2 용량 전극
90:마스크
100, 100＇:화소
110, 910:기판
120, 930:게이트 절연막
131, 132, 960:채널 보호층
131M:절연막
141, 142, 971, 972:컨택트층
141M:컨택트층용 박막
143:실리콘층
942:제1 실리콘층
952:제2 실리콘층
973:제3 실리콘층

Claims (15)

  1. 기판과, 상기 기판 상에 서로 이격하여 형성되는 반도체 소자부 및 용량부를 구비하는 박막 반도체 장치로서,
    상기 반도체 소자부는,
    상기 기판 상에, 투광성을 갖는 도전성 재료로 형성된 제1 게이트 전극과,
    차광성을 갖는 도전성 재료로 상기 제1 게이트 전극 상에 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극 상에 형성된 제1 절연층과,
    상기 제1 절연층 상에 형성된 반도체층과,
    상기 반도체 상에 형성된 제2 절연층과,
    상기 제2 절연층 상에 형성된 소스 전극 및 드레인 전극을 구비하고,
    상기 용량부는,
    투광성을 갖는 도전성 재료로 상기 기판 상에 형성된 제1 용량 전극과,
    상기 제1 절연층과 동일한 재료로, 상기 제1 용량 전극 상에 형성된 유전체층과,
    상기 소스 전극 및 상기 드레인 전극의 적어도 한쪽과 동일한 도전성 재료로, 상기 유전체층 상에서, 상면에서 봤을 때에 상기 제1 용량 전극의 적어도 일부와 중첩하는 제2 용량 전극을 구비하고,
    상기 제2 게이트 전극, 상기 반도체층, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하는, 박막 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 게이트 전극과 상기 제1 용량 전극은, 연속되어 있는, 박막 반도체 장치.
  3. 청구항 1에 있어서,
    상기 반도체 소자부는, 상기 제2 절연층과 상기 소스 전극 사이, 및 상기 제2 절연층과 상기 드레인 전극 사이에 개재하고, 상기 반도체층의 측면과 컨택트하는 컨택트층을 더 구비하는, 박막 반도체 장치.
  4. 청구항 3에 있어서,
    상기 용량부는, 상기 유전체층과 상기 제2 용량 전극 사이에, 상기 컨택트층과 같은 재료로 형성된 중간층을 더 구비하는, 박막 반도체 장치.
  5. 청구항 1에 있어서,
    상기 반도체층은 결정성 실리콘 박막을 구비하는, 박막 반도체 장치.
  6. 청구항 1에 있어서,
    상기 반도체 소자부는, 상기 반도체층 상에 비결정성의 진성 실리콘 박막을 더 구비하는, 박막 반도체 장치.
  7. 청구항 6에 있어서,
    상기 제2 게이트 전극, 상기 반도체층, 상기 비결정성의 진성 실리콘 박막, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하도록 적층되는, 박막 반도체 장치.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 제2 절연층은 유기 재료로 형성되는, 박막 반도체 장치.
  9. 기판을 준비하는 공정과,
    상기 기판 상에, 투광성을 갖는 도전성 재료로 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극 상의 일부 영역에 차광성을 갖는 도전성 재료로 제2 게이트 전극을 형성하는 공정과,
    상기 제2 게이트 전극과 이격한 위치에 투광성을 갖는 도전성 재료로 제1 용량 전극을 형성하는 공정과,
    상기 제2 게이트 전극 상 및 상기 제1 용량 전극 상에 제1 절연층을 형성하는 공정과,
    상기 제1 절연층 상에 반도체층을 형성하는 공정과,
    상기 반도체층 상에 제2 절연층을 형성하는 공정과,
    상기 기판의 상기 제1 게이트 전극이 형성된 면과 반대측 면으로부터, 상기 제2 절연층에 대해 상기 제2 게이트 전극을 마스크로 이용하여 상기 제2 절연층을 감광시키는 광으로 노광하는 노광 공정과,
    상기 제2 절연층을 현상하고, 상기 제2 절연층 중 상기 제2 게이트 전극과 중첩하는 위치의 상기 제2 절연층을 잔존시키고, 상기 제2 게이트 전극과 중첩하지 않는 위치의 상기 제2 절연층을 제거하는 공정과,
    상기 잔존된 상기 제2 절연층을 마스크로 하여 상기 반도체층을 에칭하는 공정과,
    상기 반도체층과 전기적으로 접속하는 소스 전극 및 드레인 전극을 형성함과 더불어, 상기 제1 절연층 상이며, 상면에서 봤을 때에 상기 제1 용량 전극의 적어도 일부에 중첩하는 위치에 제2 용량 전극을 형성하는 공정을 포함하는, 박막 반도체 장치의 제조 방법.
  10. 청구항 9에 있어서,
    상기 기판 상에, 상기 제1 게이트 전극과 상기 제1 용량 전극을 동시에 형성하는, 박막 반도체 장치의 제조 방법.
  11. 청구항 9에 있어서,
    상기 반도체층은 상기 광을 투과하는 두께인, 박막 반도체 장치의 제조 방법.
  12. 청구항 11에 있어서,
    상기 반도체층의 두께는 30nm 이상, 200nm 이하인, 박막 반도체 장치의 제조 방법.
  13. 청구항 11에 있어서,
    상기 반도체층은, 결정 실리콘층과 비결정 실리콘층을 적층하여 형성되고,
    상기 비결정 실리콘층의 두께는 50nm 이하인, 박막 반도체 장치의 제조 방법.
  14. 청구항 9 내지 청구항 13 중 어느 한 항에 있어서,
    상기 게이트 전극은, 상기 투광성을 갖는 도전성 재료로 상기 제1 용량 전극과 일체 형성되는 제1 게이트 전극과, 상기 제1 게이트 전극 상에 상기 차광성을 갖는 도전성 재료로 형성되는 제2 게이트 전극으로 구성되고,
    하프톤 마스크를 이용하여 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제1 용량 전극을 동시에 형성하는, 박막 반도체 장치의 제조 방법.
  15. 청구항 9에 있어서,
    상기 반도체층을 에칭하는 공정에 의해, 상기 제2 게이트 전극, 상기 반도체층, 및 상기 제2 절연층은, 상면에서 봤을 때에 외형 윤곽선이 일치하는, 박막 반도체 장치의 제조 방법.
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