WO2013021416A1 - 薄膜半導体装置及び薄膜半導体装置の製造方法 - Google Patents
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Abstract
本発明に係る薄膜半導体装置（１０）は、基板（１）と、基板の上方に形成されたゲート電極（２）と、ゲート電極上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜上に形成された多結晶半導体層（４）からなるチャネル層と、チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層（５）と、非晶質半導体層の上方に形成されたソース電極（８Ｓ）及びドレイン電極（８Ｄ）と、を具備し、非晶質半導体層（５）のチャネル層側の第１の部分（５１）の抵抗率は、非晶質半導体層（５）のソース電極及びドレイン電極側の第２の部分（５２）の抵抗率より小さい。
Description
本発明は、薄膜半導体装置及び薄膜半導体装置の製造方法に関する。
従来から液晶表示装置等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられている。表示装置において、ＴＦＴは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスであることから、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。
従来、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層に非晶質半導体層を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、チャネル層のバンドギャップが大きいためオフ電流（ゲートオフ時のリーク電流）は低いものの、電荷移動度が低いためにオン電流（ゲートオン時のドレイン電流）も低いという問題がある。
この問題に対して、例えば非特許文献１には、チャネル層を多結晶半導体層と非晶質半導体層との二層構造にした薄膜半導体装置が開示されている。このように、チャネル層を多結晶半導体層と非晶質半導体層との二層構造とすることで相互の利点が作用して、理想的には、チャネル層が単層の非晶質半導体層からなる薄膜半導体装置と比較してオン電流を高くすることができるとともに、チャネル層が単層の多結晶半導体層からなる薄膜半導体装置と比較してオフ電流を低くすることができると考えられている。
また、薄膜半導体装置には、チャネル層をエッチング処理から保護する絶縁層としてチャネル保護膜を備えるチャネル保護型（エッチングストッパ型）の薄膜半導体装置があるが、チャネル保護膜による正の固定電荷によってバックチャネルが生成し、リーク電流が発生するという問題がある。
この問題に対して、特許文献１には、基板上に、ゲート電極と、ゲート絶縁膜と、微結晶シリコンやポリシリコン等の第１の半導体膜（多結晶半導体層）及びアモルファスシリコンの第２の半導体膜（非晶質半導体層）からなる二層構造の活性半導体層と、バックチャンネル保護絶縁膜とが順次形成されてなるチャネル保護型の薄膜トランジスタが開示されている。これにより、チャネル保護膜の固定電荷によるバックチャネル効果を抑制することができるとしている。
Hatzopoulos et al., IEEE ELECTRON DEVICE LETTERS 28, 803 (2007)
しかしながら、単に、チャネル層を多結晶半導体層と非晶質半導体層との二層構造とするだけでは、多結晶半導体層及び非晶質半導体層の相互の欠点も作用することから、必ずしもオン電流を増大しつつオフ電流を低下させることができるわけではない。
このように、チャネル層を多結晶半導体層と非晶質半導体層との二層構造とする薄膜半導体装置では、オン特性及びオフ特性の両立を図ることが難しいという問題がある。
本発明は、上記問題を鑑みてなされたものであり、チャネル層を多結晶半導体層と非晶質半導体層との積層構造とする薄膜半導体装置であっても、オンオフ特性に優れた薄膜半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る薄膜半導体装置の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体層からなるチャネル層と、前記チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層と、前記非晶質半導体層の上方に形成されたソース電極及びドレイン電極と、を具備し、前記非晶質半導体層の前記チャネル層側の第１の部分の抵抗率は、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第２の部分の抵抗率より小さい。
本発明によれば、チャネル層を多結晶半導体層と非晶質半導体層との積層構造とする薄膜半導体装置において、オフ特性及びオン特性に優れた薄膜半導体装置を実現することができる。
本発明に係る薄膜半導体装置の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶半導体層からなるチャネル層と、前記チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層と、前記非晶質半導体層の上方に形成されたソース電極及びドレイン電極と、を具備し、前記非晶質半導体層の前記チャネル層側の第１の部分の抵抗率は、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第２の部分の抵抗率より小さい。
本態様によれば、多結晶半導体層の上の非晶質半導体層が相対的に低抵抗層である第１の部分と相対的に高抵抗層である第２の部分とを含み、さらに、非晶質半導体層は表面に凸形状を有する。これにより、バックチャネルでの横断抵抗を高くしてオフ電流を抑制することができるとともに、フロントチャネルでの横断抵抗を低く抑えてオン電流を向上させることができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記第１の部分の光学バンドギャップは、１．６３ｅＶ以上であり、前記第２の部分の光学バンドギャップは、１．６０ｅＶ以下であることが好ましい。
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記第１の部分の屈折率は、４．２以下であり、前記第２の部分の屈折率は、４．３以上であることが好ましい。
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記第１の部分の消衰係数は、０．１１以下であり、前記第２の部分の消衰係数は、０．１２以上であることが好ましい。
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記第１の部分の含有水素濃度は、１３％以上であり、前記第２の部分の含有水素濃度は、９％以下であることが好ましい。
これにより、優れたオン特性とオフ特性を有する薄膜半導体装置を実現することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層は、第２の部分に対応する層と第１の部分に対応する層との積層構造であり、前記第２の部分に対応する層は、前記第１の部分に対応する層の上に成膜される構成とすることができる。
これにより、積層構造の非晶質半導体層を構成することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記第１の部分は、微結晶成分を含有する非晶質半導体からなり、前記第２の部分は、非結晶質構造の非晶質半導体からなる構成とすることができる。
これにより、低抵抗の第１の部分と高抵抗の第２の部分とを形成することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層における前記凸形状部分の両側の下部は、前記ソース電極又は前記ドレイン電極と前記チャネル層との間の電荷の移動経路となるように構成することができる。
これにより、フロントチャネルでの横断抵抗を確実に低くすることができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層における前記凸形状部分の上面に形成された絶縁層を備える構成とすることができる。
一般的に、絶縁層は固定電荷を含んでおり、非晶質半導体層はこの絶縁層の上に形成される。この固定電荷によって非晶質半導体層に印加される電圧が、絶縁層と非晶質半導体層との界面におけるバックチャネル形成のしきい値電圧を超えた場合、バックチャネル伝導が起こりリーク電流としてオフ電流が増大してしまう。これに対して、本発明では、非晶質半導体層の表面が凸形状とされ、非晶質半導体層の凸形状の上部は抵抗率の高い第２の部分である。これにより、非晶質半導体層の凸形状の上部ではバックチャネル形成のしきい値電圧が大きくなり、抵抗も大きくなるので、ソースドレイン電極間での非晶質半導体層の凸形状の上部を介したバックチャネルの電荷の移動が大幅に抑制される。その結果、オフ電流を大幅に低下させることができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記絶縁層の幅は、前記非晶質半導体層における前記凸形状部分の上面の幅と同一幅である構成としてもよい。
さらに、本発明に係る薄膜半導体装置の一態様において、前記絶縁層の両端部の上面及び側面、前記絶縁層の側面につらなる前記非晶質半導体層の凸形状の側面、並びに前記非晶質半導体層の前記凸形状の側面につらなる前記非晶質半導体層の上面に形成された一対のコンタクト層を備え、前記ソース電極は、前記一対のコンタクト層の一方の上方に形成され、前記ドレイン電極は、前記一対のコンタクト層の他方の上方に形成される構成としてもよい。
さらに、本発明に係る薄膜半導体装置の一態様において、前記多結晶半導体層は多結晶シリコンであり、前記非晶質半導体層は非晶質シリコンである構成としてもよい。
さらに、本発明に係る薄膜半導体装置の一態様において、前記多結晶半導体層は、平均粒径が２０ｎｍ以上、４０ｎｍ未満の微結晶性半導体層を含むように構成することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層は、平均粒径が２０ｎｍ以上、４０ｎｍ未満の微結晶性半導体層を含むように構成することができる。
さらに、本発明に係る薄膜半導体装置の一態様において、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第２の部分の膜厚は、２０ｎｍ以上であるように構成することができる。
相対的に高抵抗層である非晶質半導体層の第２の部分の膜厚を厚くすることで、絶縁層に含まれる固定電荷により印加される電圧を非晶質半導体層の第２の部分で緩和することができる。これにより、絶縁層に含まれる固定電荷により発生する電圧が、多結晶半導体層または非晶質半導体層の相対的に低抵抗層である第１の部分に印加されることを抑制することができるため、多結晶半導体層または非晶質半導体層の第１の部分におけるバックチャネル伝導によるリーク電流を抑制することができるとともに、トランジスタのサブスレシュホールド特性（Ｓ値）を向上することができる。
また、本発明に係る薄膜半導体装置の製造方法の一態様は、基板を準備する第１工程と、前記基板の上方にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に多結晶半導体層からなるチャネル層を形成する第４工程と、前記チャネル層上に、表面に凸形状を持つ非晶質半導体層を形成する第５工程と、前記非晶質半導体層の上方にソース電極及びドレイン電極と形成する第６工程と、を含み、前記非晶質半導体層は、前記チャネル層側の第１の部分の抵抗率が、前記ソース電極及びドレイン電極側の第２の部分の抵抗率より小さくなるように形成する。
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記多結晶半導体層上に前記非晶質半導体層を形成することにより、前記非晶質半導体層における前記第１の部分に結晶粒が混在するようにしてもよい。
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記結晶粒の平均粒径は、２０ｎｍ以上、４０ｎｍ未満である構成とすることができる。
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、同一の形成条件で前記非晶質半導体層を形成することにより、前記第１の部分と前記第２の部分とを連続して形成するようにしてもよい。
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第１の部分は、第１の形成条件によって形成し、前記第２の部分は、前記第１の形成条件とは異なる形成条件の第２の形成条件によって形成することができる。
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第１の形成条件は、前記第２の形成条件より、結晶成長を促進させる条件であることが好ましい。
さらに、本発明に係る薄膜半導体装置の製造方法の一態様において、前記第５工程と前記第６工程との間に、前記非晶質半導体層の前記凸形状部分の上面に絶縁層を形成する工程を含むようにしてもよい。
（実施の形態）
以下、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
以下、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
まず、本発明の実施の形態に係る薄膜半導体装置１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜半導体装置の構成を模式的に示した断面図である。
図１に示すように、本発明の実施の形態に係る薄膜半導体装置１０は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板１と、基板１上に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された多結晶半導体層４と、多結晶半導体層４上に形成された非晶質半導体層５と、非晶質半導体層５上に形成された絶縁層６と、非晶質半導体層５上に絶縁層６を挟んで形成されたソース電極８Ｓ及びドレイン電極８Ｄとを具備する。さらに、本実施の形態における薄膜トランジスタ１０は、多結晶半導体層４の上方において、非晶質半導体層５とソース電極８Ｓ又はドレイン電極８Ｄとの間に形成された一対のコンタクト層７を備える。以下、本実施の形態に係る薄膜トランジスタ１０の各構成要素について詳述する。
基板１は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が多結晶半導体層４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ～２０００ｎｍ程度とすることができる。
ゲート電極２は、基板１上に所定形状でパターン形成される。ゲート電極２は、導電性材料及びその合金等の単層構造又は多層構造とすることができ、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等によって構成することができる。ゲート電極２の膜厚は、例えば２０～５００ｎｍ程度とすることができる。
ゲート絶縁膜３は、ゲート電極２上に形成され、本実施の形態では、ゲート電極２を覆うように基板１上の全面に形成される。ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜３の膜厚は、例えば５０ｎｍ～３００ｎｍとすることができる。
なお、本実施の形態では、チャネル層として多結晶半導体層４が含まれているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、薄膜半導体装置における良好な閾値電圧特性を維持するためには多結晶半導体層４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
多結晶半導体層４は、ゲート絶縁膜３上に形成される第１チャネル層であって、ゲート電極２の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。多結晶半導体層４は、結晶性の組織構造を有する結晶性シリコン薄膜からなり、本実施の形態では、多結晶シリコンによって構成されている。
多結晶半導体層４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。多結晶半導体層４における結晶シリコンの平均結晶粒径は、５ｎｍ～１０００ｎｍ程度であり、多結晶半導体層４は、平均結晶粒径が１００ｎｍ以上の多結晶シリコンのみによって構成されるだけではなく、多結晶シリコンと、平均結晶粒径が２０ｎｍ以上４０ｎｍ未満のマイクロクリスタル（μｃ）と呼ばれる微結晶シリコンとの混晶であっても構わない。この場合、優れたオン特性を得るために、少なくとも多結晶半導体層４のチャネル領域については、多結晶シリコンの割合が多い膜で構成されていることが好ましい。なお、多結晶半導体層４の膜厚は、例えば２０ｎｍ～１００ｎｍ程度とすることができる。
非晶質半導体層５は、多結晶半導体層４上に形成される第２チャネル層であって、表面に凸形状（凸部）及び平坦形状（平坦部）を有する。非晶質半導体層５は、非晶質半導体層５の多結晶半導体層４側の部分である第１の部分５１と、非晶質半導体層５のソース電極８Ｓ及びドレイン電極８Ｄ側の部分である第２の部分５２とを含む。第１の部分５１は、非晶質半導体層５における凸部の基底部と平坦部とを構成し、多結晶半導体層４の上面と接するようにして多結晶半導体層４上に形成されている。また、第２の部分５２は、非晶質半導体層５における凸部の上部を構成し、第１の部分５１の基底部の上に形成される。
さらに、非晶質半導体層５は、多結晶半導体層４側がソース電極８Ｓ及びドレイン電極８Ｄ側よりも相対的に抵抗率が小さくなるように構成されている。つまり、第１の部分５１は、第２の部分５２よりも抵抗率が小さい低抵抗層である。逆に、第２の部分５２は、第１の部分５１よりも抵抗率が大きい高抵抗層である。このように、本実施の形態における非晶質半導体層５は、第１の部分５１に対応する低抵抗層と第２の部分５２に対応する高抵抗層との積層構造である。なお、非晶質半導体層５は、積層構造に限らず、第１の部分５１と第２の部分５２とを有する単層構造であってもよい。
本実施の形態において、第１の部分５１と第２の部分５２とは、いずれもアモルファスシリコンからなる非晶質半導体層によって構成されているが、膜質構造が異なっている。第１の部分５１は、結晶粒径が２０ｎｍ以上４０ｎｍ未満である微結晶性半導体層（微結晶シリコン）を含む非晶質半導体層（アモルファスシリコン）である。一方、第２の部分５２は、微結晶性半導体層を含まない非晶質構造の非晶質半導体層（アモルファスシリコン）である。なお、一般的に、アモルファスシリコン膜の膜組織は、非結晶のアモルファス成分のみによって構成されているが、本実施の形態におけるアモルファスシリコン膜の膜組織には、微結晶の結晶成分が含まれる場合もあり、アモルファス成分（非結晶成分）の中に結晶成分が含まれた混晶のアモルファスシリコン膜も含まれる。本実施の形態では、第１の部分５１が混晶のアモルファスシリコン膜となっている。
このように構成される第１の部分５１は、一部結晶化されており、厚み方向の結晶化率が多結晶半導体層４に近づくに従って漸次高くなっている。具体的に、第１の部分５１における結晶シリコン粒の結晶粒径が、多結晶半導体層４に向かうに従って徐々に大きくなっている。ここで、結晶化率とは、例えば半導体膜がシリコンを主成分とする場合、シリコン半導体膜の組織が結晶化されている度合いを意味し、例えば、上述のように結晶粒径の大小で表すこともできるし、同一結晶粒径における密度の大小等によっても表すことができる。また、結晶化率は、結晶成分のみによる結晶化率、あるいは、結晶成分と非結晶成分（アモルファス成分）とによる結晶化率として表すことができる。このように、第１の部分５１のアモルファスシリコンは、一部が結晶化されることによって低抵抗化されている。なお、第２の部分５２は、結晶化されていないアモルファスシリコン膜である。また、本実施の形態において、第１の部分５１及び第２の部分５２は、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって構成されている。
さらに、非晶質半導体層５において、平坦部の膜厚は、凸部の膜厚（凸部の高さ）よりも薄い。本実施の形態において、非晶質半導体層５の両端部における第２の部分５２が除去されて非晶質半導体層５の両端部を薄膜化することによって平坦部が形成され、この結果、除去されていない残った部分として凸部が形成される。また、非晶質半導体層５の凸部（第２の部分５２）は、ゲート電極２の上方に位置しており、凸部（第２の部分５２）の両端はゲート電極２の両端よりも内側に位置する。つまり、ゲート電極２のゲート長（チャネル長）は、非晶質半導体層５の凸部（第２の部分５２）のゲート長方向の長さよりも長い。これにより、非晶質半導体層５の凸部（第２の部分５２）の両側の下部、つまり、ゲート電極２上における非晶質半導体層５の平坦部（第１の部分５１）は、ソース電極８Ｓ又はドレイン電極８Ｄと多結晶半導体層４のチャネル領域との間の電荷の移動経路となる。このように、非晶質半導体層５の平坦部のうちゲート電極２の上方の位置する領域は、薄膜化されたチャネル領域となっている。
なお、非晶質半導体層５の膜厚については、例えば、凸部の膜厚と平坦部の膜厚との合計膜厚差が５ｎｍ以上程度であって、凸部の膜厚を２０ｎｍ～１００ｎｍ程度とし、平坦部の膜厚を１０ｎｍ～９０ｎｍ程度とすることができる。本実施の形態では、凸部の膜厚を４０ｎｍとし、平坦部の膜厚を２０ｎｍとした。
絶縁層６は、チャネル層（多結晶半導体層４及び非晶質半導体層５）を保護するチャネル保護膜であって、一対のコンタクト層７を形成するときのエッチング処理時において、非晶質半導体層５がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。絶縁層６は、非晶質半導体層５の凸形状の第２の部分５２の上に形成される。本実施の形態において、絶縁層６は、非晶質半導体層５の凸形状の上面にのみ形成される。ここで、絶縁層６の幅は、非晶質半導体層５の凸部の上部（第２の部分５２）の上面の幅と同一幅であり、絶縁層６の側面と非晶質半導体層５の凸部の側面とは面一となっている。なお、絶縁層６の幅及び非晶質半導体層５の凸部の幅とは、ソース電極８Ｓ及びドレイン電極８Ｄの並び方向の幅、つまり電荷の導電方向の幅をいう。
また、絶縁層６は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層、あるいは、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｙ）等の無機材料からなる無機材料層である。なお、絶縁層６は、絶縁性を有し、一対のコンタクト層７同士は電気的に接続されていない。
絶縁層６を有機材料層によって構成する場合、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。この場合、絶縁層６を形成するための有機材料は、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤からなり、絶縁層６の主成分である有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４－ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。有機材料層からなる絶縁層６を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。有機材料からなる絶縁層６の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
ここで、絶縁層６の膜厚は、例えば、３００ｎｍ～１０００ｎｍである。絶縁層６の膜厚の下限は、チャネルエッチングによるマージン及び絶縁層中の固定電荷の影響を抑制する観点で決定され、絶縁層６の膜厚の上限は、段差の増大に伴うプロセスの信頼性低下を抑制する観点で決定される。
一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体膜からなり、多結晶半導体層４及び非晶質半導体層５の上方に絶縁層６を介して形成される。一対のコンタクト層７は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。
一対のコンタクト層７は、絶縁層６上において所定の間隔をあけて対向配置されており、一対のコンタクト層７のそれぞれは、絶縁層６の上面から非晶質半導体層５の平坦部までを跨るようにして形成されている。具体的には、２つのコンタクト層７のそれぞれは、非晶質半導体層５４の凸部の両端部のそれぞれに設けられ、絶縁層６の両端部の上面及び側面、絶縁層６の側面につらなる非晶質半導体層５の凸部（第２の部分５２及び第１の部分５１）の側面、並びに、非晶質半導体層５の凸部の側面につらなる非晶質半導体層５の平坦部（第１の部分５１）の上面に形成されている。なお、コンタクト層７の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
なお、一対のコンタクト層７は、下層の低濃度の電界緩和層（ｎ－層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することができる。
一対のソース電極８Ｓ及びドレイン電極８Ｄは、多結晶半導体層４及び非晶質半導体層５の上方において、所定の間隔をあけて対向配置されるとともに一対のコンタクト層７上に当該一対のコンタクト層７と面一に形成されている。ソース電極８Ｓは、一対のコンタクト層７のうちの一方のコンタクト層７上に当該コンタクト層７に沿って形成されており、ドレイン電極８Ｄは、一対のコンタクト層７のうちの他方のコンタクト層７上に当該コンタクト層７に沿って形成されている。
具体的に、一対のソース電極８Ｓ及びドレイン電極８Ｄは、コンタクト層７を介して、絶縁層６の両端部の上部及び側部、絶縁層６の側部につらなる非晶質半導体層５の凸部（第２の部分５２及び第１の部分５１）の側部、並びに非晶質半導体層５の凸部の側部につらなる非晶質半導体層５の平坦部（第１の部分５１）の上部に沿って形成されている。
本実施の形態において、ソース電極８Ｓ及びドレイン電極８Ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極８Ｓ及びドレイン電極８Ｄの膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とすることができる。
次に、このように構成される本実施の形態に係る薄膜半導体装置１０の作用効果について、図２Ａ、図２Ｂ、図２Ｃ及び図３を用いて、本発明に至った経緯も含めて以下説明する。図２Ａは、比較例１に係る薄膜半導体装置の構成及び動作を模式的に示した断面図である。図２Ｂは、比較例２に係る薄膜半導体装置の構成及び動作を模式的に示した断面図である。図２Ｃは、図２Ａ及び図２Ｂに示す薄膜半導体装置におけるドレイン電流（Ｉｄｓ）とソースゲート間電圧（Ｖｇｓ）との関係を示す図である。図３は、本発明の実施の形態に係る薄膜半導体装置の動作を模式的に示した断面図である。なお、図２Ａ、図２Ｂ及び図３において、図１に示す構成要素と同じ構成要素には、同じ符号を付している。
チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、図２Ａに示すように、非晶質半導体層として抵抗率が小さい低抵抗の非晶質シリコンからなる非晶質半導体層５１Ａを用いた薄膜半導体装置１０Ａの場合、図２Ａ及び図２Ｃに示すように、フロントチャネルＦＣでの横断抵抗を小さくすることができるのでオン電流を増加させることができる。一方、この場合、バックチャネルＢＣでの横断抵抗も小さくなってしまうので、オフ電流も増加してしまう。特に、チャネル保護型の薄膜半導体装置では、チャネル保護層となる絶縁層に正の固定電荷が存在する。しかも、有機材料を用いて塗布型のチャネル保護層（絶縁層）を構成する場合は、ＳｉＯ２等の無機材料によってチャネル保護層を構成する場合と比べて、より多くの正の固定電荷がチャネル保護層に含まれることになる。このため、この固定電荷によって非晶質半導体層５１Ａに印加される電圧が、絶縁層６と非晶質半導体層５との界面におけるバックチャネル形成のしきい値電圧を超えた場合、バックチャネル伝導が起こりリーク電流としてオフ電流が増大する。
他方、チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、図２Ｂに示すように、非晶質半導体層として抵抗率が高い高抵抗の非晶質シリコンからなる非晶質半導体層５２Ｂを用いた薄膜半導体装置１０Ｂの場合、図２Ｂ及び図２Ｃに示すように、バックチャネルＢＣでの横断抵抗を高くすることができるのでオフ電流を低減させることができる。一方、この場合、フロントチャネルＦＣでの横断抵抗も高くなってしまうため、線形領域の電流（オン電流）が低減してしまう。
このように、チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置では、オン電流とオフ電流がトレードオフの関係にあるため、オン特性とオフ特性との両立を図ることが難しかった。
これに対し、図３に示すように、本発明の実施の形態に係る薄膜半導体装置１０では、多結晶半導体層４の上の非晶質半導体層５を、低抵抗層である第１の部分５１と高抵抗層である第２の部分５２との２層構造とし、さらに、非晶質半導体層５の表面を凸形状として第２の部分５２のゲート長方向長さをゲート電極２のゲート長方向長さよりも小さくしている。これにより、ゲート電極２上における非晶質半導体層５の平坦部（第１の部分５１）は、ソース電極８Ｓ又はドレイン電極８Ｄと多結晶半導体層４のチャネル領域との間の電荷の移動経路となる。
このように、本実施の形態に係る薄膜半導体装置１０では、バックチャネルＢＣの形成によりリーク電流が流れる絶縁層６との界面層（非晶質半導体層５）に高抵抗の第２の部分５２が存在する。これにより、バックチャネルＢＣでの横断抵抗を高くすることができるので、オフ電流を抑制することができる。
さらに、本実施の形態に係る薄膜半導体装置１０では、フロントチャネルＦＣには高抵抗の非晶質半導体層（第２の部分５２）が存在せず、フロントチャネルＦＣには低抵抗の非晶質半導体層（第１の部分５１）のみが存在する。これにより、フロントチャネルでの横断抵抗を低くすることができるので、オン電流を向上させることができる。
このように、本発明の実施の形態に係る薄膜半導体装置１０によれば、オン特性とオフ特性との両立を図ることができる。
特に、本実施の形態に係る薄膜半導体装置１０は、絶縁層６を備えるチャネル保護型の薄膜半導体装置であるので、絶縁層６の固定電荷によるバックチャネル形成によるリーク電流が発生しやすい。これに対して、本実施の形態では、非晶質半導体層５の表面が凸形状とされ、非晶質半導体層５の凸形状の上部は抵抗率の高い第２の部分５２となっている。これにより、非晶質半導体層５の凸形状の上部ではバックチャネル形成のしきい値電圧が大きくなり、抵抗も大きくなるので、ソースドレイン電極間での非晶質半導体層５の凸形状の上部を介したバックチャネルの電荷の移動を大幅に抑制することができる。その結果、オフ電流を大幅に低下させることができる。
次に、本発明の実施の形態に係る薄膜半導体装置１０の非晶質半導体層５における第１の部分５１と第２の部分５２の好ましい膜質条件について、図４、図５、図６Ａ、図６Ｂ及び図６Ｃを用いて説明する。図４、図５、図６Ａ、図６Ｂ及び図６Ｃはそれぞれ、チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、オン抵抗とオフ電流との関係を示す図、非晶質半導体層の光学バンドギャップとオン抵抗との関係を示す図、非晶質半導体層の消衰係数と光学バンドギャップとの関係を示す図、非晶質半導体層の屈折率と光学バンドギャップとの関係を示す図及び非晶質半導体層の水素濃度と光学バンドギャップとの関係を示す図である。
図４は、チャネル層が多結晶半導体層（多結晶シリコン）と非晶質半導体層（アモルファスシリコン）との積層構造である薄膜半導体装置において、平面パターンや断面構造を変えず、非晶質半導体層の成膜条件のみを変えて実際に複数作製した場合において、各薄膜半導体装置におけるオン抵抗とオフ電流とをプロットしたものである。チャネル層が多結晶半導体層と非晶質半導体層との積層構造である薄膜半導体装置において、オフ特性とオン特性とがトレードオフの関係にあることが分かる。
図４の（ａ）は、その対数表示であるが、図４の（ａ）に示されるように非晶質半導体層の抵抗率を高抵抗側から低抵抗側に変化させたとき、６．０×１０４［Ω］においてオフ電流が増加しはじめる。これは非晶質半導体層に含まれる結晶成分が増加しはじめ、非晶質半導体層における結晶化率が増大していることを意味する。
また、図４の（ａ）に示すように、非晶質半導体層に含まれる結晶成分を増やし、抵抗率を低抵抗側に変化させても、オン抵抗が１．７×１０４［Ω］となる付近にプロットが密集し、オン抵抗の低下が頭打ちになっていることが分かる。これは、非晶質半導体層に含まれる結晶成分を増やし、非晶質半導体層における結晶化率を増大させても、薄膜半導体装置を構成する非晶質半導体層以外の抵抗成分がオン抵抗を支配しはじめたことを意味する。言い換えると、非晶質半導体層の抵抗が薄膜半導体装置を構成する非晶質半導体層以外の抵抗成分に比べて十分に低くなったことを意味する。
また、図４の（ｂ）は、図４の（ａ）を線形表示に置き換えたものであるが、図４の（ｂ）に示すように、６．０×１０４［Ω］においてオン抵抗とオフ電流が急峻に変化する。すなわち、非晶質半導体層の性質が抵抗大と示す領域と抵抗小と示す領域とで明確に別れることが分かる。
なお、図４において、オン抵抗Ｒｏｎは、ソースドレイン間電圧Ｖｄｓ＝０．１Ｖ、ソースゲート間電圧Ｖｇｓ＝１５Ｖのときの薄膜半導体装置の抵抗値を示している。また、オフ電流Ｉｏｆｆは、Ｖｄｓ＝５Ｖ、Ｖｇｓ＝－１１Ｖのときの薄膜半導体装置の電流値を示している。
上述のとおり、作製された薄膜半導体装置においてオフ電流が小さな薄膜半導体装置を得るにはオン抵抗は６．０×１０４［Ω］以上とすることが好ましいので、図５に示すように、高抵抗層としての非晶質半導体層の光学バンドギャップＥｇとしては、１．６０［ｅＶ］以下とすることが好ましい。従って、本発明の実施の形態に係る薄膜半導体装置１０における非晶質半導体層５の第１の部分５１の光学バンドギャップは、１．６０［ｅＶ］以下とすることが好ましい。
また、図４の（ａ）に示すように作製された薄膜半導体装置のオン抵抗１．７×１０４［Ω］周辺での頭打ちを考慮すると、図５に示すように、低抵抗層としての非晶質半導体層のバンドギャップＥｇとしては、１．６３［ｅＶ］以上とすることが好ましい。従って、本発明の実施の形態に係る薄膜半導体装置１０における非晶質半導体層５の第２の部分５２の光学バンドギャップは、１．６３［ｅＶ］以上とすることが好ましい。
なお、図５において、オン抵抗Ｒｏｎは、Ｖｄｓ＝０．１Ｖ、Ｖｇｓ＝１５Ｖのときの薄膜半導体装置の抵抗値を示している。
このように、本実施の形態に係る薄膜半導体装置１０における非晶質半導体層５においては、第１の部分５１の光学バンドギャップは、１．６０［ｅＶ］以下とすることが好ましく、第２の部分５２の光学バンドギャップは、１．６３［ｅＶ］以上とすることが好ましい。
従って、図６Ａに示すように、第１の部分５１の消衰係数ｋは、０．１１以下とすることが好ましく、第２の部分５２の消衰係数ｋは、０．１２以上とすることが好ましい。また、図６Ｂに示すように、第１の部分５１の屈折率ｎは、４．２以下とすることが好ましく、第２の部分５２の屈折率ｎは、４．３以上とすることが好ましい。また、図６Ｃに示すように、第１の部分５１の含有水素濃度は、１３％以上とすることが好ましく、第２の部分５２の含有水素濃度は、９％以下とすることが好ましい。
次に、本発明の実施の形態に係る薄膜半導体装置１０の製造方法について、図７Ａ～図７Ｏを用いて説明する。図７Ａ～図７Ｏは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
まず、図７Ａに示すように、基板１を準備する。基板１としては、例えば、ガラス基板を用いることができる。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
次に、図７Ｂに示すように、基板１の上方に所定形状のゲート電極２をパターン形成する。例えば、基板１上に全面にモリブデンタングステン（ＭｏＷ）等からなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ及びウェットエッチングを施すことにより、ゲート金属膜をパターニングして所定形状のゲート電極２を形成する。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
次に、図７Ｃに示すように、基板１の上方にゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして、基板１の上方の全面に、酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
次に、図７Ｄに示すように、ゲート絶縁膜３の上に、多結晶シリコンからなる多結晶半導体層４Ｆを形成する。この場合、まず、ゲート絶縁膜３上に、例えばアモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより多結晶半導体層４Ｆを形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長３７０～９００ｎｍ程度のパルスレーザを用いたレーザアニール法、波長３７０～９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、ＣＶＤによる直接成長などの方法によって多結晶半導体層４Ｆを成膜することもできる。
その後、多結晶半導体層４Ｆに対して水素プラズマ処理を行うことにより、多結晶半導体層４Ｆのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを多結晶半導体層４Ｆに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、多結晶半導体層４Ｆの結晶欠陥密度が低減して結晶性が向上する。
次に、図７Ｅに示すように、多結晶半導体層４Ｆ上に、低抵抗層である第１の部分５１に対応する層として第１の非晶質半導体層５１Ｆを形成する。例えば、多結晶半導体層４Ｆを形成した後に、プラズマＣＶＤ等を用いて、所定の第１の成膜条件（第１の形成条件）によって低抵抗のアモルファスシリコン膜からなる第１の非晶質半導体層５１Ｆを成膜する。
例えば、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を６０ｓｃｃｍとし、水素ガスの流量を１０ｓｃｃｍとし、圧力を５Ｔｏｒｒとし、ＲＦパワー密度を０．１７Ｗ・ｃｍ－２とし、基板温度を２７５℃とし、電極間距離を１３．３ｍｍとして成膜することにより、一部結晶化されたアモルファスシリコン膜を得ることができる。これにより、次に形成する第２の非晶質半導体層５２Ｆよりも抵抗率が小さい低抵抗の第１の非晶質半導体層５１Ｆを形成することができる。
次に、図７Ｆに示すように、第１の非晶質半導体層５１Ｆ上に、高抵抗層である第２の部分５２に対応する層として第２の非晶質半導体層５２Ｆを形成する。例えば、第１の非晶質半導体層５１Ｆを形成した後に、プラズマＣＶＤ等を用いて、所定の第２の成膜条件（第２の形成条件）によってアモルファスシリコン膜からなる第２の非晶質半導体層５２Ｆを成膜する。
第２の非晶質半導体層５２Ｆを成膜するための第２の成膜条件は、第１の非晶質半導体層５１Ｆを成膜するための第１の成膜条件とは異なる条件である。第１の成膜条件は、第２の成膜条件よりも非晶質半導体層の結晶成長を促進させる条件である。
具体的には、平行平板型ＲＦプラズマＣＶＤ装置を用いて、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、シランガスの流量を１０ｓｃｃｍとし、水素ガスの流量を２５０ｓｃｃｍとし、圧力を３Ｔｏｒｒとし、ＲＦパワー密度を１．１Ｗ・ｃｍ－２とし、基板温度を２７５℃とし、電極間距離を７．６ｍｍとして成膜することにより、アモルファス成分のみのアモルファスシリコン膜を得ることができる。これにより、第１の非晶質半導体層５１Ｆよりも抵抗率が大きい高抵抗の第２の非晶質半導体層５２Ｆを形成することができる。
このように本実施の形態では、抵抗率の異なる２層の非晶質半導体層５を形成する場合において、下層の第１の非晶質半導体層５１Ｆを成膜するための第１の成膜条件は、上層の第２の非晶質半導体層５２Ｆを成膜するための第２の成膜条件と異なる条件とすることが好ましく、第１の成膜条件は、第２の成膜条件よりも非晶質半導体層の結晶成長を促進させる条件である。
なお、抵抗率の異なる２層の非晶質半導体層５を形成する場合、アモルファスシリコン膜の成膜中において成膜条件を第１の成膜条件から第２の成膜条件に切り替えることによって、第１の非晶質半導体層５１Ｆと第２の非晶質半導体層５２Ｆとを連続成膜することができる。
また、本実施の形態において、第１の非晶質半導体層５１Ｆと第２の非晶質半導体層５２Ｆとは、同一の真空装置内で連続成膜することが好ましい。これにより、第１の非晶質半導体層５１Ｆ及び第２の非晶質半導体層５２Ｆの素子間の成膜ばらつきを抑制することができ、大型パネルに適した薄膜半導体装置を実現することができる。
次に、図７Ｇに示すように、第２の非晶質半導体層５２Ｆ上に、絶縁層６を形成するための絶縁層形成用膜６Ｆを形成する。絶縁層形成用膜６Ｆは、有機材料又は無機材料を用いることができる。
例えば、絶縁層形成用膜６Ｆを酸化シリコン等の無機材料によって形成した場合、図７Ｈに示すように、絶縁層形成用膜６Ｆの上に、所定形状の絶縁層６を形成する部分（非晶質半導体層５の凸部）を規定するフォトマスクとして、所定幅のレジスト１００を形成する。その後、図７Ｉに示すように、レジスト１００をマスクとしてドライエッチングを施すことによって、絶縁層形成用膜６Ｆをパターニングして所定形状の絶縁層６を形成するとともに、第２の非晶質半導体層５２Ｆ及び第１の非晶質半導体層５１Ｆの積層膜をパターニングすることにより凸形状（凸部）及び平坦形状（平坦部）を有する非晶質半導体層５Ｆを形成する。次に、図７Ｊに示すように、非晶質半導体層５の凸部（第２の非晶質半導体層５２Ｆ）上の絶縁層６上に形成されたレジスト１００を除去する。これにより、絶縁層６の上面が露出する。
一方、図７Ｇにおいて、所定の塗布方式によって、例えば感光性ＳＯＧ（ＳＰＩＮ ＯＮ ＧＬＡＳＳ）などの有機材料を第２の非晶質半導体層５２Ｆ上に塗布し、スピンコートやスリットコートを行うことによって、第２の非晶質半導体層５２Ｆ上に有機材料からなる絶縁層形成用膜６Ｆを形成した場合、図７Ｈに示すようなレジスト１００の形成は不要となり、絶縁層形成用膜６Ｆを露光及び現像してベークを行うことによって所定形状の絶縁層６を形成することができる。その後、絶縁層６をマスクとして、図７Ｉと同様にドライエッチングを施すことによって、第２の非晶質半導体層５２Ｆ及び第１の非晶質半導体層５１Ｆの積層膜がパターニングされ、図７Ｊに示すように、凸形状（凸部）及び平坦形状（平坦部）を有する非晶質半導体層５Ｆを形成することができる。
いずれにしても、絶縁層６に対応する第２の非晶質半導体層５２Ｆが凸部として形成されると同時に、第２の非晶質半導体層５２Ｆが除去された領域に対応する部分として第１の非晶質半導体層５１Ｆが露出して平坦部として形成される。
次に、図７Ｋに示すように、絶縁層６を覆うようにして第２の非晶質半導体層５２Ｆ上に、コンタクト層７となるコンタクト層用膜７Ｆを形成する。具体的に、絶縁層６の上面から第２の非晶質半導体層５２Ｆの平坦部までを跨るようにして、例えばプラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜７Ｆを成膜する。
なお、コンタクト層用膜７Ｆは低濃度の電界緩和層と高濃度のコンタクト層との２層から構成されてもよい。低濃度の電界緩和層は１×１０１７［ａｔｍ／ｃｍ３］程度のリンをドーピングすることによって形成することができる。上記２層はＣＶＤ装置において連続的に形成することができる。
次に、図７Ｌに示すように、コンタクト層用膜７Ｆを覆うようにして、ソース電極８Ｓ及びドレイン電極８Ｄとなるソースドレイン金属膜８Ｆを形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｆを成膜する。
その後、図示しないが、所定形状のソース電極８Ｓ及びドレイン電極８Ｄを形成するために、ソースドレイン金属膜８Ｆ上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜８Ｆをパターニングすることにより、図７Ｍに示すように、所定形状のソース電極８Ｓ及びドレイン電極８Ｄを形成する。なお、このとき、コンタクト層用膜７Ｆがエッチングストッパとして機能する。その後、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去する。
次に、図７Ｎに示すように、ソース電極８Ｓ及びドレイン電極８Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜７Ｆをパターニングして所定形状の一対のコンタクト層７を形成するとともに、第１の非晶質半導体層５１Ｆ及び多結晶半導体層４Ｆを島状にパターニングして所定形状の非晶質半導体層５及び多結晶半導体層４を形成し、多結晶半導体層４と、第１の部分５１及び第２の部分５２からなる非晶質半導体層５とによって構成されるチャネル層を形成することができる。なお、ドライエッチングの条件としては、塩素系ガスを用いることができる。このようにして、本発明の実施の形態に係る薄膜半導体装置１０を製造することができる。
なお、その後、図７Ｏに示すように、ソース電極８Ｓ及びドレイン電極８Ｄの上から全体を覆うようにして、ＳｉＮ等の無機材料からなるパッシベーション膜８０を形成してもよい。
ここで、以上の方法によって実際に作製した本実施の形態に係る薄膜半導体装置１０の膜組織の断面構造について、図８を用いて説明する。図８は、本発明の実施の形態に係る薄膜半導体装置の断面を観察したときの断面ＴＥＭ像である。なお、図８は、図１に示す破線で囲まれる領域Ａに対応する断面ＴＥＭ像である。
図８に示すように、多結晶シリコンからなる多結晶半導体層４の上に形成された非晶質半導体層５は、結晶成分を有するアモルファスシリコンからなる第１の部分５１の低抵抗層と、アモルファス成分のみからなるアモルファスシリコンからなる第２の部分５２の高抵抗層とによって構成されていることが分かる。
次に、本発明の実施の形態の変形例について説明する。本変形例は、上記の実施の形態と製造方法のみが異なるので、以下、本変形例については、製造方法のみについて説明する。図９Ａ～図９Ｎは、本発明の実施の形態の変形例に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。なお、図９Ａ～図９Ｎにおいて、図７Ａ～図７Ｏに示す構成要素と同じ構成要素については同じ符号を付している。
図９Ａ～図９Ｄに示すように、図７Ａ～図７Ｄと同様にして、基板１上に、ゲート電極２、ゲート絶縁膜３及び多結晶半導体層４Ｆを形成する。
次に、図９Ｅに示すように、多結晶半導体層４Ｆの上に、低抵抗層の第１の部分５１に対応する第１の非晶質半導体層５１Ｆと高抵抗層の第２の部分５２に対応する第２の非晶質半導体層５２Ｆとからなる非晶質半導体層を形成する。
本実施の形態において、第１の非晶質半導体層５１Ｆと第２の非晶質半導体層５２Ｆとは同一の真空装置内で同一の成膜条件によって連続して成膜される。すなわち、第１の非晶質半導体層５１Ｆと第２の非晶質半導体層５２Ｆとは、真空を破らずに同一の形成条件で非晶質半導体層を形成することにより成膜される。例えば、多結晶半導体層４Ｆを形成した後に、プラズマＣＶＤ等を用いて、所定の成膜条件によって多結晶半導体層４Ｆ上にアモルファスシリコン膜を成膜することで、結晶成分を有するアモルファスシリコン（第１の非晶質半導体層５１Ｆ）とアモルファス成分のみからなるアモルファスシリコン（第２の非晶質半導体層５２Ｆ）との２領域を有する非晶質半導体層を形成することができる。
より具体的には、例えば、成膜条件を、多結晶半導体層４Ｆを形成するときのアモルファスシリコン膜の成膜条件よりもＲＦパワー密度を大きくしたり成膜レートを遅くしたりしてアモルファスシリコン膜を多結晶半導体層４Ｆと接するように成膜すると、多結晶半導体層４Ｆの表面付近に成膜されるアモルファスシリコン膜は、多結晶半導体層４Ｆの結晶性を引き継ぐことになって自然と結晶化されていく。そして、成膜が進んで多結晶半導体層４Ｆから遠ざかるに従って膜中の結晶化率が小さくなり、結晶化率がゼロとなった後は、アモルファス成分のみのアモルファスシリコン膜が成膜される。つまり、多結晶半導体層４Ｆの表面付近に成膜されるアモルファスシリコン膜は、多結晶半導体層４Ｆが下地層となって結晶化が進み、自然と下層（第１の非晶質半導体層５１Ｆ）の結晶化率が上層（第２の非晶質半導体層５２Ｆ）の結晶化率よりも大きくなるようにして非晶質半導体層が形成される。これにより、下が低抵抗層で上が高抵抗層の非晶質半導体層を形成することができる。なお、本実施の形態における非晶質半導体層は、結晶化率が異なる２層、すなわち、抵抗率が異なる２層からなる単一膜として考えることができる。
次に、図９Ｆ～図９Ｎに示すように、図７Ｇ～図７Ｏと同様にして各工程を実施することによって、本変形例に係る薄膜半導体装置を製造することができる。
次に、上記の実施の形態に係る薄膜半導体装置１０を表示装置に適用した例について、図１０を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
図１０は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜半導体装置１０は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
図１０に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１においてマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１１を用いて説明する。図１１は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
図１１に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、所定の画像を表示することができる。
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
以上、本発明に係る薄膜半導体装置及びその製造方法について、実施の形態及び変形例に基づいて説明したが、本発明に係る薄膜半導体装置及びその製造方法は、上記の実施の形態及び変形例に限定されるものではない。
例えば、上記の本発明の実施の形態では、絶縁層６（チャネル保護膜）を用いたチャネル保護型の薄膜半導体装置について説明したが、本発明は、絶縁層６（チャネル保護膜）を用いないチャネルエッチング型の薄膜半導体装置にも適用することができる。チャネルエッチング型の薄膜半導体装置であっても、ソース電極及びドレイン電極上のパッシベーション膜やチャネル層のドライエッチングによるダメージによって、チャネル層に正の固定電荷が存在する。従って、チャネルエッチング型の薄膜半導体装置であっても、非晶質半導体層における上層の第１の部分を高抵抗のアモルファスシリコン膜とすることで、バックチャネルのリーク電流を抑制することができる。また、非晶質半導体層を断面凸形状として高抵抗のアモルファスシリコン膜を除去して低抵抗のアモルファスシリコン膜のみとすることで、フロントチャネルでの横断抵抗を低くすることができるので、オン電流を増加させることができる。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本発明に係る薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置又はその他様々な電気機器に広く利用することができる。
１ 基板
２、３１Ｇ、３２Ｇ ゲート電極
３ ゲート絶縁膜
４、４Ｆ 多結晶半導体層
５、５Ｆ、５１Ａ、５２Ｂ 非晶質半導体層
６ 絶縁層
７ コンタクト層
７Ｆ コンタクト層用膜
８Ｓ、３１Ｓ、３２Ｓ ソース電極
８Ｄ、３１Ｄ、３２Ｄ ドレイン電極
８Ｆ ソースドレイン金属膜
１０、１０Ａ、１０Ｂ 薄膜半導体装置
２０ 有機ＥＬ表示装置
２１ アクティブマトリクス基板
２２ 画素
２３ 画素回路
２４ 陽極
２５ 有機ＥＬ層
２６ 陰極
２７ ソース線
２８ ゲート線
３１ 駆動トランジスタ
３２ スイッチングトランジスタ
３３ 有機ＥＬ素子
３４ コンデンサ
３５ 電源線
５１ 第１の部分
５１Ｆ 第１の非晶質半導体層
５２ 第２の部分
５２Ｆ 第２の非晶質半導体層
８０ パッシベーション膜
１００ レジスト
２、３１Ｇ、３２Ｇ ゲート電極
３ ゲート絶縁膜
４、４Ｆ 多結晶半導体層
５、５Ｆ、５１Ａ、５２Ｂ 非晶質半導体層
６ 絶縁層
７ コンタクト層
７Ｆ コンタクト層用膜
８Ｓ、３１Ｓ、３２Ｓ ソース電極
８Ｄ、３１Ｄ、３２Ｄ ドレイン電極
８Ｆ ソースドレイン金属膜
１０、１０Ａ、１０Ｂ 薄膜半導体装置
２０ 有機ＥＬ表示装置
２１ アクティブマトリクス基板
２２ 画素
２３ 画素回路
２４ 陽極
２５ 有機ＥＬ層
２６ 陰極
２７ ソース線
２８ ゲート線
３１ 駆動トランジスタ
３２ スイッチングトランジスタ
３３ 有機ＥＬ素子
３４ コンデンサ
３５ 電源線
５１ 第１の部分
５１Ｆ 第１の非晶質半導体層
５２ 第２の部分
５２Ｆ 第２の非晶質半導体層
８０ パッシベーション膜
１００ レジスト
Claims (22)
- 基板と、
前記基板の上方に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された多結晶半導体層からなるチャネル層と、
前記チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層と、
前記非晶質半導体層の上方に形成されたソース電極及びドレイン電極と、を具備し、
前記非晶質半導体層の前記チャネル層側の第１の部分の抵抗率は、前記非晶質半導体層の前記ソース電極及びドレイン電極側の第２の部分の抵抗率より小さい、
薄膜半導体装置。 - 前記第１の部分の光学バンドギャップは、１．６３ｅＶ以上であり、
前記第２の部分の光学バンドギャップは、１．６０ｅＶ以下である、
請求項１に記載の薄膜半導体装置。 - 前記第１の部分の屈折率は、４．２以下であり、
前記第２の部分の屈折率は、４．３以上である、
請求項１に記載の薄膜半導体装置。 - 前記第１の部分の消衰係数は、０．１１以下であり、
前記第２の部分の消衰係数は、０．１２以上である、
請求項１に記載の薄膜半導体装置。 - 前記第１の部分の含有水素濃度は、１３％以上であり、
前記第２の部分の含有水素濃度は、９％以下である、
請求項１に記載の薄膜半導体装置。 - 前記非晶質半導体層は、第２の部分に対応する層と第１の部分に対応する層との積層構造であり、
前記第２の部分に対応する層は、前記第１の部分に対応する層の上に成膜される、
請求項１ないし請求項５のいずれか１項に記載の薄膜半導体装置。 - 前記第１の部分は、微結晶成分を含有する非晶質半導体からなり、
前記第２の部分は、非結晶質構造の非晶質半導体からなる、
請求項１ないし請求項６のいずれか１項に記載の薄膜半導体装置。 - 前記非晶質半導体層における前記凸形状部分の両側の下部は、前記ソース電極又は前記ドレイン電極と前記チャネル層との間の電荷の移動経路となる、
請求項１ないし請求項７のいずれか１項に記載の薄膜半導体装置。 - さらに、前記非晶質半導体層における前記凸形状部分の上面に形成された絶縁層を備える、
請求項１ないし請求項８のいずれか１項に記載の薄膜半導体装置。 - 前記絶縁層の幅は、前記非晶質半導体層における前記凸形状部分の上面の幅と同一幅である、
請求項９に記載の薄膜半導体装置。 - さらに、前記絶縁層の両端部の上面及び側面、前記絶縁層の側面につらなる前記非晶質半導体層の凸形状の側面、並びに前記非晶質半導体層の前記凸形状の側面につらなる前記非晶質半導体層の上面に形成された一対のコンタクト層を備え、
前記ソース電極は、前記一対のコンタクト層の一方の上方に形成され、
前記ドレイン電極は、前記一対のコンタクト層の他方の上方に形成される、
請求項９又は請求項１０に記載の薄膜半導体装置。 - 前記多結晶半導体層は多結晶シリコンであり、
前記非晶質半導体層は非晶質シリコンである、
請求項１ないし請求項１１のいずれか１項に記載の薄膜半導体装置。 - 前記多結晶半導体層は、平均粒径が２０ｎｍ以上、４０ｎｍ未満の微結晶性半導体層を含む、
請求項１ないし請求項１２のいずれか１項に記載の薄膜半導体装置。 - 前記非晶質半導体層は、平均粒径が２０ｎｍ以上、４０ｎｍ未満の微結晶性半導体層を含む、
請求項１ないし請求項１３のいずれか１項に記載の薄膜半導体装置。 - 前記非晶質半導体層の前記ソース電極及びドレイン電極側の第２の部分の膜厚は、２０ｎｍ以上である、
請求項１ないし請求項１４のいずれか１項に記載の薄膜半導体装置。 - 基板を準備する第１工程と、
前記基板の上方にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上に多結晶半導体層からなるチャネル層を形成する第４工程と、
前記チャネル層上に、表面に凸形状を持つ非晶質半導体層を形成する第５工程と、
前記非晶質半導体層の上方にソース電極及びドレイン電極と形成する第６工程と、を含み、
前記非晶質半導体層は、前記チャネル層側の第１の部分の抵抗率が、前記ソース電極及びドレイン電極側の第２の部分の抵抗率より小さくなるように形成する、
薄膜半導体装置の製造方法。 - 前記多結晶半導体層上に前記非晶質半導体層を形成することにより、前記非晶質半導体層における前記第１の部分に結晶粒が混在する、
請求項１６に記載の薄膜半導体装置の製造方法。 - 前記結晶粒の平均粒径は、２０ｎｍ以上、４０ｎｍ未満である、
請求項１７に記載の薄膜半導体装置の製造方法。 - 同一の形成条件で前記非晶質半導体層を形成することにより、前記第１の部分と前記第２の部分とを連続して形成する、
請求項１６ないし請求項１８のいずれか１項に記載の薄膜半導体装置の製造方法。 - 前記第１の部分は、第１の形成条件によって形成し、
前記第２の部分は、前記第１の形成条件とは異なる形成条件の第２の形成条件によって形成する、
請求項１６ないし請求項１８のいずれか１項に記載の薄膜半導体装置の製造方法。 - 前記第１の形成条件は、前記第２の形成条件より、結晶成長を促進させる条件である、
請求項２０に記載の薄膜半導体装置の製造方法。 - さらに、前記第５工程と前記第６工程との間に、前記非晶質半導体層の前記凸形状部分の上面に絶縁層を形成する工程を含む、
請求項１６ないし請求項２１のいずれか１項に記載の薄膜半導体装置の製造方法。
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