CN109545751B - 薄膜晶体管阵列基板制造方法 - Google Patents
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Abstract
本发明公开一种薄膜晶体管阵列基板制造方法，包括：一栅极设置步骤、一第一N型非晶硅半导体层设置步骤、一第一图形化步骤、一第二N型非晶硅半导体层设置步骤、一第二图形化步骤、一钝化层设置步骤、以及一透明电极设置步骤。本发明为了解决五次光刻(5‑mask)技术中源极/漏极金属层与N型非晶硅半导体层接触电阻较大的问题，将N型非晶硅半导体层分为第一N型非晶硅半导体层以及第二N型非晶硅半导体层而分别透过上述第一图形化步骤及第二图形化步骤进行图形化，因而可降低接触界面上的接触电阻，提升薄膜晶体管阵列基板的开态电流等性能，进而提高显示器的显示品质。
Description
技术领域
本发明是关于一种薄膜晶体管阵列基板制造方法，其可降低源极/漏极金属层与N型非晶硅(N+a-Si)层的接触电阻，提升薄膜晶体管阵列基板的开态电流等性能，进而提高显示器的显示品质。
背景技术
现有技术的薄膜晶体管阵列的制造方法的主流是五次光刻(5-mask)技术相及四次光刻(4-mask)技术。
5-mask技术相较于4-mask技术，是将薄膜晶体管阵列基板上的非晶硅(AmorphousSilicon,a-Si)层和N型非晶硅(N+a-Si)层以一步骤进行图形化，而源极/漏极金属层(Source/Drain Electrode,Metal 2,M2)又以另一步骤进行图形化，因此相较4-mask技术虽然需要多出一道光罩，却可以将M2金属层的线宽及线距做的更小，提高开口率。
在4-mask技术中，a-Si层与N+a-Si层以及M2金属层是原位生长，因此N+a-Si层以及M2金属层两者之间界面的接触电阻低。然而，5-mask技术中N+a-Si层与M2金属层需要分别进行图形化，导致N+a-Si层以及M2金属层之间界面受到了光刻胶(Photo Resist,PR)制程的影响，因此导致所述界面的接触电阻大于4-mask技术中的相应界面的接触电阻，导致相同条件下5-mask技术制备的薄膜晶体管阵列基板开态电流偏低。
故，有必要提供一种薄膜晶体管阵列基板制造方法，以解决现有技术所存在的问题。
发明内容
本发明人有鉴于现有技术的五次光刻技术的问题，改良其不足与缺失，进而提出一种薄膜晶体管阵列基板制造方法。
本发明的主要目的在于提供一种薄膜晶体管阵列基板制造方法，其可降低源极/漏极金属层与N型非晶硅(N+a-Si)层的接触电阻，提升薄膜晶体管阵列基板的开态电流等性能，进而提高显示器的显示品质。
为达上述目的，本发明薄膜晶体管阵列基板制造方法包括：
一栅极设置步骤，包括设置一栅极在一玻璃基板上；
一第一N型非晶硅半导体层设置步骤，包括设置一覆盖所述栅极的栅极绝缘层到所述玻璃基板上，且依序堆迭设置一非晶硅半导体层以及一第一N型非晶硅半导体层到所述栅极绝缘层上；
一第一图形化步骤，包括以蚀刻方式同时图形化所述非晶硅半导体层以及一第一N型非晶硅半导体层；
一第二N型非晶硅半导体层设置步骤，包括依序堆迭设置一第二N型非晶硅半导体层以及一源极/漏极金属层到所述栅极绝缘层以及所述第一N型非晶硅半导体层上，其中所述第二N型非晶硅半导体层完全覆盖所述所述第一N型非晶硅半导体层；
一第二图形化步骤，包括以蚀刻方式同时图形化所述第二N型非晶硅半导体层以及所述源极/漏极金属层，以形成一源极以及一漏极；
一钝化层设置步骤，包括设置一钝化层到所述源极/漏极金属层上；以及
一透明电极设置步骤，包括设置至少一过孔在所述钝化层上，且设置一透明电极到所述钝化层上，其中所述透明电极通过所述过孔而接触所述源极/漏极金属层。
在本发明一实施例中，在所述第一N型非晶硅半导体层设置步骤中，所述非晶硅半导体层以及所述第一N型非晶硅半导体层是以物理气相沉积法或化学气相沉积法而沉积到所述栅极绝缘层上。
在本发明一实施例中，在所述第二N型非晶硅半导体层设置步骤中，所述第二N型非晶硅半导体层以及所述源极/漏极金属层是以物理气相沉积法或化学气相沉积法而沉积到所述栅极绝缘层以及所述第一N型非晶硅半导体层上。
在本发明一实施例中，所述第二图形化步骤包括以蚀刻方式同时图形化所述第一N型非晶硅半导体层、所述第二N型非晶硅半导体层以及所述源极/漏极金属层。
在本发明一实施例中，所述第二N型非晶硅半导体层作为一欧姆接触层。
在本发明一实施例中，所述透明电极为氧化铟锡。
藉由上述技术手段，本发明为了解决5-mask技术中源极/漏极金属层与N型非晶硅半导体层接触电阻较大的问题，将N型非晶硅半导体层分为第一N型非晶硅半导体层以及第二N型非晶硅半导体层而分别进行图形化(共两次图形化)。所述非晶硅半导体层以及所述第一N型非晶硅半导体层在所述第一图形化步骤中同步图形化，保证了所述第一N型非晶硅半导体层与所述非晶硅半导体层的接触界面不受光刻胶(Photo Resist,PR)制程影响。而所述第二N型非晶硅半导体层以及所述源极/漏极金属层在所述第二图形化步骤中同步图形化，保证所述第二N型非晶硅半导体层与所述源极/漏极金属层的接触界面不与PR接触，因而可降低接触界面上的接触电阻，提升薄膜晶体管阵列基板的开态电流等性能，进而提高显示器的显示品质。
本发明另一目的在于提供一种薄膜晶体管阵列基板制造方法，包括：
一栅极设置步骤，包括设置一栅极在一玻璃基板上；
一第一N型非晶硅半导体层设置步骤，包括设置一覆盖所述栅极的栅极绝缘层到所述玻璃基板上，且依序堆迭设置一非晶硅半导体层以及一第一N型非晶硅半导体层到所述栅极绝缘层上；
一第一图形化步骤，包括以蚀刻方式同时图形化所述非晶硅半导体层以及一第一N型非晶硅半导体层；
一第二N型非晶硅半导体层设置步骤，包括依序堆迭设置一第二N型非晶硅半导体层以及一源极/漏极金属层到所述栅极绝缘层以及所述第一N型非晶硅半导体层上，其中所述第二N型非晶硅半导体层完全覆盖所述所述第一N型非晶硅半导体层；以及
一第二图形化步骤，包括以蚀刻方式同时图形化所述第二N型非晶硅半导体层以及所述源极/漏极金属层，以形成一源极以及一漏极。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，幷配合所附图式，作详细说明如下：
附图说明
图1是本发明薄膜晶体管阵列基板制造方法的步骤流程图。
图2是本发明薄膜晶体管阵列基板制造方法的栅极设置步骤所对应的薄膜晶体管阵列基板半成品的侧面剖视示意图。
图3是本发明薄膜晶体管阵列基板制造方法的第一N型非晶硅半导体层设置步骤以及第一图形化步骤所对应的薄膜晶体管阵列基板半成品的侧面剖视示意图。
图4是本发明薄膜晶体管阵列基板制造方法的第二N型非晶硅半导体层设置步骤所对应的薄膜晶体管阵列基板半成品的侧面剖视示意图。
图5是本发明薄膜晶体管阵列基板制造方法的第二图形化步骤所对应的薄膜晶体管阵列基板半成品的侧面剖视示意图。
图6是本发明薄膜晶体管阵列基板制造方法的钝化层设置步骤所对应的薄膜晶体管阵列基板半成品的侧面剖视示意图。
图7是本发明薄膜晶体管阵列基板制造方法的透明电极设置步骤所对应的薄膜晶体管阵列基板半成品的侧面剖视示意图。
具体实施方式
请参照图1，本发明薄膜晶体管阵列基板制造方法包括：一栅极设置步骤S01、一第一N型非晶硅半导体层设置步骤S02、一第一图形化步骤S03、一第二N型非晶硅半导体层设置步骤S04、一第二图形化步骤S05、一钝化层设置步骤S06、以及一透明电极设置步骤S07。
请参照图2，所述栅极设置步骤S01包括设置一栅极20在一玻璃基板10上。
请参照图3，所述第一N型非晶硅半导体层设置步骤S02包括设置一覆盖所述栅极20的栅极绝缘层30到所述玻璃基板10上，且依序堆迭设置一非晶硅半导体层(AmorphousSilicon,a-Si)40以及一第一N型非晶硅半导体(N+a-Si)层51到所述栅极绝缘层30上。优选地，在所述第一N型非晶硅半导体层设置步骤S02中，所述非晶硅半导体层40以及所述第一N型非晶硅半导体层51是以物理气相沉积法或化学气相沉积法而沉积到所述栅极绝缘层30上。
所述第一图形化步骤S03包括以蚀刻方式同时图形化所述非晶硅半导体层40以及一第一N型非晶硅半导体层51。
请参照图4，所述第二N型非晶硅半导体层设置步骤S04包括依序堆迭设置一第二N型非晶硅半导体层52以及一源极/漏极金属层60到所述栅极绝缘层30以及所述第一N型非晶硅半导体层51上，其中所述第二N型非晶硅半导体层52完全覆盖所述所述第一N型非晶硅半导体层51。优选地，在所述第二N型非晶硅半导体层设置步骤S04中，所述第二N型非晶硅半导体层52以及所述源极/漏极金属层60是以物理气相沉积法或化学气相沉积法而沉积到所述栅极绝缘层30以及所述第一N型非晶硅半导体层51上。优选地，所述第二N型非晶硅半导体层52作为一欧姆接触层。
请参照图5，所述第二图形化步骤S05包括以蚀刻方式同时图形化所述第二N型非晶硅半导体层52以及所述源极/漏极金属层60，以形成一源极以及一漏极。优选地，所述第二图形化步骤S05包括以蚀刻方式同时图形化所述第一N型非晶硅半导体层51、所述第二N型非晶硅半导体层52以及所述源极/漏极金属层60。
请参照图6，所述钝化层设置步骤S06包括设置一钝化层70到所述源极/漏极金属层60上。
请参照图7，所述透明电极设置步骤S07包括设置至少一过孔75在所述钝化层70上(同时参照图6)，且设置一透明电极80到所述钝化层70上，其中所述透明电极80通过所述过孔75而接触所述源极/漏极金属层60。优选地，所述透明电极80为氧化铟锡(Indium TinOxide,ITO)。
藉由上述技术手段，本发明为了解决5-mask技术中源极/漏极金属层60与N型非晶硅半导体层40接触电阻较大的问题，将N型非晶硅半导体层40分为第一N型非晶硅半导体层51以及第二N型非晶硅半导体层52而分别进行图形化(共两次图形化)。所述非晶硅半导体层40以及所述第一N型非晶硅半导体层51在所述第一图形化步骤S03中同步图形化，保证了所述第一N型非晶硅半导体层51与所述非晶硅半导体层40的接触界面不受光刻胶(PhotoResist,PR)制程影响。而所述第二N型非晶硅半导体层52以及所述源极/漏极金属层60在所述第二图形化步骤S05中同步图形化，保证所述第二N型非晶硅半导体层52与所述源极/漏极金属层60的接触界面不与PR接触，因而可降低接触界面上的接触电阻，提升薄膜晶体管阵列基板的开态电流等性能，进而提高显示器的显示品质。
Claims (7)
1.一种薄膜晶体管阵列基板制造方法，其特征在于：所述薄膜晶体管阵列基板制造方法包括：
一栅极设置步骤，包括设置一栅极在一玻璃基板上；
一第一N型非晶硅半导体层设置步骤，包括设置一覆盖所述栅极的栅极绝缘层到所述玻璃基板上，且依序堆迭设置一非晶硅半导体层以及一第一N型非晶硅半导体层到所述栅极绝缘层上；
一第一图形化步骤，包括以蚀刻方式同时图形化所述非晶硅半导体层以及一第一N型非晶硅半导体层；
一第二N型非晶硅半导体层设置步骤，包括依序堆迭设置一第二N型非晶硅半导体层以及一源极/漏极金属层到所述栅极绝缘层以及所述第一N型非晶硅半导体层上，其中所述第二N型非晶硅半导体层完全覆盖所述第一N型非晶硅半导体层；
一第二图形化步骤，包括以蚀刻方式同时图形化所述第二N型非晶硅半导体层以及所述源极/漏极金属层，以形成一源极以及一漏极；
一钝化层设置步骤，包括设置一钝化层到所述源极/漏极金属层上；以及
一透明电极设置步骤，包括设置至少一过孔在所述钝化层上，且设置一透明电极到所述钝化层上，其中所述透明电极通过所述过孔而接触所述源极/漏极金属层；
其中，所述第一图形化步骤及所述第二图形化步骤为两不同的图形化步骤，且所述第一图形化步骤、所述第二N型非晶硅半导体层设置步骤、及所述第二图形化步骤是依序执行。
2.如权利要求1所述的薄膜晶体管阵列基板制造方法，其特征在于：在所述第一N型非晶硅半导体层设置步骤中，所述非晶硅半导体层以及所述第一N型非晶硅半导体层是以物理气相沉积法或化学气相沉积法而沉积到所述栅极绝缘层上。
3.如权利要求1所述的薄膜晶体管阵列基板制造方法，其特征在于：在所述第二N型非晶硅半导体层设置步骤中，所述第二N型非晶硅半导体层以及所述源极/漏极金属层是以物理气相沉积法或化学气相沉积法而沉积到所述栅极绝缘层以及所述第一N型非晶硅半导体层上。
4.如权利要求1所述的薄膜晶体管阵列基板制造方法，其特征在于：所述第二图形化步骤包括以蚀刻方式同时图形化所述第一N型非晶硅半导体层、所述第二N型非晶硅半导体层以及所述源极/漏极金属层。
5.如权利要求1所述的薄膜晶体管阵列基板制造方法，其特征在于：所述第二N型非晶硅半导体层作为一欧姆接触层。
6.如权利要求1所述的薄膜晶体管阵列基板制造方法，其特征在于：所述透明电极为氧化铟锡。
7.一种薄膜晶体管阵列基板制造方法，其特征在于：所述薄膜晶体管阵列基板制造方法包括：
一栅极设置步骤，包括设置一栅极在一玻璃基板上；
一第一N型非晶硅半导体层设置步骤，包括设置一覆盖所述栅极的栅极绝缘层到所述玻璃基板上，且依序堆迭设置一非晶硅半导体层以及一第一N型非晶硅半导体层到所述栅极绝缘层上；
一第一图形化步骤，包括以蚀刻方式同时图形化所述非晶硅半导体层以及一第一N型非晶硅半导体层；
一第二N型非晶硅半导体层设置步骤，包括依序堆迭设置一第二N型非晶硅半导体层以及一源极/漏极金属层到所述栅极绝缘层以及所述第一N型非晶硅半导体层上，其中所述第二N型非晶硅半导体层完全覆盖所述第一N型非晶硅半导体层；以及
一第二图形化步骤，包括以蚀刻方式同时图形化所述第二N型非晶硅半导体层以及所述源极/漏极金属层，以形成一源极以及一漏极；
其中，所述第一图形化步骤及所述第二图形化步骤为两不同的图形化步骤，且所述第一图形化步骤、所述第二N型非晶硅半导体层设置步骤、及所述第二图形化步骤是依序执行。
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Denomination of invention: Manufacturing methods for thin film transistor array substrates Effective date of registration: 20231113 Granted publication date: 20220222 Pledgee: Industrial and Commercial Bank of China Limited Shenzhen Guangming Sub branch Pledgor: TCL Huaxing Photoelectric Technology Co.,Ltd. Registration number: Y2023980065368 |