KR101399608B1 - 반도체 장치의 제작방법 - Google Patents

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Abstract

본 발명은, 전기 특성 및 신뢰성이 높은 박막트랜지스터를 가지는 반도체 장치, 및 표시장치를 양산성 높게 제작하는 방법을 제안하는 것을 과제로 한다. 미(微)결정 반도체층을 채널 형성 영역으로 하는 채널 에치 구조의 역 스태거형 박막트랜지스터를 가지는 표시장치에 있어서, 미결정 반도체층은, 성막법에 의하여 형성되고 결정 성장의 핵이 될 수 있는 미결정 반도체막과 비정질 반도체막과의 적층으로 형성되고, 그 비정질 반도체막 위에, 소스 영역 및 드레인 영역을 형성하는 일 도전형을 부여하는 불순물이 첨가된 반도체막과, 도전막을 형성하고, 그 도전막에 레이저 광을 조사한다. 레이저 광에 의하여 미결정 반도체막 위의 비정질 반도체막을 결정화하고, 성막법에 의하여 형성되는 미결정 반도체막을 포함하는 미결정 반도체층을 형성할 수 있다.
미결정, 레이저 조사, 채널 에치, 도전막, 역 스태거

Description

반도체 장치의 제작방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치, 및 적어도 화소부에 박막트랜지스터를 사용한 표시장치의 제작방법에 관한 것이다.
근년, 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수 nm 내지 수백 nm 정도)을 사용하여 박막트랜지스터를 구성하는 기술이 주목을 받고 있다. 박막트랜지스터는 IC나 전기광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시장치의 스위칭 소자로서 개발이 촉진되고 있다.
화상 표시장치의 스위칭 소자로서, 비정질 반도체막을 사용한 박막트랜지스터, 또는 다결정 반도체막을 사용한 박막트랜지스터 등이 사용되고 있다. 다결정 반도체막의 형성방법으로서는, 펄스 발진 엑시머 레이저 빔을 광학계에 의하여 선형으로 가공하고, 비정질 반도체막에 대하여 선형 빔을 주사하면서 조사하여 결정화하는 기술이 알려져 있다.
또한, 화상 표시장치의 스위칭 소자로서, 미(微)결정 반도체막을 사용한 박막트랜지스터가 사용되고 있다(문헌 1 및 문헌 2 참조).
또한, 미결정 반도체막을 사용한 박막트랜지스터의 제작방법으로서, 게이트 절연막 위에 비정질 실리콘막을 성막한 후, 그의 상면에 금속막을 형성하고, 그 금속막에 다이오드 레이저를 조사함으로써, 비정질 실리콘막을 미결정 실리콘막으로 개질하는 방법이 알려져 있다(예를 들어, 문헌 3 참조). 이 방법에 따르면, 비정질 실리콘막 위에 형성한 금속막은 다이오드 레이저의 광 에너지를 열 에너지에 변환하기 위한 것이고, 박막트랜지스터를 완성하기 위해서는 그 후 제거되어야 하는 것이었다.
[문헌 1] 미국 특허 제5,591,987호 명세서
[문헌 2] 일본국 공개특허공고 평4-242724호 공보
[문헌 3] 토시아키 아라이(Toshiaki Arai) 외, 에스 아이 디 07 다이제스트(SID 07 DIGEST), 2007, 1370페이지 내지 1373페이지
그러나, 문헌 3과 같이, 반도체막의 결정화를 위하여 금속막을 형성하고 제어하는 등의 공정을 행하면, 공정이 복잡하게 되므로, 그 만큼 수율이 저감되고, 비용이 올라가는 문제가 있다.
상기한 문제를 감안하여, 본 발명은, 전기 특성이 높고 신뢰성이 좋은 박막트랜지스터를 가지는 표시장치를 양산성 높게 제작하는 방법을 제안하는 것을 과제의 하나로 한다.
미(微)결정 반도체막을 채널 형성 영역으로 하는 채널 에치(channel-etch) 구조의 역 스태거형 박막트랜지스터를 가지는 표시장치에 있어서, 미결정 반도체층은, 성막법에 의하여 형성되고 결정 성장의 핵이 될 수 있는 미결정 반도체막과 비정질 반도체막과의 적층으로서 형성되고, 그 비정질 반도체막 위에, 소스 영역 및 드레인 영역을 형성하는 일 도전형을 부여하는 불순물이 첨가된 반도체막과, 도전막을 형성하고, 그 도전막에 레이저 광을 조사한다. 레이저 광에 의하여 미결정 반도체막 위의 비정질 반도체막이 결정화되고, 성막법에 의하여 형성되는 미결정 반도체막을 포함하는 미결정 반도체층을 형성할 수 있다.
본 발명에서는, 성막법에 의하여 형성되는 미결정 반도체막 위에, 비정질 반도체막을 결정화한 미결정 반도체막을 형성하여, 미결정 반도체층을 형성하기 때문에, 막 두께가 두꺼운 미결정 반도체층이라도 긴 공정 시간을 필요로 하지 않고 형 성할 수 있다. 따라서, 미결정 반도체층을 가지는 박막트랜지스터의 형성 공정에 걸리는 시간을 단축할 수 있어, 생산성이 향상된다.
또한, 일 도전형을 부여하는 불순물이 첨가된 반도체막으로서, 레이저 광에 의하여 결정화된 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막을 소스 영역 및 드레인 영역으로서 사용하므로, 소스 영역 및 드레인 영역을 저저항화할 수 있고, 전기 특성을 향상시킬 수 있다.
도전막은 레이저 광 조사 공정에서, 하층의 반도체막의 산화, 오염 등을 방지하는 보호막으로서 기능할 뿐만 아니라, 또한 본 발명에서는, 레이저 광이 조사된 도전막을 에칭하여, 소스 전극 및 드레인 전극을 형성한다.
따라서, 공정시에 있어서의 반도체막의 산화 등의 열화(劣化)를 방지할 수 있으므로, 신뢰성이 향상되고, 또한 미결정 반도체층을 형성하는 레이저 조사 공정을 위한 도전막의 형성 및 제거를 행하지 않으므로, 공정을 간략화할 수 있다. 따라서, 수율도 향상되고, 양산성 높게 박막트랜지스터(반도체 장치), 및 그 박막트랜지스터를 가지는 표시장치를 제작할 수 있다.
미결정 반도체막은, 다결정 반도체막과 달리, 미결정 반도체막으로서 직접 기판 위에 성막할 수 있다. 구체적으로는, 수소화 규소를 원료 가스로 하고, 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD 장치를 사용하여 성막할 수 있다. 또한, 주파수가 1 GHz 이상인 마이크로파를 사용한 플라즈마는 전자 밀도가 높고, 원료 가스인 수소화 규소의 해리(解離)가 용이하게 된다. 따라서, 주파수가 수십 MHz 내지 수백 MHz인 마이크로파 플라즈마 CVD법과 비교하여, 미결정 반도체막을 용이하게 제작할 수 있고, 성막 속도를 높일 수 있다.
또한, 미결정 반도체막을 사용하여 박막트랜지스터(TFT)를 제작하고, 그 박막트랜지스터를 화소부 및 구동회로에 사용하여 표시장치를 제작한다. 미결정 반도체막을 사용한 박막트랜지스터는, 그의 이동도가 1 cm2/V·sec∼20 cm2/V·sec로, 비정질 반도체막을 사용한 박막트랜지스터의 2배∼20배의 이동도를 가지므로, 구동회로의 일부 또는 전체를, 화소부와 동일 기판 위에 일체로 형성함으로써, 시스템 온 패널(system on panel)을 형성할 수 있다.
게이트 절연막, 미결정 반도체막, 비정질 반도체막, 소스 영역 및 드레인 영역을 형성하는 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막을 형성하는 반응실은 동일 반응실을 사용하여 행하여도 좋고, 막의 종류마다 다른 반응실에서 행하여도 좋다. 또한, 소스 전극 및 드레인 전극으로서 사용하는 도전막도 연속하여 형성하여도 좋고, 그 후의 레이저 광 조사 공정도 대기에 노출시키지 않고 연속하여 행하여도 좋다.
반응실은 기판을 반입하여 성막하기 전에, 클리닝(cleaning), 플러싱(flushing)(세정(washing)) 처리(수소를 플러싱 물질로서 사용한 수소 플러싱, 실란을 플러싱 물질로서 사용한 실란 플러싱 등), 각 반응실의 내벽을 보호막으로 코팅(프리코팅(pre-coating) 처리라고도 함)을 행하면 바람직하다. 프리코팅 처리는 반응실 내에 성막 가스를 흘리고 플라즈마 처리함으로써, 미리 반응실 내벽을, 성막하는 막에 의한 보호막에 의하여 얇게 덮는 처리이다. 플러싱 처리 및 프리코 팅 처리에 의해, 반응실의 산소, 질소, 불소 등의 불순물에 의한 성막하는 막의 오염을 방지할 수 있다.
비정질 반도체막은 플라즈마 CVD법, 스퍼터링법 등으로 형성할 수 있다. 또한, 비정질 반도체막을 형성한 후, 비정질 반도체막의 표면을 질소 플라즈마, 수소 플라즈마, 또는 할로겐 플라즈마로 처리하여 비정질 반도체막의 표면을 질소화, 수소화 또는 할로겐화할 수 있다.
본 발명의 반도체장치 제작방법의 하나는, 게이트 전극 위에, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 일 도전형을 부여하는 불순물이 첨가된 반도체막, 및 도전막을 순차로 형성하고, 도전막에 레이저 광을 조사하여 적어도 비정질 반도체막을 미결정 반도체막으로 개질하고, 도전막을 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성한다.
본 발명의 반도체장치 제작방법의 하나는, 게이트 전극 위에, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 일 도전형을 부여하는 불순물이 첨가된 반도체막, 및 도전막을 순차로 형성하고, 도전막에 레이저 광을 조사하여 비정질 반도체막을 미결정 반도체막으로 개질하고, 또한 일 도전형을 부여하는 불순물이 첨가된 반도체막을 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막으로 개질하고, 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성한다.
본 발명의 반도체장치 제작방법의 하나는, 게이트 전극 위에, 게이트 절연 막, 미결정 반도체막, 비정질 반도체막, 일 도전형을 부여하는 불순물이 첨가된 반도체막, 및 도전막을 순차로 형성하고, 도전막에 레이저 광을 조사하여 적어도 비정질 반도체막을 미결정 반도체막으로 개질하고, 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성하고, 그 채널 에치형 박막트랜지스터에 전기적으로 접속되는 화소 전극을 형성한다.
본 발명의 반도체장치 제작방법의 하나는, 게이트 전극 위에, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 일 도전형을 부여하는 불순물이 첨가된 반도체막, 및 도전막을 순차로 형성하고, 도전막에 레이저 광을 조사하여 비정질 반도체막을 미결정 반도체막으로 개질하고, 또한 일 도전형을 부여하는 불순물이 첨가된 반도체막을 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막으로 개질하고, 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성하고, 그 채널 에치형 박막트랜지스터에 전기적으로 접속되는 화소 전극을 형성한다.
또한, 표시 기능을 가지는 반도체 장치(표시장치)는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그의 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시장치는, 표시 소자가 봉지(封止)된 상태인 패널과, 그 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 본 발명은, 상기 표시장치를 제작하는 과정에 있어서의, 발광 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이고, 그 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 다수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 형성한 후이고 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 또는 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 선단에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 발명에 의하여, 전기 특성이 높고 신뢰성이 좋은 박막트랜지스터를 가지는 반도체 장치, 및 표시장치를 양산성 높게 제작할 수 있다.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 본 발명의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하고, 그의 반복 설명은 생략한다.
[실시형태 1]
본 실시형태에서는, 반도체 장치(표시장치)에 사용되는 박막트랜지스터의 제작 공정에 대하여 도 1∼도 4를 사용하여 설명한다. 도 1∼도 3은 박막트랜지스터의 제작 공정을 나타내는 단면도이고, 도 4는 하나의 화소에 있어서의 박막트랜지스터 및 화소 전극의 접속 영역의 평면도이고, 도 1∼도 3은 도 4에 있어서의 선 A1-B1의 박막트랜지스터의 제작 공정을 나타내는 단면도이다.
미(微)결정 반도체막을 가지는 박막트랜지스터는, p형보다 n형의 쪽이 이동도가 높으므로 구동회로에 사용하는데는 n형이 더 적합하지만, 본 발명에서는, 박막트랜지스터는 n형과 p형의 어느 쪽이라도 좋다. 어느 극성의 박막트랜지스터를 사용하는 경우라도, 동일 기판 위에 형성하는 박막트랜지스터를 모두 같은 극성으로 일치시키는 것이, 공정수를 억제하기 위해서도 바람직하다. 여기서는, n채널형 박막트랜지스터를 사용하여 설명한다.
이하, 제작방법을 자세히 설명한다. 기판(50) 위에 게이트 전극(51)을 형성한다. 기판(50)은, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 알루미노 실리케이트 유리 등, 퓨전(fusion)법이나 플로트(float)법으로 제작되는 무(無)알칼리 유리 기판, 세라믹스 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다. 기판(50)의 크기는, 제 1 세대라고 불리는 300 mm×400 mm, 제 3 세대의 550 mm×650 mm, 제 4 세대의 730 mm×920 mm, 제 5 세대의 1000 mm×1200 mm, 제 6 세대의 1500 mm×1850 mm, 제 7 세대의 1870 mm×2200 mm, 제 8 세대의 2200 mm×2400 mm, 제 9 세대의 2400 mm×2800 mm, 제 10 세대의 2880 mm×3080 mm 등 다양한 크기를 적용할 수 있다.
게이트 전극(51)은, 티탄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄 등의 금속 재료 또는 그의 합금 재료를 사용하여 형성한다. 게이트 전극(51)은, 스퍼터링법이나 진공 증착법으로 기판(50) 위에 도전막을 형성하고, 그 도전막 위에 포토리소그래피 기술 또는 잉크젯 법으로 마스크를 형성하고, 그 마스크를 사용하여 도전막을 에칭함으로써 형성할 수 있다. 또한, 은, 금, 구리 등의 도전성 나노페이스트(nanopaste)를 사용하여 잉크젯법으로 토출·소성하여, 게이트 전극(51)을 형성할 수 있다. 또한, 게이트 전극(51)의 밀착성을 향상하고 하지에의 확산을 방지하는 배리어 메탈로서, 상기 금속 재료의 질화물막을 기판(50)과 게이트 전극(51) 사이에 형성하여도 좋다. 또한, 게이트 전극(51)은 적층 구조로 하여도 좋고, 기판 (50) 측으로부터 알루미늄막과 몰리브덴막과의 적층, 구리막과 몰리브덴막과의 적층, 구리막과 질화티탄막과의 적층, 구리막과 질화탄탈막과의 적층 등을 사용할 수 있다. 상기 적층 구조에서, 상층에 형성되는 몰리브덴막이나, 질화티탄막, 질화탄탈막 등의 질화물막은 배리어 메탈로서의 효과를 가진다.
또한, 게이트 전극(51) 위에는 반도체막이나 배선을 형성하기 때문에, 단절·단선을 방지하기 위하여 단부가 테이퍼 형상이 되도록 가공하는 것이 바람직하다. 또한, 도시하지 않지만, 이 공정에서 게이트 전극(51)에 접속되는 배선도 동시에 형성할 수 있다.
다음에, 게이트 전극(51) 위에, 게이트 절연막(52a, 52b), 미결정 반도체막(53), 비정질 반도체막(54), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(55)을 순차로 형성한다(도 1(A) 및 도 4(A) 참조). 도 1(A)는 도 4(A)의 A1-B1의 단면도에 상당한다.
미결정 반도체막(53)을, 수소 플라즈마를 작용시키면서(작용시킨) 게이트 절연막(52b)의 표면에 형성하여도 좋다. 수소 플라즈마를 작용시킨 게이트 절연막 위에 미결정 반도체막을 형성하면, 미결정의 결정 성장을 촉진시킬 수 있다.
또한, 게이트 절연막 및 미결정 반도체막의 계면에 있어서의 격자 왜곡(lattice distortion)을 저감할 수 있고, 게이트 절연막 및 미결정 반도체막의 계면 특성을 향상시킬 수 있다. 따라서, 얻어지는 미결정 반도체막은 전기 특성이 높고 신뢰성이 좋은 것으로 할 수 있다.
또한, 게이트 절연막(52a, 52b), 미결정 반도체막(53), 및 비정질 반도체막(54)을 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 게이트 절연막(52a, 52b), 미결정 반도체막(53), 및 비정질 반도체막(54)을 대기에 노출시키지 않고 연속 성막함으로써, 대기 성분이나 대기 중에 부유하는 오염 불순물 원소에 오염되지 않고 각 적층 계면을 형성할 수 있으므로, 박막트랜지스터 특성의 변동을 저감할 수 있다.
게이트 절연막(52a, 52b)은 각각, CVD법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다. 여기서는, 게이트 절연막(52a, 52b)으로서, 질화규소막 또는 질화산화규소막과, 산화규소막 또는 산화질화규소막의 순서로 적층하여 형성하는 형태를 나타낸다. 또한, 게이트 절연막을 2층으로 하지 않고, 기판 측으로부터 질화규소막 또는 질화산화규소막과, 산화규소막 또는 산화질화규소막과, 질화규소막 또는 질화산화규소막의 순서로 3층 적층하여 형성할 수도 있다. 또한, 게이트 절연막을, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막의 단층으로 형성할 수도 있다. 또한, 주파수가 1 GHz인 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연막을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD 장치를 사용하여 형성한 산화질화규소막 또는 질화산화규소막은 내압이 높고, 후에 형성되는 박막트랜지스터의 신뢰성을 높일 수 있다.
게이트 절연막의 3층 적층 구조의 예로서, 게이트 전극 위에 첫번째 층으로서 질화규소막 또는 질화산화규소막과, 두번째 층으로서 산화질화규소막과, 세번째 층으로서 질화규소막을 적층하고, 최상층의 질화규소막 위에 미결정 반도체막을 형성하여도 좋다. 이 경우, 첫번째 층의 질화규소막 또는 질화산화규소막은 막 두께가 50 nm보다 두꺼운 것이 좋고, 나트륨 등의 불순물을 차단하는 배리어, 게이트 전극의 힐록(hillock)의 방지, 게이트 전극의 산화 방지 등의 효과를 가진다. 세번째 층의 질화규소막은 미결정 반도체막의 밀착성을 향상시키는 효과와, 미결정 반도체막의 산화를 방지하는 효과를 가진다.
상기한 바와 같이, 게이트 절연막 표면에 극박막(極薄膜)의 질화규소막과 같은 질화막을 형성함으로써 미결정 반도체막의 밀착성을 향상시킬 수 있다. 질화막은 플라즈마 CVD법에 의하여 성막하여도 좋고, 마이크로파에 의한 고밀도, 저온의 플라즈마 처리에 의하여 질화 처리를 행하여도 좋다. 또한, 반응실에 실란 플러싱 처리를 행할 때, 질화규소막 또는 질화산화규소막을 형성하여도 좋다.
여기서는, 산화질화규소막이란, 그의 조성으로서, 질소보다 산소의 함유량이 많고, 농도 범위로서, 산소가 55∼65 원자%, 질소가 1∼20 원자%, Si가 25∼35 원자%, 수소가 0.1∼10 원자%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화규소막이란, 그의 조성으로서, 산소보다 질소의 함유량이 많고, 농도 범위로서, 산소가 15∼30 원자%, 질소가 20∼35 원자%, Si가 25∼35 원자%, 수소가 15∼25 원자%의 범위로 포함되는 것을 가리킨다.
일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(55)은, n채널형 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 인을 첨가하면 좋고, 수소화 규소에 PH3 등의 불순물 기체를 가하면 좋다. 또한, p채널형 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 수소화 규소에 B2H6 등의 불순물 기체를 가하면 좋다. 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(55)은 미결정 반도체막 또는 비정질 반도체막으로 형성할 수 있다. 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(55)은 막 두 께 2 nm∼50 nm(바람직하게는 10 nm∼30 nm)로 하면 좋다.
미결정 반도체막(53), 비정질 반도체막(54), 및 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(55) 위에 마스크(56)를 형성한다(도 1(B) 참조). 마스크(56)는 포토리소그래피 기술 또는 잉크젯 법에 의하여 형성한다.
다음에, 마스크(56)를 사용하여 미결정 반도체막(53), 비정질 반도체막(54), 및 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(55)을 에칭하여 분리하여, 미결정 반도체막(57), 비정질 반도체막(58), 및 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(69)을 형성한다(도 1(C) 참조). 그 후, 마스크(56)를 제거한다. 또한, 도 1(C)는 도 4(B)의 A1-B1의 단면도에 상당한다.
미결정 반도체막(57), 비정질 반도체막(58), 및 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(69)의 단부를 테이퍼를 가지는 형상으로 에칭하여도 좋다. 단부의 테이퍼 각은 30°∼90°, 바람직하게는 45°∼80°로 한다. 이로써, 단차(段差) 형상에 의한 배선의 단선을 방지할 수 있다.
다음에, 미결정 반도체막(57), 비정질 반도체막(58), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(69) 및 게이트 절연막(52b) 위에 도전막(65a)을 형성한다(도 1(D) 참조).
도전막(65a)에 레이저 광(60)을 조사하여, 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(69) 및 비정질 반도체막(58)을 결정화(미(微)결정화)함으로써, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(63), 및 미결정 반도체층(62)을 형성한다(도 1(E) 참조).
레이저 광(60)에 의하여 미결정 반도체막(57) 위의 비정질 반도체막(58)은 결정화되고, 성막법에 의하여 형성되는 미결정 반도체막(57)을 포함하는 미결정 반도체층(62)을 형성할 수 있다. 성막법에 의하여 형성되는 미결정 반도체막(57)은 비정질 반도체막(58)의 결정 성장의 핵이 될 수 있다.
도전막(65a)은 레이저 광(60)의 조사 공정에서, 하층의 반도체막의 산화, 오염 등을 방지하는 보호막으로도 기능한다. 따라서, 공정시에 있어서의 반도체막의 산화 등의 열화를 방지할 수 있으므로, 신뢰성이 향상된다. 따라서, 신뢰성이 높은 박막트랜지스터를 가지는 표시장치를 제작할 수 있다.
또한, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막을 소스 영역 및 드레인 영역으로서 사용하므로, 소스 영역 및 드레인 영역을 저저항화할 수 있어, 박막트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 본 발명에서는, 레이저 광이 조사된 도전막을 에칭하여, 소스 전극 및 드레인 전극을 형성한다. 따라서, 미결정 반도체층을 형성하는 레이저 조사 공정을 위한 도전막의 형성 및 제거를 행하지 않으므로, 공정을 간략화할 수 있다. 따라서, 수율도 향상되고, 양산성 높게 박막트랜지스터, 및 그 박막트랜지스터를 가지는 표시장치를 제작할 수 있다.
레이저 광을 조사하는 도전막(65a)에는, 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화탄탈 또는 몰리브덴(Mo) 등의 고융점 금속, 또는 고융점 금속을 주성분으로 하는 합금 또는 화합물(예를 들어, 이들 금속 원소의 질화물)을 사용하는 것이 바람직하다.
도전막에 조사하는 광은 도전막에 높은 에너지를 줄 수 있는 것이면 좋고, 바람직하게는, 레이저 광을 사용할 수 있다.
광의 파장은, 도전막에 흡수되는 파장으로 한다. 그 파장은, 광의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 또한, 광의 에너지는, 광의 파장, 광의 표피 깊이, 조사하는 도전막의 막 두께 등을 고려하여 결정할 수 있다. 도전막에 광이 흡수되도록, 도전막의 재료나 광의 파장이나 조사 조건은 적절히 설정하면 좋다.
레이저 광을 발진하는 레이저는 연속 발진 레이저, 의사(擬似) 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 예를 들어, KrF 레이저 등의 엑시머 레이저, Ar 레이저, Kr 레이저 등의 기체 레이저가 있다. 그 외에, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y2O3 레이저 등이 있다. 또한, 엑시머 레이저는 펄스 발진 레이저이지만, YAG 레이저 등의 고체 레이저에는, 연속 발진 레이저, 의사 연속 발진 레이저, 펄스 발진 레이저 중 어느 것이라도 사용할 수 있다. 또한, 고체 레이저에 있어서는, 기본파의 제 2 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다. 또한, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저도 사용할 수 있다.
또한, 램프 광을 사용하여도 좋다. 예를 들어, 자외선 램프, 블랙 라이트, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트 륨 램프, 또는 고압 수은 램프로부터 사출된 광을 사용하여도 좋다. 상기 램프 광을 사용한 플래시 어닐을 사용하여도 좋다. 할로겐 램프나 크세논 램프 등을 바람직하게 사용하여 행하는 플래시 어닐은 처리가 극히 짧은 시간에 끝나기 때문에, 지지 기판의 온도 상승을 억제할 수 있다.
광의 형상이나 광의 진로를 조정하기 위하여, 셔터, 미러 또는 하프 미러 등의 반사체, 실린드리컬(cylindrical) 렌즈나 볼록렌즈 등에 의하여 구성되는 광학계가 설치되어도 좋다.
또한, 광의 조사 방법은, 선택적으로 광을 조사하여도 좋고, 광을 XY축 방향으로 주사하여 광을 조사할 수 있다. 이 경우, 광학계에 폴리곤 미러(polygon mirror)나 갈바노 미러(galvanometer mirror)를 사용하는 것이 바람직하다.
미결정 반도체층(62)은, 깁스 자유 에너지(Gibbs free energy)를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 미결정 반도체층(62)은, 자유 에너지적으로 안정한 제 3 상태를 가지는 반도체이고, 단거리 질서 및 격자 왜곡을 가진다. 주상(柱狀) 결정 또는 침상(針狀) 결정이 기판 표면에 대하여 법선 방향으로 성장하여 있다. 미결정 반도체의 대표예인 미결정 실리콘은, 그의 라만 스펙트럼이 단결정 실리콘을 나타내는 520 cm-1보다 저파수 측으로 시프트(shift)하여 있다. 즉, 단결정 실리콘을 나타내는 520 cm-1과 아모르퍼스 실리콘을 나타내는 480 cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결정 실리콘은 미결합수(댕글링 본드(dangling bond))를 종단하기 위하여 수 소 또는 할로겐을 적어도 1 원자% 또는 그 이상 함유한다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 함유시켜 격자 왜곡을 더 조장시킴으로써, 안정성이 증가한 양호한 미결정 반도체막을 얻을 수 있다.
이 미결정 반도체막은, 주파수가 수십 MHz 내지 수백 MHz인 고주파 플라즈마 CVD법, 또는 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD 장치에 의하여 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 수소화 규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화 규소 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 1종 또는 다수 종의 희가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 수소화 규소에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더 바람직하게는, 100배로 한다.
또한, 미결정 반도체층은, 가전자 제어를 목적으로 한 불순물 원소를 의도적으로 첨가하지 않은 때는 약한 n형의 전기 전도성을 나타내기 때문에, 박막트랜지스터의 채널 형성 영역으로서 기능하는 미결정 반도체층에 대해서는, p형을 부여하는 불순물 원소를, 성막과 동시에 또는 성막 후에 첨가함으로써, 스레시홀드 값을 제어할 수 있다. p형을 부여하는 불순물 원소로서는, 대표적으로는 붕소가 있고, B2H6, BF3 등의 불순물 기체를 1 ppm∼1000 ppm, 바람직하게는 1 ppm∼100 ppm의 비율로 수소화 규소에 혼입시키면 좋다. 그리고, 붕소의 농도를, 예를 들어, 1×1014 원자/cm3∼6×1016 원자/cm3로 하면 좋다.
또한, 미결정 반도체층의 산소 농도를 5×1019 원자/cm3 이하, 바람직하게는 1×1019 원자/cm3 이하, 질소 및 탄소의 농도 각각을 1×1018 원자/cm3 이하로 하는 것이 바람직하다. 산소, 질소, 및 탄소가 미결정 반도체막에 혼입되는 농도를 저감함으로써, 미결정 반도체막이 n형화되는 것을 방지할 수 있다.
본 발명에서, 미결정 반도체층(62)은, 성막법에 의한 미결정 반도체막(53) 및 비정질 반도체막(54)이 레이저 광 조사 공정에 의하여 미결정화한 미결정 반도체막에 의하여 형성되어 있다. 따라서, 미결정 반도체층(62)의 막 두께는 결정 성장의 핵이 되는, 성막법에 의하여 형성되는 미결정 반도체막(53)과 비정질 반도체막(54)의 합계와 대략 같다. 미결정 반도체층(62)의 막 두께는 25 nm∼300 nm(바람직하게는 30 nm∼150 nm) 정도로 하면 좋다. 또한, 성막법에 의하여 형성되는 미결정 반도체막(53)은 비정질 반도체막(54)의 결정 성장의 핵으로서 기능하면 좋으므로, 막 두께는 얇아도 좋고, 극박막이라도 좋다. 비정질 반도체막(54)은, 미결정 반도체막(53) 위에 적층한 상태에서 결정화되기 때문에, 높은 전기 특성 및 신뢰성을 가지는 미결정 상태의 미결정 반도체층으로 할 수 있다.
또한, 미결정 반도체층(62)을, 0 nm보다 두껍고 50 nm 이하, 바람직하게는 0 nm보다 두껍고 20 nm 이하로 형성하면 좋다. 미결정 반도체층(62)은 후에 형성되는 박막트랜지스터의 채널 형성 영역으로서 기능한다. 미결정 반도체층(62)의 두께를 상기 범위 내로 함으로써, 후에 형성되는 박막트랜지스터는 완전 공핍형으로 할 수 있다.
또한, 미결정 반도체막은 미결정으로 구성되어 있기 때문에, 비정질 반도체막과 비교하여 저항이 낮다. 따라서, 미결정 반도체막을 사용한 박막트랜지스터는, 전류-전압 특성을 나타내는 곡선의 상승 부분의 기울기가 급준하게 되고, 스위칭 소자로서의 응답성이 뛰어나, 고속 동작이 가능하게 된다. 또한, 박막트랜지스터의 채널 형성 영역에 미결정 반도체층을 사용함으로써, 박막트랜지스터의 스레시홀드 전압의 변동을 억제할 수 있다. 따라서, 전기 특성의 변동이 적은 표시장치를 제작할 수 있다.
또한, 미결정 반도체막은 비정질 반도체막과 비교하여 이동도가 높다. 따라서, 표시 소자의 스위칭으로서, 채널 형성 영역이 미결정 반도체막으로 형성되는 박막트랜지스터를 사용함으로써, 채널 형성 영역의 면적, 즉, 박막트랜지스터의 면적을 축소할 수 있다. 따라서, 하나의 화소당 차지하는 박막트랜지스터의 면적이 작아져, 화소의 개구율을 높일 수 있다. 그 결과, 해상도가 높은 장치를 제작할 수 있다.
또한, 미결정 반도체막은 아래 측으로부터 종방향으로 성장하고, 침상 결정이다. 미결정 반도체막에는 비정질 구조와 결정 구조가 혼재하여 있고, 결정 영역과 비정질 영역 사이에 국부 응력에 의하여 크랙(crack)이 발생하여, 틈이 생기기 쉽다. 이 틈에 새로운 라디칼이 개입하여 결정 성장을 일으킬 수 있다. 그러나, 상방의 결정 면이 크게 되므로, 상방으로 침상으로 성장하기 쉽다. 상기와 같이 미결정 반도체막은 종방향으로 성장하여도, 비정질 반도체막의 성막 속도에 비하여 1/10 내지 1/100의 속도이다.
본 발명에서는, 성막법에 의하여 형성되는 미결정 반도체막 위에, 비정질 반도체막을 결정화한 미결정 반도체막을 형성하여, 미결정 반도체층을 형성하기 때문에, 막 두께가 두꺼운 미결정 반도체층이라고 긴 공정 시간을 필요하지 않고 형성할 수 있다. 따라서, 미결정 반도체층을 가지는 박막트랜지스터의 형성 공정에 걸리는 시간을 단축할 수 있어, 생산성이 향상된다.
도전막(65a)에 대한 레이저 광 조사 공정을 행한 후, 도전막(65a)과 마찬가지로 소스 전극 및 드레인 전극이 되고 배선으로도 기능하는 도전막(65b) 및 도전막(65c)을 적층한다(도 2(A) 참조).
도전막은, 알루미늄, 구리, 또는, 실리콘, 티탄, 네오디뮴, 스칸듐, 몰리브덴 등의 내열성 향상 원소 또는 힐록 방지 원소가 첨가된 알루미늄 합금의 단층 또는 적층으로 형성하는 것이 바람직하다. 또한, 일 도전형을 부여하는 불순물이 첨가된 반도체막과 접하는 측의 도전막(65a)을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또는, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다. 여기서는, 도전막으로서는, 도전막(65a∼65c)의 3층이 적층된 구조의 도전막을 나타내고, 도전막(65a, 65c)에 몰리브덴막, 도전막(65b)에 알루미늄막을 사용한 적층 도전막이나, 도전막(65a, 65c)에 티탄막을, 도전막(65b)에 알루미늄막을 사용한 적층 도전막을 나타낸다. 본 실시형태와 같이, 레이저 광이 조사되는 도전 막(65a)에 용융되기 어려운 몰리브덴과 같은 고융점 재료를 사용하는 한편, 레이저 광이 조사되지 않는 도전막(65b)에는, 저융점 재료인데도 저항이 낮고 도전성이 높은 알루미늄과 같은 도전성 재료를 사용함으로써, 고신뢰성화와 고성능화 양쪽 모두를 부여할 수 있다.
도전막(65a∼65c)은 스퍼터링법이나 진공 증착법으로 형성한다. 또한, CVD법을 사용하여도 좋다. 또한, 도전막(65a∼65c)은, 은, 금, 구리 등의 도전성 나노페이스트를 사용하여 스크린 인쇄법, 잉크젯법 등을 사용하여 토출·소성하여 형성하여도 좋다.
다음에, 도전막(65a∼65c) 위에 마스크(66)를 형성한다. 마스크(66)는, 마스크(56)와 마찬가지로 형성할 수 있다.
다음에, 마스크(66)를 사용하여 도전막(65a∼65c)을 에칭하여 분리하여, 소스 전극 및 드레인 전극(71a∼71c)을 형성한다(도 2(B) 참조). 본 실시형태와 같이, 도전막(65a∼65c)을 습식 에칭하면, 도전막(65a∼65c)은 등방적으로 에칭되므로, 마스크(66)의 단부와, 소스 전극 및 드레인 전극(71a∼71c)의 단부는 일치하지 않고 더 후퇴된다. 다음에, 마스크(66)를 사용하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(63) 및 미결정 반도체층(62)을 에칭하여, 소스 영역 및 드레인 영역(72), 및 미결정 반도체층(73)을 형성한다(도 2(C) 참조). 또한, 미결정 반도체층(73)은 일부만이 에칭되어, 홈부(오목부)를 가지는 미결정 반도체층이다.
미결정 반도체층(73)은 일부 에칭되고, 소스 전극 및 드레인 전극(71a∼71c) 사이에 홈부가 형성되어 있다. 이 미결정 반도체층(73)의 홈부의 단부는, 소스 영역 및 드레인 영역(72)의 단부와 대략 일치하여 있다. 이 홈부는 소스 영역 및 드레인 영역(72)을 형성하는 에칭과 동일 에칭 프로세스로 형성된다. 따라서, 이 홈부가 동일 포토레지스트 마스크인 마스크(66)의 개구부와 대략 일치하는 셀프얼라인먼트(self-alignment) 프로세스로 형성된다.
소스 전극 및 드레인 전극(71a∼71c)의 단부와, 소스 영역 및 드레인 영역(72)의 단부는 일치하지 않고 서로 어긋나고, 소스 전극 및 드레인 전극(71a∼71c)의 단부의 외측에, 소스 영역 및 드레인 영역(72)의 단부가 형성된다. 그 후, 마스크(66)를 제거한다. 또한, 도 2(C)는 도 4(C)의 A1-B1의 단면도에 상당한다. 도 4(C)에 나타내는 바와 같이, 소스 영역 및 드레인 영역(72)의 단부는 소스 전극 및 드레인 전극(71c)의 단부의 외측에 위치하는 것을 알 수 있다. 또한, 소스 전극과 드레인 전극 중의 어느 한쪽은 소스 배선 또는 드레인 배선으로도 기능한다.
도 2(C)에 나타내는 바와 같이, 소스 전극 및 드레인 전극(71a∼71c)의 단부와, 소스 영역 및 드레인 영역(72)의 단부는 일치하지 않고 서로 어긋난 형상으로 됨으로써, 소스 전극 및 드레인 전극(75a∼75c)의 단부들의 거리가 떨어지므로, 소스 전극 및 드레인 전극 사이의 누설 전류나 단락(短絡)을 방지할 수 있다. 따라서, 신뢰성이 높고, 또한 내압이 높은 박막트랜지스터를 제작할 수 있다.
이상의 공정에 의하여, 채널 에치형 박막트랜지스터(74)를 형성할 수 있다.
다음에, 소스 전극 및 드레인 전극(71a∼71c), 소스 영역 및 드레인 영역(72), 미결정 반도체막(61), 및 게이트 절연막(52b) 위에 절연막(76)을 형성한 다(도 2(D) 참조). 절연막(76)은 게이트 절연막(52a, 52b)과 마찬가지로 형성할 수 있다. 또한, 절연막(76)은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 막이므로, 치밀한 막인 것이 바람직하다.
다음에, 절연막(76)에 콘택트 홀을 형성하고, 그 콘택트 홀에서 소스 전극 및 드레인 전극(71c)에 접하는 화소 전극(77)을 형성한다. 또한, 도 3(A)는 도 4(D)의 A1-B1의 단면도에 상당한다.
화소 전극(77)은, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티탄을 함유하는 인듐산화물, 산화티탄을 함유하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
또한, 화소 전극(77)으로서, 도전성 고분자(도전성 폴리머라고도 함)을 함유하는 도전성 조성물을 사용하여 형성할 수도 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항(sheet resistance)이 10000 Ω/□ 이하, 파장 550 nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 함유되는 도전성 고분자의 저항률이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 또는 이들 2종 이상의 공중합체 등을 들 수 있다.
또한, 소스 영역 및 드레인 영역(72)의 단부와 소스 전극 및 드레인 전 극(71a∼71c)의 단부를 일치시키는 형상으로 하여도 좋다. 도 3(B)에, 소스 영역 및 드레인 영역(72)의 단부와 소스 전극 및 드레인 전극(71a∼71c)의 단부가 일치하는 형상의 채널 스톱형 박막트랜지스터(79)를 나타낸다. 소스 전극 및 드레인 전극(71a∼71c)의 에칭 및 소스 영역 및 드레인 영역(72)의 에칭을 건식 에칭으로 행하면, 박막트랜지스터(79)와 같은 형상으로 할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 소스 전극 및 드레인 전극(71a∼71c)을 마스크로 하여 에칭하고, 소스 영역 및 드레인 영역(72)을 형성하여도, 박막트랜지스터(79)와 같은 형상으로 할 수 있다.
채널 에치형 박막트랜지스터는 제작 공정수가 적어, 비용 삭감이 가능하다. 또한, 미결정 반도체막으로 채널 형성 영역을 구성함으로써 1 cm2/V·sec∼20 cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 박막트랜지스터를 화소부의 화소 스위칭용 소자로서, 또한 주사선(게이트선) 측의 구동회로를 형성하는 소자로서 이용할 수 있다.
본 실시형태에 의하여, 전기 특성이 높고 신뢰성이 좋은 박막트랜지스터를 가지는 표시장치를 양산성 높게 제작할 수 있다.
[실시형태 2]
본 실시형태는 실시형태 1에서의 것과 박막트랜지스터의 형상이 다른 예이다. 따라서, 다른 부분은 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일 부분 또는 같은 기능을 가지는 부분, 및 공정의 반복 설명은 생략한다.
본 실시형태에서는, 표시장치에 사용되는 박막트랜지스터 및 그의 제작 공정에 대하여 도 5∼도 8을 사용하여 설명한다. 도 5∼도 7은 박막트랜지스터 및 화소 전극의 제작 방법을 나타내는 단면도이고, 도 8은 하나의 화소에 있어서의 박막트랜지스터 및 화소 전극의 접속 영역의 평면도이다. 도 5∼도 7은 도 8에 있어서의 선 A2-B2의 박막트랜지스터 및 그의 제작 공정을 나타내는 단면도에 상당한다.
기판(250) 위에 게이트 전극(251)을 형성한다. 다음에, 게이트 전극(251) 위에, 게이트 절연막(252a, 252b), 미결정 반도체막(253), 비정질 반도체막(254), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(255), 도전막(265a)을 순차로 형성한다(도 5(A) 및 도 8(A) 참조). 도 5(A)는 도 8(A)의 A2-B2의 단면도에 상당한다.
본 실시형태에서는, 레이저 광 조사 공정 후, 미결정 반도체층, 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막의 에칭 공정을 소스 전극 및 드레인 전극과 동일 공정에서 행하는 예를 나타낸다. 따라서, 미결정 반도체층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막, 소스 전극 및 드레인 전극은 동일한 마스크 형상을 반영하여 형성된다.
게이트 절연막(252a, 252b), 미결정 반도체막(253), 및 비정질 반도체막(254), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(255)을 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 또한, 도전막(265a)까지 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 게이트 절연막(252a, 252b), 미결정 반도체막(253), 비정질 반도체막(254), 일 도전형을 부여하는 불순물이 첨가된 비 정질 반도체막(255)(및 도전막(265a))을 대기에 노출시키지 않고 연속적으로 성막함으로써, 대기 성분이나 대기 중에 부유하는 오염 불순물 원소에 오염되지 않고 각 적층 계면을 형성할 수 있으므로, 박막트랜지스터 특성의 변동을 저감할 수 있다.
도전막(265a)에 레이저 광(260)을 조사하여, 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(255) 및 비정질 반도체막(254)을 결정화(미(微)결정화)하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(283), 및 미결정 반도체층(282)을 형성한다(도 5(B) 참조).
레이저 광(260)에 의하여 미결정 반도체막(253) 위의 비정질 반도체막(254)은 결정화되고, 성막법에 의하여 형성되는 미결정 반도체막(253)을 포함하는 미결정 반도체층(282)이 형성될 수 있다. 성막법에 의하여 형성되는 미결정 반도체막(253)은 비정질 반도체막(254)의 결정 성장의 핵이 될 수 있다.
도전막(265a)은 레이저 광(260)의 조사 공정에서, 하층의 반도체막의 산화, 오염 등을 방지하는 보호막으로도 기능한다. 따라서, 공정시에 있어서의 반도체막의 산화 등의 열화를 방지할 수 있으므로, 신뢰성이 향상된다. 따라서, 신뢰성이 높은 박막트랜지스터를 가지는 표시장치를 제작할 수 있다.
또한, 본 발명에서는, 레이저 광(260)이 조사된 도전막(265a)을 에칭하여, 소스 전극 및 드레인 전극을 형성한다. 따라서, 미결정 반도체층을 형성하는 레이저 광 조사 공정을 위한 도전막의 형성 및 제거를 행하지 않으므로, 공정이 간략화될 수 있다. 따라서, 수율도 향상되고, 양산성 높게 박막트랜지스터, 및 그 박막 트랜지스터를 가지는 표시장치를 제작할 수 있다.
본 실시형태에서는, 마스크(256)를 형성하기 위하여 고계조(multi-tone) 마스크를 사용한 노광을 행하는 예를 나타낸다. 마스크(256)를 형성하기 위한 레지스트를 형성한다. 레지스트는, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 여기서는, 포지티브형 레지스트를 사용하여 나타낸다.
다음에, 포토마스크로서 다계조 마스크(59)를 사용하여 레지스트에 광을 조사함으로써, 레지스트를 노광한다.
여기서, 다계조 마스크(59)를 사용한 노광에 대하여 도 11을 사용하여 설명한다.
다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미(未)노광 부분에 3개의 노광 레벨을 행할 수 있는 마스크이고, 한번의 노광 및 현상 공정에 의하여, 다수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토마스크의 매수를 삭감할 수 있다.
다계조 마스크의 대표예로서는, 도 11(A)에 나타내는 바와 같은 그레이 톤 마스크(gray tone mask)(59a)와, 도 11(C)에 나타내는 바와 같은 하프 톤 마스크(half tone mask)(59b)가 있다.
도 11(A)에 나타내는 바와 같이, 그레이 톤 마스크(59a)는, 투광성을 가지는 기판(163) 및 그 위에 형성되는 차광부(164) 및 회절 격자(165)로 구성된다. 차광부(164)에서는, 광의 투과량이 0%이다. 한편, 회절 격자(165)는 슬릿, 도트(dot), 메시(mesh) 등의 광 투과부의 간격을, 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써, 광의 투과량을 제어할 수 있다. 또한, 회절 격자(165)에는, 주기적인 슬릿, 도트, 메시와, 비주기적인 슬릿, 도트, 메시 중의 어느 쪽이나 사용할 수 있다.
투광성을 가지는 기판(163)은, 석영 등의, 투광성을 가지는 기판을 사용할 수 있다. 차광부(164) 및 회절 격자(165)는, 크롬이나 산화크롬 등의, 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
그레이 톤 마스크(59b)에 노광 광을 조사한 경우, 도 11(B)에 나타내는 바와 같이, 차광부(164)에서는, 광 투과량(166)은 0%이고, 차광부(164) 및 회절 격자(165)가 형성되지 않은 영역에서는 광 투과량(166)은 100%이다. 또한, 회절 격자(165)에서는, 10%∼70%의 범위에서 조절할 수 있다. 회절 격자(165)에서의 광의 투과량의 조절은, 회절 격자의 슬릿, 도트, 또는 메시의 간격 및 피치를 조절함으로써 행할 수 있다.
도 11(C)에 나타내는 바와 같이, 하프 톤 마스크(59b)는, 투광성을 가지는 기판(163) 및 그 위에 형성되는 반투과부(167) 및 차광부(168)로 구성된다. 반투과부(167)에는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(168)는, 크롬이나 산화크롬 등의, 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
하프 톤 마스크(59b)에 노광 광을 조사한 경우, 도 11(D)에 나타내는 바와 같이, 차광부(168)에서는, 광 투과량(169)은 0%이고, 차광부(168) 및 반투과부(167)가 형성되지 않은 영역에서는 광 투과량(169)은 100%이다. 또한, 반투과 부(167)에서는, 10%∼70%의 범위 내에서 조절할 수 있다. 반투과부(167)에서의 광 투과량의 조절은, 반투과부(167)의 재료에 의하여 조절할 수 있다.
다계조 마스크(59)를 사용하여 노광한 후, 현상함으로써, 도 5(C)에 나타내는 바와 같이, 막 두께가 상이한 영역들을 가지는 마스크(256)를 형성할 수 있다.
다음에, 마스크(256)에 의하여, 미결정 반도체층(282), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(283), 및 도전막(265a)을 에칭하여 분리한다. 그 결과, 미결정 반도체층(262), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(263), 및 도전막(264)을 형성할 수 있다(도 5(D) 참조).
다음에, 마스크(256)를 애싱(ashing)한다. 그 결과, 마스크의 면적이 축소되고, 두께가 얇게 된다. 이때, 막 두께가 얇은 영역의 마스크의 레지스트(게이트 전극(251)의 일부와 중첩하는 영역)는 제거되고, 분리된 마스크(266)를 형성할 수 있다(도 6(A) 참조).
마스크(266)를 사용하여 도전막(264)을 에칭하여, 소스 전극 및 드레인 전극(271a)을 형성한다. 본 실시형태와 같이 도전막(264)을 습식 에칭하면, 도전막(264)은 등방적으로 에칭되기 때문에, 마스크(266)의 단부와, 소스 전극 및 드레인 전극(271a)의 단부는 일치하지 않고 후퇴되고, 소스 전극 및 드레인 전극(271a)의 외측으로, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(263) 및 미결정 반도체층(262)이 돌출된 형상이 된다. 다음에, 마스크(266)를 사용하여 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(263) 및 미결정 반도체층(262)을 에칭하여, 소스 영역 및 드레인 영역(272), 미결정 반도체층(273)을 형 성한다(도 6(B) 참조). 또한, 미결정 반도체층(273)은 일부만이 에칭되어, 홈부를 가지는 미결정 반도체층이다.
소스 영역 및 드레인 영역(272)의 형성 공정과, 미결정 반도체층(273)의 홈부를 동일 공정으로 형성할 수 있고, 마찬가지로, 미결정 반도체층(273)의 단부가 일부 에칭되고 노출된 형상이 된다. 그 후, 마스크(266)를 제거한다.
다음에, 소스 전극 및 드레인 전극(271a), 소스 영역 및 드레인 영역(272), 미결정 반도체층(273), 및 게이트 절연막(252b) 위에 절연막(276)을 형성한다(도 6(C) 참조).
다음에, 절연막(276)에 콘택트 홀(284a, 284b)을 형성한다(도 6(D) 및 도 8(B) 참조). 또한, 도 6(D)는 도 8(B)의 A2-B2의 단면도에 상당한다.
콘택트 홀(284a)에서 소스 전극 및 드레인 전극(271a)에 접하는 배선(271b, 271c)을 형성한다(도 7(A) 및 도 8(C) 참조). 또한, 도 7(A)는 도 8(C)의 A2-B2의 단면도에 상당한다. 배선(271a, 271c)은 소스 배선으로서 기능한다. 이상의 공정에 의하여, 채널 에치형 박막트랜지스터(274)를 형성할 수 있다.
콘택트 홀(284b)에서 소스 전극 및 드레인 전극(271a)에 접하는 화소 전극(277)을 형성한다(도 7(B) 및 도 8(D) 참조). 또한, 도 7(B)는 도 8(D)의 A2-B2의 단면도에 상당한다.
또한, 소스 영역 및 드레인 영역(272)의 단부와 소스 전극 및 드레인 전극(271a)의 일부를 일치시키는 형상으로 하여도 좋다. 도 7(C)에, 소스 영역과 드레인 영역(272)의 단부와 소스 전극 및 드레인 전극(271a)의 단부가 일치하는 형상 의 채널 에치형 박막트랜지스터(279)를 나타낸다. 소스 전극 및 드레인 전극(271a)의 에칭 및 소스 영역 및 드레인 영역(272)의 에칭을 건식 에칭으로 행하면, 박막트랜지스터(279)와 같은 형상으로 할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 소스 전극 및 드레인 전극(271a)을 마스크로 하여 에칭하여, 소스 영역 및 드레인 영역(272)을 형성하여도, 박막트랜지스터(279)와 같은 형상으로 할 수 있다.
채널 에치형 박막트랜지스터는 제작 공정수가 적어, 비용 삭감이 가능하다. 또한, 미결정 반도체막으로 채널 형성 영역을 구성함으로써 1 cm2/V·sec∼20 cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 박막트랜지스터를 화소부의 화소 스위칭용 소자로서, 또한 주사선(게이트선) 측의 구동회로를 형성하는 소자로서 이용할 수 있다.
본 실시형태에 의하여, 전기 특성이 높고 신뢰성이 좋은 박막트랜지스터를 가지는 표시장치를 양산성 높게 제작할 수 있다.
[실시형태 3]
본 실시형태는, 실시형태 1에서의 것과 박막트랜지스터의 형상이 다른 예이다. 따라서, 다른 부분은 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일 부분 또는 같은 기능을 가지는 부분, 및 공정의 반복 설명은 생략한다.
본 실시형태에서는, 표시장치에 사용되는 박막트랜지스터 및 그의 제작 공정에 대하여 도 26∼도 29를 사용하여 설명한다. 도 26∼도 28은 박막트랜지스터 및 화소 전극의 제작방법을 나타내는 단면도이고, 도 29는 하나의 화소에 있어서의 박막트랜지스터 및 화소 전극의 접속 영역의 평면도이다. 도 26∼도 28은 도 29에 있어서의 선 A3-B3의 박막트랜지스터 및 그의 제작 공정을 나타내는 단면도에 상당한다.
기판(350) 위에 게이트 전극(351)을 형성한다. 다음에, 게이트 전극(351) 위에, 게이트 절연막(352a, 352b), 미결정 반도체막(353), 비정질 반도체막(354), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(355), 도전막(365a)을 순차로 형성한다(도 26(A) 및 도 29(A) 참조). 도 26(A)는 도 29(A)의 A3-B3의 단면도에 상당한다.
본 실시형태에서는, 레이저 광 조사 공정 후, 미결정 반도체층, 및 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막의 에칭 공정을 소스 전극 및 드레인 전극과 동일 공정에서 행하는 예를 나타낸다. 따라서, 미결정 반도체층, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막, 소스 전극 및 드레인 전극은 동일한 마스크 형상을 반영하여 형성된다.
게이트 절연막(352a, 352b), 미결정 반도체막(353), 및 비정질 반도체막(354), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(355)을 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 또한, 도전막(365a)까지 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 게이트 절연막(352a, 352b), 미결정 반도체막(353), 비정질 반도체막(354), 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(355)(및 도전막(365a))을 대기에 노출시키지 않고 연속적으로 형성 함으로써, 대기 성분이나 대기 중에 부유하는 오염 불순물 원소에 오염되지 않고 각 적층 계면을 형성할 수 있으므로, 박막트랜지스터 특성의 변동을 저감할 수 있다.
도전막(365a)에 레이저 광(360)을 조사하여, 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막(355) 및 비정질 반도체막(354)을 결정화(미(微)결정화)하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(383), 및 미결정 반도체층(382)을 형성한다(도 26(B) 참조).
레이저 광(360)에 의하여 미결정 반도체막(353) 위의 비정질 반도체막(354)은 결정화되고, 성막법에 의한 미결정 반도체막을 포함하는 미결정 반도체층(382)을 형성할 수 있다. 성막법에 의한 미결정 반도체막(353)은 비정질 반도체막(354)의 결정 성장의 핵이 될 수 있다.
도전막(365a)은 레이저 광(360)의 조사 공정에서, 하층의 반도체막의 산화, 오염 등을 방지하는 보호막으로도 기능한다. 따라서, 공정시에 있어서의 반도체막의 산화 등의 열화를 방지할 수 있으므로, 신뢰성이 향상된다. 따라서, 신뢰성이 높은 박막트랜지스터를 가지는 표시장치를 제작할 수 있다.
또한, 본 발명에서는, 레이저 광(360)이 조사된 도전막(365a)을 에칭하여, 소스 전극 및 드레인 전극을 형성한다. 따라서, 미결정 반도체층을 형성하는 레이저 광 조사 공정을 위한 도전막의 형성 및 제거를 행하지 않으므로, 공정이 간략화될 수 있다. 따라서, 수율도 향상되고, 양산성 높게 박막트랜지스터, 및 그 박막트랜지스터를 가지는 표시장치를 제작할 수 있다.
도전막(365a) 위에 도전막(365b, 365c)을 적층한다(도 26(C) 참조).
본 실시형태에서는, 마스크(356)를 형성하기 위하여 고계조 마스크를 사용한 노광을 행하는 예를 나타낸다. 마스크(356)를 형성하기 위한 레지스트를 형성한다. 레지스트는, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 여기서는, 포지티브형 레지스트를 사용하여 나타낸다.
다음에, 포토마스크로서 다계조 마스크(359)를 사용하여 레지스트에 광을 조사하여, 레지스트를 노광한다.
다계조 마스크(359)를 사용하여 노광한 후, 현상함으로써, 도 26(D)에 나타내는 바와 같이, 막 두께가 상이한 영역들을 가지는 마스크(356)를 형성할 수 있다.
다음에, 마스크(356)에 의하여, 미결정 반도체층(382), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(383), 및 도전막(365a∼365c)을 에칭하여 분리한다. 그 결과, 미결정 반도체층(362), 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(363), 및 도전막(364a∼364c)을 형성할 수 있다(도 27(A) 참조).
다음에, 마스크(356)를 애싱한다. 그 결과, 마스크의 면적이 축소되고, 두께가 얇게 된다. 이때, 막 두께가 얇은 영역의 마스크의 레지스트(게이트 전극(351)의 일부와 중첩하는 영역)는 제거되고, 분리된 마스크(366)를 형성할 수 있다(도 27(B) 참조).
마스크(366)를 사용하여 도전막(364a∼364c)을 에칭하여, 소스 전극 및 드레인 전극(371a∼371c)을 형성한다. 본 실시형태와 같이 도전막(364a∼364c)을 습식 에칭하면, 도전막(364a∼364c)은 등방적으로 에칭되기 때문에, 마스크(366)의 단부와, 소스 전극 및 드레인 전극(371a∼371c)의 단부는 일치하지 않고 후퇴되고, 소스 전극 및 드레인 전극(371a∼371c)의 외측으로, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(363) 및 미결정 반도체층(362)이 돌출한 형상이 된다. 다음에, 마스크(366)를 사용하여, 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막(363) 및 미결정 반도체층(362)을 에칭하여, 소스 영역 및 드레인 영역(372), 미결정 반도체층(373)을 형성한다(도 27(C) 참조). 또한, 미결정 반도체층(373)은 일부만이 에칭되고, 홈부를 가지는 미결정 반도체층이다.
소스 영역 및 드레인 영역(372)의 형성 공정과, 미결정 반도체층(373)의 홈부를 동일 공정으로 형성할 수 있고, 마찬가지로, 미결정 반도체층(373)의 단부가 일부 에칭되고 노출된 형상이 된다. 그 후, 마스크(366)를 제거한다.
다음에, 소스 전극 및 드레인 전극(371a), 소스 영역 및 드레인 영역(372), 미결정 반도체층(373), 및 게이트 절연막(352b) 위에 절연막(376)을 형성한다(도 27(D) 및 도 29(B) 참조). 또한, 도 27(D)는 도 29(B)의 A3-B3의 단면도에 상당한다. 이상의 공정에 의하여, 채널 에치형 박막트랜지스터(374)를 형성할 수 있다.
다음에, 절연막(376)에 콘택트 홀을 형성하고, 그 콘택트 홀에서 소스 전극 및 드레인 영역(371c)에 접하는 화소 전극(377)을 형성한다(도 28(A) 및 도 29(C) 참조). 또한, 도 28(A)는 도 29(C)의 A3-B3의 단면도에 상당한다.
또한, 소스 영역 및 드레인 영역(372)의 단부와 소스 전극 및 드레인 전극(371a∼371c)의 단부를 일치시키는 형상으로 하여도 좋다. 도 28(B)에, 소스 영 역과 드레인 영역(372)의 단부와 소스 전극 및 드레인 전극(371a∼371c)의 단부가 일치하는 형상의 채널 에치형 박막트랜지스터(379)를 나타낸다. 소스 전극 및 드레인 전극(371a∼371c)의 에칭 및 소스 영역 및 드레인 영역(372)의 에칭을 건식 에칭으로 행하면, 박막트랜지스터(379)와 같은 형상으로 할 수 있다. 또한, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 소스 전극 및 드레인 전극(371a∼371c)을 마스크로 하여 에칭하여, 소스 영역 및 드레인 영역(372)을 형성하여도, 박막트랜지스터(379)와 같은 형상으로 할 수 있다.
채널 에치형 박막트랜지스터는 제작 공정수가 적어, 비용 삭감이 가능하다. 또한, 미결정 반도체막으로 채널 형성 영역을 구성함으로써 1 cm2/V·sec∼20 cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 박막트랜지스터를 화소부의 화소 스위칭용 소자로서, 또한 주사선(게이트선) 측의 구동회로를 형성하는 소자로서 이용할 수 있다.
본 실시형태에 의하여, 전기 특성이 높고 신뢰성이 좋은 박막트랜지스터를 가지는 표시장치를 양산성 높게 제작할 수 있다.
[실시형태 4]
본 실시형태는, 실시형태 1에서의 것과 박막트랜지스터의 게이트 절연막의 형상이 다른 예이다. 따라서, 다른 부분은 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일 부분 또는 같은 기능을 가지는 부분, 및 공정의 반복 설명은 생략한다.
본 실시형태에서는, 게이트 절연막으로서 3층 적층 구조를 가지는 예를 나타낸다.
기판(50) 위에 게이트 전극(51)을 형성하고, 게이트 전극(51) 위에 게이트 절연막(52a∼52c)을 적층한다(도 36(A) 참조).
게이트 절연막(52a, 52b, 52c)은 각각, CVD법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다. 본 실시형태에서 나타내는 바와 같이, 게이트 절연막을 2층으로 하지 않고, 기판 측으로부터 질화규소막 또는 질화산화규소막과, 산화규소막 또는 산화질화규소막과, 질화규소막 또는 질화산화규소막의 순서로 3층 적층하여 형성할 수도 있다. 또한, 주파수가 1 GHz인 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연막을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD 장치를 사용하여 형성한 산화질화규소막 및 질화산화규소막은 내압이 높고, 후에 형성되는 박막트랜지스터의 신뢰성을 높일 수 있다.
본 실시형태에서는, 게이트 절연막의 3층 적층 구조의 예로서, 게이트 전극(51) 위에 게이트 절연막(52a)으로서 질화규소막 또는 질화산화규소막과, 게이트 절연막(52b)으로서 산화질화규소막과, 게이트 절연막(52c)으로서 질화규소막을 적층하고, 최상층의 질화규소막 위에 미결정 반도체막을 형성한다. 이 경우, 게이트 절연막(52a)의 질화규소막 또는 질화산화규소막은 막 두께가 50 nm보다 두꺼운 것이 좋고, 나트륨 등의 불순물을 차단하는 배리어, 게이트 전극의 힐록의 방지, 게이트 전극의 산화 방지 등의 효과를 가진다. 게이트 절연막(52c)의 질화규소막은 미결정 반도체막의 밀착성을 향상시키는 효과와, 미결정 반도체막의 산화를 방지하는 효과를 가진다.
상기와 같이, 게이트 절연막의 표면의 게이트 절연막(52c)으로서 극박막(極薄膜)의 질화규소막과 같은 질화막을 형성함으로써 미결정 반도체막의 밀착성을 향상시킬 수 있다. 질화막은 플라즈마 CVD법에 의하여 성막하여도 좋고, 마이크로파에 의한 고밀도, 저온의 플라즈마 처리에 의하여 질화 처리를 행하여도 좋다. 또한, 반응실에 실란 플러싱 처리를 행할 때, 질화규소막 또는 질화산화규소막을 형성하여도 좋다.
이후의 공정은 실시형태 1과 마찬가지로 행하면 좋고, 도 36(B)에 나타내는 바와 같이, 3층 구조의 게이트 절연막을 가지는 박막트랜지스터(74), 및 화소 전극(77)을 가지는 표시장치를 제작할 수 있다.
채널 에치형 박막트랜지스터는 제작 공정수가 적어, 비용 삭감이 가능하다. 또한, 미결정 반도체막으로 채널 형성 영역을 구성함으로써 1 cm2/V·sec∼20 cm2/V·sec의 전계효과 이동도를 얻을 수 있다. 따라서, 이 박막트랜지스터를 화소부의 화소 스위칭용 소자로서, 또한 주사선(게이트선) 측의 구동회로를 형성하는 소자로서 이용할 수 있다.
본 실시형태에 의하여, 전기 특성이 높고 신뢰성이 좋은 박막트랜지스터를 가지는 표시장치를 양산성 높게 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 5]
본 실시형태는, 실시형태 1 내지 실시형태 4에서의 표시장치의 제작 공정의 예를 자세히 설명한다. 따라서, 실시형태 1 내지 실시형태 4와 동일 부분 또는 같은 기능을 가지는 부분, 및 공정의 반복 설명은 생략한다.
실시형태 1 내지 실시형태 4에서, 미결정 반도체막을 형성하기 전에, 반응실의 클리닝, 및 플러싱(세정) 처리(수소를 플러싱 물질로서 사용한 수소 플러싱, 실란을 플러싱 물질로서 사용한 실란 플러싱 등)를 행하여도 좋다. 플러싱 처리에 의하여, 반응실 내의 산소, 질소, 불소 등의 불순물이 성막하는 막을 오염시키는 것을 방지할 수 있다.
플러싱 처리에 의하여, 반응실 내의 산소, 질소, 불소 등의 불순물을 제거할 수 있다. 예를 들어, 플라즈마 CVD 장치를 사용하고, 모노실란을 플러싱 물질로서 사용하여, 가스 유량 8 SLM∼10 SLM을 체임버에 5분∼20분간, 바람직하게는 10분∼15분간 계속 도입함으로써, 실란 플러싱 처리를 행한다. 또한, 1 SLM은 1000 sccm, 즉, 0.06 m3/h이다.
클리닝은, 예를 들어, 불소 라디칼로 행할 수 있다. 또한, 불소 라디칼은, 반응실의 외측에 설치된 플라즈마 발생기에 불화탄소, 불화질소, 또는 불소를 도입하고 해리하여 생성된 불소 라디칼을 반응실에 도입함으로써, 반응실 내를 클리닝할 수 있다.
플러싱 처리는, 게이트 절연막, 비정질 반도체막, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 성막하기 전에 행하여도 좋다. 또한, 플러싱 처리는 클리닝 후에 행하면 효과적이다.
반응실에 기판을 반입하여 성막하기 전에, 각 반응실의 내벽에, 성막하는 종류의 막으로 보호막을 형성하는, 코팅(프리코팅 처리라고도 함)을 행하여도 좋다. 프리코팅 처리는 반응실 내에 성막 가스를 흘려 플라즈마 처리함으로써, 미리 반응실 내를 보호막에 의하여 얇게 덮는 처리이다. 예를 들어, 미결정 반도체막으로서 미결정 실리콘막을 형성하기 전에, 반응실 내를 0.2 ㎛∼0.4 ㎛의 비정질 실리콘막으로 덮는 프리코팅 처리를 행하면 좋다. 프리코팅 처리 후에도 플러싱 처리(수소 플러싱, 실란 플러싱 등)를 행하여도 좋다. 클리닝 처리 및 프리코팅 처리를 행하는 경우는 반응실 내로부터 기판을 반출할 필요가 있지만, 플러싱 처리(수소 플러싱, 실란 플러싱 등)를 행하는 경우는 플라즈마 처리를 행하지 않으므로 기판을 반입한 상태라도 좋다.
미결정 실리콘막을 성막하는 반응실 내에 비정질 실리콘막의 보호막을 형성하여 두고, 성막 전에 수소 플라즈마 처리를 행하면, 보호막이 에칭되어 극소량의 실리콘이 기판 위에 퇴적되어 결정 성장의 핵이 될 수 있다.
프리코팅 처리에 의하여, 반응실 내의 산소, 질소, 불소 등의 불순물이 성막하는 막을 오염시키는 것을 방지할 수 있다.
프리코팅 처리는, 게이트 절연막, 및 일 도전형을 부여하는 불순물이 첨가된 반도체막을 성막하기 전에 행하여도 좋다.
또한, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 및 일 도전형을 부여하는 불순물이 첨가된 반도체막의 형성 방법의 예를 자세히 설명한다.
본 발명에 사용할 수 있는 플라즈마 CVD 장치의 예에 대하여 도 10(A) 및 도 10(B)를 사용하여 설명한다. 도 10(A) 및 도 10(B)는 연속 성막할 수 있는 마이크로파 플라즈마 CVD 장치이다. 도10(A) 및 도 10(B)는 마이크로파 플라즈마 CVD 장치의 평면을 나타내는 모식도이고, 공통실(1120) 주위에, 로드(load)실(1110), 언로드(unload)실(1115), 반응실 1∼반응실 4(1111∼1114)를 구비한 구성으로 되어 있다. 공통실(1120)과 각 실 사이에는 게이트 밸브(1122∼1127)가 구비되고, 각 실에서 행해지는 처리가 서로 간섭하지 않도록 구성되어 있다. 또한, 반응실의 개수는 4개로 한정되지 않고, 더 적거나 더 많아도 좋다. 반응실의 개수가 많으면, 적층하는 막의 종류마다 반응실을 구분할 수 있으므로, 반응실의 클리닝의 횟수를 줄일 수 있다. 도 10(A)는 반응실을 4개 가지는 예이고, 도 10(B)는 반응실을 3개 가지는 예이다.
도 10(A) 및 도 10(B)의 플라즈마 CVD 장치를 사용하여, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 및 일 도전형을 부여하는 불순물이 첨가된 반도체막의 형성 예를 설명한다. 기판은 로드실(1110) 및 언로드실(1115)의 카세트(1128, 1129)에 장전되고, 공통실(1120)의 반송 수단(1121)에 의하여 반응실 1∼반응실 4(1111∼1114)로 운반된다. 이 장치에서는, 퇴적되는 막의 종류마다 반응실을 할당할 수 있고, 다수의 상이한 피막을 대기에 노출시키지 않고 연속하여 형성할 수 있다. 또한, 반응실은 성막 공정 외에, 에칭 공정이나 레이저 조사 공정 을 행하는 반응실로서 사용하여도 좋다. 각종 공정을 행하는 반응실을 마련하면, 다수의 상이한 공정을 대기에 노출시키지 않고 행할 수 있다. 예를 들어, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 일 도전형을 부여하는 불순물이 첨가된 반도체막, 및 도전막의 성막 공정을 행하는 반응실과, 레이저 조사 공정을 행할 수 있는 레이저 조사 장치를 가지는 반응실을 마련하면, 게이트 절연막으로부터 도전막까지를 적층하고, 도전막에 레이저 광을 조사하기까지의 공정을 대기에 노출시키지 않고 연속적으로 행할 수 있다. 따라서, 박막 표면의 산화나 오염을 방지할 수 있어, 신뢰성이 향상된다.
반응실 1∼반응실 4 각각에서, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 및 일 도전형을 부여하는 불순물이 첨가된 반도체막을 적층 형성한다. 이 경우는, 원료 가스의 전환에 의하여 상이한 종류의 막을 연속적으로 다수 적층할 수 있다. 이 경우, 게이트 절연막을 형성한 후, 반응실 내에 실란 등의 수소화 규소를 도입하고, 잔류 산소 및 수소화 규소를 반응시켜, 반응물을 반응실 밖으로 배출함으로써, 반응실 내의 잔류 산소 농도를 저감시킬 수 있다. 그 결과, 미결정 반도체막에 함유되는 산소의 농도를 저감할 수 있다. 또한, 미결정 반도체막에 포함되는 결정립의 산화를 방지할 수 있다.
또는, 반응실 1 및 반응실 3에서 게이트 절연막, 미결정 반도체막, 및 비정질 반도체막을 형성하고, 반응실 2 및 반응실 4에서 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성한다. 일 도전형을 부여하는 불순물이 첨가된 반도체막만을 단독으로 성막함으로써, 체임버에 잔존하는 일 도전형을 부여하는 불순물이 다른 막에 혼입되는 것을 방지할 수 있다.
또한, 플라즈마 CVD 장치에서, 생산성을 향상시키기 위하여, 다수의 반응실에서 동일한 막을 형성하는 것으로 하여도 좋다. 다수의 반응실에서 동일한 막을 형성할 수 있으면, 다수의 기판에 동시에 막을 형성할 수 있다. 예를 들어, 도 10(A)에서, 반응실 1 및 반응실 2를 미결정 반도체막을 형성하는 반응실로 하고, 반응실 3을 비정질 반도체막을 형성하는 반응실로 하고, 반응실 4를 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성하는 반응실로 한다. 반응실 1 또는 반응실 2에서 미결정 반도체막을 형성한 기판은 반응실 3에서 비정질 반도체막을 형성하고, 반응실 4에서 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성한다. 반응실 3에서 비정질 반도체막과 일 도전형을 부여하는 불순물이 첨가된 반도체막을 연속하여 성막하여도 좋고, 이 경우, 반응실이 3개인 도 10(B)의 플라즈마 CVD 장치를 사용하면 좋다. 이와 같이, 다수의 기판을 동시에 처리하는 경우, 성막 속도가 느린 막을 형성하는 반응실을 다수 마련함으로써 생산성을 향상시킬 수 있다.
반응실에 기판을 반입하여 성막하기 전에, 클리닝, 플러싱(세정) 처리(수소 플러싱, 실란 플러싱 등), 각 반응실의 내벽에 성막하는 종류의 막으로 보호막을 형성하는 코팅(프리코팅 처리라고도 함)을 행하여도 좋다. 프리코팅 처리는 반응실 내에 성막 가스를 흘려 플라즈마 처리함으로써, 미리 반응실 내를 보호막에 의하여 얇게 덮는 처리이다. 예를 들어, 미결정 반도체막으로서 미결정 실리콘막을 형성하기 전에, 반응실 내를 0.2 ㎛∼0.4 ㎛의 비정질 실리콘막으로 덮는 프리코팅 처리를 행하면 좋다. 프리코팅 처리 후에도 플러싱 처리(수소 플러싱, 실란 플러싱 등)를 행하여도 좋다. 클리닝 처리 및 프리코팅 처리를 행하는 경우는 반응실 내로부터 기판을 반출할 필요가 있지만, 플러싱 처리(수소 플러싱, 실란 플러싱 등)를 행하는 경우는 플라즈마 처리를 행하지 않으므로 기판을 반입한 상태라도 좋다.
미결정 실리콘막을 형성하는 반응실 내에 비정질 실리콘막의 보호막을 형성하여 두고, 성막 전에 수소 플라즈마 처리를 행하면, 보호막이 에칭되어 극소량의 실리콘이 기판 위에 퇴적되어 결정 성장의 핵이 될 수 있다.
상기와 같이, 다수의 체임버가 접속된 마이크로파 플라즈마 CVD 장치로, 동시에 게이트 절연막, 미결정 반도체막, 비정 반도체막, 및 일 도전형을 부여하는 불순물이 첨가된 반도체막을 성막할 수 있으므로, 양산성을 높일 수 있다. 또한, 어느 반응실이 메인터넌스(maintenance)나 클리닝을 행하고 있어도, 나머지의 반응실에서 성막 처리가 가능하게 되므로, 성막의 택트(tact)를 향상시킬 수 있다. 또한, 대기 성분이나 대기 중에 부유하는 오염 불순물 원소에 오염되지 않고 각 적층 계면을 형성할 수 있으므로, 박막트랜지스터 특성의 변동을 저감할 수 있다.
상기와 같은 구성의 마이크로파 플라즈마 CVD 장치를 사용하면, 각 반응실에서 종류가 유사한 막 또는 1 종류의 막을 성막할 수 있고, 또한 대기에 노출시키지 않고 연속하여 형성할 수 있으므로, 전에 성막한 막의 잔류물이나 대기에 부유하는 불순물 원소에 오염되지 않고, 각 적층 계면을 형성할 수 있다.
또한, 마이크로파 발생기와 함께 고주파 발생기를 설치하고, 게이트 절연막, 미결정 반도체막, 비정질 반도체막, 및 일 도전형을 부여하는 불순물이 첨가된 반도체막을 마이크로파 플라즈마 CVD법으로 형성하고, 비정질 반도체막을 고주파 플라즈마 CVD법으로 형성하여도 좋다.
또한, 도 10(A) 및 도 10(B)에 나타내는 마이크로파 플라즈마 CVD 장치에는, 로드실 및 언로드실이 따로 마련되어 있지만, 하나로 로드/언로드실로 하여도 좋다. 또한, 마이크로파 플라즈마 CVD장치에 예비실을 마련하여도 좋다. 예비실에서 기판을 예비 가열함으로써, 각 반응실에서 성막까지의 가열 시간을 단축할 수 있으므로, 스루풋을 향상시킬 수 있다. 이들 성막 처리는 그의 목적에 따라, 가스 공급부로부터 공급되는 가스를 선택하면 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 6]
다음에, 표시장치의 제작 공정에 대하여 도 30 및 도 31을 사용하여 설명한다. 표시장치를 가지는 표시 소자로서는, 여기서는 일렉트로루미네선스(EL)를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자(前者)는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다. 또한, 표시장치에 사용되는 박막트랜지스터(85, 86)는, 실시형태 1 내지 실시형태 4에서 나타내는 박막트랜지스터(74, 274, 374)와 마찬가지의 구조 및 방법으로 제작할 수 있고, 간략화된 공정으로 양산성 높게 제작할 수 있는, 전기 특성 및 신뢰성이 높은 박막 트랜지스터이다. 도 30 및 도 31의 박막트랜지스터(85, 86, 7001, 7011, 7021)는 실시형태 1의 박막트랜지스터(74)와 같은 구조 및 제작방법을 사용하는 예이다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때 발광한다. 이러한 메커니즘에 기인하여, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그의 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메커니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층들 사이에 끼우고, 그것을 전극들 사이에 더 끼운 구조이고, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다. 또한, 발광 소자의 구동을 제어하는 박막트랜지스터로서, 도 3에 나타내는 채널 에치형 박막트랜지스터를 사용하여 나타낸다.
도 1∼도 4와 같은 공정을 거쳐, 도 30에 나타내는 바와 같이 기판(100) 위에 박막트랜지스터(85, 86)를 형성하고, 박막트랜지스터(85, 86) 위에 보호막으로서 기능하는 절연막(87)을 형성한다. 다음에, 절연막(87) 위에 평탄화막(111)을 형성하고, 평탄화막(111) 위에 박막트랜지스터(86)의 소스 전극 또는 드레인 전극에 접속되는 화소 전극(112)을 형성한다.
평탄화막(111)은 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지, 또는 실록산을 사용하여 형성하는 것이 바람직하다.
도 30(A)에서는 화소의 박막트랜지스터가 n형이므로, 화소 전극(112)으로서 음극을 사용하는 것이 바람직하지만, 반대로 p형인 경우는 양극을 사용하는 것이 바람직하다. 구체적으로는, 음극으로서는, 일 함수가 작은 재료, 예를 들어, Ca, Al, CaF, MgAg, AlLi 등을 사용할 수 있다.
다음에, 도 30(B)에 나타내는 바와 같이, 평탄화막(111) 및 화소 전극(112)의 단부 위에 격벽(113)을 형성한다. 격벽(113)은 개구부를 가지고 있고, 그 개구부에서 화소 전극(112)이 노출되어 있다. 격벽(113)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히, 격벽(113)은 감광성 재료를 사용하여 형성되고, 화소 전극 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지게 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
다음에, 격벽(113)의 개구부에서 화소 전극(112)과 접하도록 발광층(114)을 형성한다. 발광층(114)은, 단층으로 구성되거나, 다수 층이 적층되도록 구성되거나 어느 쪽이라도 좋다.
그리고, 발광층(114)을 덮도록, 양극을 사용한 공통 전극(115)을 형성한다. 공통 전극(115)은, 실시형태 1에 화소 전극(77)으로서 열거한 투광성을 가지는 도전성 재료를 사용한 투광성 도전막으로 형성할 수 있다. 공통 전극(115)으로서 상 기 투광성 도전막 외에, 질화티탄막 또는 티탄막을 사용하여도 좋다. 도 30(B)에서는, 공통 전극(115)으로서 ITO를 사용하고 있다. 격벽(113)의 개구부에서, 화소 전극(112)과 발광층(114)과 공통 전극(115)이 겹침으로써, 발광 소자(117)가 형성되어 있다. 이 후, 발광 소자(117)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 공통 전극(115) 및 격벽(113) 위에 보호막(116)을 형성하는 것이 바람직하다. 보호막(116)으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 실제로는, 도 30(B)까지 완성되면, 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 더 패키징(봉입)하는 것이 바람직하다.
다음에, 발광 소자의 구성에 대하여 도 31을 사용하여 설명한다. 여기서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 31(A)∼도 31(C)의 표시장치에 사용되는 구동용 TFT(7001, 7011, 7021)는, 간략화된 공정으로 양산성 높게 제작할 수 있고, 전기 특성 및 신뢰성이 높은 박막트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극과 음극 중의 어느 한쪽이 투명이면 좋다. 그리고, 기판 위에 박막트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대하여 도 31(A)를 사용하여 설명한다.
도 31(A)에, 구동용 TFT(7001)가 n형이고, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 사출되는 경우의 화소의 단면도를 나타낸다. 도 31(A)에서는, 발광 소자(7002)의 음극(7003)과 구동용TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004)과 양극(7005)이 순차로 적층되어 있다. 음극(7003)은, 일 함수가 작고 또 광을 반사하는 도전막이라면 공지의 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고, 발광층(7004)은, 단층으로 구성되거나, 다수 층이 적층되도록 구성되거나 어느 쪽이라도 좋다. 다수 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티탄을 함유하는 인듐산화물, 산화티탄을 함유하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의, 투광성을 가지는 도전성 도전막을 사용하여도 좋다.
음극(7003)과 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광 소자(7002)에 상당한다. 도 31(A)에 나타내는 화소의 경우, 발광 소자(7002)로부터 방출되는 광은 화살표로 나타내는 바와 같이 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 31(B)를 사용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 나타낸다. 도 31(B)에서는, 구동용 TFT(7011)에 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층되어 있다. 또한, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 31(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그의 막 두께는 광을 투과하는 정도(바람직하게는, 5 nm∼30 nm 정도)로 한다. 예를 들어, 20 nm의 막 두께를 가지는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은 도 31(A)와 마찬가지로, 단층으로 구성되거나, 다수 층이 적층되도록 구성되거나 어느 쪽이라도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 31(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 그리고, 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013)과 양극(7015) 사이에 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 31(B)에 나타낸 화소의 경우, 발광 소자(7012)로부터 방출되는 광은 화살표로 나타내는 바와 같이 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 31(C)를 사용하여 설명한 다. 도 31(C)에서는, 구동용 TFT(7021)에 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024) 및 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 31(A)의 경우와 마찬가지로, 일 함수가 작은 도전막이라면 공지의 재료를 사용할 수 있다. 그러나, 그의 막 두께는 광을 투과하는 정도로 한다. 예를 들어, 20 nm의 막 두께를 가지는 Al을 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 31(A)와 마찬가지로, 단층으로 구성되거나, 다수 층이 적층되도록 구성되거나 어느 쪽이라도 좋다. 양극(7025)은, 도 31(A)와 마찬가지로, 광을 투과하는 투광성을 가지는 도전막을 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹쳐 있는 부분이 발광 소자(7022)에 상당한다. 도 31(C)에 나타낸 화소의 경우, 발광 소자(7022)로부터 방출되는 광은, 화살표로 나타내는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽 모두로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 기술하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성이라도 좋다.
또한, 본 실시형태에서 나타내는 표시장치는 도 31에 나타낸 구성에 한정되지 않고, 본 발명의 기술적 사상에 의거한 각종 변형이 가능하다.
이상의 공정에 의하여, 표시장치로서 발광장치를 제작할 수 있다. 본 실시형태의 발광장치는 전기 특성 및 신뢰성이 높은 박막트랜지스터를 사용하고 있으므로, 콘트라스트가 높고 시인성(視認性)이 높은 발광장치이다. 또한, 간략화된 공정을 사용하므로, 양산성 높게 표시장치를 제작할 수 있다.
[실시형태 7]
본 실시형태에서는, 실시형태 1 내지 실시형태 4에서 나타내는 박막트랜지스터를 가지는 표시장치에 대하여 이하에 나타낸다. 본 실시형태는, 표시 소자로서 액정 소자를 사용한 액정 표시장치의 예를 도 12∼도 25를 사용하여 설명한다. 도 12∼도 25의 액정 표시장치에 사용되는 TFT(628, 629)는, 실시형태 1 내지 실시형태 4에서 나타내는 박막트랜지스터(74, 274, 374)와 같은 구조 및 방법으로 제작될 수 있고, 간략화된 공정으로 양산성 높게 제작될 수 있는 전기 특성 및 신뢰성이 높은 박막트랜지스터이다. 또한, 화소 전극 및 대향 전극은, 실시형태 1에서 나타내는 화소 전극(77)과 동일 재료 및 동일 공정을 사용하여 형성할 수 있다.
먼저, VA(Vertical Alignment)형의 액정 표시장치에 대하여 나타낸다. VA형의 액정 표시장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시장치는, 전압이 인가되어 있지 않을 때 패널 면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 본 실시형태에서는, 특히 화소(픽셀)를 여러 개의 영역(서브 픽셀)으로 분할하여, 각각의 영역에서 다른 방향으로 분자를 배향하도록 하고 있다. 이것을 멀티도메인화 또는 멀티도메인 설계라고 한다. 이하의 설명에서는, 멀티도메인 설계가 고려된 액정 표시장치에 대하여 설명한다.
도 13 및 도 14는 각각 화소 전극과 대향 전극을 나타내고 있다. 또한, 도 13은 화소 전극이 형성되는 기판 측의 평면도이고, 도면 중에 나타내는 절단선 G-H에 대응하는 단면 구조를 도 12에 나타내고 있다. 또한, 도 14는 대향 전극이 형성되는 기판 측의 평면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 12는, TFT(628)와 그 TFT(628)에 접속되는 화소 전극(624), 및 보유 용량부(630)가 형성된 기판(600)과, 대향 전극(640) 등이 형성되는 대향 기판(601)이 겹쳐지고, 액정이 주입된 상태를 나타낸다.
대향 기판(601)에서 스페이서(642)가 형성되는 위치에는, 차광막(632), 제 1 착색막(634), 제 2 착색막(636), 제 3 착색막(638), 대향 전극(640)이 형성되어 있다. 이 구조에 의하여, 액정의 배향을 제어하기 위한 돌기(644)와 스페이스(642)의 높이를 상이하게 한다. 화소 전극(624) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극(640) 위에도 배향막(646)이 형성되어 있다. 이들 사이에 액정층(650)이 형성되어 있다.
스페이서(642)는 여기서는 주상(柱狀) 스페이서를 사용하여 나타냈지만, 비드(bead) 스페이서를 산포하여도 좋다. 또한, 스페이서(642)를 기판(600) 위에 형성되는 화소 전극(624) 위에 형성하여도 좋다.
기판(600) 위에는, TFT(628)와 그 TFT(628)에 접속되는 화소 전극(624), 및 보유 용량부(630)가 형성된다. 화소 전극(624)은, TFT(628), 배선, 및 보유 용량부(630)를 덮는 절연막(620), 그 절연막(620)을 덮는 제 3 절연막(622)을 각각 관 통하는 콘택트 홀(623)에서 배선(618)과 접속된다. TFT(628)는, 실시형태 1에서 나타내는 박막트랜지스터를 적절히 사용할 수 있다. 또한, 보유 용량부(630)는, TFT(628)의 게이트 배선(602)과 마찬가지로 형성한 제 1 용량 배선(604)과, 게이트 절연막(606)과, 배선(616, 618)과 마찬가지로 형성한 제 2 용량 배선(617)으로 구성된다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 겹쳐짐으로써, 액정 소자가 형성된다.
도 13에, 기판(600) 위의 구조를 나타낸다. 화소 전극(624)은 실시형태 1에서 나타낸 재료를 사용하여 형성한다. 화소 전극(624)에는 슬릿(625)을 형성한다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 13에 나타내는 TFT(629)에 접속되는 화소 전극(626) 및 보유 용량부(631)는 각각 화소 전극(624) 및 보유 용량부(630)와 마찬가지로 형성할 수 있다. TFT(628)와 TFT(629)는 양쪽 모두 배선(616)에 접속되어 있다. 이 액정 패널의 화소(픽셀)는 화소 전극(624)과 화소 전극(626)에 의하여 구성되어 있다. 화소 전극(624)과 화소 전극(626)은 서브 픽셀이다.
도 14에 대향 기판 측의 구조를 나타낸다. 차광막(632) 위에 대향 전극(640)이 형성되어 있다. 대향 전극(640)은 화소 전극(624)과 같은 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극(640) 위에는, 액정의 배향을 제어하는 돌기(644)가 형성되어 있다. 또한, 차광막(632)의 위치에 맞추어 스페이서(642)가 형성되어 있다.
이 화소 구조의 등가회로를 도 15에 나타낸다. TFT(628)와 TFT(629)는 양쪽 모두 게이트 배선(602) 및 배선(616)에 접속되어 있다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 다르게 함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 다르게 할 수 있다. 즉, 용량 배선(604)과 용량 배선(605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 확대한다.
슬릿(625)을 형성한 화소 전극(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계 왜곡(electric field distortion)(경사 전계)이 발생한다. 이 슬릿(625)과, 대향 기판(601) 측의 돌기(644)를 교호로 맞물리도록 배치함으로써, 경사 전계가 효과적으로 발생되어, 액정의 배향을 제어하여, 액정이 배향하는 방향을 장소에 따라 다르게 한다. 즉, 멀티도메인화하여 액정 표시 패널의 시야각을 확대한다.
다음에, 상기한 것과는 다른 VA형의 액정 표시장치에 대하여 도 16∼도 19를 사용하여 설명한다.
도 16과 도 17은 VA형 액정 표시 패널의 화소 구조를 나타내고 있다. 도 17은 기판(600)의 평면도이고, 도면 중에 나타내는 절단선 Y-Z에 대응하는 단면 구조를 도 16에 나타내고 있다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
이 화소 구조는, 하나의 화소에 다수의 화소 전극이 있고, 각각의 화소 전극에 TFT가 접속되어 있다. 각 TFT는 상이한 게이트 신호에 의하여 구동되도록 구성되어 있다. 즉, 멀티도메인 설계된 화소에서, 개개의 화소 전극에 인가하는 신호를 독립하여 제어하는 구성을 가진다.
화소 전극(624)은 콘택트 홀(623)에서 배선(618)을 사용하여 TFT(628)와 접 속되어 있다. 또한, 화소 전극(626)은 콘택트 홀(627)에서 배선(619)을 사용하여 TFT(629)와 접속되어 있다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)에는, 상이한 게이트 신호를 인가할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은 TFT(628)와 TFT(629)에서 공통으로 사용된다. 또한, 용량 배선(690)이 마련되어 있다.
화소 전극(624)과 화소 전극(626)의 형상은 상이하고, 슬릿(625)에 의하여 분리되어 있다. V자형으로 넓어지는 화소 전극(624)의 외측을 둘러싸도록 화소 전극(626)이 형성되어 있다. 화소 전극(624)과 화소 전극(626)에 인가하는 전압의 타이밍을 TFT(628) 및 TFT(629)에 의하여 상이하게 함으로써, 액정의 배향을 제어하고 있다. 이 화소 구조의 등가회로를 도 19에 나타낸다. TFT(628)는 게이트 배선(602)과 접속되고, TFT(629)는 게이트 배선(603)과 접속되어 있다. 게이트 배선(602)과 게이트 배선(603)은 상이한 게이트 신호를 인가함으로써, TFT(628)와 TFT(629)의 동작 타이밍을 다르게 할 수 있다.
대향 기판(601)에는, 차광막(632), 제 2 착색막(636), 대향 전극(640)이 형성되어 있다. 또한, 제 2 착색막(636)과 대향 전극(640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 도 18에 대향 기판 측의 구조를 나타낸다. 대향 기판(640)은 상이한 화소들 사이에서 공통화되어 있는 전극이지만, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소 전극(624) 및 화소 전극(626) 측의 슬릿(625)을 교호로 맞물리도록 배치함으로써, 경사 전계가 효과적으로 발생되어, 액정의 배향을 제어할 수 있다. 이로써, 액정이 배향하는 방향을 장 소에 따라 다르게 할 수 있고, 시야각을 확대한다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 겹쳐짐으로써, 제 1 액정 소자가 형성되어 있다. 또한, 화소 전극(626)과 액정층(650)과 대향 전극(640)이 겹쳐짐으로써, 제 2 액정 소자가 형성되어 있다. 또한, 하나의 화소에 제 1 액정 소자와 제 2 액정 소자가 형성된 멀티도메인 구조이다.
다음에, 횡전계 방식의 액정 표시장치에 대하여 나타낸다. 횡전계 방식은, 셀(cell) 내의 액정 분자에 대하여 수평 방향으로 전계를 가함으로써 액정을 구동하여 계조 표현하는 방식이다. 이 방식에 의하면, 시야각을 약 180°까지 확대할 수 있다. 이하의 설명에서는, 횡전계 방식을 채용하는 액정 표시장치에 대하여 설명한다.
도 20은, TFT(628)와 그 TFT(628)에 접속되는 화소 전극(624)이 형성된 기판(600)과, 대향 기판(601)을 겹치고, 액정을 주입한 상태를 나타내고 있다. 대향 기판(601)에는 차광막(632), 제 2 착색막(636), 평탄화막(637) 등이 형성되어 있다. 화소 전극은 기판(600) 측에 있으므로, 대향 기판(601) 측에는 형성되어 있지 않다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성되어 있다.
기판(600) 위에는, 제 1 화소 전극(607) 및 그 제 1 화소 전극(607)에 접속되는 용량 배선(604), 및 실시형태 1에서 나타내는 TFT(628)가 형성된다. 제 1 화소 전극(607)은, 실시형태 1에서 나타내는 화소 전극(77)과 같은 재료를 사용할 수 있다. 또한, 제 1 화소 전극(607)은 대략 화소의 형상으로 구획화된 형상으로 형성된다. 또한, 제 1 화소 전극(607) 및 용량 배선(604) 위에는 게이트 절연 막(606)이 형성된다.
TFT(628)의 배선(616)과 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호를 전송하는 데이터선이고, 일방향으로 연장하는 배선이며, TFT(628)의 소스 영역에 접속되고, 소스 전극과 드레인 전극 중의 한쪽 전극이 된다. 배선(618)은 소스 전극과 드레인 전극 중의 다른 쪽 전극이 되고, 제 2 화소 전극(624)에 접속되는 배선이다.
배선(616) 및 배선(618) 위에 제 2 절연막(620)이 형성된다. 또한, 절연막(620) 위에는, 절연막(620)에 형성되는 콘택트 홀에서 배선(618)에 접속되는 제 2 화소 전극(624)이 형성된다. 이 화소 전극(624)은 실시형태 1에서 나타낸 화소 전극(77)와 같은 재료를 사용하여 형성한다.
이로써, 기판(600) 위에 TFT(628)와 그 TFT(628)에 접속되는 제 1 화소 전극(624)이 형성된다. 또한, 보유 용량은 제 1 화소 전극(607)과 제 2 화소 전극(624) 사이에 형성되어 있다.
도 21은 화소 전극의 구성을 나타내는 평면도이다. 도 21에 나타내는 절단선 O-P에 대응하는 단면 구조를 도 20에 나타내고 있다. 화소 전극(624)에는 슬릿(625)이 형성된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 제 1 화소 전극(607)과 제 2 화소 전극(624) 사이에서 발생한다. 제 1 화소 전극(607)과 제 2 화소 전극(624) 사이에는 게이트 절연막(606)이 형성되어 있지만, 이 게이트 절연막(606)의 두께는 50 nm∼200 nm이고, 2 ㎛∼10 ㎛인 액정 층의 두께와 비교하여 충분히 얇기 때문에, 실질적으로 기판(600)과 평행한 방향 (수평 방향)으로 전계가 발생한다. 이 전계에 의하여 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태라도 수평이므로, 보는 각도에 따른 콘트라스트 등의 영향은 적어, 시야각이 확대되게 된다. 또한, 제 1 화소 전극(607)과 제 2 화소 전극(624)은 모두 투광성 전극이므로, 개구율을 향상시킬 수 있다.
다음에, 횡전계 방식의 액정 표시장치의 다른 일례에 대하여 나타낸다.
도 22와 도 23은 IPS(In-Plane Switching)형의 액정 표시장치의 화소 구조를 나타내고 있다. 도 23은 평면도이고, 도면 중에 나타내는 절단선 I-J에 대응하는 단면 구조를 도 22에 나타내고 있다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 22은, TFT(628)와 그 TFT(628)에 접속되는 화소 전극(624)이 형성된 기판(600)과, 대향 기판(601)을 겹치고, 액정을 주입한 상태를 나타내고 있다. 대향 기판(601)에는 차광막(632), 제 2 착색막(636), 평탄화막(637) 등이 형성되어 있다. 화소 전극은 기판(600) 측에 있으므로, 대향 기판(601) 측에는 형성되어 있지 않다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성되어 있다.
기판(600) 위에는, 공통 전위선(609) 및 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 또한, 제 1 화소 전극(607)은 대략 화소의 형상으로 구획화된 형상으로 형성된다.
TFT(628)의 배선(616) 및 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호를 전송하는 데이터선이고, 일방향으 로 연장하는 배선이며, TFT(628)의 소스 영역에 접속되고, 소스 전극과 드레인 전극 중의 한쪽 전극이 된다. 배선(618)은 소스 전극과 드레인 전극 중 다른 쪽 전극이 되고, 제 2 화소 전극(624)과 접속되는 배선이다.
배선(616) 및 배선(618) 위에 제 2 절연막(620)이 형성된다. 또한, 절연막(620) 위에는, 절연막(620)에 형성되는 콘택트 홀(623)에서 배선(618)에 접속되는 제 2 화소 전극(624)이 형성된다. 이 화소 전극(624)은 실시형태 1에서 나타낸 화소 전극(77)와 같은 재료를 사용하여 형성된다. 또한, 도 23에 나타내는 바와 같이, 화소 전극(624)은, 공통 전위선(609)과 동시에 형성한 빗(comb) 형상 전극과 횡전계를 발생하도록 형성된다. 또한, 화소 전극(624)은 그의 빗살 부분이 공통 전위선(609)과 동시에 형성한 빗 형상 전극과 교호로 맞물리도록 형성된다.
화소 전극(624)에 인가되는 전위와 공통 전위선(609)의 전위 사이에 전계가 생기면, 이 전계에 의하여 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태라도 수평이므로, 보는 각도에 따른 콘트라스트 등의 영향은 적어, 시야각이 확대되게 된다.
이로써, 기판(600) 위에 TFT(628)와 그 TFT(628)에 접속되는 화소 전극(624)이 형성된다. 보유 용량은 공통 전위선(609)과, 용량 전극(615), 이들 사이에 제공된 게이트 절연막(606)에 의해 형성된다. 용량 전극(615)과 화소 전극(624)은 콘택트 홀(633)을 통하여 접속되어 있다.
다음에, TN형의 액정 표시장치의 형태에 대하여 나타낸다.
도 24와 도 25은 TN형의 액정 표시장치의 화소 구조를 나타내고 있다. 도 25은 기판(600)의 평면도이고, 도면 중에 나타내는 절단선 K-L에 대응하는 단면 구조를 도 24에 나타내고 있다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
화소 전극(624)은 콘택트 홀(623)을 통하여 배선(618)에 의해 TFT(628)에 접속되어 있다. 데이터 선으로서 기능하는 배선(616)은 TFT(628)에 접속되어 있다.
대향 기판(601)에는, 차광막(632), 제 2 착색막(636), 대향 전극(640)이 형성되어 있다. 또한, 제 2 착색막(636)과 대향 전극(640) 사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지한다. 액정층(650)은 화소 전극(624)과 대향 전극(640) 사이에 배향막(648) 및 배향막(646)을 통하여 형성되어 있다.
화소 전극(624)과 액정(650)과 대향 전극(640)이 겹쳐짐으로써, 액정 소자가 형성되어 있다.
또한, 기판(600) 또는 대향 기판(601)에 컬러 필터나, 디스클리네이션(disclination)을 방지하기 위한 차폐막(블랙 매트릭스) 등이 형성되어 있어도 좋다. 또한, 기판(600)에서 박막트랜지스터가 형성되어 있는 면과는 반대 쪽의 면에 편광판을 접합하고, 또한 대향 기판(601)의 대향 전극(640)이 형성되어 있는 면과는 반대 쪽의 면에 편광판을 접합한다.
이상의 공정에 의하여, 표시장치로서 액정 표시장치를 제작할 수 있다. 본 실시형태의 액정 표시장치는, 오프 전류가 적고 전기 특성 및 신뢰성이 높은 박막트랜지스터를 사용하므로, 콘트라스트가 높고 시인성이 높은 액정 표시장치이다.
[실시형태 8]
다음에, 본 발명의 표시장치의 일 형태인 표시 패널의 구성에 대하여 이하에 나타낸다. 본 실시형태에서는, 표시 소자로서 액정 소자를 가지는 액정 표시장치의 일 형태인 액정 표시 패널(액정 패널이라고도 함), 표시 소자로서 발광 소자를 가지는 표시장치의 일 형태인 발광 표시 패널(발광 패널이라고도 함)에 대하여 설명한다.
도 9(A)에, 신호선 구동회로(6013)만을 별도로 형성하고, 기판(6011) 위에 형성된 화소부(6012)에 접속한 발광 표시 패널의 형태를 나타낸다. 화소부(6012) 및 주사선 구동회로(6014)는, 미결정 반도체막을 사용한 박막트랜지스터를 사용하여 형성한다. 미결정 반도체막을 사용한 박막트랜지스터보다도 높은 이동도가 얻어지는 트랜지스터로 신호선 구동회로를 형성함으로써, 주사선 구동회로보다도 높은 구동 주파수가 요구되는 신호선 구동회로의 동작을 안정시킬 수 있다. 또한, 신호선 구동회로(6013)는, 단결정 반도체를 사용한 트랜지스터, 다결정 반도체를 사용한 박막트랜지스터, 또는 SOI를 사용한 트랜지스터이어도 좋다. 화소부(6012)와, 신호선 구동회로(6013)와, 주사선 구동회로(6014)에 각각 전원 전위, 각종 신호 등이 FPC(6015)를 통하여 공급된다.
또한, 신호선 구동회로와 주사선 구동회로 양쪽 모두를 화소부와 동일 기판 위에 형성하여도 좋다.
또한, 구동회로를 별도로 형성하는 경우, 반드시 구동회로가 형성된 기판을, 화소부가 형성된 기판 위에 접합할 필요는 없고, 예를 들어, FPC 위에 접합하도록 하여도 좋다. 도 9(B)에, 신호선 구동회로(6023)만을 별도로 형성하고, 기 판(6021) 위에 형성된 화소부(6022) 및 주사선 구동회로(6024)에 접속한 발광장치 패널의 형태를 나타낸다. 화소부(6022) 및 주사선 구동회로(6024)는 미결정 반도체막을 사용한 박막트랜지스터를 사용하여 형성된다. 신호선 구동회로(6023)는 FPC(6025)를 통하여 화소부(6022)에 접속되어 있다. 화소부(6022)와, 신호선 구동회로(6023)와, 주사선 구동회로(6024)에 각각 전원 전위, 각종 신호 등이 FPC(6025)를 통하여 공급된다.
또한, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을, 미결정 반도체막을 사용한 박막트랜지스터를 사용하여 화소부와 동일 기판 위에 형성하고, 나머지를 별도로 형성하여 화소부에 전기적으로 접속하도록 하여도 좋다. 도 9(C)에, 신호선 구동회로가 가지는 아날로그 스위치(6033a)를, 화소부(6032) 및 주사선 구동회로(6034)와 동일 기판(6031) 위에 형성하고, 신호선 구동회로가 가지는 시프트 레지스터(6033b)를 별도로 다른 기판 위에 형성하고, 기판(6031)에 접합하는 발광장치 패널의 형태를 나타낸다. 화소부(6023) 및 주사선 구동회로(6034)는 미결정 반도체막을 사용한 박막트랜지스터를 사용하여 형성된다. 신호선 구동회로가 가지는 시프트 레지스터(6033b)는 FPC(6035)를 통하여 화소부(6032)에 접속되어 있다. 화소부(6032)와, 신호선 구동회로와, 주사선 구동회로(6034)에 각각 전원 전위, 각종 신호 등이 FPC(6035)를 통하여 공급된다.
도 9에 나타내는 바와 같이, 본 발명의 발광장치는, 구동회로의 일부 또는 전부를 화소부와 동일 기판 위에 미결정 반도체막을 사용한 박막트랜지스터를 사용하여 형성할 수 있다.
또한, 별도로 형성한 기판의 접속 방법은 특별히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 또한, 접속하는 위치는, 전기적 접속이 가능하다면, 도 9에 나타낸 위치에 한정되지 않는다. 또한, 컨트롤러, CPU, 메모리 등을 별도로 형성하여 접속하도록 하여도 좋다.
또한, 본 발명에서 사용하는 신호선 구동회로는 시프트 레지스터와 아날로그 스위치만을 가지는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치에 더하여, 버퍼, 레벨 시프트, 소스 폴로어(source follower) 등, 다른 회로를 가져도 좋다. 또한, 시프트 레지스터와 아날로그 스위치는 반드시 마련될 필요는 없고, 예를 들어, 시프트 레지스터 대신에 디코더 회로와 같은 신호선의 선택을 할 수 있는 다른 회로를 사용하여도 좋고, 아날로그 스위치 대신에 래치 등을 사용하여도 좋다.
다음에, 본 발명의 표시장치의 일 형태에 상당하는 발광 표시 패널의 외관 및 단면에 대하여 도 32를 사용하여 설명한다. 도 32(A)는, 제 1 기판 위에 형성된 미결정 반도체막을 사용한 박막트랜지스터 및 발광 소자를 제 2 기판과의 사이에 시일(seal)재에 의하여 봉지(封止)한 패널의 상면도이고, 도 32(B)는 도 32(A)의 E-F선에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502)와 주사선 구동회로(4504)를 둘러싸도록 시일재(4505)가 제공되어 있다. 또한, 화소부(4502)와 주사선 구동회로(4504) 위에 제 2 기판(4506)이 자공되어 있다. 따라서, 화소부(4502)와 주사선 구동회로(4504)는, 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의하여, 충전재(4507)와 함께 밀봉되어 있다. 또한, 제 1 기판(4501) 위의 시일재(4505)에 의하여 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 다결정 반도체막으로 형성된 신호선 구동회로(4503)가 실장되어 있다. 또한, 본 실시형태에서는, 다결정 반도체막을 사용한 박막트랜지스터를 가지는 신호선 구동회로를 제 1 기판(4501)에 접합하는 예에 대하여 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동회로를 형성하고, 기판에 접합하도록 하여도 좋다. 도 32에서는, 신호선 구동회로(4503)에 포함되는, 다결정 반도체막으로 형성된 박막트랜지스터(4509)를 예시한다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502)와 주사선 구동회로(4504)는 박막트랜지스터를 다수 개 가지고 있고, 도 32(B)에서는, 화소부(4502)에 포함되는 박막트랜지스터(4510)를 예시하고 있다. 또한, 본 실시형태에서는, 박막트랜지스터(4510)가 구동용 TFT라고 가정하지만, 박막트랜지스터(4510)는 전류 제어용 TFT이어도 좋고, 소거용 TFT이어도 좋다. 박막트랜지스터(4510)는 미결정 반도체막을 사용한 박막트랜지스터에 상당하고, 실시형태 1 내지 실시형태 4에 나타내는 공정으로 마찬가지로 제작할 수 있다.
또한, 부호 4511은 발광 소자에 상당하고, 발광소자(4511)가 가지는 화소 전극(4520)은, 박막트랜지스터(4510)의 소스 전극 또는 드레인 전극에 배선(4517)을 통하여 전기적으로 접속되어 있다. 그리고, 본 실시형태에서는, 발광 소자(4511)의 공통 전극과 투광성을 가지는 도전성 재료로 이루어지는 도전막(4512)가 전기적으로 접속되어 있다. 또한, 도 32의 발광 소자(4511)는 화소 전극(4520), 발광 층(4521), 도전막(4512)으로 구성되어 있는 예를 나타내지만, 발광 소자(4511)의 구성은 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향이나 박막트랜지스터(4510)의 극성 등에 맞추어, 발광 소자(4511)의 구성은 적절히 변경할 수 있다.
또한, 별도로 형성된 신호선 구동회로(4503)와, 주사선 구동회로(4504) 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, 도 32(B)에 나타내는 단면도에서는 도시되어 있지 않지만, 리드(lead) 배선(4514, 4515)을 통하여 FPC(4518)로부터 공급된다.
본 실시형태에서는, 접속 단자(4516)가, 박막트랜지스터(4510)가 가지는 게이트 전극과 같은 도전막으로 형성되어 있다. 또한, 리드 배선(4514, 4515)은 배선(4517)과 같은 도전막으로 형성되어 있다.
접속 단자(4516)는, FPC(4518)가 가지는 단자에 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판은 투명해야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스터 필름 또는 아크릴 필름과 같은, 투광성을 가지는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 본 실시형태에서는 충전재로서 질 소를 사용한다.
또한, 필요하면, 발광 소자의 사출면에 편광판 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(λ/4 판, λ/2 판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시키고 반사를 저감할 수 있는 눈부심 방지(anti-glare) 처리를 행할 수 있다.
또한, 도 32에서는, 신호선 구동회로(4503)를 별도로 형성하고 제 1 기판(4501)에 실장하는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도로 형성하여 실장하여도 좋다.
다음에, 본 발명의 액정 표시장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 33을 사용하여 설명한다. 도 33(A)는, 제 1 기판(4001) 위에 형성된 미결정 반도체막을 가지는 박막트랜지스터(4010) 및 발광 소자(4013)를 제 2 기판(4006)과의 사이에 시일재(4005)에 의하여 봉지한 패널의 상면도이고, 도 33(B)는 도 33(A)의 M-N선에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동회로(4004)를 둘러싸도록 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와 주사선 구동회로(4004) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의하여 액정(4008)와 함께 봉지되어 있다. 또한, 제 1 기판(4001) 위의 시일재(4005)에 의하여 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 실장되어 있다. 또한, 본 실시형태에서는, 다결정 반도체막을 사용한 박막트랜지스터를 가지는 신호선 구동회로를 제 1 기판(4001)에 접합하는 예에 대하여 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동회로를 형성하고 기판에 접합하도록 하여도 좋다. 도 33에서는, 신호선 구동회로(4003)에 포함되는, 다결정 반도체막으로 형성된 박막트랜지스터(4009)를 예시한다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동회로(4004)는 박막트랜지스터를 다수 개 가지고, 도 33(B)에서는, 화소부(4002)에 포함되는 박막트랜지스터(4010)를 예시하고 있다. 박막트랜지스터(4010)는 미결정 반도체막을 사용한 박막트랜지스터에 상당하고, 실시형태 1 내지 실시형태 4에 나타내는 공정으로 마찬가지로 제작할 수 있다.
또한, 부호 4011은 액정 소자에 상당하고, 액정 소자(4013)가 가지는 화소 전극(4030)은 박막트랜지스터(4010)에 배선(4040)을 통하여 전기적으로 접속되어 있다. 그리고, 액정 소자(4013)의 대향 전극(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극(4030)과 대향 전극(4031)과 액정(4008)이 겹쳐지는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극(4030)과 액정(4008) 사이에는 배향막(4032)이 제공되고, 대향 전극(4031)과 액정(4008) 사이에는 배향막(4033)이 제공되어 있다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 유리, 금속(대표적으로 는, 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스터 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, PVF 필름들이나 폴리에스터 필름들 사이에 알루미늄 포일을 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호 4035는 구형 스페이서이고, 화소 전극(4030)과 대향 전극(4031) 사이의 거리(셀 갭)를 제어하기 위하여 제공되어 있다. 또한, 절연막을 선택적으로 에칭함으로써 얻어지는 스페이서를 사용하여도 좋다.
또한, 별도로 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 리드 배선(4014, 4015)을 통하여 FPC(4018)로부터 공급된다.
본 실시형태에서는, 접속 단자(4016)가, 발광 소자(4013)가 가지는 화소 전극(4030)과 같은 도전막으로 형성되어 있다. 또한, 리드 배선(4014, 4015)은 배선(4041)과 같은 도전막으로 형성되어 있다.
접속 단자(4016)는 FPC(4018)가 가지는 단자에 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도시하지 않지만, 본 실시형태에 나타낸 액정 표시장치는 편광판을 가지고, 또한 컬러 필터나 차폐막을 가져도 좋다.
또한, 도 33에서도, 신호선 구동회로(4003)를 별도로 형성하고 제 1 기판(4001)에 실장하는 예를 나타내지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동회로의 일부 또 는 주사선 구동회로의 일부만을 별도로 형성하여 실장하여도 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 9]
본 발명에 의하여 얻어지는 표시장치 등은 표시 모듈(액티브 매트릭스형 EL 모듈 또는 액정 모듈)에 사용할 수 있다. 즉, 이들을 표시부에 설치한 모든 전자기기에 본 발명을 실시할 수 있다.
이러한 전자기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 헤드 장착형 디스플레이(고글형 디스플레이), 카 내비게이션 시스템, 프로젝터, 카 스테레오 컴포넌트, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 서적 등) 등을 들 수 있다. 이들의 일례를 도 35에 나타낸다.
도 35(A)는 텔레비전 장치이다. 표시 모듈을, 도 35(A)에 나타내는 바와 같이, 하우징에 조립하여 텔레비전 장치를 완성시킬 수 있다. FPC까지 설치된 표시 패널을 표시 모듈이라고도 한다. 표시 모듈에 의해 주 화면(2003)이 형성되고, 그 외의 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비되어 있다. 이와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 35(A)에 나타내는 바와 같이, 표시 소자를 이용한 표시용 패널(2002)이 하우징(2001)에 조립되고, 수신기(2005)에 의하여 일반 TV 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자들끼 리)의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은, 하우징에 조립된 스위치 또는 별체의 원격 제어기(2006)에 의해 행할 수 있고, 이 원격 제어 장치에도 출력하는 정보를 표시하는 표시부(2007)가 제공되어 있어도 좋다.
또한, 텔레비전 장치에도, 주 화면(2003) 외에, 서브 화면(2008)을 제 2 표시용 패널을 사용하여 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에서, 주 화면(2003)을 시야각이 뛰어난 발광 표시 패널로 형성하고, 서브 화면을 저소비전력으로 표시할 수 있는 액정 표시 패널로 형성하여도 좋다. 또한, 저소비전력화를 우선하기 위해서는, 주 화면(2003)을 액정 표시 패널로 형성하고, 서브 화면을 발광 표시 패널로 형성하고, 서브 화면은 점멸할 수 있는 구성으로 하여도 좋다.
도 34는 텔레비전 장치의 주요한 구성을 블록도로 나타낸다. 표시 패널에는, 화소부(901)가 형성되어 있다. 신호선 구동회로(902)와 주사선 구동회로(903)는 표시 패널에 COG 방식에 의하여 실장되어도 좋다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는, 튜너(904)에서 수신한 신호 중 영상 신호를 증폭하는 영상 신호 증폭 회로(905)와, 그 영상 신호 증폭 회로로부터 출력되는 신호를 적색, 녹색, 청색의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(906)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(907) 등을 가지고 있다. 컨트롤 회로(907)는 주사선 측과 신호선 측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로(908)를 마련하여, 입력 디지털 신호를 m개로 분할하여 공 급하는 구성으로 하여도 좋다.
튜너(904)에서 수신한 신호 중 음성 신호는 음성 신호 증폭 회로(909)로 보내지고, 그의 출력은 음성 신호 처리 회로(910)를 통하여 스피커(913)에 공급된다. 제어 회로(911)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(912)로부터 받아, 튜너(904)나 음성 신호 처리 회로(910)에 그 신호를 송출한다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도 역이나 공항 등의 정보 표시판이나, 거리에 있는 광고 표시판 등 대면적의 표시 매체로서도 다양한 용도에 적용할 수 있다.
도 35(B)는 휴대 전화기(2301)의 일례를 나타낸다. 이 휴대 전화기(2301)는 표시부(2302), 조작부(2303) 등을 포함하여 구성된다. 표시부(2302)에서는, 상기 실시형태에서 설명한 표시장치를 적용함으로써, 신뢰성 및 양산성을 높일 수 있다.
또한, 도 35(C)에 나타내는 휴대형 컴퓨터는 본체(2401), 표시부(2402) 등을 포함한다. 표시부(2402)에, 상기 실시형태에서 나타내는 표시장치를 적용함으로써, 신뢰성 및 양산성을 높일 수 있다.
도 35(D)는 탁상 조명 기구이고, 조명부(2501), 전등갓(2502), 가변 암(arm)(2503), 지주(2504), 받침대(2505), 전원(2506)을 포함한다. 본 발명의 제작방법을 사용하여 형성되는 표시장치를 조명부(2501)에 사용함으로써 제작된다. 또한, 조명 기구에는 천정 고정형의 조명 기구 또는 벽걸이형 조명 기구 등도 포함된다. 본 발명의 양산성이 높은 표시장치의 제작방법에 의하여 제조 비용의 저감을 도모할 수 있어, 저렴한 가격의 탁상 조명 기구를 제공할 수 있다.
도 1(A)∼도 1(E)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 2(A)∼도 2(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 3(A) 및 도 3(B)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 4(A)∼도 4(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 5(A)∼도 5(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 6(A)∼도 6(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 7(A)∼도 7(C)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 8(A)∼도 8(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 9(A)∼도 9(C)는 본 발명의 표시 패널을 설명하는 사시도.
도 10(A) 및 도 10(B)는 본 발명에 적용할 수 있는 플라즈마 CVD 장치를 설명하는 평면도.
도 11(A)∼도 11(D)는 본 발명에 적용할 수 있는 다계조 마스크를 설명하는 도면.
도 12는 본 발명의 표시장치를 설명하는 도면.
도 13은 본 발명의 표시장치를 설명하는 도면.
도 14는 본 발명의 표시장치를 설명하는 도면.
도 15는 본 발명의 표시장치를 설명하는 도면.
도 16은 본 발명의 표시장치를 설명하는 도면.
도 17은 본 발명의 표시장치를 설명하는 도면.
도 18은 본 발명의 표시장치를 설명하는 도면.
도 19는 본 발명의 표시장치를 설명하는 도면.
도 20은 본 발명의 표시장치를 설명하는 도면.
도 21은 본 발명의 표시장치를 설명하는 도면.
도 22는 본 발명의 표시장치를 설명하는 도면.
도 23은 본 발명의 표시장치를 설명하는 도면.
도 24는 본 발명의 표시장치를 설명하는 도면.
도 25는 본 발명의 표시장치를 설명하는 도면.
도 26(A)∼도 26(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 27(A)∼도 27(D)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 28(A) 및 도 28(B)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 29(A)∼도 29(C)는 본 발명의 표시장치의 제작방법을 설명하는 도면.
도 30(A) 및 도 30(B)는 본 발명의 표시장치를 설명하는 도면.
도 31(A)∼도 31(C)는 본 발명의 표시장치를 설명하는 도면.
도 32(A) 및 도 32(B)는 본 발명의 표시장치를 설명하는 도면.
도 33(A) 및 도 33(B)는 본 발명의 표시장치를 설명하는 도면.
도 34는 본 발명이 적용되는 전자기기의 주요한 구성을 나타내는 블록도.
도 35(A)∼도 35(D)는 본 발명이 적용되는 전자기기를 나타내는 도면.
도 36(A) 및 도 36(B)는 본 발명의 표시장치를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
50: 기판 51: 게이트 전극
52a: 게이트 절연막 52b: 게이트 절연막
53: 미결정 반도체막 54: 비정질 반도체막
55: 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막
56: 마스크 57: 미결정 반도체막
58: 비정질 반도체막 60: 레이저 광
62: 미결정 반도체층
63: 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막
65a: 도전막
69: 일 도전형을 부여하는 불순물이 첨가된 비정질 반도체막

Claims (20)

  1. 반도체 장치를 제작하는 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계;
    상기 미결정 반도체막 위에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막 위에, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성하는 단계;
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 형성하는 단계;
    적어도 상기 비정질 반도체막을 미결정 반도체막으로 개질하기 위하여 상기 도전막에 레이저 광을 조사하는 단계; 및
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 상기 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성하는 단계를 포함하는, 반도체 장치의 제작방법.
  2. 제 1 항에 있어서, 상기 채널 에치형 박막트랜지스터의 소스 전극과 드레인 전극은 상기 도전막을 사용하여 형성되는, 반도체 장치의 제작방법.
  3. 제 1 항에 있어서, 상기 게이트 절연막은 상기 게이트 전극 위에 질화규소막, 산화질화규소막, 및 질화규소막의 적층으로서 형성되는, 반도체 장치의 제작방법.
  4. 제 1 항에 있어서, 상기 게이트 절연막과, 상기 미결정 반도체막과, 상기 비정질 반도체막과, 상기 일 도전형을 부여하는 불순물이 첨가된 반도체막은 대기에 노출되지 않고 연속적으로 형성되는, 반도체 장치의 제작방법.
  5. 제 1 항에 있어서, 상기 반도체 장치는 텔레비전 장치, 전화기, 컴퓨터, 및 조명 기구로 이루어진 군에서 선택되는 하나인, 반도체 장치의 제작방법.
  6. 반도체 장치를 제작하는 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계;
    상기 미결정 반도체막 위에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막 위에, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성하는 단계;
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 형성하는 단계;
    상기 비정질 반도체막을 미결정 반도체막으로 개질하고, 또한, 상기 일 도전형을 부여하는 불순물이 첨가된 반도체막을 상기 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막으로 개질하기 위하여, 상기 도전막에 레이저 광을 조사하는 단계; 및
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 상기 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성하는 단계를 포함하는, 반도체 장치의 제작방법.
  7. 제 6 항에 있어서, 상기 채널 에치형 박막트랜지스터의 소스 전극과 드레인 전극은 상기 도전막을 사용하여 형성되는, 반도체 장치의 제작방법.
  8. 제 6 항에 있어서, 상기 게이트 절연막은 상기 게이트 전극 위에 질화규소막, 산화질화규소막, 및 질화규소막의 적층으로서 형성되는, 반도체 장치의 제작방법.
  9. 제 6 항에 있어서, 상기 게이트 절연막과, 상기 미결정 반도체막과, 상기 비정질 반도체막과, 상기 일 도전형을 부여하는 불순물이 첨가된 반도체막은 대기에 노출되지 않고 연속적으로 형성되는, 반도체 장치의 제작방법.
  10. 제 6 항에 있어서, 상기 반도체 장치는 텔레비전 장치, 전화기, 컴퓨터, 및 조명 기구로 이루어진 군에서 선택되는 하나인, 반도체 장치의 제작방법.
  11. 반도체 장치를 제작하는 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계;
    상기 미결정 반도체막 위에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막 위에, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성하는 단계;
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 형성하는 단계;
    적어도 상기 비정질 반도체막을 미결정 반도체막으로 개질하기 위하여, 상기 도전막에 레이저 광을 조사하는 단계;
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 상기 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성하는 단계; 및
    상기 채널 에치형 박막트랜지스터에 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작방법.
  12. 제 11 항에 있어서, 상기 채널 에치형 박막트랜지스터의 소스 전극과 드레인 전극은 상기 도전막을 사용하여 형성되는, 반도체 장치의 제작방법.
  13. 제 11 항에 있어서, 상기 게이트 절연막은 상기 게이트 전극 위에 질화규소막, 산화질화규소막, 및 질화규소막의 적층으로서 형성되는, 반도체 장치의 제작방법.
  14. 제 11 항에 있어서, 상기 게이트 절연막과, 상기 미결정 반도체막과, 상기 비정질 반도체막과, 상기 일 도전형을 부여하는 불순물이 첨가된 반도체막은 대기에 노출되지 않고 연속적으로 형성되는, 반도체 장치의 제작방법.
  15. 제 11 항에 있어서, 상기 반도체 장치는 텔레비전 장치, 전화기, 컴퓨터, 및 조명 기구로 이루어진 군에서 선택되는 하나인, 반도체 장치의 제작방법.
  16. 반도체 장치를 제작하는 방법으로서,
    기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계;
    상기 미결정 반도체막 위에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막 위에, 일 도전형을 부여하는 불순물이 첨가된 반도체막을 형성하는 단계;
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 도전막을 형성하 는 단계;
    상기 비정질 반도체막을 미결정 반도체막으로 개질하고, 또한, 상기 일 도전형을 부여하는 불순물이 첨가된 반도체막을 상기 일 도전형을 부여하는 불순물이 첨가된 미결정 반도체막으로 개질하기 위하여, 상기 도전막에 레이저 광을 조사하는 단계;
    상기 일 도전형을 부여하는 불순물이 첨가된 반도체막 위에 상기 도전막을 잔존시킨 채, 채널 에치형 박막트랜지스터를 형성하는 단계; 및
    상기 채널 에치형 박막트랜지스터에 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작방법.
  17. 제 16 항에 있어서, 상기 채널 에치형 박막트랜지스터의 소스 전극과 드레인 전극은 상기 도전막을 사용하여 형성되는, 반도체 장치의 제작방법.
  18. 제 16 항에 있어서, 상기 게이트 절연막은 상기 게이트 전극 위에 질화규소막, 산화질화규소막, 및 질화규소막의 적층으로서 형성되는, 반도체 장치의 제작방법.
  19. 제 16 항에 있어서, 상기 게이트 절연막과, 상기 미결정 반도체막과, 상기 비정질 반도체막과, 상기 일 도전형을 부여하는 불순물이 첨가된 반도체막은 대기에 노출되지 않고 연속적으로 형성되는, 반도체 장치의 제작방법.
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