WO2013080247A1 - 薄膜トランジスタおよび薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタおよび薄膜トランジスタの製造方法 Download PDF

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Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
  • the source electrode or the drain electrode formed in the same layer as the source wiring or the drain wiring is also formed of copper.
  • Patent Document 1 a cover layer containing silicon is formed under the protective film as a barrier layer in order to prevent copper constituting the copper wiring formed on the protective film from diffusing into the lower conductive layer.
  • An improved thin film transistor is disclosed.
  • Thin film transistor device requirements include low cost, wet etching processability and off-leakage reduction.
  • the barrier layer In order for the barrier layer to satisfy the requirements of low cost and wet etching processability, it is necessary to reduce the thickness of the barrier layer.
  • the barrier layer In order for the barrier layer to satisfy the demand for reducing off-leakage, it is necessary to suppress the diffusion of copper contained in the source electrode or the drain electrode to ensure a sufficient barrier property. It is necessary to increase the film thickness.
  • the present invention has been made to solve such problems, and an object of the present invention is to provide a thin film transistor including a barrier layer in which a barrier property is ensured even if the film is thinned, and a method of manufacturing the thin film transistor.
  • one embodiment of a thin film transistor according to the present invention includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and an upper portion of the gate electrode.
  • the barrier layer is a layer containing nitrogen and molybdenum and has a density of 7.5. Or 10.5 (g / cm 3 ).
  • a step of preparing a substrate on which a semiconductor layer is formed, a step of forming a barrier layer made of a molybdenum nitride film above the semiconductor layer, and the barrier layer A step of forming a source electrode and a drain electrode with a metal containing copper, and in the step of forming the barrier layer, the substrate and the molybdenum target are placed in a sputtering apparatus, and the sputtering is performed in an unheated state. Nitrogen gas and inert gas are introduced into the apparatus and the molybdenum target is sputtered to form the molybdenum nitride film having a density of 7.5 to 10.5 (g / cm 3 ). And
  • the present invention it is possible to realize a thin film transistor including a barrier layer in which barrier properties are ensured even when the film is thinned.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing the configuration of each step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 3A is a diagram showing an atomic concentration distribution in the film thickness direction (depth direction) of the molybdenum nitride film (nitrogen flow rate 40 sccm, argon flow rate 22 sccm) in the present embodiment.
  • FIG. 4B is a diagram showing an XRD spectrum of a sample including a molybdenum nitride film (a nitrogen flow rate of 80 sccm and an argon flow rate of 22 sccm) in the present embodiment.
  • FIG. 5A is a diagram schematically showing the structure of a general molybdenum film.
  • FIG. 5B is a diagram schematically showing the structure of the molybdenum nitride film in the present embodiment.
  • FIG. 6A is a diagram showing a plurality of film formation conditions for forming a molybdenum nitride film (barrier layer) of 10 nm in the thin film transistor according to this embodiment, and the film density and barrier properties of the molybdenum nitride film at that time. is there.
  • FIG. 6B is a diagram showing the relationship between the nitrogen flow rate ratio and the film density of the formed molybdenum nitride film when the molybdenum nitride film of 10 nm is formed in the thin film transistor according to this embodiment.
  • FIG. 6A is a diagram showing a plurality of film formation conditions for forming a molybdenum nitride film (barrier layer) of 10 nm in the thin film transistor according to this embodiment, and the film density and barrier properties of the molybdenum nitride film at that time. is there.
  • FIG. 6B is a diagram showing the relationship between the nitrogen flow rate ratio and the film density of the
  • FIG. 8A is a diagram showing a result of SIMS measurement of elements contained in a film constituting the thin film transistor according to this embodiment in which the barrier layer is a molybdenum nitride film (before heat treatment).
  • FIG. 8B is a diagram showing the result of SIMS measurement of elements contained in the film constituting the thin film transistor according to this embodiment in which the barrier layer is a molybdenum nitride film (after heat treatment).
  • FIG. 9 is a diagram showing the relationship between the annealing time and the sheet resistance for a laminated film of a source electrode (drain electrode) made of a copper film and a barrier layer in a thin film transistor.
  • FIG. 10 is a diagram showing the film thickness dependence of the molybdenum nitride film on the sheet resistance increase ratio and the wiring width reduction rate for a laminated film of a source electrode (drain electrode) made of a copper film and a barrier layer in a thin film transistor.
  • FIG. 11 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • FIG. 12 is a diagram showing a circuit configuration of a pixel using the thin film transistor according to the embodiment of the present invention.
  • One embodiment of a thin film transistor according to the present invention is formed on a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and the gate insulating layer above the gate electrode.
  • the source and drain electrodes are made of a metal containing copper
  • the barrier layer is a layer containing nitrogen and molybdenum and has a density of 7.5 to 10.5 (g / cm 3 ).
  • the barrier layer formed between the source or drain electrode and the semiconductor layer is thinned, the diffusion of copper contained in the source or drain electrode is blocked by the barrier layer. Can do. Thereby, copper contained in the source electrode or the drain electrode can be prevented from entering the semiconductor layer.
  • the composition ratio (N / Mo) of nitrogen and molybdenum contained in the barrier layer is preferably larger than 0.9.
  • the barrier layer preferably has a structure having a plurality of crystal grains made of Mo 2 N and nitrogen contained between the plurality of crystal grains.
  • the thickness of the barrier layer may be 2 nm or more and 30 nm or less. Furthermore, in one embodiment of the thin film transistor according to the present invention, the thickness of the barrier layer is preferably 3 nm or more and 25 nm or less.
  • a contact layer may be provided between the semiconductor layer and the barrier layer.
  • a step of preparing a substrate on which a semiconductor layer is formed, a step of forming a barrier layer made of a molybdenum nitride film above the semiconductor layer, and the barrier layer A step of forming a source electrode and a drain electrode with a metal containing copper, and in the step of forming the barrier layer, the substrate and the molybdenum target are placed in a sputtering apparatus, and the sputtering is performed in an unheated state.
  • the molybdenum nitride film having a density of 7.5 to 10.5 (g / cm 3 ) is formed by introducing nitrogen gas and inert gas into the apparatus and sputtering the molybdenum target. .
  • the inert gas is an argon gas
  • a gas flow ratio of the nitrogen gas to the argon gas is 1.6.
  • the barrier layer is preferably formed.
  • a thin film transistor 10 is a channel protection type bottom gate type thin film transistor, and includes a substrate 1 and a gate electrode 2 sequentially formed above the substrate 1.
  • a gate insulating layer 3, a channel layer (semiconductor layer) 4, and a channel protective layer 5 are provided.
  • the thin film transistor 10 further includes a pair of amorphous semiconductor layers 6 formed above the channel layer 4 with the channel protective layer 5 interposed therebetween, and a pair of contact layers formed on the pair of amorphous semiconductor layers 6. 7, a pair of barrier layers 8 formed on the pair of contact layers 7, and a pair of source electrode 9 S and drain electrode 9 D formed on the pair of barrier layers.
  • the gate electrode 2 is formed on the substrate 1 in a predetermined shape.
  • the gate electrode 2 has a single-layer structure or a multilayer structure such as a conductive material that can withstand the melting point temperature of silicon or an alloy thereof.
  • a conductive material that can withstand the melting point temperature of silicon or an alloy thereof.
  • molybdenum (Mo) aluminum (Al), copper (Cu), tungsten (W) Ta (tantalum), Nb (niobium), Ni (nickel), titanium (Ti), chromium (Cr), molybdenum tungsten (MoW), or the like can be used.
  • the gate electrode 2 is formed by forming a gate metal film made of these materials on the substrate 1 and patterning it into a predetermined shape.
  • the film thickness of the gate electrode 2 can be about 20 nm to 500 nm, for example.
  • the channel layer 4 since a crystalline silicon thin film is used as the channel layer 4, it is preferable to use at least silicon oxide as the gate insulating layer 3. This is because in order to maintain a good threshold voltage characteristic in the TFT, it is preferable to make the interface state between the channel layer 4 and the gate insulating layer 3 good, and silicon oxide is suitable for this. .
  • the film thickness of the gate insulating layer 3 can be about 50 nm to 300 nm, for example.
  • the channel layer 4 is a layer including a crystalline semiconductor thin film formed on the gate insulating layer 3, and has a channel region that is a region in which carrier movement is controlled by the voltage of the gate electrode 2.
  • at least the channel region of the channel layer 4 is composed of a crystalline silicon thin film made of a polycrystalline silicon thin film, and an amorphous silicon thin film (amorphous silicon film) as a precursor is irradiated with laser.
  • a crystallized region formed by polycrystallization (including microcrystallization).
  • the channel layer 4 may be a crystalline silicon thin film having a mixed crystal structure of amorphous silicon and crystalline silicon.
  • at least a predetermined channel region of the channel layer 4 is composed of a film having a high proportion of crystalline silicon.
  • the film thickness of the channel layer 4 can be set to, for example, about 20 nm to 100 nm.
  • the principal plane orientation of the silicon crystal included in the channel layer 4 is preferably [100].
  • the channel protective layer 5 is an insulating film formed on the channel layer 4 and is a protective film that protects the channel region of the channel layer 4. That is, the channel protective layer 5 is a channel etching stopper (for preventing the channel layer 4 from being etched during the etching process when forming the pair of amorphous semiconductor layers 6 and the pair of contact layers 7. CES) layer.
  • the channel protective layer 5 has an insulating property.
  • the channel protective layer 5 can be an organic material layer made of an organic material or an inorganic material layer made of an inorganic material.
  • an organic material mainly containing silicon, oxygen, and carbon can be used.
  • a photosensitive coating type organic material containing an organic resin material, a surfactant, a solvent, and a photosensitive agent can be used.
  • an inorganic material such as silicon oxide (SiO x ) or silicon nitride (SiN y ) can be used.
  • the pair of amorphous semiconductor layers 6 are formed on the channel layer 4 at least on both sides of the channel protective layer 5, and are arranged to face each other with a predetermined interval through the channel protective layer 5.
  • each of the pair of amorphous semiconductor layers 6 is formed so as to straddle from the upper surface end portion of the channel protective layer 5 to the upper surface of the channel layer 4. It is formed so as to cover the side surface and the upper surface of the channel layer 4.
  • the pair of amorphous semiconductor layers 6 are intrinsic amorphous semiconductor layers that are not intentionally doped with impurities, and are intrinsic amorphous silicon films in this embodiment.
  • the band gap of the amorphous semiconductor layer 6 is configured to be larger than the band gap of the channel layer 4.
  • the film thickness of the amorphous semiconductor layer 6 can be set to, for example, 10 nm to 100 nm.
  • the pair of contact layers 7 can be formed of, for example, an n-type semiconductor film in which phosphorus (P) is doped as an impurity in amorphous silicon, and a high concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more can be formed. Including n + layer.
  • the film thickness of the pair of contact layers 7 can be set to, for example, 5 nm to 100 nm.
  • the pair of barrier layers 8 is a blocking layer that blocks a metal or the like trying to pass through the barrier layer 8, and is between the channel layer 4 and the source electrode 9 ⁇ / b> S and between the channel layer 4 and the drain electrode 9 ⁇ / b> D.
  • the pair of barrier layers 8 are formed on the pair of contact layers 7, and are arranged to face each other with a predetermined interval through the channel protective layer 5. Further, both side surfaces of the pair of barrier layers 8 coincide with both side surfaces of the pair of contact layers 7 and also coincide with both side surfaces of the source electrode 9S and the drain electrode 9D.
  • the barrier layer 8 in the present embodiment has a composition ratio (N / Mo) of nitrogen and molybdenum contained in the barrier layer 8 larger than 0.9, and is constituted by a molybdenum nitride film made of Mo 2 N.
  • the film structure of the barrier layer 8 has a structure in which nitrogen is contained between a plurality of crystal grains made of Mo 2 N. Details of the configuration of the barrier layer 8 will be described later.
  • the source electrode 9S and the drain electrode 9D are made of a metal containing at least copper (Cu), and can be formed of, for example, a copper film made of only copper or a copper alloy film made of a copper alloy.
  • the source electrode 9S and the drain electrode 9D can have a multilayer structure instead of a single layer structure.
  • a material other than copper or copper alloy is used to form a copper film or a copper metal film that is a copper alloy film.
  • a laminated structure may be used.
  • the copper metal film may be the lowermost layer (contact layer 7 side (channel layer 4 side) layer) of the source electrode 9S and the drain electrode 9D, or may be the uppermost layer of the source electrode 9S and the drain electrode 9D.
  • the total film thickness of the source electrode 9S and the drain electrode 9D can be, for example, about 100 nm to 500 nm.
  • the method for manufacturing the thin film transistor 10 includes a step of preparing the substrate 1 on which the channel layer 4 is formed, a step of forming a barrier layer 8 made of a molybdenum nitride film on the channel layer 4, and a barrier layer 8. And a step of forming the source electrode 9S and the drain electrode 9D using a metal containing copper. Further, in the step of forming the barrier layer 8, the substrate 1 on which the channel layer 4 is formed and the molybdenum target are installed in the sputtering apparatus, and nitrogen gas and inert gas are introduced into the sputtering apparatus in an unheated state. Then, the molybdenum nitride film is formed by sputtering a molybdenum target.
  • a glass substrate is prepared as the substrate 1 as shown in FIG.
  • an undercoat layer made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be formed on the surface of the substrate 1 by plasma CVD or the like.
  • the step of preparing the substrate 1 includes a step of cleaning the substrate 1 in addition to the step of forming the undercoat layer.
  • a gate electrode 2 having a predetermined shape is formed on the substrate 1.
  • a gate metal film made of a refractory metal containing Mo or MoW or an alloy of the refractory metal is formed on the substrate 1 by sputtering as the gate electrode 2, and the gate metal film is formed using a photolithography method and a wet etching method.
  • the gate electrode 2 having a predetermined shape can be formed by patterning.
  • MoW wet etching can be performed using, for example, a chemical solution in which phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH) and water are mixed in a predetermined composition.
  • HPO 4 phosphoric acid
  • HNO 3 nitric acid
  • CH 3 COOH acetic acid
  • a gate insulating layer 3 is formed on the entire surface of the substrate 1 so as to cover the gate electrode 2.
  • a single layer or a laminated film such as a silicon oxide film or a silicon nitride film is formed on the gate electrode 2 as the gate insulating layer 3 by plasma CVD.
  • the channel layer 4 is formed on the gate insulating layer 3.
  • a crystalline silicon thin film made of polycrystalline silicon is formed as the channel layer 4.
  • an amorphous silicon thin film made of, for example, amorphous silicon (amorphous silicon) is formed on the gate insulating layer 3 by plasma CVD or the like, and after a dehydrogenation annealing process, the amorphous silicon thin film is formed.
  • the channel layer 4 made of a crystalline silicon thin film can be formed.
  • the amorphous silicon thin film can be formed, for example, by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • the amorphous silicon thin film is crystallized by laser annealing using an excimer laser having a wavelength of about 190 to 350 nm, a laser annealing method using a pulse laser having a wavelength of about 370 to 900 nm, and a continuous wavelength of about 370 to 900 nm.
  • a laser annealing method using an oscillation laser or a thermal annealing method using rapid thermal processing (RTP) may be used.
  • the crystalline silicon thin film can be formed by a method such as direct growth by CVD, instead of crystallizing the amorphous silicon thin film to form the crystalline silicon thin film.
  • a channel protective layer 5 is formed on the channel layer 4.
  • the channel protective layer 5 made of an organic film can be formed by applying and baking a predetermined organic material on the channel layer 4 by a predetermined coating method.
  • an organic material mainly containing silicon, oxygen, and carbon can be used. More specifically, as described above, a photosensitive coating type organic material containing an organic resin material, a surfactant, a solvent, and a photosensitive agent can be used.
  • the organic material is applied onto the channel layer 4 by a coating method such as a spin coating method to form an organic film on the entire surface of the channel layer 4.
  • pre-baking temporary baking
  • the organic film is patterned into a predetermined shape by exposure and development using a photomask.
  • a 2.38% aqueous solution of TMAH can be used as the developer.
  • the organic film is solidified by post-baking (main baking) in which heating is performed at a temperature of 280 ° C. to 300 ° C. for about 1 hour.
  • main baking main baking
  • the channel protective layer 5 made of an organic film having a predetermined shape can be formed.
  • the channel protective layer 5 is composed of an inorganic material layer, for example, an inorganic film such as silicon oxide (SiO x ) or silicon nitride (SiN y ) is formed by plasma CVD (Chemical Vapor Deposition) or the like, and then The channel protective layer 5 having a predetermined shape can be formed by patterning the inorganic film.
  • an inorganic film such as silicon oxide (SiO x ) or silicon nitride (SiN y ) is formed by plasma CVD (Chemical Vapor Deposition) or the like, and then The channel protective layer 5 having a predetermined shape can be formed by patterning the inorganic film.
  • an amorphous semiconductor layer 6 is formed on the channel layer 4 so as to cover the channel protective layer 5.
  • an intrinsic amorphous silicon film can be formed by plasma CVD. This intrinsic amorphous silicon film can be formed, for example, by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • a contact layer 7 is formed on the amorphous semiconductor layer 6.
  • the contact layer 7 made of amorphous silicon doped with an impurity of a pentavalent element such as phosphorus is formed by plasma CVD so as to cover the amorphous semiconductor layer 6.
  • a barrier layer 8 made of a molybdenum nitride film is formed above the channel layer 4.
  • a barrier layer 8 is formed on the contact layer 7 as shown in FIG.
  • the barrier layer 8 can be formed using a sputtering apparatus. Specifically, the substrate 1 on which the contact layer 7 shown in FIG. 2F is formed and a molybdenum target are installed in the sputtering apparatus, and nitrogen gas and argon gas are introduced into the sputtering apparatus. Then, the molybdenum target is sputtered with the substrate 1 in an unheated state.
  • the film density of the molybdenum nitride to be formed can be adjusted within the range of 7.5 to 10.5 (g / cm 3 ).
  • the molybdenum nitride film in this embodiment is formed in an unheated state, that is, without actively heating the substrate 1 using a heater or the like.
  • the barrier layer 8 made of a molybdenum nitride film is formed by sputtering in a room temperature (RT) atmosphere.
  • Sputtering can be performed using a parallel plate electrode type DC magnetron sputtering apparatus, and in this embodiment, the electrode size (target size) is ⁇ 302 mm and the electrode interval (target-substrate interval) is 60 mm. ing.
  • the pressure in the apparatus varies depending on the nitrogen flow rate. When the nitrogen flow rate is 0 to 100 sccm, the total pressure is 0.13 to 0.42 Pa. Also, the sputtering time depends on the nitrogen flow rate, and the sputtering time becomes longer as the nitrogen flow rate increases. For example, when the barrier layer 8 having a thickness of 20 nm is formed, the sputtering time is about 8 to 30 seconds.
  • the input power is 1.5 kW.
  • a source / drain metal film 9 to be the source electrode 9S and the drain electrode 9D is formed on the barrier layer 8 using a metal containing copper.
  • the source / drain metal film 9 made of copper is formed on the entire surface of the barrier layer 8 so as to cover the barrier layer 8 by sputtering.
  • a resist is applied onto the source / drain metal film 9, and exposure and development are performed so that the resist is applied to the source electrode. Patterning is performed in a shape corresponding to the shape of 9S and the drain electrode 9D.
  • etching process such as wet etching is performed using this resist as a mask, thereby patterning the source / drain metal film 9 and patterning the barrier layer 8.
  • etching process such as wet etching is performed using this resist as a mask, thereby patterning the source / drain metal film 9 and patterning the barrier layer 8.
  • the contact layer 7 below the barrier layer 8 functions as an etching stopper. Further, by this patterning, a source wiring and a drain wiring can also be formed. That is, a source wiring and a drain wiring having a laminated structure of a metal film constituting the source electrode 9S (drain electrode 9D) and a metal film constituting the barrier layer 8 can be formed.
  • a source wiring and a drain wiring having a laminated structure of a metal film constituting the source electrode 9S (drain electrode 9D) and a metal film constituting the barrier layer 8 can be formed.
  • a water-based etchant can be used as an etchant for etching the source / drain metal film 9 and the barrier layer 8.
  • the resist on the source electrode 9S and the drain electrode 9D is removed and dry etching is performed using the source electrode 9S and the drain electrode 9D as a mask, or the resist on the source electrode 9S and the drain electrode 9D is left as it is.
  • the contact layer 7 and the amorphous semiconductor layer 6 are patterned, and the channel layer 4 is patterned into an island shape.
  • a pair of contact layers 7 with a predetermined shape separated, a pair of amorphous semiconductor layers 6 with a predetermined shape separated, and an island-shaped channel layer 4 can be formed.
  • an etching gas for dry etching for example, a chlorine-based gas can be used.
  • the thin film transistor 10 according to this embodiment can be manufactured. Thereafter, SiN or the like may be formed by plasma CVD, and the whole may be covered with a passivation film.
  • an analysis sample prepared by depositing a molybdenum nitride film having a thickness of 10 nm on a silicon substrate was used, and an HRBS 500 manufactured by Kobe Steel Ltd. was used as a measuring device, and atoms in the depth direction of the sample were used. Concentration analysis was performed.
  • the incident ion energy is 480 keV
  • the ion species is He +
  • the scattering angle is 62 degrees
  • the incident angle is 45 degrees with respect to the normal of the sample surface
  • the sample current is 25 nA
  • the irradiation dose is 40 ⁇ C.
  • FIGS. 4A and 4B are diagrams showing XRD spectra of a sample including a molybdenum nitride film in the present embodiment.
  • a silicon nitride film (SiN) having a thickness of 500 nm, an amorphous silicon film having a thickness of 30 nm, a molybdenum nitride film having a thickness of 10 nm, and copper having a thickness of 300 nm are formed on a glass substrate as analysis samples. Sequential ones were prepared, and samples were analyzed using a horizontal X-ray diffractometer manufactured by Rigaku Corporation as a measuring device.
  • the molybdenum nitride film formed in a nitrogen-rich manner is not MoN having an atomic ratio of Mo to N of 1: 1, but an atomic ratio of Mo to N of 2: It was found to be 1 Mo 2 N.
  • the composition ratio (N / Mo) of at least nitrogen and molybdenum contained in the molybdenum nitride film is as follows. When it was larger than 0.9 (N / Mo> 0.9), it was found that the crystal of the molybdenum nitride film was Mo 2 N.
  • FIG. 5A is a diagram schematically showing a structure of a general molybdenum film (Mo)
  • FIG. 5B is a diagram schematically showing a structure of a molybdenum nitride film (Mo 2 N) in the present embodiment. .
  • the diffusing copper does not reach the silicon film and is blocked by the molybdenum film, so that the molybdenum film functions as a barrier layer.
  • the diffusing copper passes through the molybdenum film and reaches the silicon film, so that the molybdenum film in this case functions sufficiently as a barrier layer. I can't.
  • the film forming conditions for the molybdenum nitride film in FIG. 6B are the same as those described with reference to FIG. 6A and FIG. 2G, and copper was used as the source electrode and the drain electrode.
  • the film density was measured using an X-ray reflectivity method (XRR: X-Ray Reflectometer).
  • FIG. 6B it was found that the film density of the molybdenum nitride film (Mo 2 N) decreases as the gas flow ratio of nitrogen (N 2 ) increases.
  • FIG. 6B also shows that the film density of the molybdenum nitride film decreases as the nitrogen gas flow rate increases.
  • the fact that the film density decreases as the nitrogen gas flow rate increases means that the volume of the molybdenum nitride film expands as the nitrogen gas flow rate increases. From the results shown in FIG. 6B, when the nitrogen gas flow ratio is greater than 0 and less than 1.0, the film density range of the molybdenum nitride film is 7.5 to 10.5 (g / cm 3 ). I found out.
  • the barrier layer 8 formed between the source electrode 9S or the drain electrode 9D and the channel layer 4 has a film density of 7.5 to 10.5 (g / cm 3 ) and a molybdenum nitride film made of Mo 2 N, and has a film structure in which a diffusion path of impurities passing through the barrier layer is filled with nitrogen.
  • FIG. 7A and 7B show the results of measuring the elements contained in the film constituting the thin film transistor according to the comparative example in which the barrier layer is a molybdenum film by SIMS
  • FIG. 7A shows the measurement results before the heat treatment
  • FIG. 7B is a diagram showing a measurement result after the heat treatment
  • 8A and 8B show the results of measuring the elements contained in the film constituting the thin film transistor according to this embodiment in which the barrier layer is a molybdenum nitride film by SIMS
  • FIG. FIG. 8B is a diagram showing a measurement result after the heat treatment.
  • annealing was performed at 350 ° C. for 60 minutes as a heat treatment.
  • the copper film is 100 nm as the source electrode 9S (drain electrode 9D), and the barrier layer 8 As the amorphous semiconductor layer 6, an amorphous silicon film was formed at a thickness of 30 nm (no contact layer 7).
  • This measurement is backside SIMS, which is a measurement of the concentration or secondary electron intensity of elements contained in the stacking direction.
  • the primary ion beam for analysis is O 2 and the primary ion energy is 3 keV. And the secondary ion polarity was positive.
  • the copper of the source electrode (drain electrode) is silicon after the heat treatment (FIG. 7B). It can be seen that it has diffused inside.
  • the source electrode (FIG. It can be seen that the copper of the drain electrode) is not diffused into the silicon, and the copper is blocked by the molybdenum nitride film.
  • the barrier layer is made of a conventional molybdenum film, the barrier effect of the barrier layer is lowered.
  • the barrier effect of the barrier layer is not lowered.
  • FIG. 9 is a diagram showing the relationship between the annealing time and the sheet resistance for a laminated film of a source electrode (drain electrode) made of a copper film and a barrier layer in a thin film transistor.
  • ⁇ when there is no barrier layer ( ⁇ ), when a 5-nm molybdenum (Mo) film is formed as the barrier layer ( ⁇ ), a 5-nm molybdenum nitride (Mo 2 N) film is used as the barrier layer at a nitrogen flow rate of 40 sccm.
  • the sheet resistance is increased by annealing in the case where there is no barrier layer ( ⁇ ) and in the case where a molybdenum film is formed as a barrier layer ( ⁇ ).
  • the sheet resistance did not change due to annealing.
  • the barrier property can be secured even with a thin barrier layer of 5 nm.
  • FIG. 10 is used for the film thickness dependence of the molybdenum nitride film between the sheet resistance increase ratio and the wiring width decrease rate. I will explain.
  • FIG. 10 is a diagram showing the film thickness dependence of the molybdenum nitride film on the sheet resistance increase ratio and the wiring width reduction rate for a laminated film of a source electrode (drain electrode) made of a copper film and a barrier layer in a thin film transistor.
  • the sheet resistance increase ratio indicates the sheet resistance of the laminated film after 90 minutes of annealing relative to the sheet resistance of the laminated film after 30 minutes of annealing.
  • the wiring width reduction rate is determined by etching the upper copper film when etching the lower molybdenum nitride film when patterning the source wiring (drain wiring) consisting of a laminated film of copper film and molybdenum nitride film by wet etching. This shows the reduction rate of the wiring width which decreases as a result. Since the etching rate of copper is 15 times that of the molybdenum nitride film, it is preferable that the molybdenum nitride film be as thin as possible in order to suppress unintended etching of the copper wiring as much as possible.
  • the film thickness of the molybdenum nitride film is 2 nm to 30 nm. It is preferable to do.
  • the film thickness of the molybdenum nitride film is preferably 3 nm or more as shown in FIG. Further, since the reduction rate of the copper film as the wiring is more preferably 15% or less, as shown in FIG. 10, the film thickness of the molybdenum nitride film is preferably 25 nm or less.
  • the film thickness of the molybdenum nitride film is preferably 2 nm to 30 nm in consideration of the sheet resistance increase ratio and the wiring reduction rate. Furthermore, it is more preferable that the thickness be 3 nm or more and 25 nm or less.
  • FIG. 11 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • the thin film transistor according to the above embodiment can be used as a switching transistor or a drive transistor of an active matrix substrate in an organic EL display device.
  • an organic EL display device 20 includes an active matrix substrate (TFT array substrate) 21, a plurality of pixels 22 arranged in a matrix on the active matrix substrate 21, and a plurality of pixels.
  • Organic EL elements 23 formed corresponding to the respective pixels 22, a plurality of scanning lines (gate wirings) 27 formed along the row direction of the pixels 22, and formed along the column direction of the pixels 22.
  • a plurality of video signal lines (source wirings) 28 and a power supply line 29 (not shown) formed in parallel with the video signal lines 28 are provided.
  • the organic EL element 23 includes an anode 24, an organic EL layer 25, and a cathode 26 that are sequentially stacked on the active matrix substrate 21.
  • a plurality of anodes 24 are actually formed corresponding to the pixels 22.
  • a plurality of organic EL layers 25 are also formed corresponding to the pixels 22, and each layer such as an electron transport layer, a light emitting layer, and a hole transport layer is laminated.
  • each pixel 22 is partitioned by orthogonal scanning lines 27 and video signal lines 28, and includes a drive transistor 31, a switching transistor 32, a capacitor 33, and an organic EL element 23.
  • the drive transistor 31 is a transistor that drives the organic EL element 23, and the switching transistor 32 is a transistor for selecting the pixel 22.
  • the gate electrode 31G is connected to the drain electrode 32D of the switching transistor 32, the source electrode 31S is connected to the anode of the organic EL element 23 via a relay electrode (not shown), and the drain electrode 31D is connected to the power line 29. Connected to.
  • the gate electrode 32G is connected to the scanning line 27
  • the source electrode 32S is connected to the video signal line 28
  • the drain electrode 32D is connected to the capacitor 33 and the gate electrode 31G of the driving transistor 31.
  • the video signal voltage supplied via the video signal line 28 is written to the capacitor 33.
  • the video signal voltage written in the capacitor 33 is held throughout one frame period, and by this held video signal voltage, the conductance of the drive transistor 31 changes in an analog manner, and the drive current corresponding to the light emission gradation is changed to the organic EL.
  • the organic EL element 23 emits light by flowing from the anode to the cathode of the element 23.
  • an organic EL display device using an organic EL element has been described.
  • the present invention can be applied to other display devices using an active matrix substrate.
  • the display device configured as described above can be used as a flat panel display and can be applied to an electronic apparatus having any display panel such as a television set, a personal computer, and a mobile phone.
  • the present invention is not limited to the above embodiment.
  • argon is introduced as an inert gas together with nitrogen gas when forming the barrier layer.
  • the gas introduced together with the nitrogen gas is not limited to argon, and other gases such as xenon and krypton are used.
  • the rare gas can also be used.
  • the contact layer 7 is formed between the amorphous semiconductor layer 6 and the barrier layer 8, but the contact layer 7 is not necessarily provided.
  • the contact layer 7 is an n + layer, it may be a contact layer having a laminated structure with an n ⁇ layer or the like in addition to the n + layer.
  • the amorphous semiconductor layer 6 is formed between the channel layer 4 and the contact layer 7, but the amorphous semiconductor layer 6 is not necessarily formed. Further, although the amorphous semiconductor layer 6 is formed to be spaced apart via the channel protective layer 5, it may be formed between the channel protective layer 5 and the channel layer 4 without being separated.
  • the channel protective thin film transistor including the channel protective layer 5 is used.
  • a channel etching thin film transistor may be used without forming the channel protective layer 5.
  • the channel layer 4 a silicon film is used as the channel layer 4, but a semiconductor film other than a silicon film can be used.
  • the channel layer 4 can be formed by crystallizing a semiconductor film made of germanium (Ge) or SiGe.
  • the channel layer 4 may be either an n-type semiconductor or a p-type semiconductor.
  • the channel layer 4 may be an oxide semiconductor.
  • the source / drain metal film 9 that is the source electrode 9S, the drain electrode 9D, the source wiring and the drain wiring precursor film is made of copper, but may be aluminum (Al). That is, the barrier layer 8 in the above-described embodiment has a structure filled with nitrogen and can block the diffusion of aluminum, and thus has a barrier property against an aluminum electrode (aluminum wiring).
  • the thin film transistor according to the present invention can be widely used in a display device such as a television set, a personal computer, a mobile phone, or other various electric devices having a thin film transistor.

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Abstract

　本発明に係る薄膜トランジスタ（１０）は、基板（１）と、基板（１）上に形成されたゲート電極（２）と、ゲート電極（２）上に形成されたゲート絶縁層（３）と、ゲート電極（２）の上方のゲート絶縁層（３）上に形成されたチャネル層（４）と、チャネル層（４）の上方に形成されたソース電極（９Ｓ）およびドレイン電極（９Ｄ）と、チャネル層（４）とソース電極（９Ｓ）との間、およびチャネル層（４）とドレイン電極（９Ｄ）との間に形成されたバリア層（８）とを備える。ソース電極（９Ｓ）およびドレイン電極（９Ｄ）は、銅を含む金属で構成され、バリア層（８）は、窒素とモリブデンとを含有する層であって、密度が７．５ないし１０．５（ｇ／ｃｍ３）である。

Description

薄膜トランジスタおよび薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタおよび薄膜トランジスタの製造方法に関する。
　近年、液晶表示装置に変わる次世代フラットパネルディスプレイの一つとしての有機材料のエレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置では、マトリクス状に構成された複数の画素のそれぞれに薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が設けられており、これによりＴＦＴアレイ基板が構成されている。
　薄膜トランジスタは、基板上に形成された、ゲート電極、半導体層（チャネル層）、ソース電極およびドレイン電極を備えており、ＴＦＴアレイ基板の各画素において駆動トランジスタまたはスイッチングトランジスタとして用いられる。また、薄膜トランジスタの各電極を構成する金属は配線としても用いられ、例えば、ソース電極またはドレイン電極を構成する金属はソース配線またはドレイン配線としても用いられる。すなわち、ソース電極またはドレイン電極とソース配線またはドレイン配線とは、同じ金属膜をパターニングすることによって形成される。
　近年、表示装置の大画面化に伴って配線の低抵抗化が要望されており、ソース配線またはドレイン配線の材料として低抵抗の銅（Ｃｕ）を用いた銅配線が検討されている。この場合、ソース配線またはドレイン配線と同層に形成されるソース電極またはドレイン電極も銅で形成されることになる。
　しかし、ソース電極またはドレイン電極の材料として銅を用いると、熱プロセスの際に受ける熱またはＴＦＴ動作中に発生する熱によって銅が熱拡散し、拡散した銅が半導体層に悪影響を及ぼすという課題がある。このため、従来、半導体層への銅拡散を防止するために、ソース電極（ドレイン電極）と半導体層との間にモリブデン膜、あるいは従来の窒化モリブデン膜からなるバリア層を形成する技術が提案されている。
　また、特許文献１には、保護膜上に形成された銅配線を構成する銅が下部導電層に拡散することを防止するために、保護膜の下にバリア層としてケイ素を含むカバー層が形成された薄膜トランジスタが開示されている。
特開２００６－１６５５２０号公報
　薄膜トランジスタのデバイス要求項目として、低コスト、ウェットエッチング加工性およびオフリークの低減等がある。上記のバリア層が低コストおよびウェットエッチング加工性の要求を満たすためには、バリア層を薄膜化する必要がある。一方、上記バリア層がオフリーク低減の要求を満たすためには、ソース電極またはドレイン電極に含まれる銅の拡散を抑制して十分なバリア性を確保する必要があり、このためには、バリア層を厚膜化する必要がある。
　このように、ソース電極またはドレイン電極に含まれる金属の拡散を防止するバリア層は、薄膜化と厚膜化というトレードオフの関係にある要求を両立させなければならないという課題がある。この場合、ソース電極またはドレイン電極と半導体層との間にモリブデン膜からなるバリア層を設ける従来の技術では、バリア層を薄膜化すると十分なバリア性を確保することができなかった。
　本発明は、このような問題を解決するためになされたものであり、薄膜化してもバリア性が確保されたバリア層を備える薄膜トランジスタおよび薄膜トランジスタの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜トランジスタの一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート電極の上方の前記ゲート絶縁層上に形成された半導体層と、前記半導体層の上方に形成されたソース電極およびドレイン電極と、前記半導体層と前記ソース電極との間、および前記半導体層と前記ドレイン電極との間に形成されたバリア層とを備え、前記ソース電極およびドレイン電極は、銅を含む金属で構成され、前記バリア層は、窒素とモリブデンとを含有する層であって、密度が７．５ないし１０．５（ｇ／ｃｍ３）であることを特徴とする。
　また、本発明に係る薄膜トランジスタの製造方法の一態様は、半導体層が形成された基板を準備する工程と、前記半導体層の上方に窒化モリブデン膜からなるバリア層を形成する工程と、前記バリア層上に、銅を含む金属によってソース電極およびドレイン電極を形成する工程とを含み、前記バリア層を形成する工程では、スパッタリング装置内に前記基板とモリブデンターゲットとを設置し、非加熱状態で前記スパッタリング装置内に窒素ガスと不活性ガスとを導入して前記モリブデンターゲットをスパッタリングすることにより、密度が７．５ないし１０．５（ｇ／ｃｍ３）である前記窒化モリブデン膜を形成することを特徴とする。
　本発明によれば、薄膜化した場合であってもバリア性が確保されたバリア層を備える薄膜トランジスタを実現することができる。
図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した断面図である。 図２は、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程の構成を模式的に示した断面図である。 図３Ａは、本実施の形態における窒化モリブデン膜（窒素流量４０ｓｃｃｍ、アルゴン流量２２ｓｃｃｍ）の膜厚方向（深さ方向）における原子濃度分布を示す図である。 図３Ｂは、本実施の形態における窒化モリブデン膜（窒素流量８０ｓｃｃｍ、アルゴン流量２２ｓｃｃｍ）の膜厚方向（深さ方向）における原子濃度分布を示す図である。 図４Ａは、本実施の形態における窒化モリブデン膜（窒素流量４０ｓｃｃｍ、アルゴン流量２２ｓｃｃｍ）を含む試料のＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを示す図である。 図４Ｂは、本実施の形態における窒化モリブデン膜（窒素流量８０ｓｃｃｍ、アルゴン流量２２ｓｃｃｍ）を含む試料のＸＲＤスペクトルを示す図である。 図５Ａは、一般的なモリブデン膜の構造を模式的に示す図である。 図５Ｂは、本実施の形態における窒化モリブデン膜の構造を模式的に示す図である。 図６Ａは、本実施の形態に係る薄膜トランジスタにおける窒化モリブデン膜（バリア層）を１０ｎｍ成膜する際の複数の成膜条件と、そのときの窒化モリブデン膜の膜密度およびバリア性とを示す図である。 図６Ｂは、本実施の形態に係る薄膜トランジスタにおける窒化モリブデン膜を１０ｎｍ成膜するときの窒素流量比と成膜した窒化モリブデン膜の膜密度との関係を示す図である。 図７Ａは、バリア層がモリブデン膜である比較例に係る薄膜トランジスタを構成する膜中に含まれる元素を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって測定した結果を示す図である（熱処理前）。 図７Ｂは、バリア層がモリブデン膜である比較例に係る薄膜トランジスタを構成する膜中に含まれる元素をＳＩＭＳによって測定した結果を示す図である（熱処理後）。 図８Ａは、バリア層が窒化モリブデン膜である本実施の形態に係る薄膜トランジスタを構成する膜中に含まれる元素をＳＩＭＳによって測定した結果を示す図である（熱処理前）。 図８Ｂは、バリア層が窒化モリブデン膜である本実施の形態に係る薄膜トランジスタを構成する膜中に含まれる元素をＳＩＭＳによって測定した結果を示す図である（熱処理後）。 図９は、薄膜トランジスタにおける銅膜からなるソース電極（ドレイン電極）とバリア層との積層膜に関して、アニール時間とシート抵抗との関係を示す図である。 図１０は、薄膜トランジスタにおける銅膜からなるソース電極（ドレイン電極）とバリア層との積層膜に関して、シート抵抗上昇比と配線幅減少率との窒化モリブデン膜の膜厚依存性を示す図である。 図１１は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１２は、本発明の実施の形態に係る薄膜トランジスタを用いた画素の回路構成を示す図である。
　本発明に係る薄膜トランジスタの一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート電極の上方の前記ゲート絶縁層上に形成された半導体層と、前記半導体層の上方に形成されたソース電極およびドレイン電極と、前記半導体層と前記ソース電極との間、および前記半導体層と前記ドレイン電極との間に形成されたバリア層とを備え、前記ソース電極およびドレイン電極は、銅を含む金属で構成され、前記バリア層は、窒素とモリブデンとを含有する層であって、密度が７．５ないし１０．５（ｇ／ｃｍ３）である。
　本態様によれば、ソース電極またはドレイン電極と半導体層との間に形成されたバリア層を薄膜化したとしても、ソース電極またはドレイン電極に含まれる銅の拡散を、当該バリア層によって遮断することができる。これにより、ソース電極またはドレイン電極に含まれる銅が半導体層に侵入することを防止することができる。
　また、本発明に係る薄膜トランジスタの一態様において、前記バリア層に含まれる窒素とモリブデンとの組成比（Ｎ／Ｍｏ）は、０．９より大きいことが好ましい。
　また、本発明に係る薄膜トランジスタの一態様において、前記バリア層は、Ｍｏ２Ｎからなる複数の結晶粒と、前記複数の結晶粒相互の間に含まれる窒素とを有する構造であることが好ましい。
　また、本発明に係る薄膜トランジスタの一態様において、前記バリア層の厚みは、２ｎｍ以上、３０ｎｍ以下である、とすることができる。さらに、本発明に係る薄膜トランジスタの一態様において、前記バリア層の厚みは、３ｎｍ以上、２５ｎｍ以下であることが好ましい。
　また、本発明に係る薄膜トランジスタの一態様において、前記半導体層と前記バリア層との間に、コンタクト層を有する、としてもよい。
　また、本発明に係る薄膜トランジスタの製造方法の一態様は、半導体層が形成された基板を準備する工程と、前記半導体層の上方に窒化モリブデン膜からなるバリア層を形成する工程と、前記バリア層上に、銅を含む金属によってソース電極およびドレイン電極を形成する工程とを含み、前記バリア層を形成する工程では、スパッタリング装置内に前記基板とモリブデンターゲットとを設置し、非加熱状態で前記スパッタリング装置内に窒素ガスと不活性ガスとを導入して前記モリブデンターゲットをスパッタリングすることにより、密度が７．５ないし１０．５（ｇ／ｃｍ３）である前記窒化モリブデン膜を形成するものである。
　本態様によれば、非加熱状態で窒素ガスと不活性ガスとを導入してスパッタリングを行うことにより密度が７．５ないし１０．５（ｇ／ｃｍ３）の窒化モリブデン膜からなるバリア層を形成するので、薄膜のバリア層であってもバリア性を確保することができる。
　また、本発明に係る薄膜トランジスタの製造方法の一態様において、前記不活性ガスは、アルゴンガスであり、前記バリア層を形成する工程において、前記窒素ガスと前記アルゴンガスのガス流量比を１．６以上として前記バリア層を形成することが好ましい。
　また、本発明に係る薄膜トランジスタの製造方法の一態様において、前記バリア層を形成する工程における前記非加熱状態でのスパッタリングは、室温でのスパッタリングである、とすることができる。
　以下、本発明の実施の形態における薄膜トランジスタおよびその製造方法について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。すなわち、本発明は、請求の範囲だけによって特定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。また、各図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。
　（実施の形態）
　まず、本発明の実施の形態に係る薄膜トランジスタ１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した断面図である。
　図１に示すように、本発明の実施の形態に係る薄膜トランジスタ１０は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板１と、基板１の上方に順次形成された、ゲート電極２、ゲート絶縁層３、チャネル層（半導体層）４およびチャネル保護層５とを備える。薄膜トランジスタ１０は、さらに、チャネル保護層５を挟んでチャネル層４の上方に形成された一対の非晶質半導体層６と、一対の非晶質半導体層６の上に形成された一対のコンタクト層７と、一対のコンタクト層７の上に形成された一対のバリア層８と、一対のバリア層の上に形成された一対のソース電極９Ｓおよびドレイン電極９Ｄとを備える。
　以下、本実施の形態に係る薄膜トランジスタ１０の各構成要素について詳述する。
　基板１は、例えば、石英ガラス、無アルカリガラスおよび高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物がチャネル層４に侵入することを防止するために、表面に窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）またはシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層が形成された基板を用いてもよい。また、アンダーコート層は、レーザーアニール等の高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割も担う。アンダーコート層の膜厚は、例えば、１００ｎｍ～２０００ｎｍ程度とすることができる。
　ゲート電極２は、基板１の上に所定形状で形成される。ゲート電極２は、シリコンの融点温度に耐えられる導電性材料またはその合金等の単層構造または多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｎｉ（ニッケル）、チタン（Ｔｉ）、クロム（Ｃｒ）、またはモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極２は、基板１上にこれらの材料からなるゲート金属膜を形成し、これを所定形状にパターニングすることで形成される。ゲート電極２の膜厚は、例えば２０ｎｍ～５００ｎｍ程度とすることができる。
　ゲート絶縁層３は、ゲート電極２の上に形成されたゲート絶縁膜である。本実施の形態において、ゲート絶縁層３は、ゲート電極２を覆うように基板１上の全面に形成されており、基板１とゲート電極２とに跨って形成される。ゲート絶縁層３は、例えば、酸化シリコン、窒化シリコン、シリコン酸窒化膜、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）またはその積層膜等を用いて形成することができる。
　本実施の形態では、チャネル層４として結晶質シリコン薄膜を用いているので、ゲート絶縁層３としては少なくとも酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル層４とゲート絶縁層３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。ゲート絶縁層３の膜厚は、例えば５０ｎｍ～３００ｎｍ程度とすることができる。
　チャネル層４は、ゲート絶縁層３上に形成される結晶質の半導体薄膜を含む層であり、ゲート電極２の電圧によってキャリアの移動が制御される領域であるチャネル領域を有する。本実施の形態において、チャネル層４の少なくともチャネル領域は、多結晶質シリコン薄膜からなる結晶質シリコン薄膜によって構成されており、前駆体としての非結晶質シリコン薄膜（アモルファスシリコン膜）をレーザー照射することにより多結晶質化（微結晶化も含む）することで形成された結晶化領域である。
　なお、チャネル層４は、非結晶性シリコンと結晶性シリコンとの混晶構造を有する結晶質シリコン薄膜とすることもできる。この場合、優れたオン特性を得るために、少なくともチャネル層４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。チャネル層４の膜厚は、例えば２０ｎｍ～１００ｎｍ程度とすることができる。なお、チャネル層４に含まれるシリコン結晶の主面方位は［１００］であることが好ましい。
　また、チャネル層４に含まれる結晶の平均粒径は例えば５ｎｍ以上１０００ｎｍ（１μｍ）以下であり、チャネル層４には、平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ～１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶が含まれていてもよい。
　チャネル保護層５は、チャネル層４の上に形成される絶縁膜であり、チャネル層４のチャネル領域を保護する保護膜である。すなわち、チャネル保護層５は、一対の非晶質半導体層６および一対のコンタクト層７を形成するときのエッチング処理時において、チャネル層４がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。なお、チャネル保護層５は、絶縁性を有する。
　また、チャネル保護層５は、有機材料からなる有機材料層、あるいは、無機材料からなる無機材料層とすることができる。チャネル保護層５を有機材料層によって構成する場合は、例えば、シリコン、酸素およびカーボンを主として含む有機材料を用いることができる。具体的には、有機樹脂材料、界面活性剤、溶媒および感光剤が含まれる感光性塗布型の有機材料を用いることができる。一方、チャネル保護層５を無機材料層によって構成する場合は、例えば、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｙ）等の無機材料を用いることができる。
　一対の非晶質半導体層６は、少なくともチャネル保護層５の両側におけるチャネル層４上に形成されており、チャネル保護層５を介して所定の間隔をあけて対向配置されている。本実施の形態において、一対の非晶質半導体層６のそれぞれは、チャネル保護層５の上面端部からチャネル層４の上面までを跨るようにして形成されており、チャネル保護層５の上面と側面、および、チャネル層４の上面を覆うように形成されている。
　また、一対の非晶質半導体層６は、意図的に不純物のドーピングを行っていない真性非晶質半導体層であって、本実施の形態では、真性アモルファスシリコン膜である。なお、非晶質半導体層６のバンドギャップは、チャネル層４のバンドギャップよりも大きくなるように構成されている。非晶質半導体層６の膜厚は、例えば１０ｎｍ～１００ｎｍとすることができる。
　一対のコンタクト層７は、不純物を含む非晶質半導体膜であり、チャネル層４と一対のバリア層８との間に形成される。本実施の形態において、一対のコンタクト層７は、一対の非晶質半導体層６の上に形成されており、チャネル保護層５を介して所定の間隔をあけて対向配置されている。また、一対のコンタクト層７のそれぞれの両側面は、一対の非晶質半導体層６のそれぞれの両側面と一致している。
　一対のコンタクト層７は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）がドーピングされたｎ型半導体膜によって構成することができ、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。また、一対のコンタクト層７の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
　一対のバリア層８は、当該バリア層８を通過しようとする金属等を遮断する遮断層であって、チャネル層４とソース電極９Ｓとの間、および、チャネル層４とドレイン電極９Ｄとの間にそれぞれ形成されている。本実施の形態において、一対のバリア層８は、一対のコンタクト層７の上に形成されており、チャネル保護層５を介して所定の間隔をあけて対向配置されている。また、一対のバリア層８のそれぞれの両側面は、一対のコンタクト層７のそれぞれの両側面と一致しているとともに、ソース電極９Ｓおよびドレイン電極９Ｄの両側面とも一致している。
　一対のバリア層８は、窒素（Ｎ）とモリブデン（Ｍｏ）とを含有するバリアメタル層であって、本実施の形態では、窒化モリブデン膜である。また、バリア層８の膜密度は、モリブデン膜の膜密度よりも小さく、７．５（ｇ／ｃｍ３）ないし１０．５（ｇ／ｃｍ３）である。
　さらに、本実施の形態におけるバリア層８は、バリア層８に含まれる窒素とモリブデンとの組成比（Ｎ／Ｍｏ）が０．９より大きくなっており、Ｍｏ２Ｎからなる窒化モリブデン膜によって構成されている。また、バリア層８の膜組織は、Ｍｏ２Ｎからなる複数の結晶粒の相互間に窒素が含まれた構造となっている。バリア層８の構成の詳細については、後述する。
　一対のソース電極９Ｓおよびドレイン電極９Ｄは、一対のバリア層８の上に形成されており、それぞれチャネル層４のチャネル領域の上方にチャネル保護層５を介して所定の間隔をあけて対向配置されている。すなわち、ソース電極９Ｓは、一方のバリア層８を介してチャネル層４（チャネル領域）の一方の端部の上方に形成されており、また、ドレイン電極９Ｄは、他方のバリア層８を介してチャネル層４（チャネル領域）の他方の端部の上方に形成されている。
　また、ソース電極９Ｓおよびドレイン電極９Ｄは、少なくとも銅（Ｃｕ）を含む金属で構成されており、例えば、銅のみからなる銅膜または銅合金からなる銅合金膜によって形成することができる。なお、ソース電極９Ｓおよびドレイン電極９Ｄは、単層構造ではなく多層構造とすることができ、例えば、銅や銅合金以外の材料を用いて、銅膜や銅合金膜である銅金属膜との積層構造としても構わない。この場合、銅金属膜は、ソース電極９Ｓおよびドレイン電極９Ｄにおける最下層（コンタクト層７側（チャネル層４側）の層）としてもよいし、ソース電極９Ｓおよびドレイン電極９Ｄにおける最上層としてもよい。なお、ソース電極９Ｓおよびドレイン電極９Ｄの全体膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とすることができる。
　また、ソース電極９Ｓに接続されるソース配線（不図示）およびドレイン電極９Ｄ（不図示）に接続されるドレイン配線は、ソース電極９Ｓおよびドレイン電極９Ｄと同じ金属膜で形成することができるので、ソース電極９Ｓおよびドレイン電極９Ｄの金属材料を銅とすることによって、ソース配線およびドレイン配線を銅配線とすることができる。
　次に、本発明の実施の形態に係る薄膜トランジスタ１０の製造方法について、図２を用いて説明する。図２は、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程の構成を模式的に示した断面図である。
　本実施の形態に係る薄膜トランジスタ１０の製造方法は、チャネル層４が形成された基板１を準備する工程と、チャネル層４上に窒化モリブデン膜からなるバリア層８を形成する工程と、バリア層８上に、銅を含む金属を用いてソース電極９Ｓおよびドレイン電極９Ｄを形成する工程とを含む。さらに、バリア層８を形成する工程では、スパッタリング装置内にチャネル層４が形成された基板１とモリブデンターゲットとを設置し、非加熱状態で、スパッタリング装置内に窒素ガスと不活性ガスとを導入してモリブデンターゲットをスパッタリングすることにより前記窒化モリブデン膜を形成する。
　以下、本実施の形態に係る薄膜トランジスタ１０の製造方法における各工程について、図面を用いて詳細に説明する。
　まず、図２の（ａ）に示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１の表面に、シリコン窒化膜、シリコン酸化膜、および、シリコン酸窒化膜等からなるアンダーコート層を形成してもよい。なお、基板１を準備する工程には、アンダーコート層を形成する工程の他に、基板１を洗浄する工程等も含まれる。
　次に、図２の（ｂ）に示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏまたはＭｏＷを含む高融点金属あるいは当該高融点金属の合金からなるゲート金属膜をゲート電極２としてスパッタによって成膜し、フォトリソグラフィ法およびウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）および水を所定の配合で混合した薬液を用いて行うことができる。なお、基板１の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート電極２を形成する。
　次に、図２の（ｃ）に示すように、ゲート電極２を覆うようにして基板１の全面にゲート絶縁層３を形成する。例えば、プラズマＣＶＤにより、ゲート絶縁層３として酸化シリコン膜や窒化シリコン膜等の単層または積層膜をゲート電極２の上に成膜する。
　次に、図２の（ｄ）に示すように、ゲート絶縁層３の上にチャネル層４を形成する。本実施の形態では、チャネル層４として、多結晶シリコンからなる結晶性シリコン薄膜を形成する。この場合、まず、ゲート絶縁層３上に、例えばアモルファスシリコン（非晶質シリコン）からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることにより結晶性シリコン薄膜からなるチャネル層４を形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　なお、非結晶シリコン薄膜の結晶化は、波長１９０～３５０ｎｍ程度のエキシマレーザーを用いたレーザーアニールの他に、波長３７０～９００ｎｍ程度のパルスレーザーを用いたレーザーアニール法、波長３７０～９００ｎｍ程度の連続発振レーザーを用いたレーザーアニール法、あるいは、急速熱処理（ＲＴＰ）による熱アニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化して結晶性シリコン薄膜を形成するのではなく、ＣＶＤによる直接成長などの方法によって結晶性シリコン薄膜を成膜することもできる。
　結晶化した後は、結晶性シリコン薄膜に対して水素プラズマ処理を行って、結晶性シリコン薄膜のシリコン原子に対して水素化処理を行うことが好ましい。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶性シリコン薄膜に照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、結晶性シリコン薄膜の結晶欠陥密度が低減して結晶性が向上する。
　次に、図２の（ｅ）に示すように、チャネル層４の上にチャネル保護層５を形成する。例えば、所定の塗布方法によってチャネル層４上に所定の有機材料を塗布して焼成することによって有機膜からなるチャネル保護層５を形成することができる。
　チャネル保護層５の有機材料としては、シリコン、酸素およびカーボンを主として含む有機材料を用いることができる。より具体的には、上述のとおり、有機樹脂材料、界面活性剤、溶媒および感光剤が含まれる感光性塗布型の有機材料を用いることができる。この場合、まず、当該有機材料をチャネル層４上にスピンコート法等の塗布法によって塗布して、チャネル層４上の全面に有機膜を形成する。その後、例えば、約１１０℃の温度で約６０秒間の加熱をするプリベーク（仮焼成）を行うことで、有機膜に含まれる溶剤を気化させる。その後、フォトマスクを用いて露光および現像することによって有機膜を所定形状にパターニングする。なお、現像液としては、例えば、ＴＭＡＨの２．３８％水溶液を用いることができる。その後、２８０℃～３００℃の温度で約１時間の加熱をするポストベーク（本焼成）を行うことによって有機膜を固化する。これにより、所定形状の有機膜からなるチャネル保護層５を形成することができる。
　なお、チャネル保護層５を無機材料層によって構成する場合は、例えば、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｙ）等の無機膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等によって成膜し、その後、無機膜をパターニングすることによって所定形状のチャネル保護層５を形成することができる。
　次に、図２の（ｆ）に示すように、チャネル保護層５を覆うようにしてチャネル層４上に、非晶質半導体層６を形成する。例えば、非晶質半導体層６として、真性のアモルファスシリコン膜をプラズマＣＶＤによって成膜することができる。この真性のアモルファスシリコン膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　引き続き、同図に示すように、非晶質半導体層６上にコンタクト層７を形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層７を、非晶質半導体層６を覆うようにして成膜する。
　次に、図２の（ｇ）に示すように、チャネル層４の上方に窒化モリブデン膜からなるバリア層８を形成する。本実施の形態では、同図に示すように、コンタクト層７上にバリア層８を形成する。バリア層８の成膜は、スパッタリング装置を用いて行うことができる。具体的には、スパッタリング装置内に、図２の（ｆ）に示されるコンタクト層７が形成された基板１とモリブデンターゲットとを設置し、スパッタリング装置内に窒素ガスとアルゴンガスとを導入して、基板１を非加熱状態にしてモリブデンターゲットをスパッタリングする。このとき、アルゴンガスの流量および窒素ガスの流量を調整することによって、成膜する窒化モリブデンの膜密度を、７．５～１０．５（ｇ／ｃｍ３）の範囲内で調整することができる。このように、本実施の形態における窒化モリブデン膜は、非加熱状態、すなわち、基板１に対してヒータ等を用いて積極的な加熱を行うことなく成膜している。具体的には、室温（ＲＴ：Ｒｏｏｍ　Ｔｅｍｐｅｒａｔｕｒｅ）雰囲気でスパッタリングを行うことで、窒化モリブデン膜からなるバリア層８を成膜している。
　なお、スパッタリングは、平行平板電極型のＤＣマグネトロンスパッタ装置を用いて行うことができ、本実施の形態では、電極サイズ（ターゲットサイズ）をφ３０２ｍｍとし、電極間隔（ターゲット－基板間隔）を６０ｍｍとして行っている。また、装置内の圧力は窒素流量によって変化し、窒素流量が０～１００ｓｃｃｍの場合、トータル圧力は０．１３～０．４２Ｐａとなる。また、スパッタ時間も窒素流量に依存し、窒素流量が多いほどスパッタ時間は長くなる。例えば、膜厚２０ｎｍのバリア層８を形成する場合、約８～３０秒のスパッタ時間となる。また、投入パワーは、１．５ｋＷとしている。
　次に、図２の（ｈ）に示すように、バリア層８上に、銅を含む金属を用いてソース電極９Ｓおよびドレイン電極９Ｄとなるソースドレイン金属膜９を形成する。例えば、スパッタによって、銅からなるソースドレイン金属膜９を、バリア層８を覆うようにしてバリア層８上の全面に成膜する。
　その後、図示しないが、ソースドレイン金属膜９およびバリア層８を所定形状にパターニングするために、ソースドレイン金属膜９上にレジストを塗布し、露光および現像を行うことによって、当該レジストを、ソース電極９Ｓおよびドレイン電極９Ｄの形状に対応した形状にパターニングする。
　次に、このレジストをマスクとしてウェットエッチング等のエッチング処理を施すことによって、ソースドレイン金属膜９をパターニングするとともにバリア層８をパターニングする。これにより、図２の（ｉ）に示すように、分離形成された所定形状の一対のソース電極９Ｓおよびドレイン電極９Ｄと、分離形成された所定形状の一対のバリア層８を形成することができる。
　なお、このとき、バリア層８の下層のコンタクト層７がエッチングストッパとして機能する。また、このパターニングによって、ソース配線およびドレイン配線も形成することができる。すなわち、ソース電極９Ｓ（ドレイン電極９Ｄ）を構成する金属膜とバリア層８を構成する金属膜との積層構造からなるソース配線およびドレイン配線を形成することができる。また、ソースドレイン金属膜９およびバリア層８をエッチングするためのエッチング液としては、例えば、過水系のエッチング液を用いることができる。
　その後、ソース電極９Ｓおよびドレイン電極９Ｄ上のレジストを除去してソース電極９Ｓおよびドレイン電極９Ｄをマスクとしてドライエッチングを施すことにより、あるいは、ソース電極９Ｓおよびドレイン電極９Ｄ上のレジストを残したままドライエッチングを施すことにより、コンタクト層７および非晶質半導体層６をパターニングするとともにチャネル層４を島状にパターニングする。これにより、分離形成された所定形状の一対のコンタクト層７と、分離形成された所定形状の一対の非晶質半導体層６と、島状のチャネル層４とを形成することができる。なお、ドライエッチングのエッチングガスとしては、例えば、塩素系ガスを用いることができる。
　以上のようにして、本実施の形態に係る薄膜トランジスタ１０を作製することができる。なお、その後、プラズマＣＶＤによってＳｉＮ等を成膜して、全体をパッシベーション膜によって覆ってもよい。
　次に、本実施の形態に係る薄膜トランジスタ１０におけるバリア層８の構造およびその特性について、図３Ａ～図６Ｂを用いて説明する。
　まず、高分解能ラザフォード後方散乱分析（ＨＲ－ＲＢＳ：Ｈｉｇｈ　Ｒｅｓｏｌｕｔｉｏｎ－Ｒｕｔｈｅｒｆｏｒｄ．　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）による窒化モリブデン膜の分析結果について、図３Ａおよび図３Ｂを用いて説明する。図３Ａおよび図３Ｂは、本実施の形態における窒化モリブデン膜の膜厚方向（深さ方向）における原子濃度分布を示す図である。
　この実験では、分析試料として、シリコン基板上に膜厚１０ｎｍの窒化モリブデン膜を成膜したものを準備し、測定装置として株式会社神戸製鋼所製のＨＲＢＳ５００を用いて、試料の深さ方向における原子の濃度分析を行った。測定条件としては、入射イオンエネルギーを４８０ｋｅＶとし、イオン種をＨｅ＋とし、散乱角を６２度とし、入射角を試料面の法線に対して４５度とし、試料電流を２５ｎＡとし、照射量を４０μＣとした。
　図３Ａは、窒素流量を４０ｓｃｃｍとし、アルゴン流量を２２ｓｃｃｍ（窒素流量比：０．６５）として、窒化モリブデン膜を成膜した場合における試料の分析結果を示している。図３Ａに示すように、この窒化モリブデン膜は、モリブデンに対する窒素の組成比（Ｎ／Ｍｏ）が０．９１であることが分かった。
　また、図３Ｂは、窒素流量を８０ｓｃｃｍとし、アルゴン流量を２２ｓｃｃｍ（窒素流量比：０．７８）として、窒化モリブデン膜を成膜した場合における試料の分析結果を示している。図３Ｂに示すように、この窒化モリブデン膜は、モリブデンに対する窒素の組成比（Ｎ／Ｍｏ）が１．０２であることが分かった。
　このように図３Ａおよび図３Ｂに示す結果から、窒素リッチで成膜した窒化モリブデン膜においては、モリブデン原子と窒素原子とがほぼ同じ量（同じ数）で存在することが分かった。
　次に、ＸＲＤによる窒化モリブデン膜の分析結果について、図４Ａおよび図４Ｂを用いて説明する。図４Ａおよび図４Ｂは、本実施の形態における窒化モリブデン膜を含む試料のＸＲＤスペクトルを示す図である。
　この実験では、分析試料として、ガラス基板上に、膜厚５００ｎｍの窒化シリコン膜（ＳｉＮ）と、膜厚３０ｎｍのアモルファスシリコン膜と、膜厚１０ｎｍの窒化モリブデン膜と、膜厚３００ｎｍの銅とを順次したものを準備し、測定装置として株式会社リガク製の水平型Ｘ線回折装置を用いて、試料の分析を行った。測定条件としては、ターゲットを銅とし、ターゲット出力を４５ｋＶ（２００ｍＡ）とし、薄膜測定をω固定（２θ走査）とし、スリットを０．５ｍｍのＩＳ（Ｉｎｃｉｄｅｔ　Ｓｌｉｔ）、２０ｍｍのＲＳ（Ｒｅｃｅｉｖｉｎｇ　Ｓｌｉｔ）１、２０ｍｍのＲＳ２、０．５°のＰＳＡ（Ｐａｒａｌｌｅｌ　Ｓｌｉｔ　Ａｎａｌｙｚｅｒ）とし、入射角（ω）を０．５°とし、走査速度を１°／ｍｉｎとし、サンプリング幅を０．０２°とし、測定角度（２θ）を１０°～１００°とした。なお、単色化は、多層膜ミラーと水平モノクロメータを用いて行った。
　図４Ａは、窒素流量を４０ｓｃｃｍとし、アルゴン流量を２２ｓｃｃｍ（窒素流量比：０．６５）として、窒化モリブデン膜を成膜した場合における試料の分析結果を示している。また、図４Ｂは、窒素流量を８０ｓｃｃｍとし、アルゴン流量を２２ｓｃｃｍ（窒素流量比：０．７８）として、窒化モリブデン膜を成膜した場合における試料の分析結果を示している。
　このように図４Ａおよび図４Ｂに示す結果から、窒素リッチで成膜した窒化モリブデン膜の結晶は、ＭｏとＮの原子比が１：１のＭｏＮではなく、ＭｏとＮの原子比が２：１であるＭｏ２Ｎであることが分かった。
　以上、図３Ａおよび図３ＢのＨＲ－ＲＢＳの分析結果と図４Ａおよび図４ＢのＸＲＤの分析結果とを考察すると、少なくとも窒化モリブデン膜に含まれる窒素とモリブデンとの組成比（Ｎ／Ｍｏ）が０．９よりも大きい場合（Ｎ／Ｍｏ＞０．９）には、窒化モリブデン膜の結晶は、Ｍｏ２Ｎであることが分かった。
　そして、本願発明者は、上記のＨＲ－ＲＢＳとＸＲＤとによる窒化モリブデン膜の分析結果についてさらに鋭意検討した結果、窒化モリブデン膜が、過剰窒素によって膜膨張していることをつきとめた。以下、この点について、図５Ａおよび図５Ｂを用いて説明する。図５Ａは、一般的なモリブデン膜（Ｍｏ）の構造を模式的に示す図であり、図５Ｂは、本実施の形態における窒化モリブデン膜（Ｍｏ２Ｎ）の構造を模式的に示す図である。
　図５Ａに示すように、銅膜とシリコン膜との間にモリブデン膜が形成された構成の場合、モリブデン膜内には結晶粒界（結晶粒相互間）および結晶粒内の欠陥や空隙（ボイド）が存在すると考えられるので、銅膜の銅原子は、これら結晶粒界または結晶粒内の欠陥や空隙を拡散経路としてシリコン膜へと拡散しようとする。
　このとき、モリブデン膜の膜厚が厚い場合、拡散する銅はシリコン膜まで到達せずにモリブデン膜によって遮断されるので、モリブデン膜はバリア層として機能する。しかし、モリブデン膜の膜厚が薄い場合、同図に示すように、拡散する銅はモリブデン膜を通過してシリコン膜に到達してしまうので、この場合のモリブデン膜はバリア層として十分機能することができない。
　これは、従来の窒化モリブデン膜についても同様であり、従来の窒化モリブデン膜において膜厚が薄くなると、上記のモリブデン膜と同様にして、拡散する銅は従来の窒化モリブデン膜を通過してシリコン膜に到達してしまう。このように、従来の窒化モリブデン膜では、膜厚が薄くなるとバリア層として十分機能することができなくなる。
　一方、図５Ｂに示すように、本実施の形態に係る薄膜トランジスタ１０のように、銅膜とシリコン膜との間にＭｏ２Ｎからなる窒化モリブデン膜が形成された構成の場合、窒化モリブデン膜内は、モリブデン膜内と同様に、結晶粒界および結晶粒内の欠陥や空隙が存在すると考えられる。しかし、本実施の形態における窒化モリブデン膜は、図５Ａに示すモリブデン膜とは異なり、窒化モリブデン（Ｍｏ２Ｎ）の結晶を構成する窒素以上に過剰となった窒素が結晶粒界あるいは結晶粒内の欠陥や空隙に取り込まれる。すなわち、Ｍｏ２Ｎの結晶を構成する窒素とは別の窒素（余分な窒素）が、結晶粒界あるいは結晶粒内の欠陥や空隙に取り込まれる。これにより、窒化モリブデン膜は、膜内の結晶粒界あるいは結晶粒内の欠陥や空隙に過剰窒素が充填されて貯蔵された状態となっている。そして、本実施の形態では、この過剰窒素によって窒化モリブデン膜の膜全体が膨張していると考えられる。すなわち、過剰窒素が多くなればなるほど、より大きく膨張すると考えられる。
　このように、本実施の形態における窒化モリブデン膜では、過剰窒素によって銅の拡散経路が閉ざされるので、当該窒化モリブデン膜によって銅の拡散を確実に遮断することができる。従って、本実施の形態における窒化モリブデン膜は、膜厚が薄くてもバリア性が低下することなく、高いバリア効果を発揮することが可能となる。
　次に、このように窒化モリブデン膜が窒素によって膜膨張することについて、図６Ａおよび図６Ｂを用いて説明する。図６Ａは、本実施の形態に係る薄膜トランジスタにおける窒化モリブデン膜（バリア層）を１０ｎｍ成膜する際の複数の成膜条件と、そのときの窒化モリブデン膜の膜密度およびバリア性とを示す図である。図６Ｂは、本実施の形態に係る薄膜トランジスタにおける窒化モリブデン膜を１０ｎｍ成膜するときの窒素流量比と成膜した窒化モリブデン膜の膜密度との関係を示す図である。なお、図６Ｂにおける窒化モリブデン膜の成膜条件は、図６Ａおよび上述の図２の（ｇ）で説明したときの条件と同じであり、ソース電極およびドレイン電極としては銅を用いた。また、図６Ｂにおいて、膜密度は、Ｘ線反射率法（ＸＲＲ：Ｘ－Ｒａｙ　Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用いて測定した。
　図６Ａに示すように、図６Ａに示す条件で成膜した膜厚１０ｎｍの窒化モリブデン膜（Ｍｏ２Ｎ）は、いずれもバリア性を有することが確認できた。すなわち、いずれの条件においても、ソース電極９Ｓ（ドレイン電極９Ｄ）の銅がチャネル層４に拡散せずに、薄膜トランジスタ１０のＴＦＴ特性が変動しないことを確認した。このように、アルゴンに対する窒素のガス流量比を１．６以上としてバリア層８を形成することにより、バリア性を有する窒化モリブデン（Ｍｏ２Ｎ）が形成されることが確認できた。
　また、本実施の形態では、窒化モリブデン膜が、図５Ｂに示すように膜内に過剰窒素が充填された状態となるように、基板１を非加熱状態にして（スパッタ装置内を室温にして）窒化モリブデン膜を成膜している。これは、逆に、基板１を加熱して窒化モリブデン膜を成膜してしまうと、窒化モリブデン膜が図５Ｂに示すような構造にはならないからである。すなわち、基板１を加熱して（例えば１００℃に加熱して）窒化モリブデン膜を成膜すると、窒化モリブデン膜内の過剰窒素は膜外に出てしまい、膜内の結晶粒界あるいは結晶粒内の欠陥や空隙には過剰窒素が充填されず、図５Ａのように、窒化モリブデン膜内には、銅の拡散経路として結晶粒界あるいは結晶粒内の欠陥や空隙が存在する状態となってしまう。この場合、窒化モリブデン膜であっても、薄膜化すると銅の拡散を遮断することができず、バリア性が低下してしまうことになる。このように、窒化モリブデン膜を室温で成膜することによって、窒素が膜から離脱しにくくなり、種々の条件のガス流量比において従来の窒化モリブデン膜よりも膜の組成を窒素リッチとすることができる。
　なお、図６Ａでは示していないが、窒素のガス流量のみを、２．４ｓｃｃｍ、５．５ｓｃｃｍとして、膜厚１０ｎｍのバリア層８をそれぞれ成膜した場合においても、バリア性を有する窒化モリブデン膜を形成することができることを確認した。
　また、図６Ｂに示すように、窒素（Ｎ２）のガス流量比が増加するに従って窒化モリブデン膜（Ｍｏ２Ｎ）の膜密度が低下することが分かった。本実施の形態では、アルゴンのガス流量を一定にして成膜しているので、図６Ｂは、窒素のガス流量が増加するに従って窒化モリブデン膜の膜密度が低下していることも示している。このように、窒素のガス流量の増加とともに膜密度が低下するということは、窒素のガス流量の増加とともに窒化モリブデン膜の体積が膨張していることを意味する。そして、図６Ｂに示す結果から、窒素のガス流量比が０より大きく１．０未満の場合は、窒化モリブデン膜の膜密度の範囲は、７．５～１０．５（ｇ／ｃｍ３）であることが分かった。
　以上、本実施の形態に係る薄膜トランジスタ１０によれば、ソース電極９Ｓまたはドレイン電極９Ｄとチャネル層４との間に形成されたバリア層８が、膜密度が７．５～１０．５（ｇ／ｃｍ３）であるＭｏ２Ｎからなる窒化モリブデン膜によって構成されており、バリア層を通過しようとする不純物の拡散経路が窒素によって充填された膜構造となっている。これにより、バリア層８を数ｎｍ～数十ｎｍ程度までに薄膜化したとしても、ソース電極９Ｓまたはドレイン電極９Ｄに含まれる銅の拡散を当該バリア層によって遮断することができるので、銅がチャネル層４に侵入することを防止することができる。すなわち、ソース電極９Ｓ（ドレイン電極９Ｄ）を形成した後の熱プロセスの際における熱を受けてソース電極９Ｓ（ドレイン電極９Ｄ）に含まれる銅が熱拡散した場合であっても、あるいは、ＴＦＴ動作中に発生する熱によって上記銅が熱拡散した場合であっても、拡散した銅はバリア層８によって遮断されてチャネル層４に到達しない。よって、チャネル層４が銅によって汚染されないので、薄膜トランジスタのＴＦＴ特性（オフ特性等）が劣化することを防止することができる。なお、熱プロセスとしては、プラズマＣＶＤによってＳｉＮ等のパッシベーション膜を成膜する工程（３００℃、３０分程度）、または、トップメタルを形成するためにソース電極（ドレイン電極）上にプラズマＣＶＤによってＳｉＯ等の層間絶縁膜を成膜する工程等がある。さらに、本実施の形態では、バリア層８を薄膜化することができるので、低コストでウェットエッチングの加工性に優れた配線を実現することができる。
　次に、本実施の形態に係る薄膜トランジスタ１０のバリア層８におけるバリア効果の検証実験を行ったので、以下、この実験結果について、図７Ａ、図７Ｂ、図８Ａおよび図８Ｂを用いて説明する。この実験では、バリア層がモリブデン膜である比較例に係る薄膜トランジスタにおけるソース電極（ドレイン電極）の銅の拡散状態と、バリア層が窒化モリブデン膜である本実施の形態に係る薄膜トランジスタにおけるソース電極（ドレイン電極）の銅の拡散状態とを、ＳＩＭＳによって調べた。
　図７Ａおよび図７Ｂは、バリア層がモリブデン膜である比較例に係る薄膜トランジスタを構成する膜中に含まれる元素をＳＩＭＳによって測定した結果を示しており、図７Ａは、熱処理前の測定結果を示す図であり、図７Ｂは、熱処理後の測定結果を示す図である。また、図８Ａおよび図８Ｂは、バリア層が窒化モリブデン膜である本実施の形態に係る薄膜トランジスタを構成する膜中に含まれる元素をＳＩＭＳによって測定した結果を示しており、図８Ａは、熱処理前の測定結果を示す図であり、図８Ｂは、熱処理後の測定結果を示す図である。なお、この実験では、熱処理として３５０℃で６０分のアニールを行った。
　なお、図７Ａ、図７Ｂ、図８Ａおよび図８Ｂの測定に用いた薄膜トランジスタは、図１に示す薄膜トランジスタと同様の構成であり、ソース電極９Ｓ（ドレイン電極９Ｄ）として銅膜を１００ｎｍ、バリア層８としてモリブデン膜または窒化モリブデン膜を１０ｎｍ、非晶質半導体層６としてアモルファスシリコン膜を３０ｎｍで成膜した（コンタクト層７はなし）。また、この測定は、バックサイドＳＩＭＳであって、積層方向に含まれる元素の濃度または二次電子強度を測定したものであり、分析用１次イオンビームをＯ２とし、１次イオンエネルギーを３ｋｅＶとし、２次イオン極性をｐｏｓｉｔｉｖｅとした。
　図７Ａおよび図７Ｂに示すように、バリア層として１０ｎｍのモリブデン（Ｍｏ）膜を形成した比較例に係る薄膜トランジスタの場合は、熱処理後（図７Ｂ）において、ソース電極（ドレイン電極）の銅がシリコンの中に拡散していることが分かる。
　一方、図８Ａおよび図８Ｂに示すように、バリア層として１０ｎｍの窒化モリブデン（Ｍ２Ｎ）膜を形成した本実施の形態に係る薄膜トランジスタの場合は、熱処理後（図８Ｂ）においてもソース電極（ドレイン電極）の銅がシリコンの中に拡散しておらず、銅は、窒化モリブデン膜によってブロックされていることが分かる。
　このように、１０ｎｍという薄膜化されたバリア層を備える薄膜トランジスタにおいて、バリア層が従来のモリブデン膜からなる場合についてはバリア層のバリア効果が低下することになるが、バリア層が本実施の形態のように窒化モリブデン膜からなる場合についてはバリア層のバリア効果が低下することはない。
　次に、薄膜トランジスタにおいて、銅膜からなるソース電極（ドレイン電極）とバリア層との積層膜について、アニール時間とシート抵抗との関係に関して、図９を用いて説明する。図９は、薄膜トランジスタにおける銅膜からなるソース電極（ドレイン電極）とバリア層との積層膜に関して、アニール時間とシート抵抗との関係を示す図である。なお、図９では、バリア層なしの場合（×）、バリア層として５ｎｍのモリブデン（Ｍｏ）膜を形成した場合（△）、バリア層として窒素流量４０ｓｃｃｍで５ｎｍの窒化モリブデン（Ｍｏ２Ｎ）膜を形成した場合（○）、バリア層として窒素流量６０ｓｃｃｍで５ｎｍの窒化モリブデン（Ｍｏ２Ｎ）膜を形成した場合（□）、バリア層として窒素流量８０ｓｃｃｍで５ｎｍの窒化モリブデン（Ｍｏ２Ｎ）膜を形成した場合の５つの試料について測定した。
　図９に示すように、バリア層なしの場合（×）と、バリア層としてモリブデン膜を形成した場合（△）とについては、アニールによってシート抵抗が上昇してしまう。これに対して、バリア層として窒化モリブデン膜を形成した場合はいずれも、アニールによってシート抵抗は変動しなかった。これにより、バリア層として窒化モリブデン膜を形成することによって、５ｎｍという薄膜のバリア層であっても、バリア性を確保できることが分かった。
　次に、薄膜トランジスタにおいて、銅膜からなるソース電極（ドレイン電極）とバリア層との積層膜について、シート抵抗上昇比と配線幅減少率との窒化モリブデン膜の膜厚依存性に関して、図１０を用いて説明する。図１０は、薄膜トランジスタにおける銅膜からなるソース電極（ドレイン電極）とバリア層との積層膜に関して、シート抵抗上昇比と配線幅減少率との窒化モリブデン膜の膜厚依存性を示す図である。なお、図１０において、シート抵抗上昇比は、アニール３０分後における積層膜のシート抵抗に対するアニール９０分後における積層膜のシート抵抗を示している。また、配線幅減少率は、銅膜と窒化モリブデン膜との積層膜からなるソース配線（ドレイン配線）をウェットエッチングによりパターニングする際に、下層の窒化モリブデン膜をエッチングする時に上層の銅膜もエッチングされることによって減少する配線幅の減少率を示している。なお、銅のエッチングレートは窒化モリブデン膜のエッチングレートの１５倍もあるので、銅配線の予定外のエッチングを極力抑えるためには窒化モリブデン膜は極力薄いことが好ましい。
　銅膜からなるソース電極（ドレイン電極）と窒化モリブデン膜からなるバリア層との積層膜について、シート抵抗上昇比と配線減少率とを考慮すると、窒化モリブデン膜の膜厚は、２ｎｍ以上３０ｎｍ以下とすることが好ましい。
　さらに、積層膜のシート抵抗上昇比は１．１５以下とすることがより好ましいので、図１０に示すように、窒化モリブデン膜の膜厚は３ｎｍ以上とすることが好ましい。また、配線としての銅膜の減少率は１５％以下とすることがより好ましいので、図１０に示すように、窒化モリブデン膜の膜厚は２５ｎｍ以下とすることが好ましい。
　このように、銅膜と窒化モリブデン膜との積層膜について、シート抵抗上昇比と配線減少率とを考慮すると、窒化モリブデン膜（バリア層）の膜厚は、２ｎｍ以上３０ｎｍ以下とすることが好ましく、さらには、３ｎｍ以上２５ｎｍ以下とすることがより好ましい。
　次に、本発明の実施の形態に係る表示装置について、図１１を用いて説明する。本発明の実施の形態に係る表示装置では、上記の実施の形態に係る薄膜トランジスタが用いられており、本実施の形態では、表示装置として有機ＥＬ表示装置を例にして説明する。図１１は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
　上記の実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタまたは駆動トランジスタとして用いることができる。
　図１１に示すように、本実施の形態に係る有機ＥＬ表示装置２０は、アクティブマトリクス基板（ＴＦＴアレイ基板）２１と、アクティブマトリクス基板２１においてマトリクス状に配置された複数の画素２２と、複数の画素２２のそれぞれに対応して形成された有機ＥＬ素子２３と、画素２２の行方向に沿って形成された複数の走査線（ゲート配線）２７と、画素２２の列方向に沿って形成された複数の映像信号線（ソース配線）２８と、映像信号線２８と並行して形成された電源線２９（不図示）とを備える。有機ＥＬ素子２３は、アクティブマトリクス基板２１上に順次積層された、陽極２４、有機ＥＬ層２５および陰極２６を有する。なお、陽極２４は、実際には画素２２に対応して複数形成される。また、有機ＥＬ層２５も画素２２に対応して複数形成されるとともに、それぞれ、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１２を用いて説明する。図１２は、本発明の実施の形態に係る薄膜トランジスタを用いた画素の回路構成を示す図である。
　図１２に示すように、各画素２２は、直交する走査線２７と映像信号線２８とによって区画されており、駆動トランジスタ３１と、スイッチングトランジスタ３２と、コンデンサ３３と、有機ＥＬ素子２３とを備える。駆動トランジスタ３１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
　駆動トランジスタ３１において、ゲート電極３１Ｇがスイッチングトランジスタ３２のドレイン電極３２Ｄに接続され、ソース電極３１Ｓが中継電極（不図示）を介して有機ＥＬ素子２３のアノードに接続され、ドレイン電極３１Ｄが電源線２９に接続される。
　また、スイッチングトランジスタ３２において、ゲート電極３２Ｇは走査線２７に接続され、ソース電極３２Ｓは映像信号線２８に接続され、ドレイン電極３２Ｄはコンデンサ３３および駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
　この構成において、走査線２７にゲート信号が入力されて、スイッチングトランジスタ３２がオン状態になると、映像信号線２８を介して供給された映像信号電圧がコンデンサ３３に書き込まれる。コンデンサ３３に書き込まれた映像信号電圧は、１フレーム期間を通じて保持され、この保持された映像信号電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子２３のアノードからカソードへと流れて有機ＥＬ素子２３が発光する。
　なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
　以上、本発明の実施の形態に係る薄膜トランジスタおよびその製造方法並びに表示装置について説明したが、本発明は、上記の実施の形態に限定されるものではない。
　例えば、上記の実施の形態では、バリア層を成膜する際において、窒素ガスとともに不活性ガスとしてアルゴンを導入したが、窒素ガスとともに導入するガスとしてはアルゴンに限らず、キセノンやクリプトン等の他の希ガスを用いることもできる。
　また、上記の実施の形態では、非晶質半導体層６とバリア層８との間にコンタクト層７を形成したが、コンタクト層７は必ずしも設ける必要はない。あるいは、コンタクト層７は、ｎ＋層としたが、ｎ＋層に加えてｎ－層等との積層構造からなるコンタクト層としても構わない。
　また、上記の実施の形態では、チャネル層４とコンタクト層７との間に非晶質半導体層６を形成したが、非晶質半導体層６は必ずしも形成する必要はない。また、この非晶質半導体層６は、チャネル保護層５を介して離間して形成したが、離間せずにチャネル保護層５とチャネル層４との間に形成しても構わない。
　また、上記の実施の形態では、チャネル保護層５を備えるチャネル保護型の薄膜トランジスタとしたが、チャネル保護層５を形成せずに、チャネルエッチング型の薄膜トランジスタとしても構わない。
　また、上記の実施の形態では、チャネル層４としてシリコン膜を用いたが、シリコン膜以外の半導体膜を用いることができる。例えば、ゲルマニウム（Ｇｅ）またはＳｉＧｅからなる半導体膜を結晶化させてチャネル層４を形成することもできる。さらに、チャネル層４は、ｎ型半導体およびｐ型半導体のいずれであってもよい。またさらには、チャンネル層４は酸化物半導体であってもよい。
　また、上記の実施の形態では、ソース電極９Ｓ、ドレイン電極９Ｄ、ソース配線およびドレイン配線の前駆体膜であるソースドレイン金属膜９の材料は銅としたが、アルミニウム（Ａｌ）としても構わない。すなわち、上記の実施の形態におけるバリア層８は、窒素が充填された構造であり、アルミニウムの拡散を遮断することができるので、アルミニウム電極（アルミニウム配線）に対してもバリア性を有する。
　なお、その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、またはその他薄膜トランジスタを有する様々な電気機器等に広く利用することができる。
　１　基板
　２、３１Ｇ、３２Ｇ　ゲート電極
　３　ゲート絶縁層
　４　チャネル層
　５　チャネル保護層
　６　非晶質半導体層
　７　コンタクト層
　８　バリア層
　９　ソースドレイン金属膜
　９Ｓ、３１Ｓ、３２Ｓ　ソース電極
　９Ｄ、３１Ｄ、３２Ｄ　ドレイン電極
　１０　薄膜トランジスタ
　２０　有機ＥＬ表示装置
　２１　アクティブマトリクス基板
　２２　画素
　２３　有機ＥＬ素子
　２４　陽極
　２５　有機ＥＬ層
　２６　陰極
　２７　走査線
　２８　映像信号線
　２９　電源線
　３１　駆動トランジスタ
　３２　スイッチングトランジスタ
　３３　コンデンサ
 

Claims (9)

  1. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁層と、
    　前記ゲート電極の上方の前記ゲート絶縁層上に形成された半導体層と、
    　前記半導体層の上方に形成されたソース電極およびドレイン電極と、
    　前記半導体層と前記ソース電極との間、および前記半導体層と前記ドレイン電極との間に形成されたバリア層とを備え、
    　前記ソース電極およびドレイン電極は、銅を含む金属で構成され、
    　前記バリア層は、窒素とモリブデンとを含有する層であって、密度が７．５ないし１０．５（ｇ／ｃｍ３）である、
    　薄膜トランジスタ。
  2. 　前記バリア層に含まれる窒素とモリブデンとの組成比（Ｎ／Ｍｏ）は、０．９より大きい、
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記バリア層は、Ｍｏ２Ｎからなる複数の結晶粒と、前記複数の結晶粒相互の間に含まれる窒素とを有する構造である、
    　請求項２に記載の薄膜トランジスタ。
  4. 　前記バリア層の厚みは、２ｎｍ以上、３０ｎｍ以下である、
    　請求項１ないし請求項３のいずれか１項に記載の薄膜トランジスタ。
  5. 　前記バリア層の厚みは、３ｎｍ以上、２５ｎｍ以下である、
    　請求項４に記載の薄膜トランジスタ。
  6. 　前記半導体層と前記バリア層との間に、コンタクト層を有する、
    　請求項１ないし請求項５のいずれか１項に記載の薄膜トランジスタ。
  7. 　半導体層が形成された基板を準備する工程と、
    　前記半導体層の上方に窒化モリブデン膜からなるバリア層を形成する工程と、
    　前記バリア層上に、銅を含む金属によってソース電極およびドレイン電極を形成する工程とを含み、
    　前記バリア層を形成する工程では、
    　スパッタリング装置内に前記基板とモリブデンターゲットとを設置し、非加熱状態で前記スパッタリング装置内に窒素ガスと不活性ガスとを導入して前記モリブデンターゲットをスパッタリングすることにより、密度が７．５ないし１０．５（ｇ／ｃｍ３）である前記窒化モリブデン膜を形成する、
    　薄膜トランジスタの製造方法。
  8. 　前記不活性ガスは、アルゴンガスであり、
    　前記バリア層を形成する工程において、
    　前記窒素ガスと前記アルゴンガスのガス流量比を１．６以上として前記バリア層を形成する、
    　請求項７に記載の薄膜トランジスタの製造方法。
  9. 　前記バリア層を形成する工程における前記非加熱状態でのスパッタリングは、室温でのスパッタリングである、
    　請求項７または８に記載の薄膜トランジスタの製造方法。
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