CN106571399A - 一种薄膜晶体管及薄膜晶体管的制作方法 - Google Patents
一种薄膜晶体管及薄膜晶体管的制作方法 Download PDFInfo
- Publication number
- CN106571399A CN106571399A CN201610979785.0A CN201610979785A CN106571399A CN 106571399 A CN106571399 A CN 106571399A CN 201610979785 A CN201610979785 A CN 201610979785A CN 106571399 A CN106571399 A CN 106571399A
- Authority
- CN
- China
- Prior art keywords
- amorphous silicon
- silicon layer
- film transistor
- thin film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 100
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 239000012212 insulator Substances 0.000 claims description 31
- 230000008021 deposition Effects 0.000 claims description 26
- 230000004888 barrier function Effects 0.000 claims description 23
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 16
- 229910000077 silane Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 4
- 230000005611 electricity Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 150000001335 aliphatic alkanes Chemical class 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- -1 silicon Alkane Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种薄膜晶体管及薄膜晶体管的制作方法，其包括栅极、在栅极上方形成的栅极绝缘层、在栅极绝缘层上方形成的半导体层、在半导体层上方形成的欧姆接触层以及位于欧姆接触层上方的源极和漏极，其中，半导体层包括第一非晶硅层、第二非晶硅层以及位于第一非晶硅层与第二非晶硅层之间的一掺杂非晶硅层。本发明的薄膜晶体管及薄膜晶体管的制作方法，通过在第一非晶硅层和第二非晶硅层之间形成一掺杂非晶硅层，利用掺杂非晶硅层来提高整个非晶硅器件的电子浓度，从而提高开态电流，并且可以抑制空穴电流的增高，从而降低漏电流，降低影像残留等问题的风险，提高液晶显示面板品质。
Description
技术领域
本发明涉及液晶显示面板领域，尤其涉及一种薄膜晶体管及薄膜晶体管的制作方法。
背景技术
近年来，薄膜晶体管(thin film transistor，TFT)作为一种开关元件被广泛地应用在液晶显示装置等电子装置中，尤其以非晶硅薄膜晶体管最为常见，其具有良好的开关比、开态电流和关态电流。
然而，尽管非晶硅薄膜晶体管的开关比、开态电流和关态电流能满足大部分液晶显示装置的要求，但其仍然存在由于漏电较高等引起的影像残留，高温高压特性不佳等问题。
故，有必要提供一种薄膜晶体管以及薄膜晶体管的制作方法，以解决现有技术所存在的问题。
发明内容
本发明的目的在于提供一种薄膜晶体管及薄膜晶体管的制作方法，以解决现有的薄膜晶体管因漏电较高而引起的影像残留，高温高压特性不佳，从而降低液晶显示面板品质的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种薄膜晶体管，其包括栅极、在所述栅极上方形成的栅极绝缘层、在所述栅极绝缘层上方形成的半导体层、在所述半导体层上方形成的欧姆接触层以及位于所述欧姆接触层上方的源极和漏极，其中，
所述半导体层包括第一非晶硅层、第二非晶硅层以及位于所述第一非晶硅层与所述第二非晶硅层之间的一掺杂非晶硅层。
在本发明的薄膜晶体管中，所述第一非晶硅层与所述第二非晶硅层采用的材料相同。
在本发明的薄膜晶体管中，所述第一非晶硅层的沉积速度小于所述第二非晶硅层的沉积速度。
在本发明的薄膜晶体管中，所述欧姆接触层以及所述掺杂非晶硅层的材料均由硅烷、氢气以及磷化氢组成。
在本发明的薄膜晶体管中，在所述掺杂非晶硅层中，所述硅烷与所述磷化氢的比值介于1:100至10:1之间。
在本发明的薄膜晶体管中，所述掺杂非晶硅层的厚度介于5-50纳米之间。
在本发明的薄膜晶体管中，在所述欧姆接触层中，所述硅烷与所述磷化氢的比值介于1:3至2:1之间。
在本发明的薄膜晶体管中，所述欧姆接触层的厚度介于20-40纳米之间。
在本发明的薄膜晶体管中，所述栅极绝缘层包括第一栅极绝缘层以及第二栅极绝缘层，所述第二栅极绝缘层的沉积速度小于所述第一栅极绝缘层的沉积速度。
依据本发明的上述目的，还提供一种薄膜晶体管的制作方法，其包括：
提供一基板；
在所述基板上形成栅极；
在所述基板上形成栅极绝缘层，使所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上形成半导体层；
在所述半导体层上形成欧姆接触层；以及，
在所述欧姆接触层上形成源极电极和漏极电极；其中，
所述在所述栅极绝缘层上形成半导体层的步骤包括：
在所述栅极绝缘层上形成第一非晶硅层；
在所述第一非晶硅层上形成掺杂非晶硅层；以及，
在所述掺杂非晶硅层上形成第二非晶硅层。
本发明的薄膜晶体管及薄膜晶体管的制作方法，通过在第一非晶硅层和第二非晶硅层之间形成一掺杂非晶硅层，利用掺杂非晶硅层来提高整个非晶硅器件的电子浓度，从而提高开态电流，并且可以抑制空穴电流的增高，从而降低漏电流，降低影像残留等问题的风险，提高液晶显示面板品质。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明薄膜晶体管的优选实施例的剖面示意图；
图2为本发明薄膜晶体管的制作方法的优选实施例的工艺流程图；
图3A-3E为本发明薄膜晶体管制作方法的优选实施例的每一步骤的结构示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
参阅图1，图1为本发明薄膜晶体管的优选实施例的剖面示意图；
如图1所示，本优选实施例的薄膜晶体管包括栅极101、栅极绝缘层102、半导体层103、欧姆接触层104以及源极105和漏极106。其中，栅极101与栅极绝缘层102皆设置在一基板100上，且栅极绝缘层102覆盖栅极101；半导体层103设置在栅极绝缘层102上方；欧姆接触层104设置在半导体层103上方；源极105以及漏极106皆设置在欧姆接触层104上方。
栅极绝缘层102包括第一栅极绝缘层1021和第二栅极绝缘层1022。在基板100上方从下往上依序为第一栅极绝缘层1021和第二栅极绝缘层1022，第二栅极绝缘层1022上方为半导体层103，本优选实施例在形成第一栅极绝缘层1021和第二栅极绝缘层1022时，第二栅极绝缘层1022的沉积速度小于第一栅极绝缘层1021的沉积速度，通过控制第二栅极绝缘层1022的沉积速度，使得栅极绝缘层102与半导体层103之间更加贴合，进而不会影响薄膜晶体管的性能，而在形成第一栅极绝缘层1021时，可以适当加快沉积速度，提高效率。
半导体层103包括第一非晶硅层1031、第二非晶硅层1033以及位于第一非晶硅层1031和第二非晶硅层1033之间的掺杂非晶硅层1032。在栅极绝缘层102上方从下往上依序为第一非晶硅层1031、掺杂非晶硅层1032和第二非晶硅层1033，在形成第一非晶硅层1031和第二非晶硅层1033时，第一非晶硅层1031采用的材料与第二非晶硅层1033采用的材料相同，但是，第一非晶硅层1031的沉积速度小于第二非晶硅层1033的沉积速度。本优选实施例，在形成第一非晶硅层1031时，通过控制沉积速度，使得半导体层103缺陷更少，并且使得半导体层103与栅极绝缘层102之间更加贴合，提高薄膜晶体管的性能，而在形成第二非晶硅层1033时，可以适当加快沉积速度，提高效率。
本优选实施例的掺杂非晶硅层1032在现有的非晶硅层中掺杂一定含量的磷化氢，通过引入磷原子，使得半导体层103内的电子浓度增大，在开态的时候有利于提高开态电流，提高导电能力；在关态的时候能抑制空穴电流的增高，从而降低漏电流。本实施例的掺杂非晶硅层1031的材料由硅烷、氢气以及磷化氢组成，并且可以通过调控硅烷与磷化氢的比值来实现半导体层103中的电子浓度，优选的，硅烷与磷化氢的比值介于1:100至10:1之间。本优选实施例的掺杂非晶硅层1032的厚度介于5至50纳米之间。
本优选实施例的欧姆接触层104的材料由硅烷、氢气以及磷化氢组成，通过控制硅烷与磷化氢之间的比值，使得源极105和漏极106与欧姆接触层104之间形成欧姆接触。优选的，硅烷与磷化氢的比值介于1:3至2:1之间。本优选实施例的欧姆接触层104的厚度介于20至40纳米之间。
本优选实施例的薄膜晶体管通过在第一非晶硅层和第二非晶硅层之间形成一掺杂非晶硅层，利用掺杂非晶硅层来提高整个非晶硅器件的电子浓度，从而提高开态电流，并且可以抑制空穴电流的增高，从而降低漏电流，降低影像残留等问题的风险，提高液晶显示面板品质。
参阅图2，图2为本发明薄膜晶体管的制作方法的优选实施例的工艺流程图；
如图2所示，本优选实施例的薄膜晶体管的制作方法，包括：
步骤S101，提供一基板；
步骤S102，在所述基板上形成栅极；
步骤S103，在所述基板上形成栅极绝缘层，使所述栅极绝缘层覆盖所述栅极；
步骤S104，在所述栅极绝缘层上形成半导体层；
步骤S105，在所述半导体层上形成欧姆接触层；
步骤S106，在所述欧姆接触层上形成源极电极和漏极电极。
参阅图3A-3E,图3A-3E为本发明薄膜晶体管制作方法的优选实施例的每一步骤的结构示意图；
在步骤S102中，如图3A所示，在基板300上沉积一导电层，通过构图工艺形成栅极301图形。
在步骤S103中，如图3B所示，栅极绝缘层302包括第一栅极绝缘层3021和第二栅极绝缘层3022，可采用较快的沉积速度沉积第一栅极绝缘层3021，接着，采用较慢的沉积速度沉积第二栅极绝缘层3022，通过控制第二栅极绝缘层3022的沉积速度，使得栅极绝缘层302与半导体层之间更加贴合，进而不会影响薄膜晶体管的性能，而在形成第一栅极绝缘层3021时，可以适当加快沉积速度，提高效率。
在步骤S104中，如图3C所示，半导体层303包括第一非晶硅层3031、第二非晶硅层3033以及位于第一非晶硅层3031和第二非晶硅层3033之间的掺杂非晶硅层3032。可先在第二栅极绝缘层3022上方沉积第一非晶硅层3031，接着沉积掺杂非晶硅层3032，最后沉积第二非晶硅层3033。
在形成第一非晶硅层3031和第二非晶硅层3033时，第一非晶硅层3031采用的材料与第二非晶硅层3033采用的材料相同，但是，第一非晶硅层3031的沉积速度小于第二非晶硅层3033的沉积速度。本优选实施例，在形成第一非晶硅层3031时，通过控制沉积速度，使得半导体层303更少，并且使得半导体层303与栅极绝缘层302之间更加贴合，提高薄膜晶体管的性能，而在形成第二非晶硅层3033时，可以适当加快沉积速度，提高效率。
本优选实施例的掺杂非晶硅层3032在现有的非晶硅层中掺杂一定含量的磷化氢，通过引入磷原子，使得半导体层303内的电子浓度增大，在开态的时候有利于提高开态电流，提高导电能力；在关态的时候能抑制空穴电流的增高，从而降低漏电流。本实施例的掺杂非晶硅层3032的材料由硅烷、氢气以及磷化氢组成，并且可以通过调控硅烷与磷化氢的比值来实现半导体层303中的电子浓度，优选的，硅烷与磷化氢的比值介于1:100至10:1之间。本优选实施例的掺杂非晶硅层3032的厚度介于5至50纳米之间。
在步骤S105中，如图3D所示，在第二非晶硅层3033上形成欧姆接触层304。本优选实施例的欧姆接触层304的材料由硅烷、氢气以及磷化氢组成，通过控制硅烷与磷化氢之间的比值，使得源极和漏极与欧姆接触层之间形成欧姆接触。优选的，硅烷与磷化氢的比值介于1:3至2:1之间。本优选实施例的欧姆接触层304的厚度介于20至40纳米之间。
在步骤S106中，如图3E所示，在欧姆接触层304上沉积一导电层，通过构图工艺形成源极305电极和漏极306电极。
本优选实施例的薄膜晶体管的制作方法通过在第一非晶硅层和第二非晶硅层之间形成一掺杂非晶硅层，利用掺杂非晶硅层来提高整个非晶硅器件的电子浓度，从而提高开态电流，并且可以抑制空穴电流的增高，从而降低漏电流，降低影像残留等问题的风险，提高液晶显示面板品质。
本发明的薄膜晶体管及薄膜晶体管的制作方法通过在第一非晶硅层和第二非晶硅层之间形成一掺杂非晶硅层，利用掺杂非晶硅层来提高整个非晶硅器件的电子浓度，从而提高开态电流，并且可以抑制空穴电流的增高，从而降低漏电流，降低影像残留等问题的风险，提高液晶显示面板品质。
综上，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括栅极、在所述栅极上方形成的栅极绝缘层、在所述栅极绝缘层上方形成的半导体层、在所述半导体层上方形成的欧姆接触层以及位于所述欧姆接触层上方的源极和漏极，其中，
所述半导体层包括第一非晶硅层、第二非晶硅层以及位于所述第一非晶硅层与所述第二非晶硅层之间的一掺杂非晶硅层。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一非晶硅层与所述第二非晶硅层采用的材料相同。
3.根据权利要求2所述的薄膜晶体管，其特征在于，所述第一非晶硅层的沉积速度小于所述第二非晶硅层的沉积速度。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述欧姆接触层以及所述掺杂非晶硅层的材料均由硅烷、氢气以及磷化氢组成。
5.根据权利要求4所述的薄膜晶体管，其特征在于，在所述掺杂非晶硅层中，所述硅烷与所述磷化氢的比值介于1:100至10:1之间。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述掺杂非晶硅层的厚度介于5-50纳米之间。
7.根据权利要求4所述的薄膜晶体管，其特征在于，在所述欧姆接触层中，所述硅烷与所述磷化氢的比值介于1:3至2:1之间。
8.根据权利要求7所述的薄膜晶体管，其特征在于，所述欧姆接触层的厚度介于20-40纳米之间。
9.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅极绝缘层包括第一栅极绝缘层以及第二栅极绝缘层，所述第二栅极绝缘层的沉积速度小于所述第一栅极绝缘层的沉积速度。
10.一种薄膜晶体管的制作方法，其特征在于，包括：
提供一基板；
在所述基板上形成栅极；
在所述基板上形成栅极绝缘层，使所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上形成半导体层；
在所述半导体层上形成欧姆接触层；以及，
在所述欧姆接触层上形成源极电极和漏极电极；其中，
所述在所述栅极绝缘层上形成半导体层的步骤包括：
在所述栅极绝缘层上形成第一非晶硅层；
在所述第一非晶硅层上形成掺杂非晶硅层；以及，
在所述掺杂非晶硅层上形成第二非晶硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610979785.0A CN106571399A (zh) | 2016-11-08 | 2016-11-08 | 一种薄膜晶体管及薄膜晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610979785.0A CN106571399A (zh) | 2016-11-08 | 2016-11-08 | 一种薄膜晶体管及薄膜晶体管的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106571399A true CN106571399A (zh) | 2017-04-19 |
Family
ID=58540419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610979785.0A Pending CN106571399A (zh) | 2016-11-08 | 2016-11-08 | 一种薄膜晶体管及薄膜晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106571399A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109545751A (zh) * | 2018-10-15 | 2019-03-29 | 深圳市华星光电技术有限公司 | 薄膜晶体管阵列基板制造方法 |
| CN109786440A (zh) * | 2018-12-25 | 2019-05-21 | 惠科股份有限公司 | 阵列基板的制造方法、装置及阵列基板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924279A (en) * | 1983-05-12 | 1990-05-08 | Seiko Instruments Inc. | Thin film transistor |
| CN101179096A (zh) * | 2006-11-08 | 2008-05-14 | 群康科技(深圳)有限公司 | 薄膜晶体管及其制造方法 |
| CN102610618A (zh) * | 2011-01-19 | 2012-07-25 | 三星电子株式会社 | 薄膜晶体管阵列面板 |
-
2016
- 2016-11-08 CN CN201610979785.0A patent/CN106571399A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924279A (en) * | 1983-05-12 | 1990-05-08 | Seiko Instruments Inc. | Thin film transistor |
| CN101179096A (zh) * | 2006-11-08 | 2008-05-14 | 群康科技(深圳)有限公司 | 薄膜晶体管及其制造方法 |
| CN102610618A (zh) * | 2011-01-19 | 2012-07-25 | 三星电子株式会社 | 薄膜晶体管阵列面板 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109545751A (zh) * | 2018-10-15 | 2019-03-29 | 深圳市华星光电技术有限公司 | 薄膜晶体管阵列基板制造方法 |
| CN109786440A (zh) * | 2018-12-25 | 2019-05-21 | 惠科股份有限公司 | 阵列基板的制造方法、装置及阵列基板 |
| US11557611B2 (en) | 2018-12-25 | 2023-01-17 | HKC Corporation Limited | Method and device for manufacturing array substrate, and array substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105161503B (zh) | 非晶硅半导体tft背板结构 | |
| CN105280717B (zh) | Tft及其制作方法、阵列基板及显示装置 | |
| CN104867870B (zh) | 双栅极氧化物半导体tft基板的制作方法及其结构 | |
| CN106531692A (zh) | 阵列基板的制备方法、阵列基板及显示装置 | |
| CN103872060B (zh) | 阵列基板及其制造方法 | |
| CN104362179B (zh) | 一种薄膜晶体管、其制作方法、阵列基板及显示装置 | |
| CN103499906A (zh) | 一种阵列基板、其制备方法及显示装置 | |
| US9818605B2 (en) | Oxide TFT, preparation method thereof, array substrate, and display device | |
| CN106941121B (zh) | 一种薄膜晶体管及其制备方法、阵列基板和显示装置 | |
| CN203521413U (zh) | 一种阵列基板及显示装置 | |
| CN104966720B (zh) | Tft基板结构及其制作方法 | |
| CN105702744A (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| CN104124277B (zh) | 一种薄膜晶体管及其制作方法和阵列基板 | |
| CN102683422A (zh) | 氧化物薄膜晶体管及制作方法、阵列基板、显示装置 | |
| CN106298957A (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN105529366A (zh) | 金属氧化物薄膜晶体管及其制造方法 | |
| CN105932032A (zh) | 一种阵列基板及其制备方法 | |
| CN110993610A (zh) | 阵列基板及其制备方法、显示面板 | |
| CN105047607A (zh) | 氧化物半导体tft基板的制作方法及其结构 | |
| CN106298815A (zh) | 薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| CN102629589B (zh) | 一种阵列基板及其制作方法和显示装置 | |
| CN106571399A (zh) | 一种薄膜晶体管及薄膜晶体管的制作方法 | |
| CN104810375A (zh) | 一种阵列基板及其制作方法和一种显示装置 | |
| CN104934444B (zh) | 共平面型氧化物半导体tft基板结构及其制作方法 | |
| CN207503977U (zh) | 阵列基板、显示面板及显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20170419 |