CN109786440A - 阵列基板的制造方法、装置及阵列基板 - Google Patents

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Abstract

本申请公开了一种阵列基板的制造方法，所述阵列基板的制造方法包括在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增；蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。本申请还公开了一种阵列基板的制造装置以及阵列基板。本申请通过提高薄膜晶体管阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。

Description

阵列基板的制造方法、装置及阵列基板
技术领域
本申请涉及薄膜晶体管领域，尤其涉及一种阵列基板的制造方法、阵列基板的制造装置和阵列基板。
背景技术
液晶显示器现已成为市场主流，其工作原理是液晶在电流的驱动下会发生偏转，使光线容易通过，从而显示图像。但是液晶在受长时间的驱动后可能会被极化，或者是因为薄膜晶体管阵列基板漏电，造成液晶分子不能在信号电压控制下正常偏转，过一段时间后仍可以看到静止画面的痕迹，即IS现象(ImageSticking)，屏幕上会长时间保持一幅或者一部分静止的画面。
发明内容
本申请的主要目的在于提供一种阵列基板的制造方法、阵列基板的制造装置以及阵列基板，通过提高薄膜晶体管阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
为实现上述目的，本申请提供一种阵列基板，其特征在于，所述阵列基板包括：
衬底基板、设于所述衬底基板上的栅极、设于所述衬底基板上且覆盖所述栅极的栅极绝缘层、设于所述栅极绝缘层上的非晶硅层、设于所述非晶硅层上的掺杂型非晶硅层、设于所述掺杂型非晶硅层上的金属层，以及设于所述栅极绝缘层上且覆盖包括所述非晶硅层、所述掺杂型非晶硅层、所述金属层的钝化层，所述掺杂型非晶硅层至少包括三层掺杂层，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增。
可选地，所述掺杂型非晶硅层包括掺杂浓度自下往上逐层递增的第一掺杂层、第二掺杂层、第三掺杂层和第四掺杂层。
可选地，所述第一掺杂层、所述第二掺杂层、所述第三掺杂层和所述第四掺杂层的掺杂浓度占比为1:1.5:2.5:3。
可选地，其特征在于，各个所述掺杂层的层间厚度相等。
可选地，所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述第一栅极绝缘层设于所述衬底基板上且覆盖所述栅极，所述第二栅极绝缘层设于所述第一栅极绝缘层上。
可选地，所述第一栅极绝缘层的层间厚度大于所述第二栅极绝缘层的层间厚度。
可选地，所述非晶硅层在沟道区域内的剩余厚度为(埃米)(埃米)。
此外，为实现上述目的，本申请还提供一种阵列基板的制造方法，其特征在于，所述阵列基板的制造方法包括以下步骤：
在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增；
蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；
在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。
可选地，所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述在预先形成的衬底基板和栅极上沉积形成栅极绝缘层的步骤包括：
在预先形成的所述衬底基板和所述栅极上，沉积形成覆盖所述栅极的所述第一栅极绝缘层；
在所述第一栅极绝缘层上沉积形成所述第二栅极绝缘层，所述第一栅极绝缘层的沉积速率大于所述第二栅极绝缘层的沉积速率。
可选地，所述在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层的步骤之后，还包括：
在对所述非晶硅层进行背沟道蚀刻时，在沟道区域内蚀刻出剩余厚度为的所述非晶硅层。
可选地，所述在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层的步骤之前，还包括：
基于氮化物气体对已图形化的所述掺杂型非晶硅层进行热处理。
可选地，所述在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板的步骤之后，还包括：
基于预设电压范围内的电压驱动所述阵列基板，所述预设电压范围为14.6V(伏特)-15.6V(伏特)。
为实现上述目的，本申请还提供一种阵列基板的制造装置，所述阵列基板的制造装置包括：
所述阵列基板的制造装置包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的阵列基板的制造程序，所述阵列基板的制造程序被所述处理器执行时实现如上述阵列基板的制造方法的步骤。
本申请提供的阵列基板、阵列基板的制造方法以及装置，在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增；蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。这样，通过提高薄膜晶体管阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
附图说明
图1为本申请阵列基板的一实施例的结构示意图；
图2为本申请阵列基板的另一实施例的结构示意图；
图3为本申请阵列基板的又一实施例的结构示意图；
图4为本申请阵列基板的又一实施例的结构示意图；
图5为实施例方案涉及的实施例终端的硬件运行环境示意图；
图6为本申请阵列基板的制造方法的一实施例的流程示意图；
图7为本申请阵列基板的制造方法的另一实施例的流程示意图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请实施例的主要解决方案是：
在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增；
蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；
在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。
这样，本申请提供的阵列基板，通过形成具有至少三层掺杂浓度自下往上逐渐递增的掺杂型非晶硅层，以增加掺杂型非晶硅层的势垒能障，降低了漏电流，增强了阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
如图1、图2和图3所示，图1是本申请阵列基板的一实施例的结构示意图，图2是本申请阵列基板的另一实施例的三层掺杂型非晶硅层的层间结构示意图，图3是本申请阵列基板的又一实施例的四层掺杂型非晶硅层的层间结构示意图。
本申请提供一种阵列基板，如图1所示，所述阵列基板包括衬底基板10、设于所述衬底基板10上的栅极20、设于所述衬底基板10上且覆盖所述栅极20的栅极绝缘层30、设于所述栅极绝缘层30上的非晶硅层40、设于所述非晶硅层40上的掺杂型非晶硅层50、设于所述掺杂型非晶硅层50上的金属层60，以及设于所述栅极绝缘层30上且覆盖包括所述非晶硅层40、所述掺杂型非晶硅层50、所述金属层60的钝化层70，所述掺杂型非晶硅层50至少包括三层掺杂层，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增。需要说明的是，所述阵列基板还可以是包括通过所述钝化层的钝化过孔的像素电极(图示未指出)。
需要说明的是，所述金属层包括源电极和漏电极(图示未指出)，金属层的材质可以是锰、钼、钛、铝和铜中的一种或多种的堆栈组合；所述非晶硅层可以是A-Si无定型硅材质；所述栅极绝缘层的材质可以是氧化硅和/或氮化硅；所述栅极可以是钼、钛、铝和铜中的一种或多种的堆栈组合；所述衬底基板可以是玻璃基板。
可选地，各个所述掺杂层的层间厚度相等。需要说明的是，所述掺杂型非晶硅层可以是N型(Negative)掺杂非晶硅层，也可以是P型(Positive)掺杂非晶硅层，可选地，设置所述掺杂型非晶硅层为N型掺杂非晶硅层。
本申请实施例中，可选地，所述掺杂型非晶硅层设置有三层掺杂浓度自下往上逐层递增的掺杂层，参照图2，所述掺杂型非晶硅层包括掺杂浓度自下往上逐层递增的第一掺杂层51、第二掺杂层52和第三掺杂层53。需要说明的是，第一掺杂层51设于非晶硅层40上，第二掺杂层52设于第一掺杂层51上，第三掺杂层53设于第二掺杂层52上，而则金属层60设于第三掺杂层53上。
在所述N型掺杂非晶硅层具有三层掺杂层时，各层掺杂层占比也可以是在第二掺杂层中，掺杂的P磷原子的浓度为第一掺杂层的2-6倍；在第三掺杂层中，掺杂的P磷原子的浓度为第二掺杂层的1.5-3倍。
本申请实施例中，可选地，所述掺杂型非晶硅层设置有四层掺杂浓度自下往上逐层递增的掺杂层，参照图3，所述掺杂型非晶硅层包括掺杂浓度自下往上逐层递增的第一掺杂层51、第二掺杂层52、第三掺杂层53和第四掺杂层54。需要说明的是，第一掺杂层51设于非晶硅层40上，第二掺杂层52设于第一掺杂层51上，第三掺杂层53设于第二掺杂层52上，第四掺杂层54设于第三掺杂层53上，而则金属层60设于第四掺杂层54上。
可选地，在N型掺杂非晶硅层具有四层掺杂层时，各层掺杂层占比也可以是在第二掺杂层中，掺杂的P磷原子的浓度为第一掺杂层的1.5-3倍；在第三掺杂层中，掺杂的P磷原子的浓度为第二掺杂层的2-6倍；在第四掺杂层中，掺杂的P磷原子的浓度为第三掺杂层的1.5-3倍。
可选地，在所述N型掺杂非晶硅层具有四层掺杂层时，所述第一掺杂层、所述第二掺杂层、所述第三掺杂层和所述第四掺杂层的掺杂浓度占比为1:1.5:2.5:3。
本申请提供的阵列基板，在非晶硅层与金属层之间设有至少三层浓度梯度自下往上掺杂浓度逐层递增的掺杂层，增加了势垒能障，使电子注入更加容易，实现降低了漏电流，提高了薄膜晶体管的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
可选地，在制造阵列基板时，在预先形成的衬底基板和栅极上，采用化学气相法沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层掺杂的离子浓度自下往上逐层递增，以四层掺杂层的掺杂型非晶硅层为例，第一掺杂层的掺杂浓度小于第二掺杂层的掺杂浓度，第二掺杂层的掺杂浓度小于第三掺杂层的掺杂浓度，第三掺杂层的掺杂浓度小于第四掺杂层的掺杂浓度。
具体地，基于PH3磷化氢和SiH4四氢化硅(甲硅烷)沉积形成具有三层掺杂层的N型掺杂非晶硅层时，第一掺杂层的PH3和SiH4的气流比率可以为0.8，第二掺杂层的PH3和SiH4的气流比率可以为1.8，第三掺杂层的PH3和SiH4的气流比率可以为4.5。需要说明的是，由于P磷原子是五价原子，Si硅原子是四价原子，在进行化合反应时，当P磷原子替代Si硅原子时，P磷原子就会多出一个电子，以形成N型结构。
具体地，基于PH3和SiH4沉积形成具有四层掺杂层的N型掺杂非晶硅层时，第一掺杂层的PH3和SiH4的气流比率可以为0.5，第二掺杂层的PH3和SiH4的气流比率可以为1.5，第三掺杂层的PH3和SiH4的气流比率可以为3，第四掺杂层的PH3和SiH4的气流比率可以为4.5。
可选地，在掺杂型非晶硅层上沉积形成金属层后，可以是采用4Mask制程(四步光刻制程)图形化非晶硅层、掺杂型非晶硅层和金属层，以蚀刻出非晶硅层、掺杂型非晶硅层和金属层的图形。具体地，在金属层上涂抹光刻胶，并通过双色调掩膜版进行曝光、显影，去除位于曝光区域的光刻胶，然后蚀刻曝光区域的金属层、掺杂型非晶硅层和非晶硅层。利用等离子体灰化工艺，去除半曝光区域的光刻胶，以在半曝光区域对应的沟道区域内露出金属层，然后蚀刻沟道区域内的金属层，以形成金属层的源电极和漏电级，以及蚀刻沟道区域内的掺杂型非晶硅层和非晶硅层，其中，蚀刻所述非晶硅层，以使非晶硅层在沟道区域内的剩余厚度为可选地，剩余厚度可以为需要说明的是，通过形成在沟道区域内的剩余厚度为的非晶硅层，能够减少漏电流，以改善薄膜晶体管容易出现图像残留的问题。
具体地，在图形化金属层、掺杂型非晶硅层和非晶硅层后，在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以及形成通过钝化层的钝化过孔的像素层，以形成阵列基板。
这样，本申请提供的阵列基板，通过形成具有至少三层掺杂浓度自下往上逐渐递增的掺杂型非晶硅层，以增加掺杂型非晶硅层的势垒能障，降低了漏电流，增强了阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
如图4所示，图4是本申请阵列基板的又一实施例的结构示意图，在上述图1至图3的实施例基础上，本申请提供的阵列基板的栅极绝缘层30包括第一栅极绝缘层31和第二栅极绝缘层32，所述第一栅极绝缘层31设于所述衬底基板10上且覆盖所述栅极20，所述第二栅极绝缘层32设于所述第一栅极绝缘层31上。
所述第一栅极绝缘层的层间厚度大于所述第二栅极绝缘层的层间厚度，可选地，第一栅极绝缘层的层间厚度为(埃米)，第二栅极绝缘层的层间厚度为(埃米)。
具体地，在制造阵列基板的过程中，在沉积形成栅极绝缘层时，在预先形成的所述衬底基板和所述栅极上，沉积形成覆盖所述栅极的所述第一栅极绝缘层；在所述第一栅极绝缘层上沉积形成所述第二栅极绝缘层，所述第一栅极绝缘层的沉积速率大于所述第二栅极绝缘层的沉积速率，具体地，第一栅极绝缘层按照常规沉积速率工艺参数制备，第二栅极绝缘层以低于常规沉积速率工艺参数制备。这样，通过形成第一栅极绝缘层的层间厚度为第二栅极绝缘层的层间厚度为的栅极绝缘层，以减少Si-H弱键，提升阵列基板的稳定性，有效改善了薄膜晶体管容易出现图像残留的问题。
本申请提供一种阵列基板的制造方法，通过提高阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
如图5所示，图5是本申请实施例方案涉及的实施例终端的硬件运行环境示意图；
本申请实施例终端可以是阵列基板的制造装置。
如图5所示，该终端可以包括：处理器1001，例如CPU(Central Processing Unit)，存储器1002，通信总线1003。其中，通信总线1003用于实现该终端中各组成部件之间的连接通信。存储器1002可以是高速RAM随机存储器(random-access memory)，也可以是稳定的存储器(non-volatile memory)，例如磁盘存储器。存储器1002可选的还可以是独立于前述处理器1001的存储装置。
本领域技术人员可以理解，图5中示出的终端的结构并不构成对本申请实施例终端的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。
如图5所示，作为一种计算机存储介质的存储器1002中可以包括阵列基板的制造程序。
在图5所示的终端中，处理器1001可以用于调用存储器1002中存储的阵列基板的制造程序，并执行以下操作：
在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增；
蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；
在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。
进一步地，处理器1001可以调用存储器1002中存储的阵列基板的制造程序，还执行以下操作：
在预先形成的所述衬底基板和所述栅极上，沉积形成覆盖所述栅极的所述第一栅极绝缘层；
在所述第一栅极绝缘层上沉积形成所述第二栅极绝缘层，所述第一栅极绝缘层的沉积速率大于所述第二栅极绝缘层的沉积速率。
进一步地，处理器1001可以调用存储器1002中存储的阵列基板的制造程序，还执行以下操作：
在对所述非晶硅层进行背沟道蚀刻时，在沟道区域内蚀刻出剩余厚度为的所述非晶硅层。
进一步地，处理器1001可以调用存储器1002中存储的阵列基板的制造程序，还执行以下操作：
基于氮化物气体对已图形化的所述掺杂型非晶硅层进行热处理。
进一步地，处理器1001可以调用存储器1002中存储的阵列基板的制造程序，还执行以下操作：
基于预设电压范围内的电压驱动所述阵列基板，所述预设电压范围为14.6V-15.6V。
参照图6，在一实施例中，所述阵列基板的制造方法包括：
步骤S10、在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极。
步骤S20、在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增。
步骤S30、蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形。
步骤S40、在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。
本实施例中，在预先形成的衬底基板和栅极上，采用化学气相法沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层掺杂的离子浓度自下往上逐层递增，以四层掺杂层的掺杂型非晶硅层为例，第一掺杂层的掺杂浓度小于第二掺杂层的掺杂浓度，第二掺杂层的掺杂浓度小于第三掺杂层的掺杂浓度，第三掺杂层的掺杂浓度小于第四掺杂层的掺杂浓度。
具体地，基于PH3磷化氢和SiH4四氢化硅(甲硅烷)沉积形成具有三层掺杂层的N型掺杂非晶硅层时，第一掺杂层的PH3和SiH4的气流比率可以为0.8，第二掺杂层的PH3和SiH4的气流比率可以为1.8，第三掺杂层的PH3和SiH4的气流比率可以为4.5。
具体地，基于PH3和SiH4沉积形成具有四层掺杂层的N型掺杂非晶硅层时，第一掺杂层的PH3和SiH4的气流比率可以为0.5，第二掺杂层的PH3和SiH4的气流比率可以为1.5，第三掺杂层的PH3和SiH4的气流比率可以为3，第四掺杂层的PH3和SiH4的气流比率可以为4.5。
可选地，在掺杂型非晶硅层上沉积形成金属层后，可以是采用4Mask制程(四步光刻制程)图形化非晶硅层、掺杂型非晶硅层和金属层，以蚀刻出非晶硅层、掺杂型非晶硅层和金属层的图形。具体地，在金属层上涂抹光刻胶，并通过双色调掩膜版进行曝光、显影，去除位于曝光区域的光刻胶，然后蚀刻曝光区域的金属层、掺杂型非晶硅层和非晶硅层。利用等离子体灰化工艺，去除半曝光区域的光刻胶，以在半曝光区域对应的沟道区域内露出金属层，然后蚀刻沟道区域内的金属层，以形成金属层的源电极和漏电级，以及蚀刻沟道区域内的掺杂型非晶硅层和非晶硅层，其中，蚀刻所述非晶硅层，以使非晶硅层在沟道区域内的剩余厚度的厚度范围为(埃米)(埃米)，可选地，剩余厚度可以为需要说明的是，通过形成在沟道区域内的剩余厚度的范围为的非晶硅层，能够减少漏电流，以改善薄膜晶体管容易出现图像残留的问题。
可选地，在图形化金属层、掺杂型非晶硅层和非晶硅层后，基于NH3氨气对已图形化的所述掺杂型非晶硅层进行热处理。具体地，对薄膜晶体管基体结构进行为时50秒的处理环境温度为270℃(摄氏度)-300℃(摄氏度)的热处理，以除去薄膜晶体管基体结构表面的水汽，然后基于270℃-300℃的处理环境温度对N型掺杂非晶硅层进行为1秒至15秒的NH3气体处理，其中，气体处理时间可选为7秒，也可选为10秒。这样，在能减少Si-H弱键的同时，基于该薄膜晶体管基体制备的薄膜晶体管具有照光及高光亮稳定性，能有效改善薄膜晶体管容易出现图像残留的问题。
可选地，在图形化金属层、掺杂型非晶硅层和非晶硅层后，基于N2氮气和NH3氨气对已图形化的所述掺杂型非晶硅层进行热处理。具体地，在对薄膜晶体管基体结构进行为时50秒的处理环境温度为270℃-300℃的热处理，以除去薄膜晶体管基体结构表面的水汽，然后基于270℃-300℃的处理环境温度对N型掺杂非晶硅层进行1秒至20秒的N2气体处理，以及进行为1秒至15秒的NH3气体处理，其中，N2气体处理时间可选为10秒，NH3气体处理时间可选为7秒，也可选为10秒。这样，在能减少Si-H弱键的同时，基于该薄膜晶体管基体制备的薄膜晶体管具有照光及高光亮稳定性，能有效改善薄膜晶体管容易出现图像残留的问题。
在图形化金属层、掺杂型非晶硅层和非晶硅层，以及基于NH3气体对掺杂型非晶硅层进行热处理之后，在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以及形成通过钝化层的钝化过孔的像素层，以形成薄膜晶体管阵列基板。
可选地，所述薄膜晶体管阵列基板为背刻沟道型阵列基板。
可选地，基于所述薄膜晶体管阵列基板制造显示面板。
基于预设电压范围内的电压驱动所述阵列基板，所述预设电压范围为14.6V(伏特)-15.6V(伏特)。这样，通过将Gamma(伽马)电压设为14.6V-15.6V，增加了薄膜晶体管的驱动能力，以使薄膜晶体管不容易出现图像残留的现象。
在一实施例中，在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂层非晶硅层各层掺杂的离子浓度自下往上逐层递增；蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成薄膜晶体管阵列基板。这样，通过提高薄膜晶体管阵列基板的稳定性，解决了薄膜晶体管容易出现图像残留的问题。
在又一实施例中，如图7所示，在上述图6所示的实施例基础上，所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述在预先形成的衬底基板和栅极上沉积形成栅极绝缘层的步骤包括：
步骤S11、在预先形成的所述衬底基板和所述栅极上，沉积形成覆盖所述栅极的所述第一栅极绝缘层。
步骤S12、在所述第一栅极绝缘层上沉积形成所述第二栅极绝缘层，所述第一栅极绝缘层的沉积速率大于所述第二栅极绝缘层的沉积速率。
本实施例中，阵列基板的栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述第一栅极绝缘层的层间厚度大于所述第二栅极绝缘层的层间厚度，可选地，第一栅极绝缘层的层间厚度为第二栅极绝缘层的层间厚度为
具体地，在制造阵列基板的过程中，在沉积形成栅极绝缘层时，在预先形成的所述衬底基板和所述栅极上，沉积形成覆盖所述栅极的所述第一栅极绝缘层；在所述第一栅极绝缘层上沉积形成所述第二栅极绝缘层，所述第一栅极绝缘层的沉积速率大于所述第二栅极绝缘层的沉积速率，具体地，第一栅极绝缘层按照常规沉积速率工艺参数制备，第二栅极绝缘层以低于常规沉积速率工艺参数制备。这样，通过形成第一栅极绝缘层的层间厚度为第二栅极绝缘层的层间厚度为的栅极绝缘层，以减少Si-H弱键，提升薄膜晶体管阵列基板的稳定性，有效改善了薄膜晶体管容易出现图像残留的问题。
此外，本申请还提出一种阵列基板的制造装置，所述阵列基板的制造装置包括存储器、处理器及存储在存储器上并可在处理器上运行的阵列基板的制造程序，所述处理器执行所述阵列基板的制造程序时实现如以上实施例所述的阵列基板的制造方法的步骤。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在如上所述的一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是电视机，手机，计算机，服务器，空调器，或者网络设备等)执行本申请各个实施例所述的方法。
以上仅为本申请的可选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板的制造方法，其特征在于，所述阵列基板的制造方法包括以下步骤：
在预先形成的衬底基板和栅极上沉积形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层，其中，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增；
蚀刻出所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形；
在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板。
2.如权利要求1所述的阵列基板的制造方法，其特征在于，所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，所述在预先形成的衬底基板和栅极上沉积形成栅极绝缘层的步骤包括：
在预先形成的所述衬底基板和所述栅极上，沉积形成覆盖所述栅极的所述第一栅极绝缘层；
在所述第一栅极绝缘层上沉积形成所述第二栅极绝缘层，所述第一栅极绝缘层的沉积速率大于所述第二栅极绝缘层的沉积速率。
3.如权利要求1所述的阵列基板的制造方法，其特征在于，所述在所述栅极绝缘层上依次沉积形成非晶硅层、包括至少三层掺杂层的掺杂型非晶硅层和金属层的步骤之后，还包括：
在对所述非晶硅层进行背沟道蚀刻时，在沟道区域内蚀刻出剩余厚度的范围为的所述非晶硅层。
4.如权利要求1所述的阵列基板的制造方法，其特征在于，所述在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板的步骤之前，还包括：
基于氮化物气体对已图形化的所述掺杂型非晶硅层进行热处理；
其中，所述在所述栅极绝缘层上，形成覆盖包括所述非晶硅层、所述掺杂型非晶硅层和所述金属层的图形的钝化层，以形成阵列基板的步骤之后，还包括：
基于预设电压范围内的电压驱动所述阵列基板，所述预设电压范围为14.6V-15.6V。
5.一种阵列基板的制造装置，其特征在于，所述阵列基板的制造装置包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的阵列基板的制造程序，所述阵列基板的制造程序被所述处理器执行时实现如权利要求1至4中任一项所述的阵列基板的制造方法的步骤。
6.一种阵列基板，其特征在于，所述阵列基板包括：
衬底基板，所述衬底基板上依次设有栅极、栅极绝缘层、非晶硅层、掺杂型非晶硅层、金属层和钝化层；
其中，所述掺杂型非晶硅层至少包括三层掺杂层，所述掺杂型非晶硅层各层的掺杂浓度自下往上逐层递增。
7.如权利要求6所述的阵列基板，其特征在于，所述掺杂型非晶硅层包括掺杂浓度自下往上逐层递增的第一掺杂层、第二掺杂层、第三掺杂层和第四掺杂层。
8.如权利要求7所述的阵列基板，其特征在于，所述第一掺杂层、所述第二掺杂层、所述第三掺杂层和所述第四掺杂层的掺杂浓度占比为1:1.5:2.5:3。
9.如权利要求6-8中任一项所述的阵列基板，其特征在于，各个所述掺杂层的层间厚度相等。
10.如权利要求6所述的阵列基板，其特征在于，所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，其中：
所述第一栅极绝缘层，设于所述衬底基板上且覆盖所述栅极；
所述第二栅极绝缘层，设于所述第一栅极绝缘层上；
所述第一栅极绝缘层的层间厚度大于所述第二栅极绝缘层的层间厚度。
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